JP3391624B2

JP3391624B2 - 回路システム

Info

Publication number: JP3391624B2
Application number: JP07772996A
Authority: JP
Inventors: 秀樹米田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1995-03-31
Filing date: 1996-03-29
Publication date: 2003-03-31
Anticipated expiration: 2016-03-29
Also published as: JPH08328824A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンフィギュレーショ
ンデータを取り込んでその取り込んだコンフィギュレー
ションデータに応じた回路機能を実現する、いわゆるＦ
ＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａ
ｔｅＡｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌ
ｅＬｏｇｉｃＤｅｖｉｃｅ）等と呼ばれるプログラ
マブル論理回路と、ＣＰＵとが１つに搭載されてなる半
導体回路を備え、その他必要に応じてＲＡＭ、ＲＯＭ、
ペリフェラル等を備えた回路システムに関する。

【０００２】

【従来の技術】ＦＰＧＡ、ＰＬＤ等と称されるプログラ
マブル論理回路において、電源投入直後にＲＯＭからコ
ンフィギュレーションデータを取り込んでその回路機能
を確定させるものがある。この、コンフィギュレーショ
ンデータを取り込んで回路機能を確定させることをコン
フィギュレーションと呼ぶ。このようなプログラマブル
論理回路はＣＰＵとともに使用することが多く、ＣＰＵ
を搭載したプログラマブル論理回路の出現が望まれてい
る。従来から、プログラマブル論理回路をＣＰＵととも
に使用する場合、コンフィギュレーションデータは、コ
ンフィギュレーション用回路の制約上、ＲＯＭ上の、例
えば最下位アドレス側に配置する必要がある（例えば特
開昭６１−２８０１２０号公報参照）。

【０００３】

【発明が解決しようとする課題】ところが、ＲＯＭの最
下位側は、多くのＣＰＵにとって、リセット直後の開始
アドレスや割り込みテーブルなど、プログラムや情報の
重要な格納場所になっているためそこにコンフィギュレ
ーションデータを置こうとしてもできないことがあり、
プログラマブル論理回路をＣＰＵとともに使用する場合
の大きな障害となっている。このような場合に対処する
にあたり、外付回路を工夫してコンフィギュレーション
データをＲＯＭ上の他の場所に配置することも考えられ
るが、外付回路が必要で、コトスアップの要因ともな
る。プログラマブル論理回路とＣＰＵを１つの半導体集
積回路内に搭載するにあたり、ＲＯＭ上のコンフィギュ
レーションデータの配置位置の自由度をどのようにして
確保するかが問題となる。

【０００４】本発明は、上記事情に鑑み、プログラマブ
ル論理回路とＣＰＵとを１つの半導体回路に搭載すると
ともに、コンフィギュレーションデータの格納場所の自
由度を向上させた回路システムを提供することを目的と
する。

【０００５】

【課題を解決するための手段】上記目的を達成する本発
明の第１の回路システムは、データ記憶部を有し該デー
タ記憶部に格納されるコンフィギュレーションデータに
応じた回路機能を実現するプログラマブル論理回路と、
ＣＰＵとが内蔵されてなる半導体回路を備えた回路シス
テムにおいて、上記半導体回路が、コンフィギュレーシ
ョンデータが書き込まれる内部Ｉ／Ｏポートを有しその
内部Ｉ／Ｏポートに書き込まれたコンフィギュレーショ
ンデータを上記データ記憶部に格納するデータ格納回路
を内蔵し、上記ＣＰＵの開始アドレスにジャンプ命令が
格納されるとともに、そのジャンプ命令によるジャンプ
先に、コンフィギュレーションデータを上記内部Ｉ／Ｏ
ポートに書き込むデータ書込命令が格納されてなること
を特徴とする。

【０００６】また、上記目的を達成する本発明の第２の
回路システムは、データ記憶部を有しそのデータ記憶部
に格納されるコンフィギュレーションデータに応じた回
路機能を実現するプログラマブル論理回路と、ＣＰＵと
が内蔵されてなる半導体回路を有する回路システムにお
いて、上記半導体回路が、コンフィギュレーションデー
タが書き込まれる内部Ｉ／Ｏポートを有しその内部Ｉ／
Ｏポートに書き込まれたコンフィギュレーションデータ
を上記データ記憶部に格納するデータ格納回路と、リセ
ット直後の最初の命令の命令コードをジャンプ命令の命
令コードに変換する命令コード変換回路とを内蔵し、上
記ＣＰＵの開始アドレスに、即値を有する命令が格納さ
れるとともに、その即値により指定されるアドレスに、
コンフィギュレーションデータを上記内部Ｉ／Ｏポート
に書き込むデータ書込命令が格納されてなることを特徴
とする。

【０００７】また、上記目的を達成する本発明の第３の
回路システムは、データ記憶部を有しそのデータ記憶部
に格納されるコンフィギュレーションデータに応じた回
路機能を実現するプログラマブル論理回路と、ＣＰＵと
が内蔵されてなる半導体回路を備えた回路システムにお
いて、上記半導体回路が、コンフィギュレーションデー
タが書き込まれる内部Ｉ／Ｏポートを有しその内部Ｉ／
Ｏポートに書き込まれたコンフィギュレーションデータ
を上記データ記憶部に格納するデータ格納回路と、リセ
ット時に、外部回路との間の信号の授受を中継する信号
ピンの信号を格納する信号格納部を有しその信号格納部
に格納された信号に基づいてリセット後のＣＰＵの開始
アドレスを変換する開始アドレス変換回路とを内蔵し、
上記開始アドレス変換回路により変換された後のＣＰＵ
の開始アドレスに、コンフィギュレーションデータを上
記内部Ｉ／Ｏポートに書き込むデータ書込命令が格納さ
れてなることを特徴とする。

【０００８】ここで、上記本発明の第３の回路システム
において、上記信号ピンが、上記データ書込命令の実行
が終了した後は、外部回路に向けて信号を出力する信号
出力ピンとして使用されるものであることが好ましい。
また、上記本発明の第３の回路システムにおいて、上記
信号ピンが、アドレス信号を出力するアドレス信号ピン
のうちの１つもしくは複数であることも好ましい態様で
ある。

【０００９】また、上記本発明の第１〜第３の回路シス
テムにおいて、第１のメモリと、その第１のメモリに割
り当てられたアドレス領域の少なくとも一部からなる重
複アドレス領域、もしくはその重複アドレス領域を含む
アドレス領域に配置された第２のメモリとを備え、上記
データ書込命令が、前記第１のメモリの、上記重複アド
レス領域内に格納されたものであって、上記半導体回路
が、上記重複アドレス領域に関し、リセット後データ書
込命令の実行が終了する迄の間は上記第１のメモリをア
クセスの対象として選択し、データ書込命令の実行終了
後は上記第２のメモリをアクセスの対象として選択する
チップセレクト回路を内蔵するものであることが好まし
い。

【００１０】また、上記本発明の第１〜第３の回路シス
テムにおいて、上記半導体回路が、上記データ書込命令
の実行が終了する迄の間、上記内部Ｉ／Ｏポートを除く
Ｉ／Ｏポートのアクセスを禁止するＩ／Ｏポートアクセ
ス許否回路を内蔵するものであることが好ましい。ま
た、上記目的を達成する本発明の第４の回路システム
は、データ記憶部を有しそのデータ記憶部に格納される
コンフィギュレーションデータに応じた回路機能を実現
するプログラマブル論理回路と、ＣＰＵとが内蔵されて
なる半導体回路を備えた回路システムにおいて、上記半
導体回路が、コンフィギュレーションデータが書き込ま
れるレジスタを有し該レジスタに書き込まれたコンフィ
ギュレーションデータを上記データ記憶部に格納するデ
ータ格納回路を内蔵し、コンフィギュレーションデータ
を上記レジスタに書き込むコンフィギュレーションデー
タ書込専用命令を有することを特徴とする。

【００１１】ここで、上記本発明の第４の回路システム
は、上記ＣＰＵの開始アドレスにジャンプ命令が格納さ
れるとともに、そのジャンプ命令によるジャンプ先にコ
ンフィギュレーションデータ書込専用命令が格納されて
なるものであってもよく、あるいは、上記本発明の第４
の回路システムは、上記半導体回路が、リセット直後の
最初の命令の命令コードをジャンプ命令の命令コードに
変換する命令コード変換回路を内蔵し、ＣＰＵの開始ア
ドレスに即値を有する命令が格納されるとともに、その
即値により指定されるアドレスにコンフィギュレーショ
ンデータ書込専用命令が格納されてなるものであっても
よい。

【００１２】あるいは、上記本発明の第４の回路システ
ムは、上記半導体回路が、リセット時に、外部回路との
間の信号の授受を中継する信号ピンの信号を格納する信
号格納部を有しその信号格納部に格納された信号に基づ
いてリセット後のＣＰＵの開始アドレスを変換する開始
アドレス変換回路を内蔵し、上記開始アドレス変換回路
により変換された後のＣＰＵの開始アドレスに、コンフ
ィギュレーションデータ書込専用命令が格納されてなる
ものであってもよい。ここで、上記信号ピンは、コンフ
ィギュレーションデータ書込専用命令の実行が終了した
後は、外部回路に向けて信号を出力する信号出力ピンと
して使用されるものであることが好ましく、あるいは、
上記信号ピンが、アドレス信号を出力するアドレス信号
ピンのうちの１つもしくは複数であることも好ましい態
様である。

【００１３】また、上記本発明の第４の回路システムに
おいては、第１のメモリと、その第１のメモリに割り当
てられたアドレス領域の少なくとも一部の重複アドレス
領域、もしくはその重複アドレス領域を含むアドレス領
域に配置された第２のメモリとを備え、上記コンフィギ
ュレーションデータ書込専用命令が、上記第１のメモリ
の、上記重複アドレス領域内に格納されたものであっ
て、上記半導体回路が、上記重複アドレス領域に関し、
リセット後コンフィギュレーションデータ書込専用命令
の実行が終了する迄の間は上記第１のメモリをアクセス
の対象として選択し、コンフィギュレーションデータ書
込専用命令の実行終了後は上記第２のメモリをアクセス
の対象として選択するチップセレクト回路を内蔵するも
のであることも好ましい態様である。

【００１４】また、上記目的を達成する本発明の第５の
回路システムは、データ記憶部を有しそのデータ記憶部
に格納されるコンフィギュレーションデータに応じた回
路機能を実現するプログラマブル論理回路と、ＣＰＵと
が内蔵されてなる半導体回路を備えた回路システムにお
いて、上記半導体回路が、コンフィギュレーションデー
タが書き込まれるレジスタを有しそのレジスタに書き込
まれたコンフィギュレーションデータをデータ記憶部に
格納するデータ格納回路と、所定の命令を、所定の条件
下で、コンフィギュレーションデータを上記レジスタに
書き込むコンフィギュレーションデータ書込専用命令に
変換する命令変換回路とを内蔵するものであることを特
徴とする。

【００１５】ここで、上記本発明の第５の回路システム
は、ＣＰＵの開始アドレスにジャンプ命令が格納される
とともに、そのジャンプ命令によるジャンプ先に上記所
定の命令が格納されてなるものであってもよく、あるい
は本発明の第５の回路システムは、上記半導体回路が、
リセット直後の最初の命令の命令コードをジャンプ命令
の命令コードに変換する命令コード変換回路を内蔵し、
ＣＰＵの開始アドレスに即値を有する命令が格納される
とともに、その即値により指定されるアドレスに上記所
定の命令が格納されてなるものであってもよい。

【００１６】あるいは、上記本発明の第５の回路システ
ムは、上記半導体回路が、リセット時に、外部回路との
間の信号の授受を中継する信号ピンの信号を格納する信
号格納部を有しその信号格納部に格納された信号に基づ
いてリセット後のＣＰＵの開始アドレスを変換する開始
アドレス変換回路を内蔵し、上記開始アドレス変換回路
により変換された後のＣＰＵの開始アドレスに、上記所
定の命令が格納されてなるものであってもよい。ここ
で、上記信号ピンは、上記命令変換回路により変換され
てなるコンフィギュレーションデータ書込専用命令の実
行が終了した後は、外部回路に向けて信号を出力する信
号出力ピンとして使用されるものであることが好まし
く、あるいは、上記信号ピンが、アドレス信号を出力す
るアドレス信号ピンのうちの１つもしくは複数であるこ
とも好ましい態様である。

【００１７】また、上記本発明の第５の回路システムに
おいて、第１のメモリと、その第１のメモリに割り当て
られたアドレス領域の少なくとも一部の重複アドレス領
域、もしくはその重複アドレス領域を含むアドレス領域
に配置された第２のメモリとを備え、上記所定の命令
が、上記第１のメモリの、上記重複アドレス領域内に格
納されたものであって、上記半導体回路が、上記重複ア
ドレス領域に関し、リセット後、上記命令変換回路によ
り変換されてなるコンフィギュレーションデータ書込専
用命令の実行が終了する迄の間は上記第１のメモリをア
クセスの対象として選択し、上記命令変換回路により変
換されてなるコンフィギュレーションデータ書込専用命
令の実行終了後は上記第２のメモリをアクセスの対象と
して選択するチップセレクト回路を内蔵するものである
ことも好ましい態様である。

【００１８】また、上記本発明の第４の回路システムな
いし第５の回路システムにおいては、上記データ格納回
路が、上記レジスタとしてシフトレジスタを備え、その
データ格納回路が、シフトレジスタへのコンフィギュレ
ーションデータの書き込みを受けてそのシフトレジスタ
に書き込まれたコンフィギュレーションデータをシリア
ルに上記データ記憶部に送り込むとともに、そのシフト
レジスタが空になるまでの間、ＣＰＵに向けてウェイト
信号を送るものであることも好ましい態様である。この
場合に、上記レジスタは、コンフィギュレーション終了
後は、シリアルポートとして使用されることが好まし
い。

【００１９】さらに、上記目的を達成する本発明の第６
の回路システムは、データ記憶部を有しそのデータ記憶
部に格納されるコンフィギュレーションデータに応じた
回路機能を実現するプログラマブル論理回路と、ＣＰＵ
とが内蔵されてなる半導体回路を備えた回路システムに
おいて、上記半導体回路が、コンフィギュレーションデ
ータの上記データ記憶部への格納が完了する迄の間アド
レスデータの各ビットの論理を反転させるアドレス反転
回路を内蔵するものであることを特徴とする。

【００２０】さらに、上記目的を達成する本発明の第７
の回路システムは、データ記憶部を有しそのデータ記憶
部に格納されるコンフィギュレーションデータに応じた
回路機能を実現するプログラマブル論理回路と、ＣＰＵ
とが内蔵されてなる半導体回路を備えた回路システムに
おいて、上記半導体回路が、ＣＰＵから出力されたアド
レスを拡張するＭＭＵと、コンフィギュレーションデー
タの上記データ記憶部への格納が完了する迄の間上記Ｍ
ＭＵにより拡張されたアドレスの拡張部分を所定値に固
定するアドレス変換回路とを内蔵するものであることを
特徴とする。

【００２１】また、上記本発明の第１〜第７の回路シス
テムにおいて、上記半導体回路が、コンフィギュレーシ
ョンデータの、上記データ記憶部への格納が完了する迄
の間、上記プログラマブル論理回路からの、もしくは、
外部回路からの、ＣＰＵを制御する制御信号によりコン
フィギュレーション動作が妨げられないように、その制
御信号を制御する回路を備えたものであることが好まし
い。

【００２２】

【作用】本発明の第１の回路システムは、その回路シス
テムを構成する半導体回路が、上記の、内部Ｉ／Ｏポー
トを有するデータ格納回路を内蔵し、ＣＰＵの開始アド
レスにジャンプ命令、そのジャンプ命令によるジャンプ
先にデータ書込命令が格納されたものであるため、ＣＰ
Ｕの開始アドレスにジャンプ命令を置くことは強制され
るが、その他、データ書込命令およびコンフィギュレー
ションデータ自体は、どのアドレスに配置されていても
よく、コンフィギュレーションデータの格納位置の自由
度の高い回路システムが実現する。

【００２３】また、本発明の第２の回路システムは、半
導体回路が、データ格納回路のほか、上記命令コード変
換回路を内蔵し、ＣＰＵの開始アドレスに、上記第１の
回路システムにおけるジャンプ命令に代わり、即値を有
する命令を格納するものである。その即値を有する命令
が上記命令コード変換回路によりジャンプ命令に変換さ
れ、その即値により指定されるアドレスにデータ書込命
令を格納しておくことにより、ＣＰＵが動作を開始する
とそのデータ書込命令が実行され、コンフィギュレーシ
ョンが行なわれる。このように、本発明の第２の回路シ
ステムにおいても、ＣＰＵの開始アドレスに即値を有す
る命令を格納することは強制されるが、その他、データ
書込命令およびコンフィギュレーション自体は、どのア
ドレスに配置されていてもよく、コンフィギュレーショ
ンデータの格納位置の自由度の高い回路システムが実現
する。

【００２４】また、本発明の第３の回路システムは、そ
の回路システムを構成する半導体回路が、リセット時に
信号ピンの信号を格納してＣＰＵの開始アドレスを変換
する開始アドレス変換回路を内蔵し、その開始アドレス
変換回路により変換された後のＣＰＵの開始アドレスに
データ書込命令を格納しておくものであり、ＣＰＵの本
来の開始アドレス（例えば００００ｈ番地）にはコンフ
ィギュレーションのために何らの命令も配置する必要が
なく、コンフィギュレーションデータの格納位置の自由
度の高い回路システムが実現する。

【００２５】また上記第１〜第３回路システムにおい
て、重複アドレス領域を持った第１のメモリ（例えばＲ
ＯＭ）と第２メモリ（例えばＲＡＭ）とを備え、また半
導体回路に上記のチップセレクト回路を内蔵しておき、
第１のメモリの重複アドレス領域内にデータ書込命令を
格納しておいてコンフィギュレーション中は第１のメモ
リをチップセレクトし、コンフィギュレーション完了
後、すなわち、通常の動作時には第２のメモリをチップ
セレクトすることにより、通常の動作時のメモリ領域が
コンフィギュレーションデータにより占有されてしまう
ことが防止され、使い勝手の良い回路システムが実現す
る。

【００２６】尚、上記第１のメモリ、及び／又は、上記
第２のメモリは、上記半導体回路に内蔵されていてもよ
く、上記半導体回路とは別体に備えられ、全体として本
発明の回路システムを構成していてもよい。さらに、上
記本発明の第１〜第３の回路システムにおいて、上記の
Ｉ／Ｏポートアクセス許否回路を内蔵すると、コンフィ
ギュレーション用のＩ／Ｏポートが１つのＩ／Ｏアドレ
スを占有する必要がなく、その分、自由度の高い回路シ
ステムが構成される。

【００２７】また、本発明の第４の回路システムは、そ
の半導体回路が、コンフィギュレーションデータが書込
まれるレジスタを有しそのレジスタに書き込まれたコン
フィギュレーションデータをプログラマブル論理回路の
データ格納部に格納するデータ格納回路を内蔵し、ま
た、コンフィギュレーションデータをそのレジスタに書
き込むコンフィギュレーションデータ書込専用命令を有
するものであるため、例えば、上述の第１の回路システ
ム〜第３の回路システムにおける特徴的な工夫のいずれ
かを採用し、上述の第１の回路システム〜第３の回路シ
ステムにおけるデータ書込命令に代えて上記コンフィギ
ュレーションデータ書込専用命令を配置することによ
り、やはり、コンフィギュレーションデータの配置位置
の自由度の高い回路システムが実現する。

【００２８】また、本発明の第５の回路システムは、上
記第４の回路システムのようにコンフィギュレーション
データ書込専用命令を備える代わりに、半導体回路に、
所定の条件下、例えば、リセット後、所定の命令を最初
に実行するという条件、あるいは、特定のＩ／Ｏアドレ
スをアクセスしたという条件の下で、その命令を、コン
フィギュレーションデータ書込専用命令に変換する命令
変換回路を内蔵するものであるため、コンフィギュレー
ションデータ書込専用命令が命令コードを１つ占有して
しまうことが防止され、その分、命令の数を増やすこと
ができ、自由度の高い回路システムが実現する。また、
コンフィギュレーションデータの配置位置の自由度に関
しても、上述の第４の回路システムと同様、例えば、上
述の第１の回路システム〜第３の回路システムにおける
特徴的な工夫のいずれかを採用し、上述の第１の回路シ
ステム〜第３の回路システムにおけるデータ書込命令、
ないし上述の第４の回路システムにおけるコンフィギュ
レーションデータ書込専用命令に代えて、上記の命令変
換回路によりコンフィギュレーションデータ書込専用命
令に変換される上記所定の命令を配置することにより、
やはり、コンフィギュレーションデータの配置位置の自
由度の高い回路システムが実現する。

【００２９】ここで、プログラマブル論理回路はコンフ
ィギュレーションデータをシリアルに受け取る構成のも
のが多く、したがって本発明の第４の回路システムない
し第５の回路システムにおいて、上記データ格納回路
が、上記レジスタとしてシフトレジスタを備え、データ
格納回路が、そのシフトレジスタに書き込まれたコンフ
ィギュレーションデータをシリアルに、上記プログラマ
ブル論理回路のデータ記憶部に送り込むとともに、その
シフトレジスタが空にまるまでの間、ＣＰＵに向けてウ
ェイト信号を送り込む構成を備えると、従来から知られ
ている構成のプログラマブル論理回路をそのまま半導体
回路に搭載することができる。

【００３０】さらに、本発明の第６の回路システムは、
その半導体回路が、コンフィギュレーションを行なって
いる間、アドレスデータの各ビットの論理を反転させる
アドレス反転回路を内蔵するものであるため、ＣＰＵの
本来の開始アドレスの各ビットの論理が反転したアドレ
スが開始アドレスとなり、そのように論理が反転したア
ドレスに、例えばデータ書込命令を格納しておくことに
より、コンフィギュレーションが行われる。したがっ
て、ＣＰＵの本来の開始アドレスにはコンフィギュレー
ションのために何らの命令も配置する必要がなく、コン
フィギュレーションデータの配置位置の自由度が大き
い。

【００３１】さらに、本発明の第７の回路システムは、
その半導体回路がＭＭＵと、コンフィギュレーション中
はそのＭＭＵにより拡張されたアドレスの拡張部分を所
定値に固定するアドレス変換回路とを内蔵するものであ
るため、そのアドレス変換回路により変換されたアドレ
スにコンフィギュレーションデータを格納しておくこと
ができ、コンフィギュレーションデータの格納位置の自
由度が増す。

【００３２】尚、コンフィギュレーション完了前は、プ
ログラマブル論理回路の動作は保証されず、したがって
コンフィギュレーション中に割込み入力やウェイト要求
入力などＣＰＵ制御入力が外部回路から与えられるとＣ
ＰＵの正常動作が保証されない。そこで、上記第１〜第
７の回路システムにおいて、その半導体回路が上記制御
信号についてＣＰＵをコンフィギュレーション中はコン
フィギュレーションに都合のよいように制御する回路を
備えると、正常動作が保証される。例えば、割り込み信
号は無効にし、ウェイト信号は所定のウェイトサイクル
を強制的に挿入するという方式が一例としてあげられ
る。

【００３３】

【実施例】以下、本発明の実施例について説明する。
尚、以下では、ＣＰＵは、Ｚ８０もしくはＺ８０と互換
性のあるＣＰＵであるとして説明する。また、以下の各
実施例では、各実施例に特徴的な構成についてのみ、図
示および説明を行なう。したがって各図は、その実施例
の全体を示していない場合がある。

【００３４】図１は、本発明の第１の回路システムの一
実施例の模式図である。この回路システムは、ＣＰＵ１
１、ＦＰＧＡ１２、およびデータ格納回路１３を内蔵し
た半導体回路１０と、ＲＯＭ２０とから構成されてい
る。ＦＰＧＡ１２には、コンフィギュレーションデータ
を記憶する揮発性のデータ記憶部１２ａを有し、ＦＰＧ
Ａ１２はそのデータ記憶部１２ａに記憶されたコンフィ
ギュレーションデータに応じた回路動作を行なう。ま
た、データ格納回路１３は、内部Ｉ／Ｏポート１３ａを
有し、ＣＰＵ１１によりその内部Ｉ／Ｏポート１３ａに
書き込まれたコンフィギュレーションデータをＦＰＧＡ
１２のデータ記憶部１２ａに格納する。

【００３５】Ｚ８０ではＩＮＩＲのようなブロック入力
命令を持っている。ＣＰＵの開始アドレス（００００
ｈ）の先頭にｎバイトのＪＰ（ジャンプ）命令を置き、
ジャンプ先には本発明にいうデータ書込命令としてこの
ブロック入力命令を置き、そのブロック入力命令を使っ
たＣＰＵのプログラムでコンフィギュレーションデータ
を内部Ｉ／Ｏとして定義されたポートに書き込むことに
より、コンフィギュレーションを行なう。このプログラ
ム例としては下記表１に示すようなものが考えられ、図
１に示すＲＯＭ２０にはこの表１に示すプログラムおよ
びデータが格納されている。

【００３６】

【表１】アドレス命令００００ｈ：ＪＰｎｎ０００３ｈ：（コンフィギュレーション完了後の最初の命令）・・・・・・ｎｎ：ＬＤＣ，００ｈｎｎ＋２：ＬＤＢ，ｆｆｈｎｎ＋４：ＬＤＨＬ，ｍｍｎｎ＋７：ＩＮＩＲｎｎ＋９：ＪＰ０００３ｈ・・・・・・・・ｍｍ：（これ以降にコンフィギュレーションデータが格納されている。）このプログラムではメモリアドレスｍｍを先頭に配置さ
れた２５５バイトのデータをＩ／Ｏアドレス００ｈ番地
に転送する。００ｈ番地は、図１に示すコンフィギュレ
ーション用の内部Ｉ／Ｏポート１３ａのＩ／Ｏアドレス
である。コンフィギュレーションを行なうプログラムの
最後には０００３番地にジャンプするジャンプ命令（Ｊ
Ｐ０００３ｈ）が格納されており、その０００３ｈに
ジャンプしてＣＰＵの通常動作を開始する。

【００３７】図２は、図１に示す半導体回路１０の内部
回路図である。このコンフィギュレーション用の内部Ｉ
／Ｏポート１３ａに専用のＩ／Ｏアドレスを与えてもよ
いが、コンフィギュレーション中はこのコンフィギュレ
ーションデータ取り込み用ポート以外のＩ／Ｏポートの
アクセスを禁止することにより、コンフィギュレーショ
ン用の内部Ｉ／Ｏポート１３ａに、専用のＩ／Ｏアドレ
スを割り当てる必要がなくなる。これは図２のように、
コンフィギュレーション中を示す信号ＤＯＮＥ＿（コン
フィギュレーション中は、“Ｈ”レベルとする）で、Ｉ
／Ｏポートのアクセスを要求するＩ／Ｏリクエスト信号
ＩＯＲＥＱ、データの読出しを指示するリード信号Ｒ
Ｄ、データの書込みを指示するライト信号ＷＲ等の
うちの、ＩＯＲＥＯ信号を、コンフィギュレーション
用の内部Ｉ／Ｏポート１３ａ以外のＩ／Ｏポートに対し
ては無効にすることにより実現できる。また図２に示す
ように、コンフィギュレーションが完了した後は、この
コンフィギュレーションデータ取り込み用内部Ｉ／Ｏポ
ートにアクセスできなくすることにより、プログラムの
ミスでコンフィギュレーションデータが誤って書き込ま
れることが防止される。図３は、本発明の第２の回路シ
ステムの一実施例における、半導体回路の内部回路図で
ある。ここには、表１に示す開始アドレス００００ｈの
ジャンプ命令をハードウェアにより生成する方法が示さ
れている。Ｚ８０では分岐命令にＪＰｎｎのような１６
ビット絶対アドレスを取り込んでジャンプを行なう命令
を持っているが、開始アドレスの先頭に、例えばＬＤ
ＨＬ，ｎｎのような１６ビット即値をもつ命令を置き、
この命令のオペコードをハードウェア（本発明にいう命
令コード変換回路）によりすり替えることにより、この
命令をＪＰｎｎに自動的にすりかえる。この回路の例と
しては、図３に示すようにＣＰＵの外側に簡単な回路を
付け加えることで実現できる。Ｚ８０ではオペコードフ
ェッチ時にＭ１信号を“Ｌ”とするが、この立ち上が
りエッジで“Ｈ”レベルとなるフリップフロップ１４で
制御されるマルチプレクサ１５でオペコードをＣ３にす
りかえれば実現できる。尚、Ｃ３はＪＰ命令のオペコー
ドである。ＣＰＵは、ＬＤＨＬ，ｎｎの命令における
即値ｎｎで表わされるアドレスにジャンプし、上述した
第１の回路システムの一実施例（図１，図２，表１参
照）と同様にコンフィギュレーションを開始する。図３
に示す例では、ＣＰＵの外側に簡単な回路を付け加える
ことで実現したが、同様の回路をＣＰＵ内部に取り込ん
でもよい。コンフィギュレーション後、ＣＰＵは０００
０ｈ番地から再び命令を実行しはじめるが、今度はｎｎ
番地にジャンプすることなく順次命令を実行していく。

【００３８】図４，図５は、本発明の第３の回路システ
ムの一実施例の、それぞれ半導体回路の信号ピンの一部
を示す図、および半導体回路に内蔵された開始アドレス
変換回路の回路図である。図４に示すように、信号ピン
（この例でば最上位アドレスピン）がプルアップされて
おり、リセット時（リセット信号ＲＥＳＥＴ入力時）
に、そのプルアップされた信号が、本発明にいう信号格
納部の一例であるラッチ１６に格納される。そしてＤＯ
ＮＥ信号がコンフィギュレーション中を表わす“Ｈ”
レベルにあるときは、ＣＰＵから出力されたアドレスデ
ータのうちの最上位ビットがマルチプレクサ１７により
ラッチ１６に格納されたデータにすりかえられて出力さ
れる。

【００３９】上述した第１，第２の回路システムの実施
例（図１〜図３、表１）ではＣＰＵの開始アドレスの先
頭の３バイトにはユーザプログラムは配置できないが、
この図４，図５に示す第３の回路システムの実施例では
コンフィギュレーション時に外部に接続されたプルアッ
プ抵抗（あるいはプルダウン抵抗）により与えられた信
号をラッチしこれを動作の開始アドレスの上位ビットと
して使用して、コンフィギュレーションデータを取り込
む。例えば、アドレスの上位６ビットにこの方式を採用
すれば、１Ｋバイト単位の自由な位置にコンフィギュレ
ーションデータを配置でき、ＣＰＵの開始アドレスの先
頭にはユーザプログラムが配置できる。

【００４０】図４，図５に示す実施例では、プルアップ
ないしプルダウンされる信号ピンとしてアドレスピンを
使用しているが、このプルアップないしプルダウンされ
る信号ピンは必ずしもアドレスピンである必要はない。
コンフィギュレーション用にプルアップないしプルダウ
ンされる専用ピンを備えてもよいが、コンフィギュレー
ション完了後に信号出力ピンとして使用される信号ピン
をコンフィギュレーション用に兼用すると、信号ピンの
数を減らすことができる。

【００４１】図６，図７は、上述した第１の回路システ
ム〜第３の回路システムの各実施例のいずれにも適用す
ることのできる変形例の、それぞれメモリ空間を示す
図、および半導体回路の内部回路図である。ここには、
コンフィギュレーションデータをユーザプログラムとは
別の空間に配置する方法を示している。８ビットＣＰＵ
は一般にアドレス空間が狭い。例えば、Ｚ８０では６４
Ｋバイトしかなく、コンフィギュレーションデータに数
Ｋバイト占有されることは許容しがたい場合もある。こ
の場合、コンフィギュレーションデータをユーザのプロ
グラム空間以外に配置できると問題は解決される。Ｚ８
０ではアドレス空間が６４Ｋバイトであり、メモリとし
て２５６ＫビットのＳＲＡＭとＥＰＲＯＭを接続するこ
とが多いが、現在では５１２ＫビットのＥＰＲＯＭと２
５６ＫビットのＥＰＲＯＭはほとんど価格がかわらない
ため、５１２ＫビットのＥＰＲＯＭを接続する。また、
図７に示すように、このＺ８０のアドレスをデコードし
てメモリのチップセレクトを選択するチップセレクト回
路を用意する。このチップセレクト回路の出力は、例え
ば２本用意し、チップセレクト端子の一つにＲＯＭを接
続し、もう一つのチップセレクト端子にＲＡＭを接続す
る。ここで、図６に示すように、Ｚ８０の上位側３２Ｋ
バイトは、ＲＯＭの上位側３２ＫバイトとＲＡＭの３２
Ｋバイトが重なるようにマップされている。ＲＯＭとＲ
ＡＭが重なるようにマップされたメモリ領域に関し、コ
ンフィギュレーション時にはＲＯＭが選択され、通常は
ＲＡＭが選択されるように動作するチップセレクト端子
を備え、アドレス上位からコンフィギュレーションを行
う。このことにより、コンフィギュレーションデータを
ユーザのプログラム空間以外に配置できる。またこのＲ
ＯＭとＲＡＭが重なるようにマップされたメモリ領域を
コンフィギュレーション時以外にも使うことも可能であ
る。また、ここではＺ８０を例に使っているため、ＲＯ
ＭとＲＡＭが重なるようにマップされたメモリ領域をＲ
ＯＭの上位側３２Ｋバイトとしたが、ＣＰＵによっては
他の組み合わせもありうることはもちろんである。

【００４２】またこの例ではＲＡＭを備えているが、Ｒ
ＡＭに代わり、その他のメモリであってもかまわない。
具体的な回路として必要なのは特殊なチップセレクト回
路である。これは図７に示すようにコンフィギュレーシ
ョン中を示す信号（ＤＯＮＥ＿＝‘Ｈ’レベル）でコン
フィギュレーション中は、ＲＯＭ側（ＣＳ０＿だけを有
効にし、ＲＡＭ側（ＣＳ１＿）は無効にすることにより
実現できる。

【００４３】図８は、本発明の第４の回路システムの一
実施例の、半導体回路の回路模式図である。この実施例
には、専用命令でコンフィギュレーションを行う例が示
されている。図７はこの専用命令をＺ８０アーキテクチ
ャを持ったＣＰＵをマイクロプログラムで実現した場合
である。

【００４４】この専用命令では、ＣＰＵの第１レジスタ
ペア（たとえばＨＬ）の内容をアドレスとしてメモリを
リードし、このデータをユーザに開放されていないコン
フィギュレーション用のレジスタ（図中のレジスタＣ
Ｒ）に書き込むことにより、コンフィギュレーションを
行なう。１回のメモリリードを完了するごとに、ＨＬレ
ジスタペアの内容をインクリメントあるいはデクリメン
トし、かつ第２のレジスタペア（例えばＢＣ）の内容を
デクリメントし、ＢＣレジスタペアの内容が０になるま
でこの動作を繰り返す。この図７には、理解の容易のた
め、制御回路中のマイクロコードのビット列までは示さ
れていないが、制御回路中の記述に相当するマイクロコ
ード記述を書けば、この命令が実現できる。

【００４５】この専用命令の実行中は割り込み入力やウ
ェイト要求入力などＣＰＵ制御用入力はコンフィギュレ
ーションを制御する回路から与えられ、ＦＰＧＡ初期化
中の誤動作を防止している。尚、専用命令のメモリ上の
配置位置は、上述した各実施例（図１〜図６、表１）の
いずれの手法を用いて定めても良い。ここでは、それら
の重複説明は省略する。また専用命令としてオペコード
を定義するだけでなく、特定のＩ／Ｏアドレスをアクセ
スした場合に起動されるようにしてもよい。特定のＩ／
Ｏアドレスをアクセスした場合に起動されるようにする
には、後述する図１４中の、コンフィギュレーション中
を示す信号ＤＯＮＥ＿を、命令デコーダから出力され
る、この専用命令を実行中であることを示す信号におき
かえればよい。

【００４６】図９は、図８に示す実施例における、コン
フィギュレーション用レジスタＣＲの構成例を示した回
路図、図１０はそのタイミングチャートである。ここで
は図８に示す回路において、コンフィギュレーション用
のレジスタＣＲがシフトレジスタになっており、シフト
動作によりコンフィギュレーションデータをＦＰＧＡの
内部へ送り込む。書込み信号ＬＯＡＤにより、コンフィ
ギュレーション用レジスタＣＲへの書き込みが行なわれ
ると、このシフトレジスタはシフト動作を開始し、シフ
トレジスタ内部のデータが空になるまでコンフィギュレ
ーションデータをＦＰＧＡの内部へ送り込むとともに、
その間、ＣＰＵにウェイトを自動的に挿入することによ
り、シフトレジスタがシフト動作を完了する前にＣＰＵ
が次のデータを取り込むことを防止する。ここには、コ
ンフィギュレーションデータを書き込むレジスタにデー
タをロードする信号ＬＯＡＤによりセットされるＲＳラ
ッチ１７の出力によりカウントスタートする４ビットア
ップカウンタ１９でシフトクロックを数え、Ｑ３の立ち
上がりにＲＳラッチ１７をクリアする回路例を示してい
る。図中のウェイト信号ＷＡＩＴをＣＰＵに与えれば、
ＣＰＵに自動的にウェイトを挿入することができる。

【００４７】図１１は本発明の第５の回路システムの一
実施例の、半導体回路の回路模式図である。ここには既
存の命令をコンフィギュレーション用の専用命令として
使うための方式が示されている。すなわちリセット開始
後１回目のブロックサーチ命令（例えばＺ８０ではＣＰ
ＩＲ命令など）ではメモリから取り込んだデータがサー
チデータと一致しても止まらない命令として実行し、取
り込んだメモリデータをコンフィギュレーションデータ
として使用する。図１１は、図８と同様にＺ８０アーキ
テクチャを持ったＣＰＵをマイクロプログラムで実現す
る場合について示している。

【００４８】命令デコーダからは、ブロックサーチ命令
であることを示す信号が出力され、リセット後１回目の
ブロックサーチ命令フェッチ時にノードｂの信号が
‘Ｈ’レベルとなり、２回目のブロックサーチ命令フェ
ッチ時にノードａの信号が‘Ｈ’レベル（ａ＝‘１’）
となる。したがって、ノードａが‘Ｌ’レベル（‘ａ’
＝０）にあるときは１回目のブロックサーチ命令、ノー
ドａが‘Ｈ’レベル（‘ａ’＝１）にあるときは２回目
以降のブロックサーチであることを示している。尚ここ
に示すレジスタないしレジスタペアを示す符号は、図８
を参照されたい。ここでは、リセット後１回目のこの命
令に対してのみ特殊な動作を行うようにマイクロコード
を構成する。この図では制御回路中のマイクロコードの
ビット列までは定義していないが、制御回路中の記述に
相当するマイクロコード記述を書けば、この命令が実現
できる。この既存の命令は、ブロックサーチ命令に限ら
ず、例えばブロック転送命令等であってもよい。またリ
セット後１回目だけ専用命令として扱うだけでなく、特
定のＩ／Ｏアドレスアクセスした場合に専用命令として
扱うようにしてもよい。

【００４９】尚、専用命令に変換される上記の既存の命
令の、メモリ上の配置位置は、上述した各実施例（図１
〜図６、表１）のいずれの手法を用いて定めてもよい。
また図１１に示す実施例においても、図９，図１０に示
すように、シフトレジスタを用いて構成してもよい。
尚、専用命令に変換された上記の既存の命令の、メモリ
上の配置位置は、上述した各実施例（図１〜図６、表
１）のいずれの手法を用いて定めてもよい。また図１１
に示す実施例においても、図９、図１０に示すように、
シフトレジスタを用いて構成してもよい。シフトレジス
タはコンフィギュレーション終了後は、シリアルポート
として使用してもよい。

【００５０】図１２は、本発明の第６の回路システムの
一実施例の、半導体回路の回路図である。ＣＰＵの開始
アドレスを００００ＨまたはＦＦＦＦＨのどちらかを選
べるようにするだけでもコンフィギュレーションデータ
の記憶に柔軟性を与える。図１２にあるように、リセッ
トＲＥＳＥＴ＿により、プルアップ（もしくはプルダウ
ン）された信号ピンの信号をＲＳラッチ１８にラッチ
し、プルアップされている場合にはコンフィギュレーシ
ョン中（ＤＯＮＥ＿＝‘Ｈ’レベル）はアドレスを反転
させて出力することで、開始アドレスを００００Ｈまた
はＦＦＦＦＨのどちらかに選べるようにしている。

【００５１】図１３は、本発明の第７の回路システムの
一実施例の模式図である。Ｚ１８０のような８ビットＣ
ＰＵにＭＭＵをつけることでアドレス拡張を行うＣＰＵ
において、このＭＭＵを使ってコンフィギュレーション
データをＲＯＭの自由な位置に配置する方法を述べる。
ＣＰＵのアドレス生成部からは、ＬＡ₁₅〜ＬＡ₁₂，ＬＡ
₁₁〜ＬＡ₀ の１６ビットの論理アドレスが出力される。
そのアドレスのうち、上位ビット側の４ビットＬＡ₁₅〜
ＬＡ₁₂は、ＭＭＵにおいて、ＭＭＵ中のベースレジスタ
（８ビット）の内容と加算され、ＰＡ₁₉〜ＰＡ₁₆，ＰＡ
₁₅〜ＰＡ₁₂，ＰＡ₁₁〜ＰＡ₀ の２０ビットの物理アドレ
スに変換される。コンフィギュレーション中（ＤＯＮＥ
＿＝‘Ｈ’レベル）は、アドレス変換回路により、その
ＭＭＵで生成された２０ビットの物理アドレスの、上位
８ビットが全て‘Ｈ’レベルに変換される。ここに示す
例では、例えば図６に示すように、重複したメモリ領域
を有しそこにコンフィギュレーションデータが格納され
ているものとし、コンフィギュレーション中は、そのコ
ンフィギュレーションデータが格納されたメモリに向け
てチップセレクト信号ＣＳＯ＿が出力される。

【００５２】ここでは、アドレス変換回路により、ＭＭ
Ｕで生成された物理アドレスのうち上位アドレスを全て
‘Ｈ’レベルに変換したが、その変換の仕方を変えるこ
とにより、かなり任意のアドレスにコンフィギュレーシ
ョンデータを配置することができる。図１４は、上述し
た第１〜第７の回路システムに共通的に採用することの
できる態様を示した回路図である。

【００５３】図１４には、コンフィギュレーション中
（ＤＯＮＥ＿＝‘Ｈ’レベル）は、外部回路からのＣＰ
Ｕ制御信号、即ちここではウェイト信号ＷＡＩＴ＿、割
り込み信号ＩＮＴ＿、ノンマスカブル割込信号ＮＭＩ＿
の入力を阻止する回路が示されている。このようなＣＰ
Ｕの制御信号は、ＦＰＧＡで生成され直接ＣＰＵに供給
される場合、あるいは図１４に破線で示すように、ＦＰ
ＧＡからの出力に基づいて外部回路で生成される場合が
多い。ところがＦＰＧＡは、コンフィギュレーションが
完了する迄はその動作は保証されず、したがってコンフ
ィギュレーション中にＦＰＧＡで生成された、あるいは
ＦＰＧＡからの出力に基づいて生成されたＣＰＵ制御信
号がＣＰＵに入力されると、ＣＰＵの動作が保証され
ず、コンフィギュレーションが正しく実行されない恐れ
がある。そこで図１４に示すような回路を設けることに
より、そのような不安定な動作を回避することができ
る。コンフィギュレーション完了後（ＤＯＮＥ＿＝
‘Ｌ’レベル）は、外部あるいはＦＰＧＡ回路からの入
力に解放される。

【００５４】

【発明の効果】以上説明したように、本発明の回路シス
テムによれば、ＦＰＧＡ等のプログラマブル論理回路と
ＣＰＵと周辺回路とを１つのチップに搭載し、しかもコ
ンフィギュレーションデータの配置の自由度の大きい回
路システムが構成される。

【図面の簡単な説明】

【図１】本発明の第１の回路システムの一実施例の模式
図である。

【図２】図１に示す半導体回路の内部回路図である。

【図３】本発明の第２の回路システムの一実施例におけ
る、半導体回路の内部回路図である。

【図４】本発明の第３の回路システムの一実施例の半導
体回路の信号ピンの一部を示す図である。

【図５】本発明の第３の回路システムの一実施例の半導
体回路に内蔵された開始アドレス変換回路の回路図であ
る。

【図６】第１の回路システム〜第３の回路システムの各
実施例のいずれにも適用することのできる変形例のメモ
リ空間を示す図である。

【図７】第１の回路システム〜第３の回路システムの各
実施例のいずれにも適用することのできる変形例の半導
体回路の内部回路図である。

【図８】本発明の第４の回路システムの一実施例の、半
導体回路の回路模式図である。

【図９】図８に示す実施例における、コンフィギュレー
ション用レジスタＣＲの構成例を示した回路図である。

【図１０】図９に示すコンフィギュレーション用レジス
タＣＲのタイミングチャートである。

【図１１】本発明の第５の回路システムの一実施例の、
半導体回路の回路模式図である。

【図１２】本発明の第６の回路システムの一実施例の、
半導体回路の回路図である。

【図１３】本発明の第７の回路システムの一実施例の模
式図である。

【図１４】上述した第１〜第７の回路システムに共通的
に採用することのできる態様を示した回路図である。

【符号の説明】

１０半導体回路１１ＣＰＵ１２ＦＰＧＡ（プログラマブル論理回路）１３データ格納回路１６，１７，１８ラッチ１９４ビットアップカウンタ２０ＲＯＭ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 G06F 9/06 G06F 15/78 510 H03K 19/177

Claims

(57)【特許請求の範囲】

【請求項１】データ記憶部を有し該データ記憶部に格
納されるコンフィギュレーションデータに応じた回路機
能を実現するプログラマブル論理回路と、ＣＰＵとが内
蔵されてなる半導体回路を備えた回路システムにおい
て、前記半導体回路が、コンフィギュレーションデータが書
き込まれる内部Ｉ／Ｏポートを有し該内部Ｉ／Ｏポート
に書き込まれたコンフィギュレーションデータを前記デ
ータ記憶部に格納するデータ格納回路を内蔵し、前記ＣＰＵの開始アドレスにジャンプ命令が格納される
とともに、該ジャンプ命令によるジャンプ先に、コンフ
ィギュレーションデータを前記内部Ｉ／Ｏポートに書き
込むデータ書込命令が格納されてなることを特徴とする
回路システム。
【請求項２】データ記憶部を有し該データ記憶部に格
納されるコンフィギュレーションデータに応じた回路機
能を実現するプログラマブル論理回路と、ＣＰＵとが内
蔵されてなる半導体回路を有する回路システムにおい
て、前記半導体回路が、コンフィギュレーションデータが書
き込まれる内部Ｉ／Ｏポートを有し該内部Ｉ／Ｏポート
に書き込まれたコンフィギュレーションデータを前記デ
ータ記憶部に格納するデータ格納回路と、リセット直後
の最初の命令の命令コードをジャンプ命令の命令コード
に変換する命令コード変換回路とを内蔵し、前記ＣＰＵの開始アドレスに、即値を有する命令が格納
されるとともに、該即値により指定されるアドレスに、
コンフィギュレーションデータを前記内部Ｉ／Ｏポート
に書き込むデータ書込命令が格納されてなることを特徴
とする回路システム。
【請求項３】データ記憶部を有し該データ記憶部に格
納されるコンフィギュレーションデータに応じた回路機
能を実現するプログラマブル論理回路と、ＣＰＵとが内
蔵されてなる半導体回路を備えた回路システムにおい
て、前記半導体回路が、コンフィギュレーションデータが書
き込まれる内部Ｉ／Ｏポートを有し該内部Ｉ／Ｏポート
に書き込まれたコンフィギュレーションデータを前記デ
ータ記憶部に格納するデータ格納回路と、リセット時
に、外部回路との間の信号の授受を中継する信号ピンの
信号を格納する信号格納部を有し該信号格納部に格納さ
れた信号に基づいてリセット後の前記ＣＰＵの開始アド
レスを変換する開始アドレス変換回路とを内蔵し、前記開始アドレス変換回路により変換された後の前記Ｃ
ＰＵの開始アドレスに、コンフィギュレーションデータ
を前記内部Ｉ／Ｏポートに書き込むデータ書込命令が格
納されてなることを特徴とする回路システム。
【請求項４】前記信号ピンが、前記データ書込命令の
実行が終了した後は、外部回路に向けて信号を出力する
信号出力ピンとして使用されるものであることを特徴と
する請求項３記載の回路システム。
【請求項５】前記信号ピンが、アドレス信号を出力す
るアドレス信号ピンのうちの１つもしくは複数であるこ
とを特徴とする請求項３記載の回路システム。
【請求項６】第１のメモリと、該第１のメモリに割り当てられたアドレス領域の少なく
とも一部からなる重複アドレス領域、もしくは該重複ア
ドレス領域を含むアドレス領域に配置された第２のメモ
リとを備え、前記データ書込命令が、前記第１のメモリの、前記重複
アドレス領域内に格納されたものであって、前記半導体回路が、前記重複アドレス領域に関し、リセ
ット後前記データ書込命令の実行が終了する迄の間は前
記第１のメモリをアクセスの対象として選択し、前記デ
ータ書込命令の実行終了後は前記第２のメモリをアクセ
スの対象として選択するチップセレクト回路を内蔵する
ものであることを特徴とする請求項１から５のうちいず
れか１項記載の回路システム。
【請求項７】前記半導体回路が、前記データ書込命令
の実行が終了する迄の間、前記内部Ｉ／Ｏポートを除く
Ｉ／Ｏポートのアクセスを禁止するＩ／Ｏポートアクセ
ス許否回路を内蔵するものであることを特徴とする請求
項１から６のうちいずれか１項記載の回路システム。
【請求項８】データ記憶部を有し該データ記憶部に格
納されるコンフィギュレーションデータに応じた回路機
能を実現するプログラマブル論理回路と、ＣＰＵとが内
蔵されてなる半導体回路を備えた回路システムにおい
て、前記半導体回路が、コンフィギュレーションデータが書
き込まれるレジスタを有し該レジスタに書き込まれたコ
ンフィギュレーションデータを前記データ記憶部に格納
するデータ格納回路を内蔵し、コンフィギュレーションデータを前記レジスタに書き込
むコンフィギュレーションデータ書込専用命令を有する
ことを特徴とする回路システム。
【請求項９】前記ＣＰＵの開始アドレスにジャンプ命
令が格納されるとともに、該ジャンプ命令によるジャン
プ先に前記コンフィギュレーションデータ書込専用命令
が格納されてなることを特徴とする請求項８記載の回路
システム。
【請求項１０】前記半導体回路が、リセット直後の最
初の命令の命令コードをジャンプ命令の命令コードに変
換する命令コード変換回路を内蔵し、前記ＣＰＵの開始アドレスに即値を有する命令が格納さ
れるとともに、該即値により指定されるアドレスに前記
コンフィギュレーションデータ書込専用命令が格納され
てなることを特徴とする請求項８記載の回路システム。
【請求項１１】前記半導体回路が、リセット時に、外
部回路との間の信号の授受を中継する信号ピンの信号を
格納する信号格納部を有し該信号格納部に格納された信
号に基づいてリセット後の前記ＣＰＵの開始アドレスを
変換する開始アドレス変換回路を内蔵し、前記開始アドレス変換回路により変換された後の前記Ｃ
ＰＵの開始アドレスに、前記コンフィギュレーションデ
ータ書込専用命令が格納されてなることを特徴とする請
求項８記載の回路システム。
【請求項１２】前記信号ピンが、前記コンフィギュレ
ーションデータ書込専用命令の実行が終了した後は、外
部回路に向けて信号を出力する信号出力ピンとして使用
されるものであることを特徴とする請求項１１記載の回
路システム。
【請求項１３】前記信号ピンが、アドレス信号を出力
するアドレス信号ピンのうちの１つもしくは複数である
ことを特徴とする請求項１１記載の回路システム。
【請求項１４】第１のメモリと、該第１のメモリに割り当てられたアドレス領域の少なく
とも一部の重複アドレス領域、もしくは該重複アドレス
領域を含むアドレス領域に配置された第２のメモリとを
備え、前記コンフィギュレーションデータ書込専用命令が、前
記第１のメモリの、前記重複アドレス領域内に格納され
たものであって、前記半導体回路が、前記重複アドレス領域に関し、リセ
ット後前記コンフィギュレーションデータ書込専用命令
の実行が終了する迄の間は前記第１のメモリをアクセス
の対象として選択し、前記コンフィギュレーションデー
タ書込専用命令の実行終了後は前記第２のメモリをアク
セスの対象として選択するチップセレクト回路を内蔵す
るものであることを特徴とする請求項８から１３のうち
いずれか１項記載の回路システム。
【請求項１５】データ記憶部を有し該データ記憶部に
格納されるコンフィギュレーションデータに応じた回路
機能を実現するプログラマブル論理回路と、ＣＰＵとが
内蔵されてなる半導体回路を備えた回路システムにおい
て、前記半導体回路が、コンフィギュレーションデータが書
き込まれるレジスタを有し該レジスタに書き込まれたコ
ンフィギュレーションデータを前記データ記憶部に格納
するデータ格納回路と、所定の命令を、所定の条件下
で、コンフィギュレーションデータを前記レジスタに書
き込むコンフィギュレーションデータ書込専用命令に変
換する命令変換回路とを内蔵するものであることを特徴
とする回路システム。
【請求項１６】前記ＣＰＵの開始アドレスにジャンプ
命令が格納されるとともに、該ジャンプ命令によるジャ
ンプ先に前記所定の命令が格納されてなることを特徴と
する請求項１５記載の回路システム。
【請求項１７】前記半導体回路が、リセット直後の最
初の命令の命令コードをジャンプ命令の命令コードに変
換する命令コード変換回路を内蔵し、前記ＣＰＵの開始アドレスに即値を有する命令が格納さ
れるとともに、該即値により指定されるアドレスに前記
所定の命令が格納されてなることを特徴とする請求項１
５記載の回路システム。
【請求項１８】前記半導体回路が、リセット時に、外
部回路との間の信号の授受を中継する信号ピンの信号を
格納する信号格納部を有し該信号格納部に格納された信
号に基づいてリセット後の前記ＣＰＵの開始アドレスを
変換する開始アドレス変換回路を内蔵し、前記開始アドレス変換回路により変換された後の前記Ｃ
ＰＵの開始アドレスに、前記所定の命令が格納されてな
ることを特徴とする請求項１５記載の回路システム。
【請求項１９】前記信号ピンが、前記命令変換回路に
より変換されてなるコンフィギュレーションデータ書込
専用命令の実行が終了した後は、外部回路に向けて信号
を出力する信号出力ピンとして使用されるものであるこ
とを特徴とする請求項１８記載の回路システム。
【請求項２０】前記信号ピンが、アドレス信号を出力
するアドレス信号ピンのうちの１つもしくは複数である
ことを特徴とする請求項１８記載の回路システム。
【請求項２１】第１のメモリと、該第１のメモリに割り当てられたアドレス領域の少なく
とも一部の重複アドレス領域、もしくは該重複アドレス
領域を含むアドレス領域に配置された第２のメモリとを
備え、前記所定の命令が、前記第１のメモリの、前記重複アド
レス領域内に格納されたものであって、前記半導体回路が、前記重複アドレス領域に関し、リセ
ット後、前記命令変換回路により変換されてなるコンフ
ィギュレーションデータ書込専用命令の実行が終了する
迄の間は前記第１のメモリをアクセスの対象として選択
し、前記命令変換回路により変換されてなるコンフィギ
ュレーションデータ書込専用命令の実行終了後は前記第
２のメモリをアクセスの対象として選択するチップセレ
クト回路を内蔵するものであることを特徴とする請求項
１５から２０のうちいずれか１項記載の回路システム。
【請求項２２】前記データ格納回路が、前記レジスタ
としてシフトレジスタを備え、該データ格納回路が、前
記シフトレジスタへのコンフィギュレーションデータの
書き込みを受けて該シフトレジスタに書き込まれたコン
フィギュレーションデータをシリアルに前記データ記憶
部に送り込むとともに、該シフトレジスタが空になるま
での間、前記ＣＰＵに向けてウェイト信号を送るもので
あることを特徴とする請求項８から２１のうちいずれか
１項記載の回路システム。
【請求項２３】前記レジスタが、コンフィギュレーシ
ョン終了後は、シリアルポートして使用されることを特
徴とする請求項２２の回路システム。
【請求項２４】データ記憶部を有し該データ記憶部に
格納されるコンフィギュレーションデータに応じた回路
機能を実現するプログラマブル論理回路と、ＣＰＵとが
内蔵されてなる半導体回路を備えた回路システムにおい
て、前記半導体回路が、コンフィギュレーションデータの前
記データ記憶部への格納が完了する迄の間アドレスデー
タの各ビットの論理を反転させるアドレス反転回路を内
蔵するものであることを特徴とする回路システム。
【請求項２５】データ記憶部を有し該データ記憶部に
格納されるコンフィギュレーションデータに応じた回路
機能を実現するプログラマブル論理回路と、ＣＰＵとが
内蔵されてなる半導体回路を備えた回路システムにおい
て、前記半導体回路が、前記ＣＰＵから出力されたアドレス
を拡張するＭＭＵと、コンフィギュレーションデータ
の、前記データ記憶部への格納が完了する迄の間、前記
ＭＭＵにより拡張されたアドレスの拡張部分を所定値に
固定するアドレス変換回路とを内蔵するものであること
を特徴とする回路システム。
【請求項２６】前記半導体回路が、コンフィギュレー
ションデータの、前記データ記憶部への格納が完了する
迄の間、前記プログラマブル論理回路からの、もしく
は、外部回路からの、前記ＣＰＵを制御する制御信号に
よりコンフィギュレーション動作が妨げられないように
該制御信号を制御する回路を備えたものであることを特
徴とする請求項１から２５のうちいずれか１項記載の回
路システム。