JP3384845B2 - Tuning circuit - Google Patents
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Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明はテレビ等の選局回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a channel selection circuit for a television or the like.
【0002】[0002]
【従来の技術】従来より、TV等の選局回路、特に普及
機用のTVの選局回路においては、放送局を選局するた
めに、同調電圧発生カウンタの値をアナログ値に変換し
てチューナー部に供給し、チューナー部からのAFT電
圧を基にして同調電圧発生カウンタにおけるカウントア
ップ、カウントダウン又はカウントの停止等の動作を制
御するものが知られている。2. Description of the Related Art Conventionally, in a channel selection circuit of a TV or the like, particularly in a channel selection circuit of a TV for a popular machine, in order to select a broadcasting station, the value of a tuning voltage generation counter is converted into an analog value. It is known to supply the signal to the tuner section and control the operation such as counting up, counting down, or stopping the counting in the tuning voltage generation counter based on the AFT voltage from the tuner section.
【0003】図4は従来の選局回路の一例を示す。図4
において、17は同調電圧発生カウンタとしてのアップ
ダウンカウンタを示しており、アップダウンカウンタ1
7のクロックは、クロック発生回路19〜22から発生
されるクロックの中からセレクタ18により1種類のク
ロックが選択される。クロック発生回路19〜22によ
り供給されるクロックの周波数は互いに全て異なったも
のであり、クロック発生回路の選択を変更することによ
り選局のためのサーチスピードを変えることができる。
このことを利用して、映像信号非検出時即ち離調時には
高い周波数の速いクロックを選択し、映像信号検出時即
ち同調時には低い周波数の遅いクロックを選択して同調
電圧発生カウンタを駆動することによって、高速で確実
な選局動作を実現している。FIG. 4 shows an example of a conventional tuning circuit. Figure 4
In the figure, reference numeral 17 denotes an up / down counter as a tuning voltage generation counter.
As for the clock No. 7, one kind of clock is selected by the selector 18 from the clocks generated from the clock generation circuits 19 to 22. The frequencies of the clocks supplied by the clock generation circuits 19 to 22 are all different from each other, and the search speed for channel selection can be changed by changing the selection of the clock generation circuit.
By utilizing this fact, a fast clock with a high frequency is selected when the video signal is not detected, that is, detuning, and a slow clock with a low frequency is selected when the video signal is detected, that is, the tuning voltage is driven. It realizes high-speed and reliable tuning operation.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、従来の
選局回路においては、選局のサーチスピードを変更する
ために、相異なる周波数のクロックを切り替えるため、
論理回路が完全同期回路とならず、論理回路の動作が不
安定となるという問題点がある。However, in the conventional tuning circuit, since the clocks of different frequencies are switched in order to change the search speed of the tuning,
There is a problem that the operation of the logic circuit becomes unstable because the logic circuit does not become a completely synchronous circuit.
【0005】また、クロック周波数の切り替えを映像信
号の検出、非検出のみにより行っているため、細部に亙
って適当なサーチスピードを選択することができないと
いう問題点もある。Further, since the clock frequency is switched only by detecting or not detecting the video signal, there is a problem that an appropriate search speed cannot be selected in detail.
【0006】本発明は、前記に鑑みなされたものであっ
て、動作の安定性を向上でき、細部に亙って最適なサー
チスピードを選択できる選局回路を提供することを目的
とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a tuning circuit capable of improving the stability of operation and selecting the optimum search speed in detail.
【0007】[0007]
【課題を解決するための手段】前記の目的を達成するた
め、請求項1の発明は、同調電圧発生カウンタとしての
アップダウンカウンタのディジタル値のステップ幅を、
水平同期信号の有無、VHF受信及びUHF受信の切り
替え、又は、外部からの制御信号によって変化させるも
のである。In order to achieve the above-mentioned object, the invention of claim 1 sets a step width of a digital value of an up-down counter as a tuning voltage generation counter,
It is changed by the presence or absence of a horizontal synchronizing signal, switching between VHF reception and UHF reception, or a control signal from the outside.
【0008】具体的に請求項1の発明が講じた解決手段
は、1種類のクロック信号に同期してディジタル値をカ
ウントするアップダウンカウンタを備え、当該アップダ
ウンカウンタから出力されるディジタル値に応じて選局
を行なう選局回路を対象とし、前記アップダウンカウン
タは、前記クロック信号の1クロック毎に前記ディジタ
ル値をその値から可変であるステップ幅だけ増減させる
ものであり、前記ステップ幅を、水平同期信号の有無、
VHF受信とUHF受信との切り替え、又は、外部から
の制御信号によって変化させる構成とするものである。[0008] SOLUTION OF THE INVENTION took a specific claim 1, comprising an up-down counter for counting the digital value in synchronization with one clock signal, the digital value outputted from this the up-down counter depending intended for channel selection circuit for performing channel selection, said up-down counter, said every clock before Symbol clock signal Digitally
The variable value from that value by a variable step size
The step width, the presence or absence of the horizontal synchronization signal,
It is configured to switch between VHF reception and UHF reception, or to change by a control signal from the outside.
【0009】請求項2の発明は、具体的には、請求項1
の発明の構成において、前記アップダウンカウンタは、
前記ディジタル値を互いに異なる値だけ増加させる複数
の増加分供給手段と、前記ディジタル値を互いに異なる
値だけ減少させる複数の減少分供給手段とを有し、前記
複数の増加分供給手段及び前記複数の減少分供給手段の
出力のうちの1つを選択して、前記ステップ幅を変化さ
せるものである構成とする。The invention of claim 2 is specifically, claim 1.
Oite to the configuration of the invention, the up-down counter,
Different from the plurality of incremental feed means Ru is increased by different values of the digital values, the digital value to each other
And a plurality of decrease supply means Ru is decreased by the value, the
A plurality of increasing amount supply means and a plurality of decreasing amount supply means
Select one of the outputs to change the step size
It has a configuration that allows it .
【0010】請求項3の発明は、具体的には、請求項2
の発明の構成において、前記アップダウンカウンタは、
前記ディジタル値の1未満の値をカウントするためのフ
リップフロップを備え、前記複数の増加分供給手段が増
加させる前記ディジタル値の増加分及び前記複数の減少
分供給手段が減少させる前記ディジタル値の減少分のう
ちの少なくとも1つの大きさは1未満である構成とす
る。 The invention of claim 3 is, specifically, claim 2
Oite to the configuration of the invention, the up-down counter,
A flip-flop for counting a value less than 1 of the digital value is provided, and the plurality of increment supply means are incremented.
The increment of the digital value to be applied and the plurality of decreases
Of the digital value reduced by the minute supply means
At least one size of the two is less than 1.
It
【0011】[0011]
【作用】請求項1の発明の構成により、アップダウンカ
ウンタのディジタル値のステップ幅を変化させることに
よって、放送局の選局のサーチスピードを変化させるこ
とができる。ここで、アップダウンカウンタのカウント
動作は、そのディジタル値のステップ幅の変化に関わら
ず、1種類の周波数のクロック信号に同期して行われる
ため、論理回路において完全同期回路を構成でき、動作
の安定性を向上することができる。また、選局のサーチ
スピードを、水平同期信号の有無、VHF受信とUHF
受信との切り替え、又は、外部からの制御信号によって
変化させることができる。このため、細部に亙って最適
なサーチスピードを選択することができる。According to the structure of the first aspect of the present invention, the search speed for selecting a broadcasting station can be changed by changing the step width of the digital value of the up / down counter. Here, since the count operation of the up / down counter is performed in synchronization with the clock signal of one type of frequency regardless of the change in the step width of the digital value, a complete synchronous circuit can be configured in the logic circuit, The stability can be improved. In addition, the search speed for tuning is set to the presence / absence of the horizontal synchronization signal, VHF reception and UHF.
It can be changed with reception or by a control signal from the outside. Therefore, it is possible to select the optimum search speed in detail.
【0012】また、請求項2の発明の構成により、アッ
プダウンカウンタにおいて、カウントアップ時には、複
数の増加分供給手段の中から適当な増加分を持つ増加分
供給手段を選択することによって、適当なステップ幅が
加算されたディジタル値を得ることができ、カウントダ
ウン時には、複数の減少分供給手段の中から適当な減少
分を持つ減少分供給手段を選択することによって、適当
なステップ幅だけ減算されたディジタル値を得ることが
できる。このように、最適なサーチスピードを選択する
ために、ディジタル値のステップ幅を変化させることが
可能なアップダウンカウンタを簡単な構成で実現するこ
とができる。Further, according to the structure of the invention of claim 2, in the up-down counter, at the time of counting up, it is possible to select an increment supply means having an appropriate increment from a plurality of increment supply means. It is possible to obtain a digital value to which the step width is added, and at the time of countdown, by selecting the decrement supply means having an appropriate decrement from a plurality of decrement supply means, the decrement by the appropriate step width is performed. A digital value can be obtained. As described above, in order to select the optimum search speed, an up / down counter capable of changing the step width of the digital value can be realized with a simple configuration.
【0013】さらに、請求項3の発明の構成により、ア
ップダウンカウンタが1未満の値をカウントするための
フリップフロップを有することによって、1未満の増加
分又は1未満の減少分を得ることができる。従って、従
来は不可能であった1未満の値を単位としたカウンタ値
の増減が可能となり、選局のサーチスピードの調整をよ
り細かく行なうことができる。Further, according to the configuration of the invention of claim 3, the up-down counter has a flip-flop for counting a value less than 1, so that an increment less than 1 or a decrement less than 1 is performed. Obtainable. Therefore, it is possible to increase or decrease the counter value in units of a value less than 1, which has been impossible in the past, and it is possible to finely adjust the search speed for channel selection.
【0014】[0014]
【実施例】以下、本発明の第1の実施例に係る選局回路
について図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A channel selection circuit according to a first embodiment of the present invention will be described below with reference to the drawings.
【0015】図1は第1の実施例の選局回路の構成を示
す。図1において、1は同調電圧発生カウンタとしての
アップダウンカウンタであり、アップダウンカウンタ1
の出力はディジタル−アナログ変換回路にてアナログ電
圧に変換され、チューナー部に供給される。2は映像信
号検出回路を示し、映像信号の有無が判断される。3は
UHF受信とVHF受信との切り替えを行なうUHF/
VHF切り替え回路を示す。映像信号検出回路2からの
信号やUHF/VHF切り替え回路3からの信号や外部
ピンからの手動の信号はセレクタ4により選択され、ア
ップダウンカウンタ1に送られる。アップダウンカウン
タ1では選択された信号を基にしてカウントのステップ
幅が決定される。FIG. 1 shows the configuration of the tuning circuit of the first embodiment. In FIG. 1, reference numeral 1 is an up / down counter as a tuning voltage generation counter.
Is converted into an analog voltage by the digital-analog conversion circuit and supplied to the tuner section. Reference numeral 2 denotes a video signal detection circuit, which determines the presence or absence of a video signal. 3 is UHF / which performs switching between UHF reception and VHF reception.
5 shows a VHF switching circuit. A signal from the video signal detection circuit 2, a signal from the UHF / VHF switching circuit 3 and a manual signal from an external pin are selected by the selector 4 and sent to the up / down counter 1. The up / down counter 1 determines the step width of counting based on the selected signal.
【0016】図2はアップダウンカウンタ1の回路構成
を示す。ここでは、14ビットのバイナリアップダウン
カウンタの例を示している。図2において、5Aは14
個のDフリップフロップから構成される14ビットDF
Fブロックである。6A〜9Aはインクリメンタ(増加
分供給手段)としての機能とデクリメンタ(減少分供給
手段)としての機能とを合わせ持つ増減分供給手段を表
す。例えば、アップダウン切り替えピンUPにより、増
減分供給手段6A〜9Aの機能としてインクリメンタが
選択され、アップダウンカウンタ1はアップモードに設
定されているとし、以下説明する。14個のDフリップ
フロップから構成される14ビットDFFブロック5A
からの14本の出力は、インクリメント量が“+1”の
インクリメンタ6Aからインクリメント量が“+4”の
インクリメンタ9Aまで供給される。インクリメンタ6
A〜9Aからの出力はセレクタ10Aに供給され、セレ
クタ10Aの出力は14ビットDFFブロック5Aに供
給される。これにより、インクリメント量が可変なアッ
プダウンカウンタが構成される。インクリメント量は、
映像信号検出回路2の出力、UHF/VHF切り替え回
路3の出力及び外部ピンからの出力のうちの何れかの出
力により決定される。FIG. 2 shows a circuit configuration of the up / down counter 1. Here, an example of a 14-bit binary up / down counter is shown. In FIG. 2, 5A is 14
14-bit DF composed of D flip-flops
It is an F block. Reference numerals 6A to 9A denote increment / decrement supply means having both a function as an incrementer (increasing amount supply means) and a function as a decrementer (decreasing amount supply means). For example, it is assumed that the incrementer is selected as the function of the increment / decrement supply means 6A to 9A by the up / down switching pin UP and the up / down counter 1 is set to the up mode. 14-bit DFF block 5A composed of 14 D flip-flops
14 outputs are supplied from the incrementer 6A whose increment amount is “+1” to the incrementer 9A whose increment amount is “+4”. Incrementer 6
The outputs from A to 9A are supplied to the selector 10A, and the output of the selector 10A is supplied to the 14-bit DFF block 5A. As a result, an up / down counter having a variable increment amount is configured. The increment amount is
It is determined by the output of the video signal detection circuit 2, the output of the UHF / VHF switching circuit 3, or the output from the external pin.
【0017】なお、アップダウンカウンタ1がダウンモ
ードに設定された場合も同様である。The same applies when the up / down counter 1 is set to the down mode.
【0018】以下、本発明の第2の実施例に係る選局回
路について図面を参照しながら説明する。なお、第2の
実施例の選局回路の構成はアップダウンカウンタを除き
第1の実施例と同様である。A channel selection circuit according to a second embodiment of the present invention will be described below with reference to the drawings. The configuration of the channel selection circuit of the second embodiment is the same as that of the first embodiment except for the up / down counter.
【0019】図3は第2の実施例の選局回路が備えるア
ップダウンカウンタの回路構成を示す。図3において、
5Bは16個のDフリップフロップから構成される16
ビットDFFブロックである。追加された2個のDフリ
ップフロップはそれぞれ1/2と1/4とに重み付けら
れ、カウンタ出力としては上位14ビットのみが出力さ
れる。6B〜9Bはインクリメンタとしての機能とデク
リメンタとしての機能とを合わせ持つ第1の実施例と同
様の増減分供給手段、10Bは第1の実施例と同様のセ
レクタである。この構成により、例えば、アップダウン
カウンタがアップモードに設定された場合には、インク
リメント量は1/4、1/2、3/4、1となる。この
結果、サーチスピードはより細かく調整することが可能
となる。FIG. 3 shows a circuit configuration of an up / down counter included in the channel selection circuit of the second embodiment. In FIG.
5B is composed of 16 D flip-flops 16
It is a bit DFF block. The two added D flip-flops are weighted to 1/2 and 1/4, respectively, and only the upper 14 bits are output as the counter output. Reference numerals 6B to 9B are increment / decrement supply means similar to those of the first embodiment having both the function as an incrementer and the function as a decrementer, and 10B is a selector similar to that of the first embodiment. With this configuration, for example, when the up / down counter is set to the up mode, the increment amount becomes 1/4, 1/2, 3/4, 1. As a result, the search speed can be adjusted more finely.
【0020】なお、アップダウンカウンタがダウンモー
ドに設定された場合も同様である。The same applies when the up / down counter is set to the down mode.
【0021】[0021]
【発明の効果】以上説明したように、請求項1の発明に
係る選局回路によると、同調電圧発生カウンタとしての
アップダウンカウンタのディジタル値のステップ幅を変
化させることによって、放送局の選局のサーチスピード
を変化させることができる。ここで、アップダウンカウ
ンタのカウント動作は、常に1種類のクロック信号に同
期して行われるため、完全同期回路を構成でき、動作の
安定性を向上することができる。また、選局のサーチス
ピードを、水平同期信号の有無、VHF受信とUHF受
信との切り替え、又は、外部からの制御信号によって変
化させることができるため、細部に亙って最適なサーチ
スピードを選択することができる。As described above, according to the tuning circuit of the first aspect of the invention, the step width of the digital value of the up / down counter as the tuning voltage generation counter is changed to select the broadcasting station. The search speed of can be changed. Here, since the count operation of the up / down counter is always performed in synchronization with one type of clock signal, a complete synchronous circuit can be configured and the stability of operation can be improved. In addition, since the search speed for channel selection can be changed by the presence or absence of a horizontal sync signal, switching between VHF reception and UHF reception, or an external control signal, the optimum search speed can be selected in detail. can do.
【0022】また、請求項2の発明に係る選局回路によ
ると、ディジタル値のステップ幅を変化させることが可
能なアップダウンカウンタを簡単な構成で実現すること
ができる。According to the channel selection circuit of the second aspect of the invention, it is possible to realize an up-down counter capable of changing the step width of the digital value with a simple structure.
【0023】さらに、請求項3の発明に係る選局回路に
よると、従来は不可能であった1未満の値を単位とした
カウンタ値の増減が可能となり、選局のサーチスピード
の調整をより細かく行なうことができる。Further, according to the channel selection circuit of the invention of claim 3, it is possible to increase / decrease the counter value in units of a value less than 1 which has been impossible in the past, and it is possible to further adjust the search speed of channel selection. It can be done in detail.
【0024】以上のように、本発明によると、動作の安
定性を向上でき、細部に亙って最適なサーチスピードを
選択できる選局回路を提供することができる。As described above, according to the present invention, it is possible to provide a tuning circuit capable of improving the operation stability and selecting the optimum search speed in detail.
【図1】本発明の第1の実施例に係る選局回路の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of a channel selection circuit according to a first example of the present invention.
【図2】前記第1の実施例に係る選局回路のアップダウ
ンカウンタの構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of an up / down counter of the channel selection circuit according to the first embodiment.
【図3】本発明の第2の実施例に係る選局回路のアップ
ダウンカウンタの構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of an up / down counter of a channel selection circuit according to a second embodiment of the present invention.
【図4】従来の選局回路の構成を示すブロック図であ
る。FIG. 4 is a block diagram showing a configuration of a conventional channel selection circuit.
1 アップダウンカウンタ
2 映像信号検出回路
3 UHF/VHF切り替え回路
4 セレクタ
5A 14ビットDFFブロック
5B 16ビットDFFブロック
6A〜9A,6B〜9B 増減分供給手段(インクリメ
ンタ、デクリメンタ)
10A,10B セレクタ1 Up-down counter 2 Video signal detection circuit 3 UHF / VHF switching circuit 4 Selector 5A 14-bit DFF block 5B 16-bit DFF block 6A-9A, 6B-9B Increase / decrease supply means (incrementer, decrementer) 10A, 10B selector
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大林 俊之 東京都品川区北品川6丁目7番35号 ソ ニー株式会社内 (56)参考文献 特開 昭54−120501(JP,A) 特開 昭54−131809(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04N 5/44 H03J 5/02 H03J 7/18 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Toshiyuki Obayashi 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Within Sony Corporation (56) References JP-A-54-120501 (JP, A) JP-A-SHO 54-131809 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H04N 5/44 H03J 5/02 H03J 7/18
Claims (3)
タル値をカウントするアップダウンカウンタを備え、当
該アップダウンカウンタから出力されるディジタル値に
応じて選局を行なう選局回路であって、 前記アップダウンカウンタは、前 記クロック信号の1クロック毎に前記ディジタル値を
その値から可変であるステップ幅だけ増減させるもので
あり、 前記 ステップ幅を、水平同期信号の有無、VHF受信と
UHF受信との切り替え、又は、外部からの制御信号に
よって変化させるように構成されていることを特徴とす
る選局回路。 1. An up-down counter that counts a digital value in synchronization with one type of clock signal is provided , and the digital value output from the up-down counter is converted into a digital value .
A tuning circuit which performs channel selection response Ji, said up-down counter, the digital value for each clock of the previous SL clock signal
It increases or decreases by a variable step width from that value.
Yes, the step width, the presence or absence of the horizontal sync signal, switching between the VHF receiver and UHF reception, or channel selection circuit, characterized in that it is configured to change the control signal from the outside.
の増加分供給手段と、前記ディジタル値を 互いに異なる値だけ減少させる複数
の減少分供給手段とを有し、 前記複数の増加分供給手段及び前記複数の減少分供給手
段の出力のうちの1つを選択して、前記ステップ幅を変
化させる ことを特徴とする請求項1に記載の選局回路。Wherein said up-down counter is used, the number a plurality of incremental feed means Ru is increased by different values of said digital values, and a plurality of decrease supply means Ru is decreased by different values of said digital values However , the plurality of increment supply means and the plurality of decrement supply hands
Select one of the stage outputs to change the step size.
Channel selection circuit according to claim 1, characterized in that to reduction.
リップフロップを備え、 前記複数の増加分供給手段が増加させる前記ディジタル
値の増加分及び前記複数の減少分供給手段が減少させる
前記ディジタル値の減少分のうちの少なくとも1つの大
きさは1未満である ことを特徴とする請求項2に記載の
選局回路。Wherein said up-down counter, said digital to the equipped with full <br/> flip-flop for counting the value of less than 1 digital value, the plurality of incremental feed means increases
The increase of the value and the decrease of the plurality of supply means decrease
At least one of the decrements in the digital value
The channel selection circuit according to claim 2 , wherein the magnitude is less than 1 .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25811193A JP3384845B2 (en) | 1993-10-15 | 1993-10-15 | Tuning circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25811193A JP3384845B2 (en) | 1993-10-15 | 1993-10-15 | Tuning circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07115596A JPH07115596A (en) | 1995-05-02 |
JP3384845B2 true JP3384845B2 (en) | 2003-03-10 |
Family
ID=17315660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25811193A Expired - Lifetime JP3384845B2 (en) | 1993-10-15 | 1993-10-15 | Tuning circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3384845B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100416517B1 (en) * | 2001-07-30 | 2004-01-31 | 주식회사 디지털앤디지털 | User interface apparatus for a media player |
KR100714676B1 (en) * | 2004-07-09 | 2007-05-07 | 삼성전자주식회사 | System for moving cursor position through union the key and method thereof |
JP5326819B2 (en) * | 2009-05-28 | 2013-10-30 | カシオ計算機株式会社 | Radio wave receiver |
-
1993
- 1993-10-15 JP JP25811193A patent/JP3384845B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07115596A (en) | 1995-05-02 |
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