JP3365124B2 - フェーズドアレーアンテナ装置 - Google Patents
フェーズドアレーアンテナ装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、複数の送受信モジュ
ールとその送受信モジュールへビーム指向データ等を転
送する装置により構成されてフェーズドアレーアンテナ
装置に関するものである。
ールとその送受信モジュールへビーム指向データ等を転
送する装置により構成されてフェーズドアレーアンテナ
装置に関するものである。
【０００２】
【従来の技術】図６は従来及び本発明が適用される背景
となるフェーズドアレーアンテナ装置の一部の運用概念
図である。図において、１はＸＹ平面状に展開されたフ
ェーズドアレーアンテナ開口、２はフェーズドアレーア
ンテナ開口１上に配列挿入された複数の送受信モジュー
ル、３はデータ変換部、４はビーム指向のために送受信
モジュール２に与える方向余弦データ等を計算する情報
処理機器である。また図７は図６をブロック図に展開し
たもので、図において、２ａ〜２ｉはここでは例として
図に示したようにフェーズドアレーアンテナ開口１の右
上を座標原点Ｏ（０，０）とし、Ｘ軸Ｙ軸を図のように
取り、座標原点Ｏに最も近い送受信モジュール２ｇの座
標を（ｘ，ｙ）とし、あとはＸ方向の隣り合う送受信モ
ジュール２の間隔ｄx 、Ｙ方向の隣り合う送受信モジュ
ール２の間隔ｄy で各々の座標を持った、フェーズドア
レーアンテナ開口１に挿入された送受信モジュール、５
ａ〜５ｉは送受信モジュール２ａ〜２ｉ内に内蔵される
モジュール移相器、６ａ〜６ｉは同じく送受信モジュー
ル２ａ〜２ｉ内に内蔵されるモジュール計算器、７はマ
イクロプロセッサ、８ａ〜８ｂはマイクロプロセッサ７
により制御され、マイクロプロセッサ７がここでは図示
されない情報処理機器４から受信したビーム指向のため
の方向余弦データ等をモジュール計算器６ａ〜６ｉが受
信できる形式に変換し転送するデータ変換回路、９ａ〜
９ｃはフェーズドアレーアンテナ開口１上で同じＸ座標
にある全てのモジュール計算器６とデータ変換回路８ａ
を接続するＸデータライン、１０ａ〜１０ｃは同様にフ
ェーズドアレーアンテナ開口１上で同じＹ座標にある全
てのモジュール計算器６とデータ変換回路８ｂを接続す
るＹデータラインである。また図８は図７における従来
のモジュール計算器６の内部の詳細な構成を示した図で
あり、図において、１１はＸデータライン９及びＹデー
タライン１０上を流れるデータ内部に取り込む入力部、
１２はモジュール計算器６内での計算等の動作を制御す
る計算器制御部、１３は計算器制御部１２の指示により
加算演算を行う加算器、１４は同様に計算器制御部１２
の指示により乗算演算を行う乗算器、１５はビーム走査
に必要となる波長データを記憶している波長データ記憶
素子、１６は同じビーム走査に必要となるこのモジュー
ル計算器６が内蔵される送受信モジュール２の座標デー
タを記憶している座標データ記憶素子、１７はビーム走
査時に理想的な波面が得られるように全ての送受信モジ
ュール２に固有の値である補正データを記憶している補
正データ記憶素子、１８は計算器制御部１２の指示によ
り加算器１３、乗算器１４、波長データ記憶素子１５、
座標データ記憶素子１６、及び補正データ記憶素子１７
の動作により得られたモジュール移相器５に与えるべき
移相量から直接モジュール移相器５を制御する移相器制
御部である。また図９は図７における従来のデータ変換
回路８の内部の構成を示した図であり、図において、１
９はここでは図示していないマイクロプロセッサ７から
のデータを受け付ける入力レシーバ、２０ａ〜２０ｃは
パラレルデータをシリアルデータに変換するシリアルレ
ジスタ、２１は複数のシリアルレジスタ２０ａ〜２０ｃ
の中から任意の一つもしくは全てを選択する信号を出力
するアドレスデコーダ、２２ａ〜２２ｃはペアとなるシ
リアルレジスタ２０ａ〜２０ｃからのシリアルデータを
Ｘデータライン９ａ〜９ｃ又はＹデータライン１０ａ〜
１０ｃを使用してここでは図示していないモジュール計
算器６へ順次出力するデータ出力ドライバ、２３はアド
レスバス、２４はデータバスである。また図１０は従来
のフェーズドアレーアンテナ装置における、モジュール
計算器６ａ〜６ｉとデータ変換回路８ａ〜８ｂ間のデー
タ転送の操作を説明するための図７の補助的な図であ
り、図において２ａ〜２ｉは送受信モジュール、５ａ〜
５ｉはモジュール移相器、６ａ〜６ｉはモジュール計算
器、８ａ〜８ｂはデータ変換回路、９ａ〜９ｃはＸデー
タライン、１０ａ〜１０ｃはＹデータラインである。
となるフェーズドアレーアンテナ装置の一部の運用概念
図である。図において、１はＸＹ平面状に展開されたフ
ェーズドアレーアンテナ開口、２はフェーズドアレーア
ンテナ開口１上に配列挿入された複数の送受信モジュー
ル、３はデータ変換部、４はビーム指向のために送受信
モジュール２に与える方向余弦データ等を計算する情報
処理機器である。また図７は図６をブロック図に展開し
たもので、図において、２ａ〜２ｉはここでは例として
図に示したようにフェーズドアレーアンテナ開口１の右
上を座標原点Ｏ（０，０）とし、Ｘ軸Ｙ軸を図のように
取り、座標原点Ｏに最も近い送受信モジュール２ｇの座
標を（ｘ，ｙ）とし、あとはＸ方向の隣り合う送受信モ
ジュール２の間隔ｄx 、Ｙ方向の隣り合う送受信モジュ
ール２の間隔ｄy で各々の座標を持った、フェーズドア
レーアンテナ開口１に挿入された送受信モジュール、５
ａ〜５ｉは送受信モジュール２ａ〜２ｉ内に内蔵される
モジュール移相器、６ａ〜６ｉは同じく送受信モジュー
ル２ａ〜２ｉ内に内蔵されるモジュール計算器、７はマ
イクロプロセッサ、８ａ〜８ｂはマイクロプロセッサ７
により制御され、マイクロプロセッサ７がここでは図示
されない情報処理機器４から受信したビーム指向のため
の方向余弦データ等をモジュール計算器６ａ〜６ｉが受
信できる形式に変換し転送するデータ変換回路、９ａ〜
９ｃはフェーズドアレーアンテナ開口１上で同じＸ座標
にある全てのモジュール計算器６とデータ変換回路８ａ
を接続するＸデータライン、１０ａ〜１０ｃは同様にフ
ェーズドアレーアンテナ開口１上で同じＹ座標にある全
てのモジュール計算器６とデータ変換回路８ｂを接続す
るＹデータラインである。また図８は図７における従来
のモジュール計算器６の内部の詳細な構成を示した図で
あり、図において、１１はＸデータライン９及びＹデー
タライン１０上を流れるデータ内部に取り込む入力部、
１２はモジュール計算器６内での計算等の動作を制御す
る計算器制御部、１３は計算器制御部１２の指示により
加算演算を行う加算器、１４は同様に計算器制御部１２
の指示により乗算演算を行う乗算器、１５はビーム走査
に必要となる波長データを記憶している波長データ記憶
素子、１６は同じビーム走査に必要となるこのモジュー
ル計算器６が内蔵される送受信モジュール２の座標デー
タを記憶している座標データ記憶素子、１７はビーム走
査時に理想的な波面が得られるように全ての送受信モジ
ュール２に固有の値である補正データを記憶している補
正データ記憶素子、１８は計算器制御部１２の指示によ
り加算器１３、乗算器１４、波長データ記憶素子１５、
座標データ記憶素子１６、及び補正データ記憶素子１７
の動作により得られたモジュール移相器５に与えるべき
移相量から直接モジュール移相器５を制御する移相器制
御部である。また図９は図７における従来のデータ変換
回路８の内部の構成を示した図であり、図において、１
９はここでは図示していないマイクロプロセッサ７から
のデータを受け付ける入力レシーバ、２０ａ〜２０ｃは
パラレルデータをシリアルデータに変換するシリアルレ
ジスタ、２１は複数のシリアルレジスタ２０ａ〜２０ｃ
の中から任意の一つもしくは全てを選択する信号を出力
するアドレスデコーダ、２２ａ〜２２ｃはペアとなるシ
リアルレジスタ２０ａ〜２０ｃからのシリアルデータを
Ｘデータライン９ａ〜９ｃ又はＹデータライン１０ａ〜
１０ｃを使用してここでは図示していないモジュール計
算器６へ順次出力するデータ出力ドライバ、２３はアド
レスバス、２４はデータバスである。また図１０は従来
のフェーズドアレーアンテナ装置における、モジュール
計算器６ａ〜６ｉとデータ変換回路８ａ〜８ｂ間のデー
タ転送の操作を説明するための図７の補助的な図であ
り、図において２ａ〜２ｉは送受信モジュール、５ａ〜
５ｉはモジュール移相器、６ａ〜６ｉはモジュール計算
器、８ａ〜８ｂはデータ変換回路、９ａ〜９ｃはＸデー
タライン、１０ａ〜１０ｃはＹデータラインである。
【０００３】次に図７を使用して従来のフェーズドアレ
ーアンテナ装置の作用について説明する。まず一般的に
ＸＹ平面形状であるフェーズドアレーアンテナ開口１に
おいて、図には示していないがアレー平面より円筒座標
系の（θ，φ）方向にビームを向けるとき、Ｘ座標ｘ＋
ｉｄx ，Ｙ座標ｙ＋ｊｄy の位置にある送受信モジュー
ル２のモジュール移相器５に与えるべき移相量のφ
(x+idx,y+jdy) は数１で与えられる。但し全ての送受信
モジュール２のＸ座標、Ｙ座標はフェーズドアレーアン
テナ開口１上のある一点を座標原点Ｏ（０，０）として
そこからの距離で与えられている。
ーアンテナ装置の作用について説明する。まず一般的に
ＸＹ平面形状であるフェーズドアレーアンテナ開口１に
おいて、図には示していないがアレー平面より円筒座標
系の（θ，φ）方向にビームを向けるとき、Ｘ座標ｘ＋
ｉｄx ，Ｙ座標ｙ＋ｊｄy の位置にある送受信モジュー
ル２のモジュール移相器５に与えるべき移相量のφ
(x+idx,y+jdy) は数１で与えられる。但し全ての送受信
モジュール２のＸ座標、Ｙ座標はフェーズドアレーアン
テナ開口１上のある一点を座標原点Ｏ（０，０）として
そこからの距離で与えられている。
【０００４】
【数１】
【０００５】ここでｋは波長により決まる波長データ、
ｘ，ｙはフェーズドアレーアンテナ装置により決まる定
数、ｉ，ｊは整数、ｄx はＸ方向の隣り合う送受信モジ
ュール間の間隔、ｄy はＹ方向の隣り合う送受信モジュ
ール間の間隔、δ(x+idx,y+j dy) は理想的な波面を得る
ために（ｘ＋ｉｄx ，ｙ＋ｊｄy ）の座標にある送受信
モジュール２のモジュール移相器５に与えられる補正位
相である。まずフェーズドアレーアンテナ開口１上全て
の送受信モジュール２ａ〜２ｉに対し、波長データｋ、
座標データ（ｘ＋ｉｄx ，ｙ＋ｊｄy ）、及び補正デー
タδ(x+idx,y+jdy) をモジュール計算器６ａ〜６ｉ内の
それぞれ波長データ記憶素子１５、座標データ記憶素子
１６、補正データ記憶素子１７に予め記憶させておく。
次にデータ変換部３内のマイクロプロセッサ７は、ここ
では図示されていない情報処理機器４（ビーム指向のた
めの方向余弦を計算する装置）からどちらの方向にビー
ムを向けるかの方向余弦データ（ｓｉｎθｃｏｓφ，ｓ
ｉｎθｓｉｎφ）を受け取り、データ変換回路８ａ〜８
ｂを制御して送受信モジュール２ａ〜２ｉ内部のモジュ
ール計算器６ａ〜６ｉへと転送する。データ変換部３内
にはＸデータライン９ａ〜９ｃにつながるデータ変換回
路８ａと、Ｙデータライン１０ａ〜１０ｃにつながるデ
ータ変換回路８ｂの２つが内蔵されている。マイクロプ
ロセッサ７はデータ変換回路８ａを制御してＸ方向の方
向余弦データｓｉｎθｃｏｓφをＸデータライン９ａ〜
９ｃを使用して、またデータ変換回路８ｂを制御してＹ
方向の方向余弦データｓｉｎθｓｉｎφをＹデータライ
ン１０ａ〜１０ｃを使用してそれぞれモジュール計算器
６ａ〜６ｉへと転送する。この操作を図７における従来
のデータ変換回路８ａ〜８ｂの詳細な構成例を示した図
９を用いて説明する。まずデータ変換回路８ａから説明
する。データ変換回路８ａはＸ方向余弦データｓｉｎθ
ｃｏｓφをモジュール計算器６ａ〜６ｉへ転送する役目
をする。マイクロプロセッサ７から転送されてきたＸ方
向余弦データは入力レシーバ１９を通り、その中からデ
ータバス２４を経由してシリアルレジスタ２０ａ〜２０
ｃに入力される。また同じくマイクロプロセッサ７から
転送されてくる情報として、図９では例として３個ある
シリアルレジスタ２０ａ〜２０ｃの中からどれを選ぶか
（もちろん３個全てを選ぶこともできる）の情報が、入
力レシーバ１７を通りアドレスバス２３を経由してアド
レスデコーダ２１へ入力される。今例えばアドレスデコ
ーダ２１により選ばれたのがシリアルレジスタ２０ｂで
あるとすると、データバス２４経由で送られてきたＸ方
向余弦データｓｉｎθｃｏｓφがシリアルレジスタ２０
ｂによりシリアルの時系列データに変換され、出力ドラ
イバ２２ｂからＸデータライン９ｂを通してＸデータラ
イン９ｂにつながる全てのモジュール計算器６へと転送
される。なぜシリアルレジスタ２０ａ〜２０ｃを使用す
るかというと、マイクロプロセッサ７からシリアルレジ
スタ２０ａ〜２０ｃへ送られてくるデータは通常１６，
３２などの複数のビット幅のデータバス２４を使用した
パラレルデータ転送であるが、データ変換回路８ａ〜８
ｂの各データ出力ドライバ２２ａ〜２２ｃからモジュー
ル計算器６ａ〜６ｉへの転送は、Ｘデータライン９ａ〜
９ｃ及びＹデータライン１０ａ〜１０ｃの必要本数を減
らすため、及び送受信モジュール２ａ〜２ｉの必要コネ
クタピン数の制限から、シリアルに変換したデータ転送
方式が好ましいためである。同様にデータ変換回路８ｂ
はＹ方向余弦データｓｉｎθｓｉｎφをモジュール計算
器６ａ〜６ｉへ転送する役目をする。データ変換回路８
ｂの動作もデータ変換回路８ａの動作と同じで今例えば
アドレスデコーダ２１によりシリアルレジスタ２０ｃが
選ばれたとし、Ｙ方向余弦データｓｉｎθｓｉｎφがシ
リアルレジスタ２０ｃによりシリアルの時系列データに
変換され、出力ドライバ２０ｃからＹデータライン１０
ｃを通してＹデータライン１０ｃにつながる全てのモジ
ュール計算器６へと転送される。ここでこの作用を視覚
的に解りやすく図示した図１０に視点を移すと、データ
変換回路８ａからはＸデータライン９ｂが、またデータ
変換回路８ｂからはＹデータライン１０ｃがそれぞれの
方向余弦データを同時に転送するとき、両方のデータを
同時に受け取ることができるのはモジュール計算器６ａ
〜６ｉの中のモジュール計算器６ｆである。なぜならモ
ジュール計算器６ａ〜６ｉは自分がつながるＸデータラ
イン９、及びＹデータライン１０の両方から同時にデー
タが送られてきた場合だけ、そのデータを内部に取り込
むという構造になっているためである。従って、ここで
はモジュール計算器６ｆにＸ，Ｙ両方向余弦データが設
定された。モジュール計算器６ｆ以外の８つのモジュー
ル計算器６はここで送られたデータに対しては何ら内部
に取り込む動作をしない。次に従来のモジュール計算器
６ａ〜６ｉの内部の詳細な構成を示した図８に視点を移
すと、ＸＹ両方向余弦データ（ｓｉｎθｃｏｓφ，ｓｉ
ｎθｓｉｎφ）を得たモジュール計算器６ｆは予め記憶
している波長データｋと座標データ（ｘ＋ｄx ，ｙ＋２
ｄy ）（図７参照、モジュール計算器６ｆを含む送受信
モジュール２ｆの座標は（ｘ＋ｄx ，ｙ＋２ｄy ）であ
る）、及びδ(x+dx,y+2dy)を各記憶素子より呼び出し、
計算器制御部１２の制御のもと加算器１３と乗算器１４
を使用して数１を完成させ、その結果を移相器制御部１
８へと引き渡す。移相器制御部１８はその結果に従いモ
ジュール移相器５ｆを直接制御して、ビームを指向させ
る。ここまでの動作シーケンスを一つとして、フェーズ
ドアレーアンテナ開口１上の全てのモジュール計算器６
ａ〜６ｉ（図７では９個）に対し同じ操作を行うこと
で、所望の方向にビームし指向することができる。（実
際に行われている方法ではデータ変換回路８ａ、データ
変換回路８ｂ両方で３つ全てのシリアルレジスタ２０ａ
〜２０ｃを同時に選択することで、９個全てのモジュー
ル計算器６ａ〜６ｉに同時に方向余弦データを設定でき
ることが図１０を見てもわかるであろう。） ここで説明した従来のフェーズドアレーアンテナ装置
は、図８に示したように送受信モジュール２ａ〜２ｉ内
のモジュール計算器６ａ〜６ｉ内部に各種記憶素子と加
算器１３、乗算器１４を持たせて、モジュール計算器６
ａ〜６ｉ内部で数１に基づいた乗算と加算の両方の演算
を行っており、これが従来のフェーズドアレーアンテナ
装置に見られるデータ転送と位相演算の特徴となってい
る。
ｘ，ｙはフェーズドアレーアンテナ装置により決まる定
数、ｉ，ｊは整数、ｄx はＸ方向の隣り合う送受信モジ
ュール間の間隔、ｄy はＹ方向の隣り合う送受信モジュ
ール間の間隔、δ(x+idx,y+j dy) は理想的な波面を得る
ために（ｘ＋ｉｄx ，ｙ＋ｊｄy ）の座標にある送受信
モジュール２のモジュール移相器５に与えられる補正位
相である。まずフェーズドアレーアンテナ開口１上全て
の送受信モジュール２ａ〜２ｉに対し、波長データｋ、
座標データ（ｘ＋ｉｄx ，ｙ＋ｊｄy ）、及び補正デー
タδ(x+idx,y+jdy) をモジュール計算器６ａ〜６ｉ内の
それぞれ波長データ記憶素子１５、座標データ記憶素子
１６、補正データ記憶素子１７に予め記憶させておく。
次にデータ変換部３内のマイクロプロセッサ７は、ここ
では図示されていない情報処理機器４（ビーム指向のた
めの方向余弦を計算する装置）からどちらの方向にビー
ムを向けるかの方向余弦データ（ｓｉｎθｃｏｓφ，ｓ
ｉｎθｓｉｎφ）を受け取り、データ変換回路８ａ〜８
ｂを制御して送受信モジュール２ａ〜２ｉ内部のモジュ
ール計算器６ａ〜６ｉへと転送する。データ変換部３内
にはＸデータライン９ａ〜９ｃにつながるデータ変換回
路８ａと、Ｙデータライン１０ａ〜１０ｃにつながるデ
ータ変換回路８ｂの２つが内蔵されている。マイクロプ
ロセッサ７はデータ変換回路８ａを制御してＸ方向の方
向余弦データｓｉｎθｃｏｓφをＸデータライン９ａ〜
９ｃを使用して、またデータ変換回路８ｂを制御してＹ
方向の方向余弦データｓｉｎθｓｉｎφをＹデータライ
ン１０ａ〜１０ｃを使用してそれぞれモジュール計算器
６ａ〜６ｉへと転送する。この操作を図７における従来
のデータ変換回路８ａ〜８ｂの詳細な構成例を示した図
９を用いて説明する。まずデータ変換回路８ａから説明
する。データ変換回路８ａはＸ方向余弦データｓｉｎθ
ｃｏｓφをモジュール計算器６ａ〜６ｉへ転送する役目
をする。マイクロプロセッサ７から転送されてきたＸ方
向余弦データは入力レシーバ１９を通り、その中からデ
ータバス２４を経由してシリアルレジスタ２０ａ〜２０
ｃに入力される。また同じくマイクロプロセッサ７から
転送されてくる情報として、図９では例として３個ある
シリアルレジスタ２０ａ〜２０ｃの中からどれを選ぶか
（もちろん３個全てを選ぶこともできる）の情報が、入
力レシーバ１７を通りアドレスバス２３を経由してアド
レスデコーダ２１へ入力される。今例えばアドレスデコ
ーダ２１により選ばれたのがシリアルレジスタ２０ｂで
あるとすると、データバス２４経由で送られてきたＸ方
向余弦データｓｉｎθｃｏｓφがシリアルレジスタ２０
ｂによりシリアルの時系列データに変換され、出力ドラ
イバ２２ｂからＸデータライン９ｂを通してＸデータラ
イン９ｂにつながる全てのモジュール計算器６へと転送
される。なぜシリアルレジスタ２０ａ〜２０ｃを使用す
るかというと、マイクロプロセッサ７からシリアルレジ
スタ２０ａ〜２０ｃへ送られてくるデータは通常１６，
３２などの複数のビット幅のデータバス２４を使用した
パラレルデータ転送であるが、データ変換回路８ａ〜８
ｂの各データ出力ドライバ２２ａ〜２２ｃからモジュー
ル計算器６ａ〜６ｉへの転送は、Ｘデータライン９ａ〜
９ｃ及びＹデータライン１０ａ〜１０ｃの必要本数を減
らすため、及び送受信モジュール２ａ〜２ｉの必要コネ
クタピン数の制限から、シリアルに変換したデータ転送
方式が好ましいためである。同様にデータ変換回路８ｂ
はＹ方向余弦データｓｉｎθｓｉｎφをモジュール計算
器６ａ〜６ｉへ転送する役目をする。データ変換回路８
ｂの動作もデータ変換回路８ａの動作と同じで今例えば
アドレスデコーダ２１によりシリアルレジスタ２０ｃが
選ばれたとし、Ｙ方向余弦データｓｉｎθｓｉｎφがシ
リアルレジスタ２０ｃによりシリアルの時系列データに
変換され、出力ドライバ２０ｃからＹデータライン１０
ｃを通してＹデータライン１０ｃにつながる全てのモジ
ュール計算器６へと転送される。ここでこの作用を視覚
的に解りやすく図示した図１０に視点を移すと、データ
変換回路８ａからはＸデータライン９ｂが、またデータ
変換回路８ｂからはＹデータライン１０ｃがそれぞれの
方向余弦データを同時に転送するとき、両方のデータを
同時に受け取ることができるのはモジュール計算器６ａ
〜６ｉの中のモジュール計算器６ｆである。なぜならモ
ジュール計算器６ａ〜６ｉは自分がつながるＸデータラ
イン９、及びＹデータライン１０の両方から同時にデー
タが送られてきた場合だけ、そのデータを内部に取り込
むという構造になっているためである。従って、ここで
はモジュール計算器６ｆにＸ，Ｙ両方向余弦データが設
定された。モジュール計算器６ｆ以外の８つのモジュー
ル計算器６はここで送られたデータに対しては何ら内部
に取り込む動作をしない。次に従来のモジュール計算器
６ａ〜６ｉの内部の詳細な構成を示した図８に視点を移
すと、ＸＹ両方向余弦データ（ｓｉｎθｃｏｓφ，ｓｉ
ｎθｓｉｎφ）を得たモジュール計算器６ｆは予め記憶
している波長データｋと座標データ（ｘ＋ｄx ，ｙ＋２
ｄy ）（図７参照、モジュール計算器６ｆを含む送受信
モジュール２ｆの座標は（ｘ＋ｄx ，ｙ＋２ｄy ）であ
る）、及びδ(x+dx,y+2dy)を各記憶素子より呼び出し、
計算器制御部１２の制御のもと加算器１３と乗算器１４
を使用して数１を完成させ、その結果を移相器制御部１
８へと引き渡す。移相器制御部１８はその結果に従いモ
ジュール移相器５ｆを直接制御して、ビームを指向させ
る。ここまでの動作シーケンスを一つとして、フェーズ
ドアレーアンテナ開口１上の全てのモジュール計算器６
ａ〜６ｉ（図７では９個）に対し同じ操作を行うこと
で、所望の方向にビームし指向することができる。（実
際に行われている方法ではデータ変換回路８ａ、データ
変換回路８ｂ両方で３つ全てのシリアルレジスタ２０ａ
〜２０ｃを同時に選択することで、９個全てのモジュー
ル計算器６ａ〜６ｉに同時に方向余弦データを設定でき
ることが図１０を見てもわかるであろう。） ここで説明した従来のフェーズドアレーアンテナ装置
は、図８に示したように送受信モジュール２ａ〜２ｉ内
のモジュール計算器６ａ〜６ｉ内部に各種記憶素子と加
算器１３、乗算器１４を持たせて、モジュール計算器６
ａ〜６ｉ内部で数１に基づいた乗算と加算の両方の演算
を行っており、これが従来のフェーズドアレーアンテナ
装置に見られるデータ転送と位相演算の特徴となってい
る。
【０００６】
【発明が解決しようとする課題】従来のフェーズドアレ
ーアンテナ装置は上記の様に、モジュール計算器６ａ〜
６ｉ内部で数１に基づいた乗算と加算演算を行ってい
る。そのため全てのモジュール計算器６ａ〜６ｉ内に加
算器１３、乗算器１４及び波長データ記憶素子１５、座
標データ記憶素子１６、補正データ記憶素子１７が必要
になる。一般的に乗算回路は構成と制御が複雑であり、
また数種の記憶素子が必要なため記憶素子全体の容量が
増えてしまう。そのためモジュール計算器６ａ〜６ｉの
製造単価、延いては送受信モジュール２ａ〜２ｉ自体の
製造単価が増加してしまう。フェーズドアレーアンテナ
のように送受信モジュール２を多数使用するシステムで
はこの点が最大の課題となり、システム全体の価格に占
める送受信モジュール２の価格の割合が大きすぎるとい
う問題があった。
ーアンテナ装置は上記の様に、モジュール計算器６ａ〜
６ｉ内部で数１に基づいた乗算と加算演算を行ってい
る。そのため全てのモジュール計算器６ａ〜６ｉ内に加
算器１３、乗算器１４及び波長データ記憶素子１５、座
標データ記憶素子１６、補正データ記憶素子１７が必要
になる。一般的に乗算回路は構成と制御が複雑であり、
また数種の記憶素子が必要なため記憶素子全体の容量が
増えてしまう。そのためモジュール計算器６ａ〜６ｉの
製造単価、延いては送受信モジュール２ａ〜２ｉ自体の
製造単価が増加してしまう。フェーズドアレーアンテナ
のように送受信モジュール２を多数使用するシステムで
はこの点が最大の課題となり、システム全体の価格に占
める送受信モジュール２の価格の割合が大きすぎるとい
う問題があった。
【０００７】この発明は上記の様な課題を改善するため
になされたもので、従来各送受信モジュール内のモジュ
ール計算器内に備えられていた乗算器、波長データ記憶
素子、座標データ記憶素子をデータ変換部内のデータ変
換回路内部へ移行し、従来モジュール計算器内部で行っ
ていた乗算演算を、データ変換回路内でハードウェア的
に行うことで、モジュール計算器の構成品目を減らし単
価を下げ、延いてフェーズドアレーアンテナシステム全
体に占める送受信モジュールのコストの割合を減少させ
ることを目的としている。
になされたもので、従来各送受信モジュール内のモジュ
ール計算器内に備えられていた乗算器、波長データ記憶
素子、座標データ記憶素子をデータ変換部内のデータ変
換回路内部へ移行し、従来モジュール計算器内部で行っ
ていた乗算演算を、データ変換回路内でハードウェア的
に行うことで、モジュール計算器の構成品目を減らし単
価を下げ、延いてフェーズドアレーアンテナシステム全
体に占める送受信モジュールのコストの割合を減少させ
ることを目的としている。
【０００８】
【課題を解決するための手段】この発明の実施例１によ
るフェーズドアレーアンテナ装置は、波長データ記憶素
子と、全てのＸデータラインまたはＹデータラインごと
に乗算器と、座標データ記憶素子を具備したデータ変換
回路と、加算演算のみを行う加算器と、補正データ記憶
素子を具備したモジュール計算器とによりなるものであ
る。
るフェーズドアレーアンテナ装置は、波長データ記憶素
子と、全てのＸデータラインまたはＹデータラインごと
に乗算器と、座標データ記憶素子を具備したデータ変換
回路と、加算演算のみを行う加算器と、補正データ記憶
素子を具備したモジュール計算器とによりなるものであ
る。
【０００９】また、この発明の実施例２によるフェーズ
ドアレーアンテナ装置は、波長データ記憶素子と、全て
のＸデータラインまたはＹデータラインごとに乗算器
と、座標データ記憶素子と、さらに乗算器を通した出力
（すなわち乗算演算を施したデータ）と通さない出力
（すなわち乗算演算を施さないデータ）の２通りからど
ちらか一方を選択して出力するセレクタを具備したデー
タ変換回路と、加算演算のみを行う加算器と、補正デー
タ記憶素子を具備したモジュール計算器とによりなるも
のである。
ドアレーアンテナ装置は、波長データ記憶素子と、全て
のＸデータラインまたはＹデータラインごとに乗算器
と、座標データ記憶素子と、さらに乗算器を通した出力
（すなわち乗算演算を施したデータ）と通さない出力
（すなわち乗算演算を施さないデータ）の２通りからど
ちらか一方を選択して出力するセレクタを具備したデー
タ変換回路と、加算演算のみを行う加算器と、補正デー
タ記憶素子を具備したモジュール計算器とによりなるも
のである。
【００１０】また、この発明の実施例３によるフェーズ
ドアレーアンテナ装置は、波長データ記憶素子と、全て
のＸデータラインまたはＹデータラインごとに乗算器
と、乗算器を通した出力（すなわち乗算演算を施したデ
ータ）と通さない出力（すなわち乗算演算を施さないデ
ータ）の２通りからどちらか一方を選択して出力するセ
レクタと、さらに座標データのもととなる初期座標デー
タを記憶している初期座標データ記憶素子と、初期座標
データ記憶素子に記憶された値に＋０した値、＋ｄした
値、＋２ｄした値、・・・＋ｎｄした値（ただしｄは隣
り合う送受信モジュール間の間隔、ｎは自然数）をそれ
ぞれ出力するインクリメントアダーを具備したデータ変
換回路と、加算演算のみを行う加算器と、補正データ記
憶素子を具備したモジュール計算器とによりなるもので
ある。
ドアレーアンテナ装置は、波長データ記憶素子と、全て
のＸデータラインまたはＹデータラインごとに乗算器
と、乗算器を通した出力（すなわち乗算演算を施したデ
ータ）と通さない出力（すなわち乗算演算を施さないデ
ータ）の２通りからどちらか一方を選択して出力するセ
レクタと、さらに座標データのもととなる初期座標デー
タを記憶している初期座標データ記憶素子と、初期座標
データ記憶素子に記憶された値に＋０した値、＋ｄした
値、＋２ｄした値、・・・＋ｎｄした値（ただしｄは隣
り合う送受信モジュール間の間隔、ｎは自然数）をそれ
ぞれ出力するインクリメントアダーを具備したデータ変
換回路と、加算演算のみを行う加算器と、補正データ記
憶素子を具備したモジュール計算器とによりなるもので
ある。
【００１１】また、この発明の実施例４によるフェーズ
ドアレーアンテナ装置は、波長データ記憶素子と、全て
のＸデータラインまたはＹデータラインごとに乗算器
と、乗算器を通した出力（すなわち乗算演算を施したデ
ータ）と通さない出力（すなわち乗算演算を施さないデ
ータ）の２通りからどちらか一方を選択して出力するセ
レクタと、さらに座標データのもととなる初期座標デー
タと、隣り合う送受信モジュール間の間隔ｄを当該デー
タ変換回路に入力される何らかのデータ変換回路識別信
号により作成し出力する初期座標データデコーダと、初
期座標データデコーダが出力する初期座標データ＋０し
た値、＋ｄした値、＋２ｄした値、・・・＋ｎｄした値
（但しｄは上記初期座標データデコーダが作成して出力
した値、ｎは自然数）をそれぞれ出力するインクリメン
トアダーを具備したデータ変換回路と、加算演算のみを
行う加算器と、補正データ記憶素子を具備したモジュー
ル計算器とによりなるものである。
ドアレーアンテナ装置は、波長データ記憶素子と、全て
のＸデータラインまたはＹデータラインごとに乗算器
と、乗算器を通した出力（すなわち乗算演算を施したデ
ータ）と通さない出力（すなわち乗算演算を施さないデ
ータ）の２通りからどちらか一方を選択して出力するセ
レクタと、さらに座標データのもととなる初期座標デー
タと、隣り合う送受信モジュール間の間隔ｄを当該デー
タ変換回路に入力される何らかのデータ変換回路識別信
号により作成し出力する初期座標データデコーダと、初
期座標データデコーダが出力する初期座標データ＋０し
た値、＋ｄした値、＋２ｄした値、・・・＋ｎｄした値
（但しｄは上記初期座標データデコーダが作成して出力
した値、ｎは自然数）をそれぞれ出力するインクリメン
トアダーを具備したデータ変換回路と、加算演算のみを
行う加算器と、補正データ記憶素子を具備したモジュー
ル計算器とによりなるものである。
【００１２】
【作用】この発明の実施例１によれば、従来のモジュー
ル計算器が内部に持っていた乗算演算を行う乗算器、波
長データ記憶素子、及び座標データ記憶素子を、データ
変換回路内へ移行し、データ変換回路内で必要な乗算を
行いＸデータライン又はＹデータラインを経由してモジ
ュール計算器に転送されるデータは、あとはモジュール
計算器内部で加算演算のみを行えばよい形であるため、
送受信モジュール内には演算として加算演算を行う加算
器と補正データを記憶する補正データ記憶素子のみを持
たせればよく、モジュール計算器自体の単価を減少させ
フェーズドアレーアンテナシステム全体の価格に占める
送受信モジュールの価格比を下げることができる。
ル計算器が内部に持っていた乗算演算を行う乗算器、波
長データ記憶素子、及び座標データ記憶素子を、データ
変換回路内へ移行し、データ変換回路内で必要な乗算を
行いＸデータライン又はＹデータラインを経由してモジ
ュール計算器に転送されるデータは、あとはモジュール
計算器内部で加算演算のみを行えばよい形であるため、
送受信モジュール内には演算として加算演算を行う加算
器と補正データを記憶する補正データ記憶素子のみを持
たせればよく、モジュール計算器自体の単価を減少させ
フェーズドアレーアンテナシステム全体の価格に占める
送受信モジュールの価格比を下げることができる。
【００１３】また、この発明の実施例２によれば、実施
例１の作用に加えさらに、データ変換回路内の乗算器を
通した出力と通さない出力の２通りからどちらか一方を
選択して出力するセレクタをデータ変換回路内の全ての
Ｘデータライン又はＹデータラインごとに付加すること
により、モジュール計算器へ転送する前に乗算演算を施
す必要のあるデータ（ビーム指向データ等）だけでな
く、乗算演算を施す必要のないデータ（補正データδ
(x+idx,y+jdy) 等マイクロプロセッサから送られてきた
データをそのまま何の操作も加えずにモジュール計算器
に送りたい場合）も同一のデータ出力ドライバとＸデー
タライン又はＹデータラインを用いてモジュール計算器
へ転送することが可能になる。これによりモジュール計
算器内の補正データ記憶素子が保持している補正データ
の変更の必要性がでた場合（例えば数本の送受信モジュ
ールの故障、座標の変更などの保守点検上の問題による
もの）でもマイクロプロセッサ側から改めて再設定で
き、保守点検上の大きな長所が得られる。
例１の作用に加えさらに、データ変換回路内の乗算器を
通した出力と通さない出力の２通りからどちらか一方を
選択して出力するセレクタをデータ変換回路内の全ての
Ｘデータライン又はＹデータラインごとに付加すること
により、モジュール計算器へ転送する前に乗算演算を施
す必要のあるデータ（ビーム指向データ等）だけでな
く、乗算演算を施す必要のないデータ（補正データδ
(x+idx,y+jdy) 等マイクロプロセッサから送られてきた
データをそのまま何の操作も加えずにモジュール計算器
に送りたい場合）も同一のデータ出力ドライバとＸデー
タライン又はＹデータラインを用いてモジュール計算器
へ転送することが可能になる。これによりモジュール計
算器内の補正データ記憶素子が保持している補正データ
の変更の必要性がでた場合（例えば数本の送受信モジュ
ールの故障、座標の変更などの保守点検上の問題による
もの）でもマイクロプロセッサ側から改めて再設定で
き、保守点検上の大きな長所が得られる。
【００１４】また、この発明の実施例３によれば、実施
例１及び実施例２の作用に加えさらに、初期座標データ
記憶素子データ変換回路内に１個だけ持たせ、この初期
座標データ記憶素子に記憶された初期座標データに＋０
した値、＋ｄした値、＋２ｄした値、・・・＋ｎｄした
値（但しｄは隣り合う送受信モジュール間の間隔、ｎは
自然数）をそれぞれ出力するインクリメントアダーの各
出力が、実施例１及び実施例２におけるデータ変換回路
内の全てのＸデータライン又はＹデータラインごとに具
備する必要があった座標データ記憶素子の各出力と等価
となるように初期座標データ記憶素子に書き込む初期座
標データを決めてやることで、データ変換回路内に全て
の座標データ記憶素子が不要になり、したがって実施例
１及び実施例２では座標データ記憶素子の個数回マイク
ロプロセッサから座標データ記憶素子に予め座標データ
を書き込む操作が必要だったが、本実施例では初期座標
データ記憶素子に初期座標データを書き込み、インクリ
メントアダーに隣り合う送受信モジュールの間隔ｄを書
き込む２回だけの書き込み操作ですむという効果があ
る。
例１及び実施例２の作用に加えさらに、初期座標データ
記憶素子データ変換回路内に１個だけ持たせ、この初期
座標データ記憶素子に記憶された初期座標データに＋０
した値、＋ｄした値、＋２ｄした値、・・・＋ｎｄした
値（但しｄは隣り合う送受信モジュール間の間隔、ｎは
自然数）をそれぞれ出力するインクリメントアダーの各
出力が、実施例１及び実施例２におけるデータ変換回路
内の全てのＸデータライン又はＹデータラインごとに具
備する必要があった座標データ記憶素子の各出力と等価
となるように初期座標データ記憶素子に書き込む初期座
標データを決めてやることで、データ変換回路内に全て
の座標データ記憶素子が不要になり、したがって実施例
１及び実施例２では座標データ記憶素子の個数回マイク
ロプロセッサから座標データ記憶素子に予め座標データ
を書き込む操作が必要だったが、本実施例では初期座標
データ記憶素子に初期座標データを書き込み、インクリ
メントアダーに隣り合う送受信モジュールの間隔ｄを書
き込む２回だけの書き込み操作ですむという効果があ
る。
【００１５】また、この発明の実施例４によれば、実施
例１及び実施例２の作用に加えさらに、実施例３におい
て予めマイクロプロセッサから書き込む必要のあった初
期座標データと隣り合う送受信モジュール間の間隔ｄの
両方を、当該データ変換回路に入力される何らかのデー
タ変換回路識別信号から初期座標データデコーダにより
作成して出力し、インクリメントアダーに与えること
で、マイクロプロセッサからデータ変換回路に対して座
標データに関しては全く書き込む操作が不要になり、ま
た同一のデータ変換回路間で完全な互換性を持たせると
いう効果がある。
例１及び実施例２の作用に加えさらに、実施例３におい
て予めマイクロプロセッサから書き込む必要のあった初
期座標データと隣り合う送受信モジュール間の間隔ｄの
両方を、当該データ変換回路に入力される何らかのデー
タ変換回路識別信号から初期座標データデコーダにより
作成して出力し、インクリメントアダーに与えること
で、マイクロプロセッサからデータ変換回路に対して座
標データに関しては全く書き込む操作が不要になり、ま
た同一のデータ変換回路間で完全な互換性を持たせると
いう効果がある。
【００１６】
実施例１．図１はこの発明の実施例１のフェーズドアレ
ーアンテナ装置を実現する図７におけるデータ変換回路
８ａ〜８ｂの内部構成図である。図において８はデータ
変換回路、９ａ〜９ｃはＸデータライン、１０ａ〜１０
ｃはＹデータライン、１４ａ〜１４ｃは乗算器、１５は
波長データ記憶素子、１６ａ〜１６ｃは座標データ記憶
素子、１９は入力レシーバ、２０ａ〜２０ｃはシリアル
レジスタ、２１はアドレスデコーダ、２２ａ〜２２ｃは
データ出力ドライバ、２３はアドレスバス、２４はデー
タバスである。また図２は実施例１のデータ変換回路８
ａ〜８ｂを用いることにより、内部構成部品目が減少し
た、図７におけるモジュール計算器６ａ〜６ｉの内部構
成図である。図において５はモジュール移相器、６はモ
ジュール計算器、９はＸデータライン、１０はＹデータ
ライン、１１は入力部、１２は計算器制御部、１３は加
算器、１７は補正データ記憶素子、１８は移相器制御部
である。
ーアンテナ装置を実現する図７におけるデータ変換回路
８ａ〜８ｂの内部構成図である。図において８はデータ
変換回路、９ａ〜９ｃはＸデータライン、１０ａ〜１０
ｃはＹデータライン、１４ａ〜１４ｃは乗算器、１５は
波長データ記憶素子、１６ａ〜１６ｃは座標データ記憶
素子、１９は入力レシーバ、２０ａ〜２０ｃはシリアル
レジスタ、２１はアドレスデコーダ、２２ａ〜２２ｃは
データ出力ドライバ、２３はアドレスバス、２４はデー
タバスである。また図２は実施例１のデータ変換回路８
ａ〜８ｂを用いることにより、内部構成部品目が減少し
た、図７におけるモジュール計算器６ａ〜６ｉの内部構
成図である。図において５はモジュール移相器、６はモ
ジュール計算器、９はＸデータライン、１０はＹデータ
ライン、１１は入力部、１２は計算器制御部、１３は加
算器、１７は補正データ記憶素子、１８は移相器制御部
である。
【００１７】上記のように構成されたデータ変換回路８
ａ〜８ｂとモジュール計算器６ａ〜６ｉにより構成され
たフェーズドアレーアンテナ装置の動作について説明す
る。まず図７において、ＸＹ平面上に展開されたフェー
ズドアレーアンテナ開口１上に３×３個の送受信モジュ
ール２ａ〜２ｉがここでは例として配列されている。各
ＸＹ座標のとり方は図のようになっており、各送受信モ
ジュール２ａ〜２ｉの座標はフェーズドアレーアンテナ
開口１の右上を座標原点Ｏ（０，０）とし、そこからの
距離で与えられる。各送受信モジュール２ａ〜２ｉ内に
はモジュール移相器５ａ〜５ｉとモジュール計算器６ａ
〜６ｉが内蔵され、Ｘ座標が同じ全ての送受信モジュー
ル２のモジュール計算器６は同じ一本のＸデータライン
９で、Ｙ座標が同じ全ての送受信モジュール２のモジュ
ール計算器６は同じ一本のＹデータライン１０で接続さ
れ、つまり各モジュール計算器６ａ〜６ｉはそれぞれ一
本づつのＸデータライン９、Ｙデータライン１０とマト
リクス状に接続されており、各Ｘデータライン９ａ〜９
ｃはデータ変換部３内のデータ変換回路８ａへ、各Ｙデ
ータライン１０ａ〜１０ｃは同じくデータ変換部３内の
データ変換回路８ｂへそれぞれ接続されている。データ
変換部３内にはこのほかにマイクロプロセッサ７があ
り、マイクロプロセッサ７は上記のデータ変換回路８ａ
〜８ｂを制御し、ここでは図示していない情報処理機器
４から得たビーム指向のための方向余弦データ等を所望
の送受信モジュール２内のモジュール計算器６へと転送
する。マイクロプロセッサ７が所望のモジュール計算器
６と交信する方式は、マトリクス状に接続された各モジ
ュール計算器６ａ〜６ｉの内、Ｘデータライン９とＹデ
ータライン１０の両方から同時にデータが送られてきた
モジュール計算器６のみがそのデータ内部に取り込むと
いう構造になっており、従来のフェーズドアレーアンテ
ナ装置におけるモジュール計算器６ａ〜６ｉとデータ変
換回路８ａ〜８ｂ間との動作と同じであるため、ここで
の説明は省く。従来のフェーズドアレーアンテナ装置と
異なる点は、図１に示したように、モジュール計算器６
ａ〜６ｉへつながるＸデータライン９ａ〜９ｃ又はＹデ
ータライン１０ａ〜１０ｃをドライブする全てのデータ
出力ドライバ２２ａ〜２２ｃとシリアルレジスタ２０ａ
〜２０ｃの前段に、従来モジュール計算器６ａ〜６ｉ内
にあった乗算器１４ａ〜１４ｃ、座標データ記憶素子１
６ａ〜１６ｃ、及び波長データ記憶素子１５を設けたこ
とにより、送受信モジュール２ａ〜２ｉ内のモジュール
計算器６ａ〜６ｉ内では数１による演算のうち、加算演
算のみを行えばよくなったことである。この周辺の動作
を以下に詳細に説明する。今図１のように一つのデータ
変換回路８当り３本のＸデータライン９ａ〜９ｃ又はＹ
データライン１０ａ〜１０ｃをドライブできるとする。
まずＸデータライン９ａ〜９ｃをドライブするデータ変
換回路８ａの動作から説明する。最初に予めマイクロプ
ロセッサ７からデータ変換回路８ａに対し、アドレスデ
コーダ２１により内部の波長データ記憶素子１５を選択
しビーム指向のために必要となる波長データｋを書き込
む。続いて座標データ記憶素子１６ａにはＸデータライ
ン９ａが接続される全ての送受信モジュール２に共通な
Ｘ座標であるｘ（図７を参照）を書き込む。同様に座標
データ記憶素子１６ｂにはｘデータライン９ｂが接続さ
れる全ての送受信モジュール２に共通なＸ座標であるｘ
＋ｄx を、そして座標データ記憶素子１６ｃにはＸデー
タライン９ｃが接続される全ての送受信モジュール２に
共通なＸ座標であるｘ＋２ｄx を転送して記憶させてお
く。その後は情報処理機器４からビーム指向のための方
向余弦データ（ｓｉｎθｃｏｓφ、ｓｉｎθｓｉｎφ）
がマイクロプロセッサ７に送られてくる度に、マイクロ
プロセッサ７はデータ変換回路８ａにはＸ方向余弦ｓｉ
ｎθｃｏｓφを転送する。それが入力レシーバ１９を介
しデータバス２４を通り全ての乗算器１４ａ〜１４ｃに
入力されると、乗算器１４ａ〜１４ｃではＸ方向余弦と
波長データ記憶素子１５に記憶された波長データｋ、及
びそれぞれに対応する座標データ記憶素子１６ａ〜１６
ｃに記憶された座標データの３つのデータを掛け合わ
せ、乗算器１４ａからはｋｘｓｉｎθｃｏｓφが、乗算
器１４ｂからはｋ（ｘ＋ｄx ）ｓｉｎθｃｏｓφが、乗
算器１４ｃからはｋ（ｘ＋２ｄx ）ｓｉｎθｃｏｓφが
それぞれの答えとして次段のシリアルレジスタ２０ａ〜
２０ｃへ入力されパラレルデータからシリアルの時系列
データに変換され、データ出力ドライバ２２ａ〜２２ｃ
から順次出力されＸデータライン９ａ〜９ｃを通ってモ
ジュール計算器６ａ〜６ｉへ転送される。同様にＹデー
タライン１０ａ〜１０ｃをドライブするデータ変換回路
８ｂでも上記の操作を行う。つまり波長データ記憶素子
１５に波長データｋを、座標データ記憶素子１６ａには
Ｙデータライン１０ａが接続される全ての送受信モジュ
ール２に共通なＹ座標であるｙ（図７参照）を、座標デ
ータ記憶素子１６ｂにはＹデータライン１０ｂが接続さ
れる全ての送受信モジュール２に共通なＹ座標であるｙ
＋ｄy を、座標データ記憶素子１６ｃにはＹデータライ
ン１０ｃが接続される全ての送受信モジュール２に共通
なＹ座標であるｙ＋２ｄy をそれぞれ予めマイクロプロ
セッサ７から転送して記憶させておく。その後はデータ
変換回路８ａと同様に情報処理機器４からビーム指向の
ための方向余弦データ（ｓｉｎθｃｏｓφ、ｓｉｎθｓ
ｉｎφ）がマイクロプロセッサ７に送られてくる度に、
マイクロプロセッサ７はデータ変換回路８ｂにはＹ方向
余弦ｓｉｎθｓｉｎφを転送する。それが入力レシーバ
１９を介しデータバス２４を通り全ての乗算器１４ａ〜
１４ｃに入力されると、乗算器１４ａ〜１４ｃではＹ方
向余弦と波長データ記憶素子１５に記憶される波長デー
タｋ、及びそれぞれに対応する座標データ記憶素子１６
ａ〜１６ｃに記憶された座標データの３つのデータを掛
ける合わせ、乗算器１４ａからはｋｙｓｉｎθｓｉｎφ
が、乗算器１４ｂからはｋ（ｙ＋ｄy ）ｓｉｎθｓｉｎ
φが、乗算器１４ｃからｋ（ｙ＋２ｄy ）ｓｉｎθｓｉ
ｎφがそれぞれの答として次段のシリアルレジスタ２０
ａ〜２０ｃへ入力されパラレルデータからシリアルの時
系列データに変換され、データ出力ドライバ２２ａ〜２
２ｃから順次出力されＹデータライン１０ａ〜１０ｃを
通ってモジュール計算器６ａ〜６ｉへ転送される。ここ
で図７において、フェーズドアレーアンテナ開口１上の
例えば座標（ｘ＋ｄx ，ｙ＋２ｄy ）にある送受信モジ
ュール２ｆのモジュール計算器６ｆは結果としてＸデー
タライン９ｂからｋ（ｘ＋ｄx ）ｓｉｎθｃｏｓφを、
Ｙデータライン１０ｃからｋ（ｙ＋２ｄy ）ｓｉｎθｓ
ｉｎφを同時に受け取りこれを内部に取り込む。他の座
標にある送受信モジュール２のモジュール計算器６も同
じ要領で各データを取り込む。この後モジュール計算器
６ａ〜６ｉは、内部で予め記憶している補正データδ
(x+idx,y+jdy) とによりあとは加算演算のみで数１を作
り上げ、モジュール移相器５ａ〜５ｉへと渡す。したが
ってモジュール計算器６ａ〜６ｉの機能は加算演算と補
正データの記憶のみとなるため、モジュール計算器６ａ
〜６ｉの内部構成は図２のように簡略化できる。
ａ〜８ｂとモジュール計算器６ａ〜６ｉにより構成され
たフェーズドアレーアンテナ装置の動作について説明す
る。まず図７において、ＸＹ平面上に展開されたフェー
ズドアレーアンテナ開口１上に３×３個の送受信モジュ
ール２ａ〜２ｉがここでは例として配列されている。各
ＸＹ座標のとり方は図のようになっており、各送受信モ
ジュール２ａ〜２ｉの座標はフェーズドアレーアンテナ
開口１の右上を座標原点Ｏ（０，０）とし、そこからの
距離で与えられる。各送受信モジュール２ａ〜２ｉ内に
はモジュール移相器５ａ〜５ｉとモジュール計算器６ａ
〜６ｉが内蔵され、Ｘ座標が同じ全ての送受信モジュー
ル２のモジュール計算器６は同じ一本のＸデータライン
９で、Ｙ座標が同じ全ての送受信モジュール２のモジュ
ール計算器６は同じ一本のＹデータライン１０で接続さ
れ、つまり各モジュール計算器６ａ〜６ｉはそれぞれ一
本づつのＸデータライン９、Ｙデータライン１０とマト
リクス状に接続されており、各Ｘデータライン９ａ〜９
ｃはデータ変換部３内のデータ変換回路８ａへ、各Ｙデ
ータライン１０ａ〜１０ｃは同じくデータ変換部３内の
データ変換回路８ｂへそれぞれ接続されている。データ
変換部３内にはこのほかにマイクロプロセッサ７があ
り、マイクロプロセッサ７は上記のデータ変換回路８ａ
〜８ｂを制御し、ここでは図示していない情報処理機器
４から得たビーム指向のための方向余弦データ等を所望
の送受信モジュール２内のモジュール計算器６へと転送
する。マイクロプロセッサ７が所望のモジュール計算器
６と交信する方式は、マトリクス状に接続された各モジ
ュール計算器６ａ〜６ｉの内、Ｘデータライン９とＹデ
ータライン１０の両方から同時にデータが送られてきた
モジュール計算器６のみがそのデータ内部に取り込むと
いう構造になっており、従来のフェーズドアレーアンテ
ナ装置におけるモジュール計算器６ａ〜６ｉとデータ変
換回路８ａ〜８ｂ間との動作と同じであるため、ここで
の説明は省く。従来のフェーズドアレーアンテナ装置と
異なる点は、図１に示したように、モジュール計算器６
ａ〜６ｉへつながるＸデータライン９ａ〜９ｃ又はＹデ
ータライン１０ａ〜１０ｃをドライブする全てのデータ
出力ドライバ２２ａ〜２２ｃとシリアルレジスタ２０ａ
〜２０ｃの前段に、従来モジュール計算器６ａ〜６ｉ内
にあった乗算器１４ａ〜１４ｃ、座標データ記憶素子１
６ａ〜１６ｃ、及び波長データ記憶素子１５を設けたこ
とにより、送受信モジュール２ａ〜２ｉ内のモジュール
計算器６ａ〜６ｉ内では数１による演算のうち、加算演
算のみを行えばよくなったことである。この周辺の動作
を以下に詳細に説明する。今図１のように一つのデータ
変換回路８当り３本のＸデータライン９ａ〜９ｃ又はＹ
データライン１０ａ〜１０ｃをドライブできるとする。
まずＸデータライン９ａ〜９ｃをドライブするデータ変
換回路８ａの動作から説明する。最初に予めマイクロプ
ロセッサ７からデータ変換回路８ａに対し、アドレスデ
コーダ２１により内部の波長データ記憶素子１５を選択
しビーム指向のために必要となる波長データｋを書き込
む。続いて座標データ記憶素子１６ａにはＸデータライ
ン９ａが接続される全ての送受信モジュール２に共通な
Ｘ座標であるｘ（図７を参照）を書き込む。同様に座標
データ記憶素子１６ｂにはｘデータライン９ｂが接続さ
れる全ての送受信モジュール２に共通なＸ座標であるｘ
＋ｄx を、そして座標データ記憶素子１６ｃにはＸデー
タライン９ｃが接続される全ての送受信モジュール２に
共通なＸ座標であるｘ＋２ｄx を転送して記憶させてお
く。その後は情報処理機器４からビーム指向のための方
向余弦データ（ｓｉｎθｃｏｓφ、ｓｉｎθｓｉｎφ）
がマイクロプロセッサ７に送られてくる度に、マイクロ
プロセッサ７はデータ変換回路８ａにはＸ方向余弦ｓｉ
ｎθｃｏｓφを転送する。それが入力レシーバ１９を介
しデータバス２４を通り全ての乗算器１４ａ〜１４ｃに
入力されると、乗算器１４ａ〜１４ｃではＸ方向余弦と
波長データ記憶素子１５に記憶された波長データｋ、及
びそれぞれに対応する座標データ記憶素子１６ａ〜１６
ｃに記憶された座標データの３つのデータを掛け合わ
せ、乗算器１４ａからはｋｘｓｉｎθｃｏｓφが、乗算
器１４ｂからはｋ（ｘ＋ｄx ）ｓｉｎθｃｏｓφが、乗
算器１４ｃからはｋ（ｘ＋２ｄx ）ｓｉｎθｃｏｓφが
それぞれの答えとして次段のシリアルレジスタ２０ａ〜
２０ｃへ入力されパラレルデータからシリアルの時系列
データに変換され、データ出力ドライバ２２ａ〜２２ｃ
から順次出力されＸデータライン９ａ〜９ｃを通ってモ
ジュール計算器６ａ〜６ｉへ転送される。同様にＹデー
タライン１０ａ〜１０ｃをドライブするデータ変換回路
８ｂでも上記の操作を行う。つまり波長データ記憶素子
１５に波長データｋを、座標データ記憶素子１６ａには
Ｙデータライン１０ａが接続される全ての送受信モジュ
ール２に共通なＹ座標であるｙ（図７参照）を、座標デ
ータ記憶素子１６ｂにはＹデータライン１０ｂが接続さ
れる全ての送受信モジュール２に共通なＹ座標であるｙ
＋ｄy を、座標データ記憶素子１６ｃにはＹデータライ
ン１０ｃが接続される全ての送受信モジュール２に共通
なＹ座標であるｙ＋２ｄy をそれぞれ予めマイクロプロ
セッサ７から転送して記憶させておく。その後はデータ
変換回路８ａと同様に情報処理機器４からビーム指向の
ための方向余弦データ（ｓｉｎθｃｏｓφ、ｓｉｎθｓ
ｉｎφ）がマイクロプロセッサ７に送られてくる度に、
マイクロプロセッサ７はデータ変換回路８ｂにはＹ方向
余弦ｓｉｎθｓｉｎφを転送する。それが入力レシーバ
１９を介しデータバス２４を通り全ての乗算器１４ａ〜
１４ｃに入力されると、乗算器１４ａ〜１４ｃではＹ方
向余弦と波長データ記憶素子１５に記憶される波長デー
タｋ、及びそれぞれに対応する座標データ記憶素子１６
ａ〜１６ｃに記憶された座標データの３つのデータを掛
ける合わせ、乗算器１４ａからはｋｙｓｉｎθｓｉｎφ
が、乗算器１４ｂからはｋ（ｙ＋ｄy ）ｓｉｎθｓｉｎ
φが、乗算器１４ｃからｋ（ｙ＋２ｄy ）ｓｉｎθｓｉ
ｎφがそれぞれの答として次段のシリアルレジスタ２０
ａ〜２０ｃへ入力されパラレルデータからシリアルの時
系列データに変換され、データ出力ドライバ２２ａ〜２
２ｃから順次出力されＹデータライン１０ａ〜１０ｃを
通ってモジュール計算器６ａ〜６ｉへ転送される。ここ
で図７において、フェーズドアレーアンテナ開口１上の
例えば座標（ｘ＋ｄx ，ｙ＋２ｄy ）にある送受信モジ
ュール２ｆのモジュール計算器６ｆは結果としてＸデー
タライン９ｂからｋ（ｘ＋ｄx ）ｓｉｎθｃｏｓφを、
Ｙデータライン１０ｃからｋ（ｙ＋２ｄy ）ｓｉｎθｓ
ｉｎφを同時に受け取りこれを内部に取り込む。他の座
標にある送受信モジュール２のモジュール計算器６も同
じ要領で各データを取り込む。この後モジュール計算器
６ａ〜６ｉは、内部で予め記憶している補正データδ
(x+idx,y+jdy) とによりあとは加算演算のみで数１を作
り上げ、モジュール移相器５ａ〜５ｉへと渡す。したが
ってモジュール計算器６ａ〜６ｉの機能は加算演算と補
正データの記憶のみとなるため、モジュール計算器６ａ
〜６ｉの内部構成は図２のように簡略化できる。
【００１８】このように、マイクロプロセッサ７が情報
処理機器４から実際の方向余弦データの受信に入る前に
データ変換回路８ａ〜８ｂ内の波長データ記憶素子１５
と、データ変換回路８ａ〜８ｂ内の全ての座標データ記
憶素子１６ａ〜１６ｃ（図１と図７の例ではデータ変換
回路８ａ内の３個と、データ変換回路８ｂ内の３個であ
わせて６個）に予め座標データを書き込んで記憶させて
おく操作が必要となるが、一度書き込んでしまえばその
後は情報処理機器４からマイクロプロセッサ７に方向余
弦データが送られるごとに自動的にデータ変換回路８ａ
から８ｂ内部で乗算が行われ、残る加算演算だけをモジ
ュール計算器６ａ〜６ｉ内で行えばよく、モジュール計
算器６ａ〜６ｉの構造や制御が図２に示すように簡略化
でき最終的に送受信モジュール２ａ〜２ｉの単価の低減
につなげることができる。
処理機器４から実際の方向余弦データの受信に入る前に
データ変換回路８ａ〜８ｂ内の波長データ記憶素子１５
と、データ変換回路８ａ〜８ｂ内の全ての座標データ記
憶素子１６ａ〜１６ｃ（図１と図７の例ではデータ変換
回路８ａ内の３個と、データ変換回路８ｂ内の３個であ
わせて６個）に予め座標データを書き込んで記憶させて
おく操作が必要となるが、一度書き込んでしまえばその
後は情報処理機器４からマイクロプロセッサ７に方向余
弦データが送られるごとに自動的にデータ変換回路８ａ
から８ｂ内部で乗算が行われ、残る加算演算だけをモジ
ュール計算器６ａ〜６ｉ内で行えばよく、モジュール計
算器６ａ〜６ｉの構造や制御が図２に示すように簡略化
でき最終的に送受信モジュール２ａ〜２ｉの単価の低減
につなげることができる。
【００１９】実施例２．図３はこの発明の実施例２のフ
ェーズドアレーアンテナ装置を実現する図７におけるデ
ータ変換回路８ａ〜８ｂの内部構成図である。図３にお
いて８はデータ変換回路、９ａ〜９ｃはｘデータライ
ン、１０ａ〜１０ｃはＹデータライン、１４ａ〜１４ｃ
は乗算器、１５は波長データ記憶素子、１６ａ〜１６ｃ
は座標データ記憶素子、１９は入力レシーバ、２０ａ〜
２０ｃはシリアルレジスタ、２１はアドレスデコーダ、
２２ａ〜２２ｃはデータ出力ドライバ、２３はアドレス
バス、２４はデータバス、２５ａ〜２５ｃはセレクタで
ある。上記のように構成されたデータ変換回路８ａ〜８
ｂにより構成されたフェーズドアレーアンテナ装置の動
作について説明する。実施例１に示した図１のデータ変
換回路８ａ〜８ｂでは、乗算器１４ａ〜１４ｃの出力が
そのままシリアルレジスタ２０ａ〜２０ｃへ入力されて
いるため、データ出力ドライバ２２ａ〜２２ｃから出力
されるデータは、否応無しに乗算器１４ａ〜１４ｃを通
った結果となる。つまり実施例１の構成ではマイクロプ
ロセッサ７から転送されてきたデータに必ず乗算演算が
施されてしまうことになる。これでは実際のフェーズド
アレーアンテナ装置の運用中に、モジュール計算器６ａ
〜６ｉ内の補正データ記憶素子１７に記憶されている補
正データを、何らかの理由で再設定する必要が生じたと
き、マイクロプロセッサ７から実施例１のデータ変換回
路８ａ〜８ｂを使用してモジュール計算器６ａ〜６ｉの
中の補正データ記憶素子１７に再び書き込むことはでき
ない。なぜなら、補正データは単なるデータであって他
の数種のデータから乗算演算を施して求める必要は無い
からである。したがって実施例１の場合、補正データ記
憶素子１７への補正データの与え方は、補正データ記憶
素子１７を不揮発性のロムの様な形にしてフェーズドア
レーアンテナ開口１に挿入する前に既に記憶させてお
く、もしくは実施例１のデータ変換回路８ａ〜８ｂ内の
乗算器１４ａ〜１４ｃで無理矢理乗算演算を施されてし
まうことを想定して、マイクロプロセッサ７から乗算器
１４ａ〜１４ｃに与えるデータを加工してしまうことな
どが考えられるが、いずれの方法も以下に述べる理由で
現実的でない。その理由とは、フェーズドアレーアンテ
ナ開口１に挿入する前に予め補正データ記憶素子１７の
中に補正データを記憶させてしまうと、その送受信モジ
ュール２のフェーズドアレーアンテナ開口１上での座標
は決められたものとなり、他の送受信モジュール２と入
れ替えることができなくなる。なぜなら補正データと
は、フェーズドアレーアンテナ開口１に挿入された送受
信モジュール２全体として理想的な波面が得られるよう
にするため、全ての送受信モジュール２に個別に与える
データだからである。補正データ記憶素子１７を不揮発
性ロムの形にして記憶させておく方法では送受信モジュ
ールの故障、挿入位置の交換などの場合の保守点検性が
非常に悪くなるため、補正データはフェーズドアレーア
ンテナ装置の電源投入直後にマイクロプロセッサ７から
一斉に全てのモジュール計算器６内の補正データ記憶素
子１７に書き込むようにしたほうが良い。しかし乗算器
１４で無理矢理乗算演算されてしまうことを想定してデ
ータを加工する方法は、従来モジュール計算器６内にあ
った乗算器１４をデータ変換回路８内に移行したことが
デメリットになるという本末転倒の結果を生むことにな
ってしまう。補正データ記憶素子１７に書き込む補正デ
ータをマイクロプロセッサ７から設定するには、マイク
ロプロセッサ７から転送されてくる補正データがデータ
変換回路８内で乗算器１４を通らないように、乗算器１
４をバイパスしてそのままシリアルレジスタ２０に入力
される経路を作ったほうが良い。つまり図３に示すよう
にセレクタ２５を各Ｘデータライン９又はＹデータライ
ン１０ごとに設け、乗算器１４を通った（すなわち乗算
演算を施された）データと、乗算器１４を通さないデー
タの２通りからどちらか一つを選択して、次段のシリア
ルレジスタ２０へとデータを渡してやることにより、上
記の問題が解決される。同時にセレクタ２５ａ〜２５ｃ
の切り換え方次第により、乗算器１４ａ〜１４ｃを利用
して乗算演算を施したデータも、実施例１と何ら変わら
ず同一のデータ出力ドライバ２２ａ〜２２ｃ及びＸデー
タライン９ａ〜９ｃ、又はＹデータライン１０ａ〜１０
ｃを使用してモジュール計算器６ａ〜６ｉへと転送でき
るため、ここでもモジュール計算器６ａ〜６ｉは図２に
示した簡略化版を使用できる。
ェーズドアレーアンテナ装置を実現する図７におけるデ
ータ変換回路８ａ〜８ｂの内部構成図である。図３にお
いて８はデータ変換回路、９ａ〜９ｃはｘデータライ
ン、１０ａ〜１０ｃはＹデータライン、１４ａ〜１４ｃ
は乗算器、１５は波長データ記憶素子、１６ａ〜１６ｃ
は座標データ記憶素子、１９は入力レシーバ、２０ａ〜
２０ｃはシリアルレジスタ、２１はアドレスデコーダ、
２２ａ〜２２ｃはデータ出力ドライバ、２３はアドレス
バス、２４はデータバス、２５ａ〜２５ｃはセレクタで
ある。上記のように構成されたデータ変換回路８ａ〜８
ｂにより構成されたフェーズドアレーアンテナ装置の動
作について説明する。実施例１に示した図１のデータ変
換回路８ａ〜８ｂでは、乗算器１４ａ〜１４ｃの出力が
そのままシリアルレジスタ２０ａ〜２０ｃへ入力されて
いるため、データ出力ドライバ２２ａ〜２２ｃから出力
されるデータは、否応無しに乗算器１４ａ〜１４ｃを通
った結果となる。つまり実施例１の構成ではマイクロプ
ロセッサ７から転送されてきたデータに必ず乗算演算が
施されてしまうことになる。これでは実際のフェーズド
アレーアンテナ装置の運用中に、モジュール計算器６ａ
〜６ｉ内の補正データ記憶素子１７に記憶されている補
正データを、何らかの理由で再設定する必要が生じたと
き、マイクロプロセッサ７から実施例１のデータ変換回
路８ａ〜８ｂを使用してモジュール計算器６ａ〜６ｉの
中の補正データ記憶素子１７に再び書き込むことはでき
ない。なぜなら、補正データは単なるデータであって他
の数種のデータから乗算演算を施して求める必要は無い
からである。したがって実施例１の場合、補正データ記
憶素子１７への補正データの与え方は、補正データ記憶
素子１７を不揮発性のロムの様な形にしてフェーズドア
レーアンテナ開口１に挿入する前に既に記憶させてお
く、もしくは実施例１のデータ変換回路８ａ〜８ｂ内の
乗算器１４ａ〜１４ｃで無理矢理乗算演算を施されてし
まうことを想定して、マイクロプロセッサ７から乗算器
１４ａ〜１４ｃに与えるデータを加工してしまうことな
どが考えられるが、いずれの方法も以下に述べる理由で
現実的でない。その理由とは、フェーズドアレーアンテ
ナ開口１に挿入する前に予め補正データ記憶素子１７の
中に補正データを記憶させてしまうと、その送受信モジ
ュール２のフェーズドアレーアンテナ開口１上での座標
は決められたものとなり、他の送受信モジュール２と入
れ替えることができなくなる。なぜなら補正データと
は、フェーズドアレーアンテナ開口１に挿入された送受
信モジュール２全体として理想的な波面が得られるよう
にするため、全ての送受信モジュール２に個別に与える
データだからである。補正データ記憶素子１７を不揮発
性ロムの形にして記憶させておく方法では送受信モジュ
ールの故障、挿入位置の交換などの場合の保守点検性が
非常に悪くなるため、補正データはフェーズドアレーア
ンテナ装置の電源投入直後にマイクロプロセッサ７から
一斉に全てのモジュール計算器６内の補正データ記憶素
子１７に書き込むようにしたほうが良い。しかし乗算器
１４で無理矢理乗算演算されてしまうことを想定してデ
ータを加工する方法は、従来モジュール計算器６内にあ
った乗算器１４をデータ変換回路８内に移行したことが
デメリットになるという本末転倒の結果を生むことにな
ってしまう。補正データ記憶素子１７に書き込む補正デ
ータをマイクロプロセッサ７から設定するには、マイク
ロプロセッサ７から転送されてくる補正データがデータ
変換回路８内で乗算器１４を通らないように、乗算器１
４をバイパスしてそのままシリアルレジスタ２０に入力
される経路を作ったほうが良い。つまり図３に示すよう
にセレクタ２５を各Ｘデータライン９又はＹデータライ
ン１０ごとに設け、乗算器１４を通った（すなわち乗算
演算を施された）データと、乗算器１４を通さないデー
タの２通りからどちらか一つを選択して、次段のシリア
ルレジスタ２０へとデータを渡してやることにより、上
記の問題が解決される。同時にセレクタ２５ａ〜２５ｃ
の切り換え方次第により、乗算器１４ａ〜１４ｃを利用
して乗算演算を施したデータも、実施例１と何ら変わら
ず同一のデータ出力ドライバ２２ａ〜２２ｃ及びＸデー
タライン９ａ〜９ｃ、又はＹデータライン１０ａ〜１０
ｃを使用してモジュール計算器６ａ〜６ｉへと転送でき
るため、ここでもモジュール計算器６ａ〜６ｉは図２に
示した簡略化版を使用できる。
【００２０】以上の構成により得られる効果は上記で述
べたように、図２に示したモジュール計算器６内の補正
データ記憶素子１７に記憶される補正データを、マイク
ロプロセッサ７から書き込めるようにすることで、実際
の運用中の送受信モジュール２の故障による交換や座標
の変更にも柔軟に対処でき、フェーズドアレーアンテナ
装置全体としての保守点検性が向上する。同時に実施例
１で述べたモジュール計算器６の単価減少という効果も
何ら損なうものではない。
べたように、図２に示したモジュール計算器６内の補正
データ記憶素子１７に記憶される補正データを、マイク
ロプロセッサ７から書き込めるようにすることで、実際
の運用中の送受信モジュール２の故障による交換や座標
の変更にも柔軟に対処でき、フェーズドアレーアンテナ
装置全体としての保守点検性が向上する。同時に実施例
１で述べたモジュール計算器６の単価減少という効果も
何ら損なうものではない。
【００２１】実施例３．図４はこの発明の実施例３のフ
ェーズドアレーアンテナ装置を実現する図７におけるデ
ータ変換回路８ａ〜８ｂの内部構成図である。図４にお
いて８はデータ変換回路、９ａ〜９ｃはＸデータライ
ン、１０ａ〜１０ｃはＹデータライン、１４ａ〜１４ｃ
は乗算器、１５は波長データ記憶素子、１９は入力レシ
ーバ、２０ａ〜２０ｃはシリアルレジスタ、２１はアド
レスデコーダ、２２ａ〜２２ｃはデータ出力ドライバ、
２３はアドレスバス、２４はデータバス、２５ａ〜２５
ｃはセレクタ、２６は初期座標データ記憶素子、２７は
インクリメントアダーである。上記のように構成された
データ変換回路８ａ〜８ｂにより構成されたフェーズド
アレーアンテナ装置の動作について説明する。実施例１
及び実施例２で述べたデータ変換回路８ａ〜８ｂでは、
Ｘデータライン９ａ〜９ｃ又はＹデータライン１０ａ〜
１０ｃごとにそれらが接続される複数のモジュール計算
器６に共通な、フェーズドアレーアンテナ開口１上にお
けるＸ座標、又はＹ座標を保持するための座標データ記
憶素子１６ａ〜１６ｃが必要であり、また予めマイクロ
プロセッサ７からその座標データ記憶素子１６ａ〜１６
ｃに対し座標データを書き込む必要があった。今回この
実施例３のデータ変換回路８ａ〜８ｂでは、初期座標デ
ータ記憶素子２６と初期座標データ記憶素子２６に記憶
された値に＋０した値、＋ｄした値、＋２ｄした値・・
・＋ｎｄ（但しｄは隣り合う送受信モジュール２間の間
隔、ｎは自然数）した値をそれぞれ出力する（ｎ＋１）
個の出力ポートを持ったインクリメントアダー２７を用
いることで、実施例１及び実施例２で必要だった全ての
座標データ記憶素子１６ａ〜１６ｃをなくし、したがっ
てマイクロプロセッサ７から全ての座標データ記憶素子
１６ａ〜１６ｃに予めデータを書き込む操作は不要にな
り、その代わり初期座標データ記憶素子２６に初期座標
データを書き込む１回と、インクリメントアダー２７に
隣り合う送受信モジュール２間の間隔ｄを書き込む１回
の合計２回だけに減らすことができる。つまり実施例１
と同じ動作を期待するならば、マイクロプロセッサ７か
らデータ変換回路８ａ内部の初期座標データ記憶素子２
６に対し予め初期座標データとして定数ｘを書き込む。
データ変換回路８ａ内のインクリメントアダー２７には
図７においてＸ方向の隣り合う送受信モジュール２間の
間隔がｄx であるのでｄx を書き込む。初期座標データ
記憶素子２６に記憶させた値ｘに対し、インクリメント
アダー２７はそれに＋０した値、＋ｄx した値、＋２ｄ
x した値をそれぞれ出力し乗算器１４ａ〜１４ｃに入力
すれば、これは実施例１のデータ変換回路８ａ内の座標
データ記憶素子１６ａ〜１６ｃに対し、マイクロプロセ
ッサ７から座標データ記憶素子１６ａにはｘを、座標デ
ータ記憶素子１６ｂにはｘ＋ｄx を、座標データ記憶素
子１６ｃにはｘ＋２ｄx をそれぞれ書き込んだことと全
く同様の操作を行ったことになる。同様にデータ変換回
路８ｂ内の初期座標データ記憶素子２６には初期座標デ
ータとして定数ｙを書き込み、データ変換回路８ｂ内の
インクリメントアダー２７には図７においてＹ方向の隣
り合う送受信モジュール２間の間隔ｄyであるのでｄy
を書き込む。初期座標データ記憶素子２６に記憶させた
値ｙに対し、インクリメントアダー２７はそれに＋０し
た値、＋ｄy した値、＋２ｄy した値をそれぞれ出力し
乗算器１４ａ〜１４ｃに入力すれば、これは実施例１の
データ変換回路８ｂ内の座標データ記憶素子１６ａ〜１
６ｃに対し、マイクロプロセッサ７から座標データ記憶
素子１６ａにはｙを、座標データ記憶素子１６ｂにはｙ
＋ｄy を、座標データ記憶素子１６ｃにはｙ＋２ｄy を
それぞれ書き込んだことと全く同様の操作を行ったこと
になる。後の動作は実施例１及び実施例２と同じで、マ
イクロプロセッサ７が情報処理機器４から方向余弦デー
タを受信する度に、各データ変換回路８ａ〜８ｂ内の乗
算器１４ａ〜１４ｃが、波長データ記憶素子内に記憶さ
れている波長データｋ、インクリメントアダー２７が出
力する座標データ、及びマイクロプロセッサ７より入力
レシーバ１９を経てデータバス２４を通って転送されて
きたＸ方向余弦データ、又はＹ方向余弦データをそれぞ
れ掛け合わせ、その結果をＸデータライン９ａ〜９ｃ又
はＹデータライン１０ａ〜１０ｃを通してモジュール計
算器６ａ〜６ｉに出力する。したがってモジュール計算
器６ａ〜６ｉは図２に示した簡略化版をここでも使用す
ることができる。
ェーズドアレーアンテナ装置を実現する図７におけるデ
ータ変換回路８ａ〜８ｂの内部構成図である。図４にお
いて８はデータ変換回路、９ａ〜９ｃはＸデータライ
ン、１０ａ〜１０ｃはＹデータライン、１４ａ〜１４ｃ
は乗算器、１５は波長データ記憶素子、１９は入力レシ
ーバ、２０ａ〜２０ｃはシリアルレジスタ、２１はアド
レスデコーダ、２２ａ〜２２ｃはデータ出力ドライバ、
２３はアドレスバス、２４はデータバス、２５ａ〜２５
ｃはセレクタ、２６は初期座標データ記憶素子、２７は
インクリメントアダーである。上記のように構成された
データ変換回路８ａ〜８ｂにより構成されたフェーズド
アレーアンテナ装置の動作について説明する。実施例１
及び実施例２で述べたデータ変換回路８ａ〜８ｂでは、
Ｘデータライン９ａ〜９ｃ又はＹデータライン１０ａ〜
１０ｃごとにそれらが接続される複数のモジュール計算
器６に共通な、フェーズドアレーアンテナ開口１上にお
けるＸ座標、又はＹ座標を保持するための座標データ記
憶素子１６ａ〜１６ｃが必要であり、また予めマイクロ
プロセッサ７からその座標データ記憶素子１６ａ〜１６
ｃに対し座標データを書き込む必要があった。今回この
実施例３のデータ変換回路８ａ〜８ｂでは、初期座標デ
ータ記憶素子２６と初期座標データ記憶素子２６に記憶
された値に＋０した値、＋ｄした値、＋２ｄした値・・
・＋ｎｄ（但しｄは隣り合う送受信モジュール２間の間
隔、ｎは自然数）した値をそれぞれ出力する（ｎ＋１）
個の出力ポートを持ったインクリメントアダー２７を用
いることで、実施例１及び実施例２で必要だった全ての
座標データ記憶素子１６ａ〜１６ｃをなくし、したがっ
てマイクロプロセッサ７から全ての座標データ記憶素子
１６ａ〜１６ｃに予めデータを書き込む操作は不要にな
り、その代わり初期座標データ記憶素子２６に初期座標
データを書き込む１回と、インクリメントアダー２７に
隣り合う送受信モジュール２間の間隔ｄを書き込む１回
の合計２回だけに減らすことができる。つまり実施例１
と同じ動作を期待するならば、マイクロプロセッサ７か
らデータ変換回路８ａ内部の初期座標データ記憶素子２
６に対し予め初期座標データとして定数ｘを書き込む。
データ変換回路８ａ内のインクリメントアダー２７には
図７においてＸ方向の隣り合う送受信モジュール２間の
間隔がｄx であるのでｄx を書き込む。初期座標データ
記憶素子２６に記憶させた値ｘに対し、インクリメント
アダー２７はそれに＋０した値、＋ｄx した値、＋２ｄ
x した値をそれぞれ出力し乗算器１４ａ〜１４ｃに入力
すれば、これは実施例１のデータ変換回路８ａ内の座標
データ記憶素子１６ａ〜１６ｃに対し、マイクロプロセ
ッサ７から座標データ記憶素子１６ａにはｘを、座標デ
ータ記憶素子１６ｂにはｘ＋ｄx を、座標データ記憶素
子１６ｃにはｘ＋２ｄx をそれぞれ書き込んだことと全
く同様の操作を行ったことになる。同様にデータ変換回
路８ｂ内の初期座標データ記憶素子２６には初期座標デ
ータとして定数ｙを書き込み、データ変換回路８ｂ内の
インクリメントアダー２７には図７においてＹ方向の隣
り合う送受信モジュール２間の間隔ｄyであるのでｄy
を書き込む。初期座標データ記憶素子２６に記憶させた
値ｙに対し、インクリメントアダー２７はそれに＋０し
た値、＋ｄy した値、＋２ｄy した値をそれぞれ出力し
乗算器１４ａ〜１４ｃに入力すれば、これは実施例１の
データ変換回路８ｂ内の座標データ記憶素子１６ａ〜１
６ｃに対し、マイクロプロセッサ７から座標データ記憶
素子１６ａにはｙを、座標データ記憶素子１６ｂにはｙ
＋ｄy を、座標データ記憶素子１６ｃにはｙ＋２ｄy を
それぞれ書き込んだことと全く同様の操作を行ったこと
になる。後の動作は実施例１及び実施例２と同じで、マ
イクロプロセッサ７が情報処理機器４から方向余弦デー
タを受信する度に、各データ変換回路８ａ〜８ｂ内の乗
算器１４ａ〜１４ｃが、波長データ記憶素子内に記憶さ
れている波長データｋ、インクリメントアダー２７が出
力する座標データ、及びマイクロプロセッサ７より入力
レシーバ１９を経てデータバス２４を通って転送されて
きたＸ方向余弦データ、又はＹ方向余弦データをそれぞ
れ掛け合わせ、その結果をＸデータライン９ａ〜９ｃ又
はＹデータライン１０ａ〜１０ｃを通してモジュール計
算器６ａ〜６ｉに出力する。したがってモジュール計算
器６ａ〜６ｉは図２に示した簡略化版をここでも使用す
ることができる。
【００２２】以上の構成により得られる効果は上記で述
べたように、実施例１及び実施例２のデータ変換回路８
ａ〜８ｂ内では、モジュール計算器６ａ〜６ｉに接続さ
れるＸデータライン９ａ〜９ｃ又はＹデータライン１０
ａ〜１０ｃごとに座標データ記憶素子１６ａ〜１６ｃが
必要で、この全ての座標データ記憶素子１６ａ〜１６ｃ
に対しマイクロプロセッサ７から座標データ記憶素子１
６ａ〜１６ｃの個数回、座標データを書き込む操作が必
要だったが、本実施例では初期座標データ記憶素子２６
とインクリメントアダー２７を持たせることで、マイク
ロプロセッサ７から予めデータを書き込む回数を、座標
データに関してはデータ変換回路８の単体１つ当り、２
回だけ（初期座標データ記憶素子２６に書き込む初期座
標データと、インクリメントアダー２７に書き込む隣り
合う送受信モジュール２間の間隔ｄ）に減らすことがで
きる。これは例えば図４及び図７ではＸデータライン９
ａ〜９ｃ及びＹデータライン１０ａ〜１０ｃを３本とし
て説明しているが、これが１６本、３２本などと増えて
行ってもこの２回という回数は変わらず非常に大きな利
点となる。つまりマイクロプロセッサ７が予めデータ変
換回路８ａ〜８ｂに座標データを設定する回数（つまり
時間）が大幅に減少することで、マイクロプロセッサ７
が情報処理機器から方向余弦データを得られるビーム操
作モードにすぐ入れるからである。同時に実施例１及び
実施例２と同様に、データ変換回路８ａ〜８ｂ内に乗算
器１４ａ〜１４ｃを具備したことで得られる、モジュー
ル計算器６ａ〜６ｉの簡略化による製造単価減少という
利点も全く損なうことはない。
べたように、実施例１及び実施例２のデータ変換回路８
ａ〜８ｂ内では、モジュール計算器６ａ〜６ｉに接続さ
れるＸデータライン９ａ〜９ｃ又はＹデータライン１０
ａ〜１０ｃごとに座標データ記憶素子１６ａ〜１６ｃが
必要で、この全ての座標データ記憶素子１６ａ〜１６ｃ
に対しマイクロプロセッサ７から座標データ記憶素子１
６ａ〜１６ｃの個数回、座標データを書き込む操作が必
要だったが、本実施例では初期座標データ記憶素子２６
とインクリメントアダー２７を持たせることで、マイク
ロプロセッサ７から予めデータを書き込む回数を、座標
データに関してはデータ変換回路８の単体１つ当り、２
回だけ（初期座標データ記憶素子２６に書き込む初期座
標データと、インクリメントアダー２７に書き込む隣り
合う送受信モジュール２間の間隔ｄ）に減らすことがで
きる。これは例えば図４及び図７ではＸデータライン９
ａ〜９ｃ及びＹデータライン１０ａ〜１０ｃを３本とし
て説明しているが、これが１６本、３２本などと増えて
行ってもこの２回という回数は変わらず非常に大きな利
点となる。つまりマイクロプロセッサ７が予めデータ変
換回路８ａ〜８ｂに座標データを設定する回数（つまり
時間）が大幅に減少することで、マイクロプロセッサ７
が情報処理機器から方向余弦データを得られるビーム操
作モードにすぐ入れるからである。同時に実施例１及び
実施例２と同様に、データ変換回路８ａ〜８ｂ内に乗算
器１４ａ〜１４ｃを具備したことで得られる、モジュー
ル計算器６ａ〜６ｉの簡略化による製造単価減少という
利点も全く損なうことはない。
【００２３】実施例４．図５はこの発明の実施例４のフ
ェーズドアレーアンテナ装置を実現する図７におけるデ
ータ変換回路８ａ〜８ｂの内部構成図である。図５にお
いて８はデータ変換回路、９ａ〜９ｃはＸデータライ
ン、１０ａ〜１０ｃはＹデータライン、１４ａ〜１４ｃ
は乗算器、１５は波長データ記憶素子、１９は入力レシ
ーバ、２０ａ〜２０ｃはシリアルレジスタ、２１はアド
レスデコーダ、２２ａ〜２２ｃはデータ出力ドライバ、
２３はアドレスバス、２４はデータバス、２５ａ〜２５
ｃはセレクタ、２７はインクリメントアダー、２８は初
期座標データデコーダ、２９はデータ変換回路識別信号
である。上記のように構成されたデータ変換回路８ａ〜
８ｂにより構成されたフェーズドアレーアンテナ装置の
動作について説明する。図４に示した実施例３のデータ
変換回路８ａ〜８ｂでは、初期座標データ記憶素子２６
に与える初期座標データと、インクリメントアダー２７
に隣り合う送受信モジュール２間の間隔ｄをマイクロプ
ロセッサ７から予め書き込む必要があった。本実施例に
おけるデータ変換回路８ａ〜８ｂでは、内部の初期座標
データデコーダ２８がデータ変換回路８ａ〜８ｂに外部
から入力されるデータ変換回路識別信号２９により、自
動的に初期座標データとインクリメントアダー２７に与
える間隔ｄをデコードして作成し、この両方をインクリ
メントアダー２７に与える働きをする。つまりこれによ
りマイクロプロセッサ７からデータ変換回路８ａ〜８ｂ
に予め書き込む必要のあるデータは、波長データ記憶素
子１５に書き込む波長データｋのみになる。データ変換
回路８ａ〜８ｂに外部から入力されるデータ変換回路識
別信号２９とは、例えば図７では２個のデータ変換回路
８ａ〜８ｂを使用しているが、マイクロプロセッサ７は
情報処理機器４から受信した方向余弦データ内、２個の
データ変換回路８ａ〜８ｂを特徴付ける何らかの識別信
号を利用してＸ方向余弦データをデータ変換回路８ａ
へ、Ｙ方向余弦データをデータ変換回路８ｂへ間違いな
くかき分けることが必要となる。この識別信号をデータ
変換回路識別信号２９とすれば、このデータ変換回路識
別信号２９はそれぞれのデータ変換回路８ａ〜８ｂで固
有の値となる。したがってこのデータ変換回路識別回路
２９を利用して初期座標データデコーダ２８が作成する
初期座標データと間隔ｄも、データ変換回路８ａ〜８ｂ
で固有の値となる様にすることは充分可能である。つま
り実施例３と同様の動作を期待するならば、データ変換
回路８ａに外部から入力されるデータ変換回路識別信号
２９からデータ変換回路８ａ内部の初期座標データデコ
ーダ２８が作成する初期座標データの値がｘ、間隔がｄ
x で、データ変換回路８ｂに外部から入力されるデータ
変換回路識別信号２９からデータ変換回路８ｂ内部の初
期座標データデコーダ２８が作成する初期座標データの
値がｙ、間隔がｄy となるように両初期座標データデコ
ーダ２８を設定することで、実施例３でマイクロプロセ
ッサ７が予めデータ変換回路８ａ内の初期データ記憶素
子２６にｘを、インクリメントアダー２７にｄx を書き
込み、同様にデータ変換回路８ｂ内の初期データ記憶素
子２６にｙを、インクリメントアダー２７にｄy を書き
込んだのと同じ操作をしたことになる。後の動作は実施
例３に述べたのと全く同じである。したがってモジュー
ル計算器６ａ〜６ｉは図２に示した簡略化版をここでも
使用できる。
ェーズドアレーアンテナ装置を実現する図７におけるデ
ータ変換回路８ａ〜８ｂの内部構成図である。図５にお
いて８はデータ変換回路、９ａ〜９ｃはＸデータライ
ン、１０ａ〜１０ｃはＹデータライン、１４ａ〜１４ｃ
は乗算器、１５は波長データ記憶素子、１９は入力レシ
ーバ、２０ａ〜２０ｃはシリアルレジスタ、２１はアド
レスデコーダ、２２ａ〜２２ｃはデータ出力ドライバ、
２３はアドレスバス、２４はデータバス、２５ａ〜２５
ｃはセレクタ、２７はインクリメントアダー、２８は初
期座標データデコーダ、２９はデータ変換回路識別信号
である。上記のように構成されたデータ変換回路８ａ〜
８ｂにより構成されたフェーズドアレーアンテナ装置の
動作について説明する。図４に示した実施例３のデータ
変換回路８ａ〜８ｂでは、初期座標データ記憶素子２６
に与える初期座標データと、インクリメントアダー２７
に隣り合う送受信モジュール２間の間隔ｄをマイクロプ
ロセッサ７から予め書き込む必要があった。本実施例に
おけるデータ変換回路８ａ〜８ｂでは、内部の初期座標
データデコーダ２８がデータ変換回路８ａ〜８ｂに外部
から入力されるデータ変換回路識別信号２９により、自
動的に初期座標データとインクリメントアダー２７に与
える間隔ｄをデコードして作成し、この両方をインクリ
メントアダー２７に与える働きをする。つまりこれによ
りマイクロプロセッサ７からデータ変換回路８ａ〜８ｂ
に予め書き込む必要のあるデータは、波長データ記憶素
子１５に書き込む波長データｋのみになる。データ変換
回路８ａ〜８ｂに外部から入力されるデータ変換回路識
別信号２９とは、例えば図７では２個のデータ変換回路
８ａ〜８ｂを使用しているが、マイクロプロセッサ７は
情報処理機器４から受信した方向余弦データ内、２個の
データ変換回路８ａ〜８ｂを特徴付ける何らかの識別信
号を利用してＸ方向余弦データをデータ変換回路８ａ
へ、Ｙ方向余弦データをデータ変換回路８ｂへ間違いな
くかき分けることが必要となる。この識別信号をデータ
変換回路識別信号２９とすれば、このデータ変換回路識
別信号２９はそれぞれのデータ変換回路８ａ〜８ｂで固
有の値となる。したがってこのデータ変換回路識別回路
２９を利用して初期座標データデコーダ２８が作成する
初期座標データと間隔ｄも、データ変換回路８ａ〜８ｂ
で固有の値となる様にすることは充分可能である。つま
り実施例３と同様の動作を期待するならば、データ変換
回路８ａに外部から入力されるデータ変換回路識別信号
２９からデータ変換回路８ａ内部の初期座標データデコ
ーダ２８が作成する初期座標データの値がｘ、間隔がｄ
x で、データ変換回路８ｂに外部から入力されるデータ
変換回路識別信号２９からデータ変換回路８ｂ内部の初
期座標データデコーダ２８が作成する初期座標データの
値がｙ、間隔がｄy となるように両初期座標データデコ
ーダ２８を設定することで、実施例３でマイクロプロセ
ッサ７が予めデータ変換回路８ａ内の初期データ記憶素
子２６にｘを、インクリメントアダー２７にｄx を書き
込み、同様にデータ変換回路８ｂ内の初期データ記憶素
子２６にｙを、インクリメントアダー２７にｄy を書き
込んだのと同じ操作をしたことになる。後の動作は実施
例３に述べたのと全く同じである。したがってモジュー
ル計算器６ａ〜６ｉは図２に示した簡略化版をここでも
使用できる。
【００２４】以上の構成により得られる効果は、データ
変換回路８ａ〜８ｂに予めマイクロプロセッサ７から書
き込む必要のあるデータが、座標データに関しては全く
無くなったこと、及び次の効果がもっとも大きな利点と
なるものであるが、同じ構造のデータ変換回路８ａ〜８
ｂ間で完全な互換性が得られるということである。つま
りデータ変換回路８ａたるデータ変換回路識別信号２９
が入力される場所に置いたデータ変換回路８はデータ変
換回路８ａに自動的になり、同様にデータ変換回路８ｂ
たるデータ変換回路識別信号２９が入力される場所に置
いたデータ変換回路８はデータ変換回路８ｂに自動的に
なるということであり、これは例えばデータ変換回路８
が２個だけだったこれまでの実施例１〜実施例４とは違
い、もっと多くのデータ変換回路８を必要とするような
大規模なフェーズドアレーアンテナシステムにおいて
は、この特徴は非常に有効である。同時に実施例１〜実
施例３と同様に、データ変換回路８ａ〜８ｂ内に乗算器
１４ａ〜１４ｃを具備したことで得られる、モジュール
計算器６ａ〜６ｉの簡略化による製造単価減少という利
点も全く損なうことはない。
変換回路８ａ〜８ｂに予めマイクロプロセッサ７から書
き込む必要のあるデータが、座標データに関しては全く
無くなったこと、及び次の効果がもっとも大きな利点と
なるものであるが、同じ構造のデータ変換回路８ａ〜８
ｂ間で完全な互換性が得られるということである。つま
りデータ変換回路８ａたるデータ変換回路識別信号２９
が入力される場所に置いたデータ変換回路８はデータ変
換回路８ａに自動的になり、同様にデータ変換回路８ｂ
たるデータ変換回路識別信号２９が入力される場所に置
いたデータ変換回路８はデータ変換回路８ｂに自動的に
なるということであり、これは例えばデータ変換回路８
が２個だけだったこれまでの実施例１〜実施例４とは違
い、もっと多くのデータ変換回路８を必要とするような
大規模なフェーズドアレーアンテナシステムにおいて
は、この特徴は非常に有効である。同時に実施例１〜実
施例３と同様に、データ変換回路８ａ〜８ｂ内に乗算器
１４ａ〜１４ｃを具備したことで得られる、モジュール
計算器６ａ〜６ｉの簡略化による製造単価減少という利
点も全く損なうことはない。
【００２５】なお上記実施例１〜実施例４では、データ
変換回路８ａ〜８ｂからモジュール計算器６ａ〜６ｉへ
データを転送するＸデータライン９ａ〜９ｃ及びＹデー
タライン１０ａ〜１０ｃの本数を３本として説明した
が、これは任意の本数においても同様の効果が得られ
る。
変換回路８ａ〜８ｂからモジュール計算器６ａ〜６ｉへ
データを転送するＸデータライン９ａ〜９ｃ及びＹデー
タライン１０ａ〜１０ｃの本数を３本として説明した
が、これは任意の本数においても同様の効果が得られ
る。
【００２６】また上記実施例１〜実施例４では、図７に
おいてフェーズドアレーアンテナ開口１上の送受信モジ
ュール２の数を３×３の正方形配列の９個として説明し
たが、これは任意のＭ×Ｎの任意配列の送受信モジュー
ル２を持つフェーズドアレーアンテナ装置でも同様の効
果が得られる。但しこの場合最大Ｌ本のＸデータライン
９又はＹデータライン１０を接続可能なデータ変換回路
８を、少なくとも（Ｍ／Ｌ＋Ｎ／Ｌ）個用意する必要が
ある。
おいてフェーズドアレーアンテナ開口１上の送受信モジ
ュール２の数を３×３の正方形配列の９個として説明し
たが、これは任意のＭ×Ｎの任意配列の送受信モジュー
ル２を持つフェーズドアレーアンテナ装置でも同様の効
果が得られる。但しこの場合最大Ｌ本のＸデータライン
９又はＹデータライン１０を接続可能なデータ変換回路
８を、少なくとも（Ｍ／Ｌ＋Ｎ／Ｌ）個用意する必要が
ある。
【００２７】またさらに上記実施例１〜実施例４では、
図７において全ての送受信モジュール２の座標をフェー
ズドアレーアンテナ開口１の右上の点を座標原点Ｏ
（０，０）とし、図の如くの座標系に対し、座標原点か
らの距離で与えているが、この座標原点と座標系は任意
の取り方であっても、各送受信モジュール２につながる
Ｘデータライン９、及びＹデータライン１０が接続され
るデータ変換回路８内の乗算器１４へ入力される座標デ
ータがその座標原点からの距離として正しく与えられて
いれば、同様の効果が得られる。
図７において全ての送受信モジュール２の座標をフェー
ズドアレーアンテナ開口１の右上の点を座標原点Ｏ
（０，０）とし、図の如くの座標系に対し、座標原点か
らの距離で与えているが、この座標原点と座標系は任意
の取り方であっても、各送受信モジュール２につながる
Ｘデータライン９、及びＹデータライン１０が接続され
るデータ変換回路８内の乗算器１４へ入力される座標デ
ータがその座標原点からの距離として正しく与えられて
いれば、同様の効果が得られる。
【００２８】
【発明の効果】この発明の実施例１によれば、ビーム指
向を行うために送受信モジュール２内のモジュール移相
器５に与える移相量を計算する際、従来送受信モジュー
ル２内のモジュール計算器６内においてデータ変換回路
８から転送されてきた各種データに乗算演算、加算演算
の両方を施して求めていたが、このモジュール計算器６
内の乗算器１４、波長データ記憶素子１５、座標データ
記憶素子１６をデータ変換回路８内へ移行することで、
全てのモジュール計算器６は内部で加算演算のみを行え
ばよくなり、結果としてモジュール計算器６内の構成品
目が減ったことにより製作コストを減少させることがで
き、送受信モジュール２を多数使用するフェーズドアレ
ーアンテナでは、システム全体の製作コストに占める送
受信モジュール２のコストの割合を低下させることにつ
ながるという効果がある。
向を行うために送受信モジュール２内のモジュール移相
器５に与える移相量を計算する際、従来送受信モジュー
ル２内のモジュール計算器６内においてデータ変換回路
８から転送されてきた各種データに乗算演算、加算演算
の両方を施して求めていたが、このモジュール計算器６
内の乗算器１４、波長データ記憶素子１５、座標データ
記憶素子１６をデータ変換回路８内へ移行することで、
全てのモジュール計算器６は内部で加算演算のみを行え
ばよくなり、結果としてモジュール計算器６内の構成品
目が減ったことにより製作コストを減少させることがで
き、送受信モジュール２を多数使用するフェーズドアレ
ーアンテナでは、システム全体の製作コストに占める送
受信モジュール２のコストの割合を低下させることにつ
ながるという効果がある。
【００２９】またこの発明の実施例２によれば、上記実
施例１の効果に加えさらに、データ変換回路８内に乗算
器１４により乗算演算を施されたデータと、乗算器１４
をバイパスしたデータの２通りからどちらか一方を選択
して出力するセレクタ２５を設けることで、モジュール
計算器６へデータを転送する以前にデータ変換回路８内
で乗算演算を必要とするデータと、必要としないデータ
の両方を同一のＸデータライン９又はＹデータライン１
０を使用して転送することが可能になり、実際のフェー
ズドアレーアンテナ装置の運用中に送受信モジュール２
の故障等による交換、座標入れ替えが発生しても、マイ
クロプロセッサ７から再び補正データを各モジュール計
算器６内の補正データ記憶素子１７へ書き込むことが可
能になり、保守点検上の問題にも十分対応できるという
効果がある。
施例１の効果に加えさらに、データ変換回路８内に乗算
器１４により乗算演算を施されたデータと、乗算器１４
をバイパスしたデータの２通りからどちらか一方を選択
して出力するセレクタ２５を設けることで、モジュール
計算器６へデータを転送する以前にデータ変換回路８内
で乗算演算を必要とするデータと、必要としないデータ
の両方を同一のＸデータライン９又はＹデータライン１
０を使用して転送することが可能になり、実際のフェー
ズドアレーアンテナ装置の運用中に送受信モジュール２
の故障等による交換、座標入れ替えが発生しても、マイ
クロプロセッサ７から再び補正データを各モジュール計
算器６内の補正データ記憶素子１７へ書き込むことが可
能になり、保守点検上の問題にも十分対応できるという
効果がある。
【００３０】またこの発明の実施例３によれば、実施例
１及び実施例２の効果に加えさらに、データ変換回路８
内に初期座標データ記憶素子２６とインクリメントアダ
ー２７を設けることで、実施例１、実施例２のデータ変
換回路８で必要だった、データ変換回路８内の全ての座
標データ記憶素子１６が不要になる。したがって実施例
１、実施例２ではマイクロプロセッサ７から座標データ
記憶素子１６へ予め座標データを書き込む操作が、座標
データ記憶素子１６の個数回だけ必要だったが、本実施
例ではマイクロプロセッサ７から初期座標データ記憶素
子２６に初期座標データを、インクリメントアダー２７
に隣り合う送受信モジュール２間の間隔ｄを書き込むと
いう２回の書き込み操作だけで良く、マイクロプロセッ
サ７が情報処理機器４から方向余弦データを受信できる
体制に入るまでの時間が短縮され、結果的にフェーズド
アレーアンテナ装置としてのウォームアップ時間が短縮
されるという効果がある。これは実施例１、実施例２で
はデータ交換回路８に接続されるＸデータライン９又は
Ｙデータライン１０の本数が増えるにつれ、その本数分
の座標データ記憶素子１６が必要になり、したがってマ
イクロプロセッサ７から予め座標データを書き込む回数
も増加していくことになるが、本実施例ではデータ変換
回路８に接続されるＸデータライン９又はＹデータライ
ン１０の本数が増加しても、前述の２回という回数に変
化がないため、より大きな効果として現れる。
１及び実施例２の効果に加えさらに、データ変換回路８
内に初期座標データ記憶素子２６とインクリメントアダ
ー２７を設けることで、実施例１、実施例２のデータ変
換回路８で必要だった、データ変換回路８内の全ての座
標データ記憶素子１６が不要になる。したがって実施例
１、実施例２ではマイクロプロセッサ７から座標データ
記憶素子１６へ予め座標データを書き込む操作が、座標
データ記憶素子１６の個数回だけ必要だったが、本実施
例ではマイクロプロセッサ７から初期座標データ記憶素
子２６に初期座標データを、インクリメントアダー２７
に隣り合う送受信モジュール２間の間隔ｄを書き込むと
いう２回の書き込み操作だけで良く、マイクロプロセッ
サ７が情報処理機器４から方向余弦データを受信できる
体制に入るまでの時間が短縮され、結果的にフェーズド
アレーアンテナ装置としてのウォームアップ時間が短縮
されるという効果がある。これは実施例１、実施例２で
はデータ交換回路８に接続されるＸデータライン９又は
Ｙデータライン１０の本数が増えるにつれ、その本数分
の座標データ記憶素子１６が必要になり、したがってマ
イクロプロセッサ７から予め座標データを書き込む回数
も増加していくことになるが、本実施例ではデータ変換
回路８に接続されるＸデータライン９又はＹデータライ
ン１０の本数が増加しても、前述の２回という回数に変
化がないため、より大きな効果として現れる。
【００３１】またこの発明の実施例４によれば、実施例
１及び実施例２の効果に加えさらに、データ変換回路８
内に初期座標データデコーダ２８を設けることで、当該
データ変換回路８へ外部から入力されるデータ変換回路
識別信号２９により、初期座標データデコーダ２８が自
動的に初期座標データと隣り合う送受信モジュール２間
の間隔ｄを生成しその両方をインクリメントアダー２７
へ出力するため、実施例３において必要だったマイクロ
プロセッサ７から初期座標データ記憶素子２６に初期座
標データを、インクリメントアダー２７に隣り合う送受
信モジュール２間の間隔ｄを予め書き込む両方の操作が
不要になる。結果的にマイクロプロセッサ７が情報処理
機器４から方向余弦データを受信できる体制に入る前に
予めデータ変換回路８に設定するデータは波長データ記
憶素子１５へ書き込む波長データｋだけになり、フェー
ズドアレーアンテナとしてのウォームアップ時間がさら
に短縮されるという効果がある。また同時に同じ構造を
持つデータ変換回路８に完全に互換性を持たせることが
でき、データ変換回路８を多数使用する大規模なフェー
ズドアレーアンテナシステムにおいては、データ変換回
路８間で自由に入れ替えを行うことが可能になるという
効果がある。
１及び実施例２の効果に加えさらに、データ変換回路８
内に初期座標データデコーダ２８を設けることで、当該
データ変換回路８へ外部から入力されるデータ変換回路
識別信号２９により、初期座標データデコーダ２８が自
動的に初期座標データと隣り合う送受信モジュール２間
の間隔ｄを生成しその両方をインクリメントアダー２７
へ出力するため、実施例３において必要だったマイクロ
プロセッサ７から初期座標データ記憶素子２６に初期座
標データを、インクリメントアダー２７に隣り合う送受
信モジュール２間の間隔ｄを予め書き込む両方の操作が
不要になる。結果的にマイクロプロセッサ７が情報処理
機器４から方向余弦データを受信できる体制に入る前に
予めデータ変換回路８に設定するデータは波長データ記
憶素子１５へ書き込む波長データｋだけになり、フェー
ズドアレーアンテナとしてのウォームアップ時間がさら
に短縮されるという効果がある。また同時に同じ構造を
持つデータ変換回路８に完全に互換性を持たせることが
でき、データ変換回路８を多数使用する大規模なフェー
ズドアレーアンテナシステムにおいては、データ変換回
路８間で自由に入れ替えを行うことが可能になるという
効果がある。
【図１】 この発明の実施例１を示す図である。
【図２】 この発明の実施例１により構造が簡略化され
たモジュール計算器６の内部構成を示す図である。
たモジュール計算器６の内部構成を示す図である。
【図３】 この発明の実施例２を示す図である。
【図４】 この発明の実施例３を示す図である。
【図５】 この発明の実施例４を示す図である。
【図６】 本発明が適用されるフェーズドアレーアンテ
ナ装置を示す運用図である。
ナ装置を示す運用図である。
【図７】 図６の各構成品をブロック図に展開した図で
ある。
ある。
【図８】 図７における従来のモジュール計算器６内の
内部構成を示す図である。
内部構成を示す図である。
【図９】 図７における従来のデータ変換回路８の内部
構成を示す図である。
構成を示す図である。
【図１０】 従来のモジュール計算器６とデータ変換回
路８間のデータ転送の流れを説明する図である。
路８間のデータ転送の流れを説明する図である。
１ フェーズドアレーアンテナ開口、２ 送受信モジュ
ール、３ データ変換部、４ 情報処理機器、５ モジ
ュール移相器、６ モジュール計算器、７ マイクロプ
ロセッサ、８ データ変換回路、９ Ｘデータライン、
１０ Ｙデータライン、１１ 入力部、１２ 計算器制
御部、１３ 加算器、１４ 乗算器、１５ 波長データ
記憶素子、１６ 座標データ記憶素子、１７ 補正デー
タ記憶素子、１８ 移相器制御部、１９ 入力レシー
バ、２０ シリアルレジスタ、２１アドレスデコーダ、
２２ データ出力ドライバ、２３ アドレスバス、２４
データバス、２５ セレクタ、２６ 初期座標データ記
憶素子、２７ インクリメントアダー、２８ 初期座標
データデコーダ、２９ データ変換回路識別信号。
ール、３ データ変換部、４ 情報処理機器、５ モジ
ュール移相器、６ モジュール計算器、７ マイクロプ
ロセッサ、８ データ変換回路、９ Ｘデータライン、
１０ Ｙデータライン、１１ 入力部、１２ 計算器制
御部、１３ 加算器、１４ 乗算器、１５ 波長データ
記憶素子、１６ 座標データ記憶素子、１７ 補正デー
タ記憶素子、１８ 移相器制御部、１９ 入力レシー
バ、２０ シリアルレジスタ、２１アドレスデコーダ、
２２ データ出力ドライバ、２３ アドレスバス、２４
データバス、２５ セレクタ、２６ 初期座標データ記
憶素子、２７ インクリメントアダー、２８ 初期座標
データデコーダ、２９ データ変換回路識別信号。
Claims (4)
- 【請求項１】 フェーズドアレーアンテナ開口上に配列
され、所望の方向にビームを指向させるための複数の送
受信モジュールと、上記送受信モジュールが上記ビーム
指向のために必要とする方向余弦等のデータを計算する
情報処理機器と、上記情報処理機器から受信した上記ビ
ーム指向のための方向余弦データを上記送受信モジュー
ルが受信できる形に変換して転送するデータ変換回路と
から構成されるフェーズドアレーアンテナ装置におい
て、上記データ変換回路は、上記ビーム指向のための波
長データを予め記憶している波長データ記憶素子、上記
データ変換回路から上記送受信モジュールへ上記の変換
されたデータを転送する複数の転送ラインごとに具備さ
れ、かつ上記ビーム指向のための上記送受信モジュール
の座標データを予め記憶している複数の座標データ記憶
素子、及び上記データ変換回路から上記送受信モジュー
ルへ上記の変換されたデータを転送する複数の転送ライ
ンごとに具備され、かつ上記波長データ記憶素子の出力
と、上記座標データ記憶素子の出力と、上記情報処理機
器から受信した上記ビーム指向のための方向余弦データ
の３つをそれぞれ上記各転送ラインごとに掛け合わせて
出力する複数の乗算器によって構成されていることを特
徴とするフェーズドアレーアンテナ装置。 - 【請求項２】 フェーズドアレーアンテナ開口上に配列
され、所望の方向にビームを指向させるための複数の送
受信モジュールと、上記送受信モジュールが上記ビーム
指向のために必要とする方向余弦等のデータを計算する
情報処理機器と、上記情報処理機器から受信した上記ビ
ーム指向のための方向余弦データを上記送受信モジュー
ルが受信できる形に変換して転送するデータ変換回路と
から構成されるフェーズドアレーアンテナ装置におい
て、上記データ変換回路は、上記ビーム指向のための波
長データを予め記憶している波長データ記憶素子、上記
データ変換回路から上記送受信モジュールへ上記の変換
されたデータを転送する複数の転送ラインごとに具備さ
れ、かつ上記ビーム指向のための上記送受信モジュール
の座標データを予め記憶している複数の座標データ記憶
素子、上記データ変換回路から上記送受信モジュールへ
上記の変換されたデータを転送する複数の転送ラインご
とに具備され、かつ上記波長データ記憶素子の出力と、
上記座標データ記憶素子の出力と、上記情報処理機器か
ら受信した上記ビーム指向のための方向余弦データの３
つをそれぞれ上記各転送ラインごとに掛け合わせて出力
する複数の乗算器、及び上記データ変換回路から上記送
受信モジュールへ上記の変換されたデータを転送する複
数の転送ラインごとに具備され、かつ上記乗算器の持つ
乗算機能を利用するかしないかを選択できる複数のセレ
クタによって構成されていることを特徴とするフェーズ
ドアレーアンテナ装置。 - 【請求項３】 フェーズドアレーアンテナ開口上に配列
され、所望の方向にビームを指向させるための複数の送
受信モジュールと、上記送受信モジュールが上記ビーム
指向のために必要とする方向余弦等のデータを計算する
情報処理機器と、上記情報処理機器から受信した上記ビ
ーム指向のための方向余弦データを上記送受信モジュー
ルが受信できる形に変換して転送するデータ変換回路と
から構成されるフェーズドアレーアンテナ装置におい
て、上記データ変換回路は、上記ビーム指向のための波
長データを予め記憶している波長データ記憶素子、上記
ビーム指向のための上記送受信モジュールの座標データ
の元となる初期座標データを予め記憶している初期座標
データ記憶素子、上記初期座標データ記憶素子に記憶さ
れた上記初期座標データに＋０した値、＋ｄした値、＋
２ｄした値・・・＋ｎｄした値（但しｄは隣り合う上記
送受信モジュール間の間隔、ｎは自然数）をそれぞれ出
力するインクリメントアダー、上記データ変換回路から
上記送受信モジュールへ上記の変換されたデータを転送
する複数の転送ラインごとに具備され、かつ上記波長デ
ータ記憶素子の出力と、上記インクリメントアダーの一
出力と、上記情報処理機器から受信した上記ビーム指向
のための方向余弦データの３つをそれぞれ上記各転送ラ
インごとに掛け合わせて出力する複数の乗算器、及び上
記データ変換回路から上記送受信モジュールへ上記の変
換されたデータを転送する複数の転送ラインごとに具備
され、かつ上記乗算器の持つ乗算機能を利用するかしな
いかを選択できる複数のセレクタによって構成されてい
ることを特徴とするフェーズドアレーアンテナ装置。 - 【請求項４】 フェーズドアレーアンテナ開口上に配列
され、所望の方向にビームを指向させるための複数の送
受信モジュールと、上記送受信モジュールが上記ビーム
指向のために必要とする方向余弦等のデータを計算する
情報処理機器と、上記情報処理機器から受信した上記ビ
ーム指向のための方向余弦データを上記送受信モジュー
ルが受信できる形に変換して転送するデータ変換回路と
から構成されるフェーズドアレーアンテナ装置におい
て、上記データ変換回路は、上記ビーム指向のための波
長データを予め記憶している波長データ記憶素子、上記
ビーム指向のための上記送受信モジュールの座標データ
の元となる初期座標データと、隣り合う上記送受信モジ
ュール間の間隔ｄを当該データ変換回路に外部から入力
される何らかの識別送信により生成する初期座標データ
デコーダ、上記初期座標データデコーダが生成した上記
初期座標データに＋０した値、＋ｄした値、＋２ｄした
値・・・＋ｎｄした値（但しｄは上記初期座標データデ
コーダが生成した隣り合う上記送受信モジュール間の間
隔、ｎは自然数）をそれぞれ出力するインクリメントア
ダー、上記データ変換回路から上記送受信モジュールへ
上記の変換されたデータを転送する複数の転送ラインご
とに具備され、かつ上記波長データ記憶素子の出力と、
上記インクリメントアダーの一出力と、上記情報処理機
器から受信した上記ビーム指向のための方向余弦データ
の３つをそれぞれ上記各転送ラインごとに掛け合わせて
出力する複数の乗算器、及び上記データ変換回路から上
記送受信モジュールへ上記の変換されたデータを転送す
る複数の転送ラインごとに具備され、かつ上記乗算器の
持つ乗算機能を利用するかしないかを選択できる複数の
セレクタによって構成されていることを特徴とするフェ
ーズドアレーアンテナアンテナ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03546995A JP3365124B2 (ja) | 1995-02-23 | 1995-02-23 | フェーズドアレーアンテナ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03546995A JP3365124B2 (ja) | 1995-02-23 | 1995-02-23 | フェーズドアレーアンテナ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08237022A JPH08237022A (ja) | 1996-09-13 |
| JP3365124B2 true JP3365124B2 (ja) | 2003-01-08 |
Family
ID=12442648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03546995A Expired - Fee Related JP3365124B2 (ja) | 1995-02-23 | 1995-02-23 | フェーズドアレーアンテナ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3365124B2 (ja) |
-
1995
- 1995-02-23 JP JP03546995A patent/JP3365124B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08237022A (ja) | 1996-09-13 |
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