JP3352792B2 - Manufacturing method of electrostatic induction transistor - Google Patents
Manufacturing method of electrostatic induction transistorInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲートの浮遊容量を低
減して高周波特性を向上させるようにした静電誘導トラ
ンジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a static induction transistor in which the stray capacitance of a gate is reduced to improve high frequency characteristics.
【０００２】[0002]
【従来の技術】従来の高周波帯に使用される電力用の静
電誘導トランジスタは、図２の(a)〜(e)に示す各工程で
作成される。2. Description of the Related Art A conventional electrostatic induction transistor for power used in a high-frequency band is manufactured by the steps shown in FIGS.
【０００３】すなわち、シリコンでなる「Ｎプラス」の
半導体基板１の上に「Ｎマイナス」のエピタキシャル層
２を形成し、フォトリソグラフィーによりレジスト３を
パターニングする(図２(a))。That is, an "N-minus" epitaxial layer 2 is formed on an "N-plus" semiconductor substrate 1 made of silicon, and a resist 3 is patterned by photolithography (FIG. 2A).
【０００４】次に、ドライエッチングにより溝４を形成
し、窒化膜５を形成した後、全面ドライエッチングを行
い、溝４の側壁部のみに窒化膜５を残す(図２(b))。Next, after the trench 4 is formed by dry etching and the nitride film 5 is formed, dry etching is performed on the entire surface to leave the nitride film 5 only on the side wall of the trench 4 (FIG. 2B).
【０００５】レジスト３を除去した後、選択酸化を行っ
て表面と溝４の底部に酸化膜６を形成する。次に窒化膜
５を除去した後にボロンを熱拡散してゲート領域７を形
成する(図２(c))。After the resist 3 is removed, selective oxidation is performed to form an oxide film 6 on the surface and the bottom of the groove 4. Next, after the nitride film 5 is removed, boron is thermally diffused to form a gate region 7 (FIG. 2C).
【０００６】次に、表面の酸化膜６にフォトリソグラフ
ィーによりソースの拡散窓をあけ、砒素を拡散し、ソー
ス領域８を形成した後(図２(d))、Ａl(アルミニウム)に
よりゲート電極９及びソース電極10をパターニングする
(図２(e))。Next, a source diffusion window is opened in the oxide film 6 on the surface by photolithography, and arsenic is diffused to form a source region 8 (FIG. 2D). Then, a gate electrode 9 is formed by Al (aluminum). And pattern the source electrode 10
(FIG. 2 (e)).
【０００７】このようにして製造された静電誘導トラン
ジスタの特徴は、半導体基板１の裏面に公知のように形
成される図示しないドレインと対向するゲート部分が酸
化膜６で形成されているため、ドレイン方向には空乏層
の伸びが少なく、よってゲート，ドレイン間容量が低減
され、高周波動作を行うことができる点にある。The feature of the electrostatic induction transistor manufactured in this manner is that a gate portion facing a drain (not shown) formed on the back surface of the semiconductor substrate 1 in a known manner is formed of the oxide film 6, The point is that the extension of the depletion layer is small in the drain direction, so that the capacitance between the gate and the drain is reduced and high-frequency operation can be performed.
【０００８】[0008]
【発明が解決しようとする課題】ところが、前記従来の
構造のものではＡl電極とゲート領域とのコンタクトを
取る場合、酸化した後の溝４の形状が図３の(b)のよう
に酸化膜６により歪み、Ａlスパッタを行うと、図３の
(c)のようにひさし(オーバーハング)ができるため、ゲ
ートのコンタクトが取れなくなる場合があり、ゲート抵
抗が大きくなったり、製造工程が複雑になり歩留まりが
悪くなるおそれがある。However, in the conventional structure, when contact is made between the Al electrode and the gate region, the shape of the oxidized groove 4 is changed to an oxide film as shown in FIG. 6 and Al sputtering was performed,
As shown in (c), an eave (overhang) can be formed, so that the gate may not be able to be contacted. This may increase the gate resistance, complicate the manufacturing process, and lower the yield.
【０００９】本発明の目的は、複雑な工程を用いずに、
ゲートコンタクト不良などの歩留まり低下を防止した静
電誘導トランジスタの製造方法を提供することにある。[0009] The object of the present invention is to eliminate the use of complicated processes,
It is an object of the present invention to provide a method for manufacturing an electrostatic induction transistor, which prevents a decrease in yield such as a gate contact failure.
【００１０】[0010]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、低抵抗の第１の導電型の半導体基板の裏
側にドレイン電極が形成され、該半導体基板の上面に高
抵抗の第１の導電型の半導体層が形成され、該半導体層
の上に低抵抗の第１の導電型のソース領域が形成され、
該ソース領域の少なくとも一部を囲むように溝が形成さ
れ、該溝の下部には酸化シリコン層が形成されており、
前記溝の側壁に前記第１の導電型と反対の第２の導電型
のゲート領域が形成されている静電誘導トランジスタの
製造方法であって、前記溝を形成する工程において、該
溝の側壁に、ＳＦ6＋ＣＣl4系のガスを用いてドライエ
ッチングを行うことによって、角度が60度から80度の範
囲内のテーパーを形成することを特徴とする。According to the present invention, a drain electrode is formed on the back side of a low-resistance first conductive type semiconductor substrate, and a high-resistance first conductive type semiconductor substrate is formed on an upper surface of the semiconductor substrate. A first conductive type semiconductor layer is formed, and a low-resistance first conductive type source region is formed on the semiconductor layer;
A groove is formed so as to surround at least a part of the source region, and a silicon oxide layer is formed below the groove,
A method of manufacturing an electrostatic induction transistor, wherein a gate region of a second conductivity type opposite to the first conductivity type is formed on a side wall of the groove, wherein in the step of forming the groove, the side wall of the groove is formed. In addition, by performing dry etching using SF 6 + CCl 4 -based gas, a taper having an angle in the range of 60 ° to 80 ° is formed.
【００１１】また、本発明は、前記ＳＦ6＋ＣＣl4系の
ガスにおけるＳＦ6：ＣＣl4の流量比を変えることによ
って、前記溝のテーパー角度を調整することを特徴とす
る。Further, the present invention is characterized in that the taper angle of the groove is adjusted by changing the flow rate ratio of SF 6 : CCl 4 in the SF 6 + CCl 4 system gas.
【００１２】[0012]
【作用】前記手段によれば、ゲート拡散用の溝の側壁に
60度〜80度の角度を付けることにより、従来の問題点で
あったＡl膜をスパッタで形成する際に、図３のような
オーバーハング形状が改善され、ゲート電極とゲート領
域のコンタクトが容易に取れ、また、より複雑な工程を
採用することなく、従来の製造工程と殆ど同じ工程によ
り製造が可能になる。According to the above means, the side wall of the trench for gate diffusion is formed.
By forming an angle of 60 degrees to 80 degrees, the overhang shape as shown in FIG. 3 is improved when the Al film is formed by sputtering, which is a conventional problem, and the contact between the gate electrode and the gate region becomes easy. In addition, manufacturing can be performed by almost the same process as a conventional manufacturing process without employing a more complicated process.
【００１３】[0013]
【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。なお、図２，図３に基づいて説明した部材
に対応する部材には同一符号を付して詳しい説明は省略
する。An embodiment of the present invention will be described below with reference to the drawings. Members corresponding to those described with reference to FIGS. 2 and 3 are denoted by the same reference numerals, and detailed description is omitted.
【００１４】図１(a)〜(c)は本発明に係る静電誘導トラ
ンジスタの実施例の構成と、その製造工程を示すもので
ある。FIGS. 1A to 1C show the structure of an embodiment of an electrostatic induction transistor according to the present invention and the manufacturing process thereof.
【００１５】本実施例では、図のように「Ｎプラス」の
半導体基板１上に「Ｎマイナス」のエピタキシャル層２
が形成されている。そして、エピタキシャル層２の表面
側に溝４が形成されていて、窒化膜５が形成される溝４
の側壁４aの角度Ａは60度〜80度となっている(図１
(a))。また、溝４の底と表面側には酸化シリコンからな
る酸化膜６が形成され(図１(b))、溝４の側壁４aからエ
ピタキシャル層２にゲート拡散窓(ゲート領域)７があ
り、ゲート電極９とオーミック接合されている(図１
(c))。In this embodiment, as shown in the figure, an "N-minus" epitaxial layer 2 is formed on an "N-plus" semiconductor substrate 1.
Is formed. A groove 4 is formed on the surface side of the epitaxial layer 2, and the groove 4 in which the nitride film 5 is formed is formed.
The angle A of the side wall 4a is 60 to 80 degrees (FIG. 1).
(a)). An oxide film 6 made of silicon oxide is formed on the bottom and the surface side of the groove 4 (FIG. 1B), and a gate diffusion window (gate region) 7 is formed in the epitaxial layer 2 from the side wall 4a of the groove 4. Ohmic junction with the gate electrode 9 (FIG. 1)
(c)).
【００１６】溝４をドライエッチングにより形成する
際、通常であれば垂直にエッチングを行うが、本実施例
ではＳＦ6＋ＣＣl4系のガスを用いてエッチングを行う
と、側壁４aにポリマーを付着させながらエッチングが
行われるため、テーパーが付くことになる。When the groove 4 is formed by dry etching, the etching is normally performed vertically, but in this embodiment, when etching is performed using SF 6 + CCl 4 -based gas, the polymer adheres to the side wall 4a. The etching is performed while the taper is formed.
【００１７】テーパー角度は60度以下であると、次の工
程による窒化膜５をエッチングする際に溝４の側壁４a
部分の窒化膜５もエッチングされてしまうため、60度以
上でなければならない。また、テーパー角度が80度以上
だとＡlをスパッタしたときに溝４の両側にオーバーハ
ングができてしまい、ステップカバーがうまくいかずゲ
ート領域７とのコンタクトが取れなくなる。If the taper angle is 60 degrees or less, the side wall 4a of the groove 4 will be
Since the nitride film 5 in the portion is also etched, the temperature must be 60 degrees or more. On the other hand, if the taper angle is 80 degrees or more, when Al is sputtered, overhangs are formed on both sides of the groove 4, and the step cover does not work well and contact with the gate region 7 cannot be obtained.
【００１８】テーパー角度の調整については、ＳＦ6：
ＣＣl4の流量比を変えることによりテーパー角度を自由
に調整できる。ＣＣl4の流量を増やしていくほどテーパ
ー角度は小さくなってくる。Regarding the adjustment of the taper angle, SF 6 :
The taper angle can be freely adjusted by changing the flow ratio of CCl 4. The taper angle decreases as the flow rate of CCl 4 increases.
【００１９】[0019]
【発明の効果】以上説明したように、本発明によれば、
製造工程において、ソース領域の少なくとも一部を囲む
ようにして形成された溝の側壁のテーパーを、60度〜80
度の範囲内に適宜設定することにより、ゲートコンタク
ト不良などによる歩留まり低下を防止した静電誘導トラ
ンジスタの製造方法を提供することができる。As described above, according to the present invention,
In the manufacturing process, the taper of the side wall of the groove formed so as to surround at least a part of the source region is 60 to 80 degrees.
By appropriately setting the temperature within the range, it is possible to provide a method for manufacturing a static induction transistor in which a reduction in yield due to a gate contact failure or the like is prevented.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の静電誘導トランジスタの一実施例の構
成と製造工程を示す図である。FIG. 1 is a diagram showing a configuration and a manufacturing process of an embodiment of an electrostatic induction transistor according to the present invention.
【図２】従来の静電誘導トランジスタの構成と製造工程
を示す図である。FIG. 2 is a diagram showing a configuration and a manufacturing process of a conventional static induction transistor.
【図３】従来の静電誘導トランジスタの不具合を説明す
るための説明図である。FIG. 3 is an explanatory diagram for explaining a problem of a conventional electrostatic induction transistor.
１…半導体基板、 ２…エピタキシャル層、 ３…レジ
スト、 ４…溝、 ４a…側壁、 ７…ゲート領域、
８…ソース領域、 ９…ゲート電極、 10…ソース電
極。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Epitaxial layer, 3 ... Resist, 4 ... Groove, 4a ... Side wall, 7 ... Gate region,
8: Source region, 9: Gate electrode, 10: Source electrode.
フロントページの続き (56)参考文献 特開 平５−102493（ＪＰ，Ａ) 特開 平４−15959（ＪＰ，Ａ) 特開 昭56−112760（ＪＰ，Ａ) 特開 平４−33377（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/80 Continuation of the front page (56) References JP-A-5-102493 (JP, A) JP-A-4-15959 (JP, A) JP-A-56-112760 (JP, A) JP-A-4-33377 (JP) , A) (58) Field surveyed (Int. Cl. 7 , DB name) H01L 29/80
Claims (2)
側にドレイン電極が形成され、該半導体基板の上面に高
抵抗の第１の導電型の半導体層が形成され、該半導体層
の上に低抵抗の第１の導電型のソース領域が形成され、
該ソース領域の少なくとも一部を囲むように溝が形成さ
れ、該溝の下部には酸化シリコン層が形成されており、
前記溝の側壁に前記第１の導電型と反対の第２の導電型
のゲート領域が形成されている静電誘導トランジスタの
製造方法であって、前記溝を形成する工程において、該溝の側壁に、ＳＦ 6
＋ＣＣl 4 系のガスを用いてドライエッチングを行うこと
によって、 角度が60度から80度の範囲内のテーパーを形
成することを特徴とする静電誘導トランジスタの製造方
法。1. A drain electrode is formed on the back side of a low-resistance first conductivity type semiconductor substrate, and a high-resistance first conductivity type semiconductor layer is formed on an upper surface of the semiconductor substrate. A source region of a first conductivity type having a low resistance is formed thereon;
A groove is formed so as to surround at least a part of the source region, and a silicon oxide layer is formed below the groove,
Static induction transistor where the second conductivity type of the gate region opposite to said first conductivity type on the side wall of the groove is formed
In the manufacturing method, in the step of forming the groove, SF 6 is formed on a side wall of the groove.
Dry etching using + CCl 4 system gas
Accordingly, the angle form a taper in the range of 80 degrees from 60 degrees
Producing lateral electrostatic induction transistor, characterized by forming
Law .
Ｆ 6 ：ＣＣl 4 の流量比を変えることによって、前記溝の
テーパー角度を調整することを特徴とする請求項１記載
の静電誘導トランジスタの製造方法。2. The method according to claim 1, wherein said SF 6 + CCl 4 gas contains S
By changing the flow ratio of F 6 : CCl 4 ,
Claim 1, wherein the adjusting the taper angle
Of manufacturing a static induction transistor of the present invention.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30643393A JP3352792B2 (en) | 1993-12-07 | 1993-12-07 | Manufacturing method of electrostatic induction transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
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| JPH07162012A JPH07162012A (en) | 1995-06-23 |
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| JP (1) | JP3352792B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511905B1 (en) * | 1999-12-02 | 2005-09-02 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
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1993
- 1993-12-07 JP JP30643393A patent/JP3352792B2/en not_active Expired - Fee Related
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| JPH07162012A (en) | 1995-06-23 |
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