JP3330527B2 - スピン・バルブ・センサ及び磁気記憶システム - Google Patents

スピン・バルブ・センサ及び磁気記憶システム

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、磁気
媒体に記録された信号を読み取るために磁気抵抗(ＭＲ)
読取りセンサを用いる型式の直接アクセス記憶装置(Ｄ
ＡＳＤ)に関し、特に、サーマル・アスペリティ(therma
l asperity)の影響を最小限とする新規のＭＲセンサを
有するＤＡＳＤに関する。
【０００２】
【従来の技術】コンピュータは、しばしば、データを書
き込むことができかつそのデータを後に使用する際に読
み取ることができる媒体を具備する補助メモリ装置を有
する。回転磁気ディスクを組み込んだ直接アクセス記憶
装置（ディスク・ドライブ）は、ディスク表面上に磁気
形態でデータを記憶するために通常用いられる。データ
は、ディスク表面上に同心的に径方向に並べられた情報
トラックに記録される。そして、読取りセンサを具備す
る磁気ヘッドが、ディスク表面上のトラックからデータ
を読み取るために用いられる。
【０００３】大容量ディスク・ドライブにおいては、磁
気抵抗読取りセンサ、いわゆるＭＲヘッドが普及してい
る。その理由は、ディスク表面からデータを読み取るこ
の読取りセンサの性能が、薄膜誘導ヘッドよりも線密度
において大きいからである。ＭＲセンサは、そのＭＲ感
知層（「ＭＲ素子」とも称する）の抵抗変化により磁場
を検知する。この抵抗変化は、ＭＲ層により検知される
磁束の強度と方向の関数である。
【０００４】現在開発下にあるＭＲセンサの１つのタイ
プは、ＧＭＲ効果を呈する巨大磁気抵抗(ＧＭＲ)センサ
である。ＧＭＲセンサでは、ＭＲ検知層の抵抗が、非磁
性層（スペーサ）により分離された磁性層間における伝
導電子のスピン依存性移動と、それに伴って磁性層と非
磁性層の界面及び磁性層内で生じるスピン依存性散乱の
関数として変化する。
【０００５】非磁性金属材料（銅）の層により分離され
た２つの強磁性材料（例えば、ＮｉＦｅ、Ｃｏ、ＮｉＦ
ｅＣｏ又はＮｉＦｅ／Ｃｏ）の層のみを用いるＧＭＲセ
ンサは、一般に、「スピン・バルブ(ＳＶ)・センサ」と
称される。ＳＶセンサでは、強磁性層の１つが「ピン止
め層」と称され、通常、反強磁性層（例えば、ＮｉＯ又
はＦｅＭｎ）との交換結合によりピン止めされた磁化を
有する。反強磁性層により発生されるピン止め磁場は、
普通は数百エルステッドであるので、ピン止め層の磁化
方向は、外部磁場（例えば、ディスク上に記録されたビ
ットからの磁場）が印加されるときも固定されたままで
ある。一方、「フリー層」と称されるもう１つの層の磁
化は固定されておらず、ディスクからの磁場に応答して
自在に回転する。図１は、従来のＳＶセンサを示してお
り、非磁性導電性スペーサ層によりピン止め層（「ピン
止めＭＲ層」とも称される）から分離されたフリー層
（「フリーＭＲ層」とも称される）を有し、さらにピン
止め層をピン止めするための反強磁性層（ＡＦＭ層）を
有している。
【０００６】典型的な従来のＳＶセンサの呈するＧＭＲ
効果、すなわち抵抗の正味の変化は、約３％乃至４％で
ある。Dienyらによる米国特許第5,206,590号「Magnetor
esistive Sensor Based On The Spin Valve Effect」(1
993年4月27日特許)は、スピン・バルブ効果に基づいて
動作するＭＲセンサを開示している。
【０００７】図１に示す従来のＳＶセンサ１００は、中
央領域１０２により分離された端領域１０４及び１０６
を有する。フリー層１１０は、非磁性導電性スペーサ１
１５によりピン止め層１２０から分離されている。ピン
止め層１２０の磁化は、反強磁性(ＡＦＭ)層１２５によ
り固定されている。フリー層１１０、スペーサ層１１
５、ピン止め層１２０及びＡＦＭ層１２５は、全て中央
領域１０２に形成される。端領域１０４及び１０６にそ
れぞれ形成される硬バイアス（hard bias)層１３０及び
１３５は、フリーＭＲ層１１０及びピン止め層１２０に
対して縦方向のバイアスを与える。硬バイアス層１３０
及び１３５の上にそれぞれ形成されるリード１４０及び
１４５は、電流源１６０からＭＲセンサ１００へ検知電
流ＩSを流すための電気的接続を行う。
【０００８】前述の通り、ＭＲセンサは、磁場の変化が
あるとき抵抗変化を生じる。この抵抗変化は、ＭＲ素子
に一定の検知電流を通すことにより電圧信号へと変換さ
れる。所与のＭＲセンサにおけるＤＣ電圧の値は、一定
検知電流と、ＭＲセンサ・リード間の全抵抗との積であ
る。抵抗変化はＭＲセンサが動作する主要因であるの
で、この抵抗変化が実質的にＭＲセンサ及びこのＭＲセ
ンサを組み込んだディスク・ドライブの性能に影響する
可能性がある。
【０００９】サーマル・アスペリティ(ＴＡ)として知ら
れる現象は、ＭＲセンサの温度を突然に１００℃以上上
昇させることがある。この突然の温度上昇の原因は、ト
ラックから情報を読み取っている間にＭＲセンサとディ
スク表面上の突出部とが衝突すること若しくは衝突に近
い状態になることである。この衝突により、ＭＲセンサ
のＤＣベース電圧が大きくシフトして情報の読取り誤り
を引き起こすこととなる。
【００１０】図２は、ＤＣベース(バイアス)電圧２１
０、ベースＤＣ電圧２１０のシフトしたサーマル・アス
ペリティ電圧２２０、並びに、サーマル・アスペリティ
電圧２２０のないときにディスクから読み取られるデー
タ信号２３５及びサーマル・アスペリティ電圧２２０が
あるときにディスクから読み取られるデータ信号２４０
を示すグラフ２００である。サーマル・アスペリティ電
圧２２０は、ＤＣベース電圧における突然のシフト２２
５に続いて指数関数的減衰２３０があることが特徴であ
る。このＤＣベース電圧の指数関数的減衰２３０は、Ｄ
Ｃベース電圧２１０に達するまで続く。ＤＣベース電圧
における突然のシフト２２５がデータ信号２３５の数倍
の大きさである場合、ＭＲセンサに直接的又は間接的に
接続された電気回路を飽和させてしまい、データ損失を
生じることとなる。このデータ損失はサーマル・アスペ
リティ電圧２２０の大きさに依存するが、数バイトの大
きさとなってしまう可能性がある。各バイトは８ビット
長である。
【００１１】読取りデータ上に対するサーマル・アスペ
リティの影響を最小限とするためにディスク・ドライブ
に設けられた従来の機構は、安価な別個のアスペリティ
低減回路(ＡＲＣ)モジュールを用いるか、又は、通常動
作モードとアスペリティ回復モードとをもつ複雑なデー
タ・チャネル(修正された部分応答最大見込み回路)を用
いるかのいずれかである。従って、複雑な記録チャネル
や別個のＡＲＣモジュールを用いることなくサーマル・
アスペリティの影響を最小限とすることが要望されてい
る。
【００１２】
【発明が解決しようとする課題】本発明の目的は、スピ
ン・バルブ磁気抵抗読取りセンサを用いるディスク・ド
ライブにおいてサーマル・アスペリティ現象を検知しか
つ実質的に排除する手段を提供することである。
【００１３】
【課題を解決するための手段】上記及び他の目的及び利
点は、本発明において、中央領域により互いに分離され
た端領域を有するスピン・バルブ(ＳＶ)・センサにより
実現される。ＳＶセンサはさらに、スペーサによりピン
止め層から分離されたフリー層を有する。フリー層、ス
ペーサ及びピン止め層は全て中央領域に形成され、「Ｓ
Ｖ素子」と称される。端領域に形成される硬バイアス
（ＨＢ）層は、中央領域に形成されるフリー層に対して
縦方向のバイアスを与える。各硬バイアス層はさらに、
ＳＶ素子との連続的結合を形成する。ＳＶ素子及びＨＢ
層は、「ＳＶ構造」と称される。
【００１４】本発明におけるＳＶセンサは４個のリード
を有する。そのうち２個のリード（第１及び第２のＳＶ
リード、「ＳＶリード」とも称される）は、フリー層に
対して検知電流を与えるためであり、２個のリード（第
１及び第２のアスペリティ補償層リード、「ＡＣＬリー
ド」とも称される）は、アスペリティ補償層に対して電
流を与えるためである。アスペリティ補償（低減）層
は、好適にはＳＶ素子と同じ材料（ＮｉＦｅ、ＮｉＦｅ
／Ｃｕ又はＮｉＦｅ／Ｃｏ）から作られる磁性層であ
る。２つの層の間の熱係数を一致させるためである。別
の例として、ＡＣＬを、銅又はタンタル等のフリー層と
実質的に類似の熱係数を有する非磁性導電性材料から作
製してもよい。
【００１５】ピン止めＭＲ層及びＡＣＬは、（ＡＣＬが
磁性材料から作製される場合）これらの間に配置される
反強磁性（ＡＦＭ）層との交換結合の結果、横方向（す
なわち、エア・ベアリング面に対して垂直方向）に固定
されたそれぞれの磁化ベクトルを有することが好まし
い。ＡＣＬが非磁性材料から作製される場合は、ピン止
めＭＲ層の磁化のみがＡＦＭ層により固定される。さら
に、中央領域に形成されるＭＲ層（フリー層及びピン止
め層）、並びに、端領域に形成される硬バイアス層は、
電気絶縁体によりアスペリティ補償層（ＡＣＬ）から電
気的に絶縁されている。本発明の好適例においては、Ａ
ＦＭ層もまた絶縁層である。
【００１６】ＤＣ条件下では、ＳＶ素子抵抗（１／ＲSV
＝１／ＲFREE＋１／ＲSPACER＋１／ＲPINNED）とＳＶ素
子に流れる電流ＩMRとの積が、ＡＣＬ抵抗とＡＣＬに流
れる電流との積に等しくなるように選択される。ＳＶリ
ード間に発生する電圧は、差動回路の第１の入力端子に
与えられ、ＡＣＬリード間に発生する電圧は、その差動
回路の第２の入力端子に与えられる。さらに、差動回路
は、出力端子と接地（コモン）端子を有する。
【００１７】サーマル・アスペリティが存在する場合、
ＳＶ素子及びＡＣＬの双方の抵抗が実質的に同じように
変化することにより、サーマル・アスペリティ信号がＳ
Ｖリード間及びＡＣＬリード間に生じ、その結果、差動
回路の第１及び第２の入力端子へ入力される。しかしな
がら、ディスクからのデータ磁場が存在する場合にはフ
リーＭＲ層の抵抗のみが変化する。なぜなら、フリーＭ
Ｒ層はＡＣＬ層から電気的に絶縁されかつＡＣＬ層の磁
化はＡＦＭ層により固定されているからである。従っ
て、ディスク上へ書き込まれたデータによる電圧はＳＶ
リード間にのみ生じ、この電圧は差動回路の第１の入力
端子へ与えられる。
【００１８】サーマル・アスペリティ信号が存在しかつ
差動回路の双方の入力端子において同相であるので、サ
ーマル・アスペリティ信号は打ち消され、第１の入力端
子に存在するデータ信号のみが差動回路により検知され
伝送されることとなる。
【００１９】
【発明の実施の形態】以下の説明は、本発明を実施する
ために最適と考えられる形態である。この説明及び示さ
れた他の実施例は、本発明の一般的原理を説明するため
のものであって、本発明の範囲を限定するものではな
い。
【００２０】図３は、本発明を実施したディスク・ドラ
イブ３００を示す図である。図３に示すように、少なく
とも１つの回転可能な磁気ディスク３１２が主軸３１４
上に支持され、ディスク・ドライブ（駆動）・モーター
３１８により回転させられる。各ディスク上の磁気記憶
媒体は、ディスク３１２上に同心的データ・トラックの
環状パターンの形態で設けられる。
【００２１】少なくとも１つのスライダ３１３がディス
ク３１２上に位置づけられ、各スライダ３１３は１又は
複数の磁気読取り／書込みヘッド３２１を支持する。ヘ
ッド３２１は、本発明のＭＲセンサを組み込んでいる。
ディスクが回転すると、スライダ３１３がディスクの上
を半径方向に内外に移動することにより、ヘッド３２１
は、所望のデータが記録されているディスクの異なる場
所へアクセスすることができる。各スライダ３１３は、
サスペンション３１５を用いてアクチュエータ・アーム
３１９へ取り付けられる。サスペンション３１５は僅か
なバネ力を与えることによりスライダ３１３をディスク
表面３２２の方へ押しやる。各アクチュエータ・アーム
３１９は、アクチュエータ手段３２７へ取り付けられ
る。図３に示すようにアクチュエータ手段３２７は、ボ
イス・コイル・モーター(ＶＣＭ)でもよい。ＶＣＭは、
固定磁場内で移動可能なコイルを有し、コイルの方向及
び速度は制御ユニット３２９により供給されるモーター
電流信号により制御される。
【００２２】ディスク記憶システムのオペレーション
中、ディスク３１２の回転は、スライダ３１３とディス
ク表面３２２との間にエア・ベアリングを発生する。こ
のエア・ベアリングは、スライダに対して上向きの力す
なわち揚力を与える。通常の動作中、エア・ベアリング
は、サスペンション３１５の小さなバネ力と相殺し合う
ことにより、僅かな実質的に一定の間隔でスライダをデ
ィスク表面から離れたやや上方に支持する。
【００２３】ディスク記憶システムの様々な構成要素
は、動作中、制御ユニット３２９により発生される制御
信号により制御される。例えば、アクセス制御信号や内
部クロック信号等である。通常、制御ユニット３２９
は、論理制御回路、記憶手段及びマイクロプロセッサを
有する。制御ユニット３２９は、ライン３２３上のドラ
イブ・モーター制御信号やライン３２８上のヘッド位置
・探査制御信号等の様々なシステム動作を制御するため
の制御信号を発生する。ライン３２８上の制御信号は、
スライダ３１３をディスク上の所望のデータ・トラック
へ最適に移動させ位置決定するために所望の電流波形を
与える。読取り信号及び書込み信号は、記録チャネル３
２５を用いて、読取り／書込みヘッド３２１へそしてヘ
ッド３２１から伝達される。
【００２４】通常の磁気ディスク記憶システムについて
の上記の説明及び図３は、表現する目的のためにのみ示
されたものである。ディスク記憶システムは多数のディ
スクを保有することができ、また、各アクチュエータは
多数のスライダを支持することができる。
【００２５】図４及び図５は、本発明の好適な実施例で
あるスピン・バルブ(ＳＶ)・センサ４００の斜視図であ
りエア・ベアリング面から見た図である。ただし、寸法
比率は正確ではない。ＳＶセンサ４００は、能動的な中
央領域４３０により分離された受動的な端領域４１０及
び４２０を有する。磁気シールド層４６０及び間隙層４
５８は、好適には適宜の基板４６２上に形成されるが必
ずしも必要ではない。シールド層４６０は、ＳＶセンサ
４００を磁気的に絶縁する層であり、通常、ＮｉＦｅ若
しくはsendust(商標)から作られる。間隙層４５８は、
ＳＶセンサ４００を電気的に絶縁する層であり、一般に
Ａｌ2Ｏ3又はＳｉＯ2から作られる。間隙層４５８を形
成した後、アスペリティ補償層（ＡＣＬ）４５６及び反
強磁性(ＡＦＭ)層４５４が、間隙層の上に形成される。
ＡＦＭ層４５４は、ＡＣＬ４５６の磁化を一定の方向へ
固定するために用いられる。ＡＦＭ層４５４は、好適に
はＮｉＯから作られ、ＮｉＯは絶縁体であり、ＡＦＭ４
５４の熱係数がＡＣＬ４５６により検知されるサーマル
・アスペリティ信号の形に影響を与えないようにする。
ＡＣＬ４５６は、好適にはＮｉＦｅから作られ、本発明
の好適例においては、ＡＣＬ４５６の磁化は、エア・ベ
アリング面（ＡＢＳ）４６６に対して垂直に固定される
（ＡＢＳは、磁気ディスク表面に隣接する、ＳＶセンサ
を含む磁気ヘッドの表面のことを称する）。
【００２６】さらにＳＶセンサ４００は、非磁性導電性
スペーサ層４５０によりピン止め層４５２から分離され
たフリー層４４８を有する。フリー層４４８、スペーサ
層４５０及びピン止め層４５２は、ＳＶ素子と称され、
全て中央領域４３０のＡＦＭ層４５４の上に形成され
る。フリー層４４８の磁化は、一般に、外部磁場のない
ときエア・ベアリング面４６６に対して平行となるよう
に設定される。フリー層４４８は、一般に、ＮｉＦｅ又
はＮｉＦｅ／Ｃｏ等の軟強磁性材料から作られる。好適
にはＮｉＦｅである。
【００２７】ピン止め層４５２の磁化は、一般に、ＡＦ
Ｍ層４５４との交換結合によりエア・ベアリング面に対
して垂直に固定される。ピン止め層４５２は、一般に、
ＮｉＦｅ又はＮｉＦｅ／Ｃｏ等の軟強磁性材料から作ら
れる。好適にはＮｉＦｅ／Ｃｏである。
【００２８】端領域４１０及び４２０にそれぞれ形成さ
れる硬バイアス層４４２及び４４４は、フリー層４４８
に対して縦バイアス磁場を与えることにより、フリー層
における単一磁区状態を確保する。硬バイアス層４４２
及び４４４は、好適にはＣｏＰｔＣｒから作られるが、
ＣｏＰｔＣｒＴａ又はＣｏＰｔＣｒＳｉＯ2から作るこ
ともできる。さらに、硬バイアス層４４２及び４４４
は、ＳＶ素子（フリー層４４８、スペーサ４５０及びピ
ン止め層４５２）と連続的結合を形成する。
【００２９】さらにＳＶセンサ４００は、４個の電気的
リードを有する。端領域４１０及び４２０にそれぞれ形
成されるリード４６８及び４７０は、第１及び第２のＡ
ＣＬリードと称され、ＡＣＬ４５６とＡＣＬ電流源５７
０（図６参照）の間を電気的に接続する。ＡＣＬ電流源
５７０は、ＡＣＬ４５６へ電流（「ＡＣＬ電流」と称す
る）を供給することによりＡＣＬ４５６にかかるＤＣベ
ース(バイアス)電圧を生じさせる。端領域４１０及び４
２０にそれぞれ形成されるリード４７８及び４８０は、
第１及び第２のＳＶリードと称され、ＳＶ素子とＳＶ電
流原５７５（図６参照）の間を電気的に接続する。ＳＶ
電流源５７５は、ＳＶ素子に対して必要な検知電流を与
えることによりＳＶ素子にかかるＤＣベース(バイアス)
電圧を生じさせる。
【００３０】本発明のＳＶセンサ４００においては、Ａ
ＣＬ４５６が、ＳＶ素子並びに硬バイアス層４４２及び
４４４から電気的に絶縁される。完全な電気的絶縁によ
り、ＳＶ電流源５７５により供給されＳＶ素子を流れる
電流は、いかなる場合もＡＣＬ４５６により短絡される
ことはない。ＡＣＬ４５６と、ＳＶ素子並びに硬バイア
ス層４４４及び４４２との間の電気的絶縁は、ＮｉＯか
ら作られるＡＦＭ層４５４により実現され、この層４５
４は、ＡＣＬ４５６と、ＳＶ素子並びに硬バイアス層４
４４及び４４２との間に配置される。ＮｉＯは絶縁体で
あり、硬バイアス層４４２、４４４及びリード４７８、
４８０を含むＳＶ構造をＡＣＬ４５６から絶縁する。
【００３１】図６は、本発明の好適な実施例によるサー
マル・アスペリティ低減回路５００の概略構成図であ
る。回路５００は、第１及び第２のＳＶリード４７８及
び４８０並びに第１及び第２のＡＣＬリード４６８及び
４７０を有するＳＶセンサ４００と、ＳＶ電流源５７５
と、ＡＣＬ電流源５７０と、差動回路５８０とを有す
る。差動回路５８０は、第１及び第２の入力端子５８３
及び５８５と、出力端子５８８と、接地（基準）端子５
８７とを有する。
【００３２】図６において、ＳＶリード４７８及び４８
０はＳＶ電流源５７５へ接続され、ＳＶ電流源５７５は
必要な検知電流をＳＶ素子（層４４８、４５０及び４５
２）へ供給することにより、ＳＶ素子にかかるＤＣバイ
アス電圧を生じさせる。ＡＣＬリード４６８及び４７０
はＡＣＬ電流源５７０へ接続され、ＡＣＬ電流源５７０
は、必要な検知電流をＡＣＬ４５６へ供給することによ
り、このバイアス条件下（外部磁場のない場合）におい
て、ＳＶ素子の抵抗とＳＶ素子を流れる電流との積（す
なわち、ＳＶ素子における電圧降下）が、ＡＣＬ４５６
の抵抗とＡＣＬ４５６を流れる電流との積（ＡＣＬにお
ける電圧降下）と等しくなるようにする。
【００３３】本発明の好適例においては、次の通りであ
る。 ＳＶ素子の高さ＝１μｍ ＳＶ素子の幅＝２μｍ ＳＶ素子の厚さ＝１２０Å ＳＶ素子のρ＝２２μΩｃｍ ＳＶ素子の抵抗＝３６Ω
【００３４】さらに、本発明の好適例では、次の通りで
ある。 ＡＣＬ層の長さ＝１μｍ ＡＣＬ層の幅＝４μｍ ＡＣＬ層の厚さ＝４０Å ＡＣＬ層のρ＝２２μΩｃｍ ＡＣＬ層の抵抗＝２２０Ω 本発明の好適例では、ＳＶ電流源５７５により供給され
る検知電流が６ｍＡであり、このことは、ＤＣバイアス
条件下で下記の要件を確保するためにＡＣＬ電流源５７
０により供給されるＡＣＬ電流が１．０ｍＡに設定され
ることを意味する。 ＲSV ELEMENT×ＩSV ELEMENT＝ＲACL×ＩACL
【００３５】図６に戻ると、第１のＳＶリード４７８は
配線５８２を介して差動回路５８０の第１の入力端子５
８３へも接続され、第１のＡＣＬリード４６８は配線５
８４を介して差動回路５８０の第２の入力端子５８５へ
接続される。リード４７０と４８０は、好適にはコモン
配線パッド５７７へ接続される。コモン・パッド５７７
は、配線５８６を介して差動回路５８０の接地５８７へ
接続される。差動回路５８０の出力端子５８８は、図３
で説明した更なる処理のためにデータ記録チャネル５２
８へ接続される。記録チャネル５２８及び差動回路５８
０は、共に、記録システム５９０と称される。差動回路
５８０は、好適には、データ記録チャネル５２８が集積
された同じシリコン・チップに集積されたシリコンベー
ス高速差動増幅器である。さらに、差動回路５８０が差
動利得を有することにより、その第１の端子５８３と第
２の端子５８５へ入力された電圧間の差に起因するノー
ド５８８における出力電圧は、次の式で表される。 Ｖ588＝Ａ×(Ｖ583−Ｖ585) ここで、Ａは、差動回路５８０の差動利得である。
【００３６】図７、図８、及び図９は、ＤＣバイアス条
件下において差動増幅器５８０の第１の入力端子５８
３、第２の入力端子５８５、及び出力端子５８８に現れ
る電圧信号を示す図であり、磁気ディスクからのデータ
磁場が存在する場合、そしてサーマル・アスペリティと
磁気ディスクからのデータ磁場とが存在する場合をそれ
ぞれ示す。図６及び図７乃至図９を参照すると、ＤＣバ
イアス条件下（外部磁場がない場合）での第１の端子５
８３における電圧は、ＤＣ電圧６０５であり、これはＲ
SV ELEMENT×ＩSV ELEMENTである。このとき、第２の端
子５８５における電圧は、ＤＣ電圧６１０であり、これ
はＲACL×ＩACLである。そしてこのときの出力端子５８
８における電圧は、ＤＣ電圧６１５である。
【００３７】磁気ディスクからのデータ磁場等の磁場が
存在する場合、フリー層４４８の抵抗が変化するのでＳ
Ｖ素子にかかる電圧が変化する。データ磁場が存在する
場合にフリー層４４８の抵抗変化の結果ＳＶ素子に発生
される電圧は、交流信号の形で表される。その結果、第
１のＳＶリード４７８へ接続された第１の入力端子５８
３における電圧信号は、ＡＣ成分６２２とＤＣ成分６０
５をもつ電圧６２０である。上記のようにＡＣ成分は、
ディスクからの磁場の存在によるフリー層４４８の抵抗
変化に起因し、以下のように表される。 ＩSV ELEMENT×ΔＲSV ELEMENT そして、ＤＣ成分は、上記の通り、以下のように表され
る。 ＩSV ELEMENT×ＲSV ELEMENT 従って、電圧６２０は次のように表される。 Ｖ620＝ＩSV ELEMENT×ΔＲSV ELEMENT＋ＩSV ELEMENT
×ＲSV ELEMENT
【００３８】図６及び図７乃至図９を参照すると、ディ
スクからの磁場が存在する場合、ＡＣＬ４５６にかかる
電圧は変化しない。なぜなら、ＡＣＬ４５６はＳＶ構造
及び硬バイアス層４４２、４４４から絶縁されており、
かつその磁化がＡＦＭ４５４により固定されているから
である。その結果、第２の入力端子５８５における電圧
は、ＤＣバイアス条件下での電圧と同じままである。す
なわち、次の通りである。 Ｖ610＝ＩACL×ＲACL
【００３９】ディスクからの磁場が存在する場合、出力
端子５８８における電圧は、第１と２の入力端子５８
３、５８５における電圧信号間の差に回路の差動利得を
掛けたものに等しくなる。すなわち、以下の通りであ
る。 Ｖ588＝Ａ×(Ｖ583−Ｖ585) Ｖ630＝Ａ×(Ｖ620−Ｖ610) Ｖ630＝Ａ×(ＩSV ELEMENT×ΔＲSV ELEMENT＋Ｉ
SV ELEMENT×ＲSV ELEMENT−ＩACL×ＲACL)
【００４０】ＡＣＬ４５６における抵抗及び電流は、Ｉ
SV ELEMENT×ＲSV ELEMENT＝ＩACL×ＲACLとなるように
選択されるので、上記２つの信号からの寄与は互いに打
ち消し合い、そして次のようになる。 Ｖ630＝Ａ×(ＩSV ELEMENT×ΔＲSV ELEMENT)
【００４１】ここで、ディスクのトラックからデータを
読み取る間にＳＶセンサ４００の温度が上昇することに
よりサーマル・アスペリティ現象が起きたと仮定する。
このような条件下で、第１の入力端子５８３における電
圧は、ＡＣ成分６３７とＤＣ成分６３８をもつ電圧６３
５となる。ＡＣ成分は、ディスクからの磁場が存在する
場合にフリー層４４８の抵抗変化に起因するものであ
り、次の通りである。 ＩSV ELEMENT×ΔＲSV ELEMENT
【００４２】ＤＣ成分６３８は、突然のＤＣ電圧のシフ
トの後、シフトした電圧から指数関数的に減衰するが、
ＤＣ成分６３８は次のように表すことができる。 ＩSV ELEMENT×ＲSV ELEMENT したがって次のようになる。 Ｖ635＝ＩSV ELEMENT×ΔＲSV ELEMENT＋ＩSV ELEMENT
×ＲSV ELEMENT
【００４３】サーマル・アスペリティが存在する場合、
突然の温度変化がＡＣＬ４５６の抵抗を変化させるの
で、ＡＣＬ４５６にかかるバイアス電圧もまた変化す
る。バイアス電圧（サーマル・アスペリティ信号）の変
化は、ＤＣ電圧の突然のシフトとそのシフトした電圧か
らの指数関数的減衰により表される。その結果、第２の
入力端子５８５における電圧は、次のようになる。 Ｖ640＝ＩACL×ＲACL
【００４４】ここで、ディスクのトラックからデータを
読み取る間にサーマル・アスペリティ現象が起きたと仮
定する。この条件下で、出力端子５８８における電圧
は、以下の通り、第１と第２の入力端子５８３、５８５
における電圧信号間の差に回路５８０の差動利得を掛け
たものに等しくなる。 Ｖ588＝Ａ×(Ｖ583−Ｖ585) Ｖ645＝Ａ×(Ｖ635−Ｖ640) Ｖ645＝Ａ×(ＩSV ELEMENT×ΔＲSV ELEMENT＋Ｉ
SV ELEMENT×ＲSV ELEMENT−ＩACL×ＲACL)
【００４５】ＡＣＬ４５６における抵抗及び電流は、Ｉ
SV ELEMENT×ＲSV ELEMENT＝ＩACL×ＲACLとなるように
選択され、かつ、フリー層とピン止め層の材料とＡＣＬ
４５６の材料とは、同じ熱係数を有するように選択され
るので、ＳＶ素子及びＡＣＬ層４５６に発生するサーマ
ル・アスペリティ信号は、実質的に同じ形状、大きさ及
び位相である。従って、上式においてＩSV ELEMENT×Ｒ
SV ELEMENT及びＩAC L×ＲACLの項は、互いに打ち消し合
う。このことは次のことを意味する。 Ｖ645＝Ａ×(ＩSV ELEMENT×ΔＲSV ELEMENT)
【００４６】実際の装置においては、通常、ＤＣ電圧の
突然のシフトと同時に出力端子５８８に細い信号スパイ
ク６６５が出現する。これは、(1)ＳＶ素子の抵抗とＡ
ＣＬ４５６の抵抗、(2)ＳＶリードの抵抗とＡＣＬリー
ドの抵抗、(3)ＡＣＬ電流源５７０とＳＶ電流源５７５
の間の有限の物理的不一致、並びに(4)差動回路の内的
不一致に起因する。しかしながら、一般的にこのスパイ
クは数ビットの長さにすぎないのでデータ損失の原因と
はならない。
【００４７】図１０は、本発明の別の実施例におけるＳ
Ｖセンサ７００のエア・ベアリング面から見た図であ
る。ただし、寸法比率は正確ではない。ＳＶセンサ７０
０は、中央能動領域７２０により分離された側端受動領
域７０５、７１０を具備する。さらにＳＶセンサ７００
は、中央領域７２０に形成されるＳＶ素子７４０を有す
る。ＳＶ素子７４０は、非磁性導電性スペーサ７５２に
よりピン止め層７５４から分離されるフリー層７５０を
有する。ＳＶ素子はさらに、ＡＦＭ１層７５６を有し、
ＡＦＭ１層７５６はピン止め層７５４の磁化をＡＢＳに
対して垂直に固定する。
【００４８】外部磁場の存在下で自在に回転する磁化を
もつフリー層７５０は、一般に軟強磁性材料から作られ
る。例えば、ＮｉＦｅ又はＮｉＦｅ／Ｃｏであり、好ま
しくはＮｉＦｅから作られる。フリー層７５０の磁化
は、一般に、外部磁場のない場合にエア・ベアリング面
に対して平行となるように設定される。
【００４９】端領域７０５及び７１０に形成される硬バ
イアス層７４２及び７４４は、それぞれ、フリー層７５
０に対して縦方向バイアス磁場を与えることにより、フ
リー層の単一磁区状態を確保する。硬バイアス層７４２
及び７４４は、好適にはＣｏＰｔＣｒから作られるが、
ＣｏＰｔＣｒＴａ若しくはＣｏＰｔＣｒＳｉＯ2から作
ることもできる。さらに硬バイアス層７４２及び７４４
は、ＳＶ素子７４０と連続的結合を形成する。
【００５０】さらに、ＳＶセンサ７００は磁気シールド
層７６６及び間隙層７６４を有し、これらは、一般に必
須ではないが、適宜の基板７６８上に形成される。シー
ルド層７６６は、ＳＶセンサ７００のための磁気的絶縁
を行い、通常ＮｉＦｅ若しくはsendust(商標)から作ら
れる。間隙層７６４は、ＳＶセンサ７００のための電気
的絶縁を行い、通常、Ａｌ2Ｏ3又はＳｉＯ2から作られ
る。間隙層７６４を形成した後、間隙層の上に反強磁性
（ＡＦＭ２）層７６２、アスペリティ補償層(ＡＣＬ)７
６０及び絶縁層７５８もまた形成される。ＡＦＭ２層７
６２は、ＡＣＬ７６０が磁性材料である場合に、一定の
方向へＡＣＬ７６０の磁化を固定するために用いられ
る。ＡＦＭ２層７６２は、好適にはＮｉＯから作られる
ことにより、ＡＦＭ２層７６２の熱係数がＡＣＬ７６０
により検知されるサーマル・アスペリティ信号の形に影
響を及ぼさないことを保証する。別の例としては、ＡＦ
Ｍ２層７６２をＦｅＭｎ又はＮｉＭｎから作ることもで
きる。アスペリティ補償層（ＡＣＬ）７６０は、好適に
はＮｉＦｅから作られ、その磁化はエア・ベアリング面
７４８に対して垂直に固定される。別の例として、ＳＶ
素子と同じか若しくは実質的に類似の熱係数を有する非
磁性導電性材料からＡＣＬ７６０を作ることもできる。
例えば、銅やタンタルである。ここで、ＡＣＬ７６０が
非磁性導電性材料で作られる場合は、ＡＦＭ（ＡＦＭ
２）層７６２が不要となることを注記する。
【００５１】さらにＳＶセンサ７００は、４個の電気的
リードを有する。端領域７０５及び７１０にそれぞれ形
成されるリード７２８及び７３０は、第１及び第２のＡ
ＣＬリードと称され、ＡＣＬ７６０とＡＣＬ電流源（図
示せず）との間を電気的に接続する。ＡＣＬ電流源は、
ＡＣＬ７６０にかかるＤＣベース（バイアス）を生じさ
せるためにＡＣＬ７５６へ電流（ＡＣＬ電流と称する）
を与える。端領域７０５及び７１０にそれぞれ形成され
るリード７３６及び７３８は、第１及び第２のＳＶリー
ドと称され、ＳＶ素子７４０とＳＶ電流源（図示せず）
との間を電気的に接続する。ＳＶ電流源は、ＳＶ素子に
かかるＤＣベース（バイアス）を生じさせるためにＳＶ
素子に対して必要な検知電流を与える。
【００５２】本発明のＳＶセンサ７００においては、Ａ
ＣＬ７６０及びＡＦＭ２層７６２が、ＳＶ素子７４０及
び硬バイアス層７４２、７４４から電気的に絶縁されて
いることが重要である。完全な電気的絶縁により、ＳＶ
電流源により与えられたＳＶ素子７４０を流れる電流が
ＡＣＬ７６０若しくはＡＦＭ２層７６２によっては決し
て短絡されないことを確実にする。ＡＣＬ７６０と、Ｓ
Ｖ素子７４０及び硬バイアス層７４２、７４４との間の
電気的絶縁は、ＡＣＬ７６０とＳＶ素子７４０及び硬バ
イアス層７４２、７４４との間に配置された絶縁材料７
５８の層により実現される。絶縁層７５８は、通常、Ａ
ｌ2Ｏ3又はＳｉＯ2から作られる。
【００５３】上記の別の実施例では、ＳＶセンサ７００
が、２つの反強磁性層７６２及び７５６を有することに
留意されたい。ＡＦＭ２層７６２は、アスペリティ補償
層７６０の磁化を固定するために用いられ、ＡＦＭ１層
７５６は、ピン止め層７５４の磁化を固定するために用
いられる。
【００５４】本発明の別の実施例では、図６のＳＶセン
サ４００が、別のＳＶセンサ７００で置き換えられるこ
とにより、サーマル・アスペリティ低減回路５００を用
いたサーマル・アスペリティの検知及び低減を可能とす
る。
【００５５】以上、本発明は、好適例に関して図示され
説明されたが、当業者であれば、本発明の主旨、範囲、
及び教示から逸脱することなく様々な変形をなし得るこ
とは自明であろう。
【００５６】例えば、本発明の好適例では、４個のリー
ドをもちそれらのうち２つのリードが互いに短絡されて
いるＳＶセンサに関して説明されたが、本発明は、３個
のリードのみをもちそれらのリードの１つがＳＶ素子と
ＡＣＬとの間のコモン・リード（接地リード）であるＳ
Ｖセンサに対してにも同様に適用可能である。従って、
ここに開示された本発明は、説明された例に限定される
ものではなく、特許請求の範囲により定められると解す
るべきである。
【００５７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５８】（１）フリー層、ピン止め層、及び前記フ
リー層と前記ピン止め層の間に配置されたスペーサ層を
具備するスピン・バルブ(ＳＶ)素子と、前記ＳＶ素子に
より互いに分離されかつ前記ＳＶ素子と連続的結合を形
成する第１及び第２の硬バイアス層と、前記ピン止め層
の磁化をピン止めするための絶縁性の反強磁性(ＡＦＭ)
層と、前記絶縁性ＡＦＭ層により前記ＳＶ素子及び前記
硬バイアス層から分離されたアスペリティ補償層(ＡＣ
Ｌ)と、前記ＳＶ素子に対して検知電流を与えるために
前記第１及び第２の硬バイアス層と接触して設けられた
第１及び第２のＳＶリードと、前記ＡＣＬに対してＡＣ
Ｌ電流を与えるために前記ＡＣＬと接触して設けられた
第１及び第２のＡＣＬリードとを有するスピン・バルブ
・センサ。 （２）前記フリー層がＮｉＦｅとＮｉＦｅ／Ｃｏとを含
む材料群から選択される上記（１）に記載のＳＶセン
サ。 （３）前記アスペリティ補償層がＮｉＦｅ、ＮｉＦｅ／
Ｃｏ、ＮｉＦｅ／Ｃｕ、銅、及びタンタルを含む材料群
から選択される上記（１）に記載のＳＶセンサ。 （４）前記絶縁性ＡＦＭ層がＮｉＯからなる（１）に記
載のＳＶセンサ。 （５）前記第１及び第２の硬バイアス層がＣｏＰｔＣ
ｒ、ＣｏＰｔＣｒＴａ、及びＣｏＰｔＣｒＳｉＯ2を含
む材料群から選択される上記（１）に記載のＳＶセン
サ。 （６）前記ＡＣＬがＮｉＦｅとＮｉＦｅ／Ｃｏとを含む
材料群から選択され、かつ前記絶縁性ＡＦＭ層が前記Ａ
ＣＬの磁化をピン止めする上記（１）に記載のＳＶセン
サ。 （７）データを記録するための磁気記憶媒体と、ＳＶセ
ンサと、前記磁気記憶媒体に記録されたデータを表わす
印加磁場に応答して前記ＳＶセンサにおける抵抗変化を
検知するために前記ＳＶセンサへ結合された記録チャネ
ルとを有し、上記ＳＶセンサが、フリー層、ピン止め
層、及び前記フリー層と前記ピン止め層の間に配置され
たスペーサ層を具備するスピン・バルブ(ＳＶ)素子と、
前記ＳＶ素子により互いに分離されかつ前記ＳＶ素子と
連続的結合を形成する第１及び第２の硬バイアス層と、
前記ピン止め層の磁化をピン止めするための絶縁性の反
強磁性(ＡＦＭ)層と、前記絶縁性ＡＦＭ層により前記Ｓ
Ｖ素子及び前記硬バイアス層から分離されたアスペリテ
ィ補償層(ＡＣＬ)と、前記ＳＶ素子に対して検知電流を
与えるために前記第１及び第２の硬バイアス層と接触し
て設けられた第１及び第２のＳＶリードと、前記ＡＣＬ
に対してＡＣＬ電流を与えるために前記ＡＣＬと接触し
て設けられた第１及び第２のＡＣＬリードとを有する磁
気記憶システム。 （８）前記アスペリティ補償層がＮｉＦｅ、ＮｉＦｅ／
Ｃｏ、ＮｉＦｅ／Ｃｕ、銅、及びタンタルを含む材料群
から選択される上記（７）に記載の磁気記憶システム。 （９）前記絶縁性ＡＦＭ層がＮｉＯを含む上記（７）に
記載の磁気記憶システム。 （１０）前記第１及び第２の硬バイアス層がＣｏＰｔＣ
ｒ、ＣｏＰｔＣｒＴａ、及びＣｏＰｔＣｒＳｉＯ2を含
む材料群から選択される上記（７）に記載の磁気記憶シ
ステム。 （１１）前記記録チャネルが、前記磁気記憶媒体のデー
タを読み取る間のサーマル・アスペリティ現象に応答す
る前記ＳＶ素子及び前記ＡＣＬにおける抵抗変化を検知
するために前記第１のＳＶリード及び第１のＡＣＬリー
ドへそれぞれ接続される第１及び第２の入力端子をもつ
差動回路を有する上記（７）に記載の磁気記憶システ
ム。 （１２）フリー層、ピン止め層、前記フリー層と前記ピ
ン止め層との間に配置されたスペーサ層、及び、前記ピ
ン止め層の磁化を固定するために前記ピン止め層の下側
に配置された第１の反強磁性(ＡＦＭ１)層を具備するス
ピン・バルブ(ＳＶ)素子と、前記ＳＶ素子により互いに
分離されかつ前記ＭＲ素子と連続的結合を形成する第１
及び第２の硬バイアス層と、絶縁性層と、前記絶縁性層
により前記ＳＶ素子及び前記硬バイアス層から分離され
ているアスペリティ補償層(ＡＣＬ)と、前記ＡＣＬの磁
化を固定するために前記ＡＣＬの下側に配置された第２
の反強磁性(ＡＦＭ２)層と、前記ＳＶ素子へ検知電流を
与えるために前記第１及び第２の硬バイアス層と接触し
て設けられた第１及び第２のＳＶリードと、前記ＡＣＬ
に電流を与えるために前記ＡＣＬと接触して設けられた
第１及び第２のＡＣＬリードとを有するスピン・バルブ
・センサ。 （１３）前記フリー層がＮｉＦｅとＮｉＦｅ／Ｃｏとを
含む材料群から選択される上記（１２）に記載のＳＶセ
ンサ。 （１４）前記アスペリティ補償層がＮｉＦｅ、ＮｉＦｅ
／Ｃｏ、ＮｉＦｅ／Ｃｕを含む材料群から選択される上
記（１２）に記載のＳＶセンサ。 （１５）前記ＡＦＭ１層及び前記ＡＦＭ２層がＮｉＯを
含む上記（１２）に記載のＳＶセンサ。 （１６）前記第１及び第２の硬バイアス層がＣｏＰｔＣ
ｒ、ＣｏＰｔＣｒＴａ、及びＣｏＰｔＣｒＳｉＯ2を含
む材料群から選択される上記（１２）に記載のＳＶセン
サ。 （１７）データを記録するための磁気記憶媒体と、ＳＶ
センサと、前記磁気記憶媒体に記録されたデータを表わ
す印加磁場に応答して前記ＳＶセンサにおける抵抗変化
を検知するために前記ＳＶセンサへ結合された記録チャ
ネルとを有し、上記ＳＶセンサが、フリー層、ピン止め
層、前記フリー層と前記ピン止め層との間に配置された
スペーサ層、及び、前記ピン止め層の磁化を固定するた
めに前記ピン止め層の下側に配置された第１の反強磁性
(ＡＦＭ１)層を具備するスピン・バルブ(ＳＶ)素子と、
前記ＳＶ素子により互いに分離されかつ前記ＭＲ素子と
連続的結合を形成する第１及び第２の硬バイアス層と、
絶縁性層と、前記絶縁性層により前記ＳＶ素子及び前記
硬バイアス層から分離されているアスペリティ補償層
(ＡＣＬ)と、前記ＡＣＬの磁化を固定するために前記Ａ
ＣＬの下側に配置された第２の反強磁性(ＡＦＭ２)層
と、前記ＳＶ素子へ検知電流を与えるために前記第１及
び第２の硬バイアス層と接触して設けられた第１及び第
２のＳＶリードと、前記ＡＣＬに電流を与えるために前
記ＡＣＬと接触して設けられた第１及び第２のＡＣＬリ
ードとを有する磁気記憶システム。 （１８）前記フリー層がＮｉＦｅとＮｉＦｅ／Ｃｏとを
含む材料群から選択される上記（１７）に記載の磁気記
憶システム。 （１９）前記第１及び第２の硬バイアス層がＣｏＰｔＣ
ｒ、ＣｏＰｔＣｒＴａ、及びＣｏＰｔＣｒＳｉＯ2を含
む材料群から選択される上記（１７）に記載の磁気記憶
システム。 （２０）前記アスペリティ補償層がＮｉＦｅ、ＮｉＦｅ
／Ｃｏ、ＮｉＦｅ／Ｃｕを含む材料群から選択される上
記（１７）に記載の磁気記憶システム。 （２１）フリー層、ピン止め層、前記フリー層と前記ピ
ン止め層との間に配置されたスペーサ層、及び、前記ピ
ン止め層の磁化を固定するために前記ピン止め層の下側
に配置された反強磁性(ＡＦＭ１)層を具備するスピン・
バルブ(ＳＶ)素子と、前記ＳＶ素子により互いに分離さ
れかつ前記ＭＲ素子と連続的結合を形成する第１及び第
２の硬バイアス層と、絶縁性層と、前記絶縁性層により
前記ＳＶ素子及び前記硬バイアス層から分離されている
アスペリティ補償層(ＡＣＬ)と、前記ＳＶ素子へ検知電
流を与えるために前記第１及び第２の硬バイアス層と接
触して設けられた第１及び第２のＳＶリードと、前記Ａ
ＣＬに電流を与えるために前記ＡＣＬと接触して設けら
れた第１及び第２のＡＣＬリードとを有するスピン・バ
ルブ・センサ。 （２２）前記フリー層がＮｉＦｅとＮｉＦｅ／Ｃｏとを
含む材料群から選択される上記（２１）に記載のＳＶセ
ンサ。 （２３）前記ＡＣＬがＮｉＦｅ、ＮｉＦｅ／Ｃｏ及びＮ
ｉＦｅ／Ｃｕを含む材料群から選択される上記（２１）
に記載のＳＶセンサ。 （２４）前記ＡＣＬの磁化を固定する反強磁性（ＡＦＭ
２）層を有し、かつ前記ＡＣＬが前記ＡＦＭ２層の上に
配置される上記（２３）に記載のＳＶセンサ。 （２５）前記第１及び第２の硬バイアス層がＣｏＰｔＣ
ｒ、ＣｏＰｔＣｒＴａ、及びＣｏＰｔＣｒＳｉＯ2を含
む材料群から選択される上記（２１）に記載のＳＶセン
サ。 （２６）前記ＡＣＬが銅とタンタルとを含む材料群から
選択される上記（２１）に記載のＳＶセンサ。
【図面の簡単な説明】
【図１】従来技術のＳＶセンサの斜視図である。
【図２】サーマル・アスペリティ信号及びトラックから
読み取られたデータ信号の単純な構成である。
【図３】本発明を実施する磁気ディスク記憶システムの
単純な構成図である。
【図４】本発明による好適例のＳＶセンサの、寸法比率
は厳密でない、エア・ベアリング面から見た斜視図であ
る。
【図５】本発明による好適例のＳＶセンサの、寸法比率
は厳密でない、エア・ベアリング面から見た斜視図であ
る。
【図６】本発明の好適例によるサーマル・アスペリティ
低減方法および手段を示す概略構成図である。
【図７】サーマル・アスペリティとデータ信号がない場
合、サーマル・アスペリティがなくデータ信号がある場
合、及びサーマル・アスペリティとデータ信号がある場
合における本発明の好適例の差動回路の入力端子及び出
力端子おける信号を示すグラフである。
【図８】サーマル・アスペリティとデータ信号がない場
合、サーマル・アスペリティがなくデータ信号がある場
合、及びサーマル・アスペリティとデータ信号がある場
合における本発明の好適例の差動回路の入力端子及び出
力端子おける信号を示すグラフである。
【図９】サーマル・アスペリティとデータ信号がない場
合、サーマル・アスペリティがなくデータ信号がある場
合、及びサーマル・アスペリティとデータ信号がある場
合における本発明の好適例の差動回路の入力端子及び出
力端子おける信号を示すグラフである。
【図１０】本発明によるＳＶセンサの別の実施例の、寸
法比率は厳密でない、エア・ベアリング面から見た斜視
図である。
【符号の説明】
４００ ＳＶセンサ ４１０、４２０ 端領域 ４３０ 中央領域 ４４２、４４４ 硬バイアス層 ４４８ フリー層 ４５２ ピン止め層 ４５４ 反強磁性(ＡＦＭ)層 ４５６ アスペリティ補償層（ＡＣＬ） ４５８ 間隙層 ４６０ 磁気シールド層 ４６２ 基板 ４６６ エア・ベアリング面 ４６８ 第１のＡＣＬリード ４７０ 第２のＡＣＬリード ４７８ 第１のＳＶリード ４８０ 第２のＳＶリード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−73417（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 5/39 H01F 10/00 H01L 43/08

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】フリー層、ピン止め層、及び前記フリー層
    と前記ピン止め層の間に配置されたスペーサ層を具備す
    るスピン・バルブ(ＳＶ)素子と、 前記ＳＶ素子により互いに分離されかつ前記ＳＶ素子と
    連続的結合を形成する第１及び第２の硬バイアス層と、 前記ピン止め層の磁化をピン止めするための絶縁性の反
    強磁性(ＡＦＭ)層と、 前記絶縁性ＡＦＭ層により前記ＳＶ素子及び前記硬バイ
    アス層から分離され、 かつ前記ＡＦＭ層により磁化がエア・ベアリング面に垂
    直な方向にピン止めされる、磁性材料のアスペリティ補
    償層(ＡＣＬ)と、 前記ＳＶ素子に対して検知電流を与えるために前記第１
    及び第２の硬バイアス層と接触して設けられた第１及び
    第２のＳＶリードと、 前記ＡＣＬに対してＡＣＬ電流を与えるために前記ＡＣ
    Ｌと接触して設けられた第１及び第２のＡＣＬリードと
    を有するスピン・バルブ・センサ。
  2. 【請求項２】前記フリー層がＮｉＦｅとＮｉＦｅ／Ｃｏ
    とからなる材料群から選択され、前記アスペリティ補償
    層がＮｉＦｅ、ＮｉＦｅ／Ｃｏ、及びＮｉＦｅ／Ｃｕか
    らなる材料群から選択される請求項１に記載のＳＶセン
    サ。
  3. 【請求項３】前記絶縁性ＡＦＭ層がＮｉＯからなる請求
    項１に記載のＳＶセンサ。
  4. 【請求項４】データを記録するための磁気記憶媒体と、 ＳＶセンサと、 前記磁気記憶媒体に記録されたデータを表わす印加磁場
    に応答して前記ＳＶセンサにおける抵抗変化を検知する
    ために前記ＳＶセンサへ結合された記録チャネルとを有
    し、上記ＳＶセンサが、 フリー層、ピン止め層、及び前記フリー層と前記ピン止
    め層の間に配置されたスペーサ層を具備するスピン・バ
    ルブ(ＳＶ)素子と、 前記ＳＶ素子により互いに分離されかつ前記ＳＶ素子と
    連続的結合を形成する第１及び第２の硬バイアス層と、 前記ピン止め層の磁化をピン止めするための絶縁性の反
    強磁性(ＡＦＭ)層と、 前記絶縁性ＡＦＭ層により前記ＳＶ素子及び前記硬バイ
    アス層から分離され、かつ前記ＡＦＭ層により磁化がエ
    ア・ベアリング面に垂直な方向にピン止めされる、磁性
    材料のアスペリティ補償層(ＡＣＬ)と、 前記ＳＶ素子に対して検知電流を与えるために前記第１
    及び第２の硬バイアス層と接触して設けられた第１及び
    第２のＳＶリードと、 前記ＡＣＬに対してＡＣＬ電流を与えるために前記ＡＣ
    Ｌと接触して設けられた第１及び第２のＡＣＬリードと
    を有する磁気記憶システム。
  5. 【請求項５】前記フリー層がＮｉＦｅとＮｉＦｅ／Ｃｏ
    とからなる材料群から選択され、前記アスペリティ補償
    層がＮｉＦｅ、ＮｉＦｅ／Ｃｏ、及びＮｉＦｅ／Ｃｕか
    らなる材料群から選択される請求項４に記載の磁気記憶
    システム。
  6. 【請求項６】前記記録チャネルが、前記磁気記憶媒体の
    データを読み取る間のサーマル・アスペリティ現象に応
    答する前記ＳＶ素子及び前記ＡＣＬにおける抵抗変化を
    検知するために前記第１のＳＶリード及び第１のＡＣＬ
    リードへそれぞれ接続される第１及び第２の入力端子を
    もつ差動回路を有する請求項４に記載の磁気記憶システ
    ム。
  7. 【請求項７】フリー層、ピン止め層、前記フリー層と前
    記ピン止め層との間に配置されたスペーサ層、及び、前
    記ピン止め層の磁化を固定するために前記ピン止め層の
    下側に配置された第１の反強磁性(ＡＦＭ１)層を具備す
    るスピン・バルブ(ＳＶ)素子と、 前記ＳＶ素子により互いに分離されかつ前記ＭＲ素子と
    連続的結合を形成する第１及び第２の硬バイアス層と、 絶縁性層と、 前記絶縁性層により前記ＳＶ素子及び前記硬バイアス層
    から分離されている、磁性材料のアスペリティ補償層
    (ＡＣＬ)と、 前記ＡＣＬの磁化をエア・ベアリング面に垂直な方向に
    ピン止めするために前記ＡＣＬの下側に配置された第２
    の反強磁性(ＡＦＭ２)層と、 前記ＳＶ素子へ検知電流を与えるために前記第１及び第
    ２の硬バイアス層と接触して設けられた第１及び第２の
    ＳＶリードと、 前記ＡＣＬに電流を与えるために前記ＡＣＬと接触して
    設けられた第１及び第２のＡＣＬリードとを有するスピ
    ン・バルブ・センサ。
  8. 【請求項８】データを記録するための磁気記憶媒体と、 ＳＶセンサと、 前記磁気記憶媒体に記録されたデータを表わす印加磁場
    に応答して前記ＳＶセンサにおける抵抗変化を検知する
    ために前記ＳＶセンサへ結合された記録チャネルとを有
    し、上記ＳＶセンサが、 フリー層、ピン止め層、前記フリー層と前記ピン止め層
    との間に配置されたスペーサ層、及び、前記ピン止め層
    の磁化を固定するために前記ピン止め層の下側に配置さ
    れた第１の反強磁性(ＡＦＭ１)層を具備するスピン・バ
    ルブ(ＳＶ)素子と、 前記ＳＶ素子により互いに分離されかつ前記ＭＲ素子と
    連続的結合を形成する第１及び第２の硬バイアス層と、 絶縁性層と、 前記絶縁性層により前記ＳＶ素子及び前記硬バイアス層
    から分離されている、磁性材料のアスペリティ補償層
    (ＡＣＬ)と、 前記ＡＣＬの磁化をエア・ベアリング面に垂直な方向に
    ピン止めするために前記ＡＣＬの下側に配置された第２
    の反強磁性(ＡＦＭ２)層と、 前記ＳＶ素子へ検知電流を与えるために前記第１及び第
    ２の硬バイアス層と接触して設けられた第１及び第２の
    ＳＶリードと、 前記ＡＣＬに電流を与えるために前記ＡＣＬと接触して
    設けられた第１及び第２のＡＣＬリードとを有する磁気
    記憶システム。
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