JP3329973B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、主として電力変換用の集積回路に用いるのに適した横型の半導体装置およびその製造方法に関するものである。 The present invention relates is related primarily horizontal method of a semiconductor device and a manufacturing suitable for use in an integrated circuit for power conversion.

【0002】 [0002]

【従来の技術】最近では、電力変換等に用いるパワー集積回路の高耐圧化に伴い、集積回路内での素子間を絶縁層によって完全に分離できるSOI(silicon-on-insul 2. Description of the Related Art Recently, with an increase in withstand voltage of the power integrated circuits used in power conversion and the like, SOI that between elements in an integrated circuit can be completely isolated by the insulating layer (silicon-on-insul
ator)構造を有した半導体装置が注目されている。 The semiconductor device having a ator) structure has attracted attention. この種の半導体装置として、図35、図36に示すようなラテラル二重拡散MOSFET(以下、LD−MOSFE As this type of semiconductor device, FIG. 35, the lateral double diffusion MOSFET as shown in FIG. 36 (hereinafter, LD-a MOSFET
Tと略称する)が知られている。 Abbreviated as T) it has been known. 図示したLD−MOS Illustrated LD-MOS
FETは、シリコンのサブストレート1の上に埋込酸化膜よりなる絶縁層2を介してN型の半導体層3が形成され、半導体層3の一つの主平面(図の上面)内に、N型のソース領域4と、ソース領域4を囲むP型のウエル領域5と、ウエル領域5とは離間したN型のドレイン領域6と、ソース領域4とドレイン領域6との間のチャネル領域7に結合した絶縁ゲート構造体8とが形成された構造を有する。 FET, a semiconductor layer 3 of N-type is formed via an insulating layer 2 made of the buried oxide film on the substrate 1 of silicon, in one principal plane of the semiconductor layer 3 (the upper surface in FIG.), N -type source region 4, and the well region 5 of the P-type surrounding a source region 4, a drain region 6 of spaced N type and the well region 5, a channel region 7 between the source and drain regions 4 and 6 having attached an insulated gate structure 8 is formed structure.

【0003】この種のLD−MOSFETには、表面電界の緩和に関する最適条件としてRESURF条件が存在することが知られている。 [0003] This type of LD-MOSFET, the RESURF condition exists is known as the optimal condition regarding the relaxation of the surface electric field. RESURF条件は、活性シリコン層の厚みをt A [cm] とドリフト領域濃度をc D [atm/cm 3 ] とするときに、t A ×c D =1 RESURF condition, when the thickness of the active silicon layer and the t A [cm] a drift region concentration c D [atm / cm 3] , t A × c D = 1
×10 12 [atm/cm 2 ] と表される。 × denoted 10 12 [atm / cm 2] . RESURF RESURF
条件が満たされると、LD−MOSFETの活性層内の電界の局所集中が緩和され、電界は高耐圧に適した分布になる。 If the condition is met, the local concentration of an electric field in the active layer of the LD-MOSFET is reduced, the electric field becomes distribution suitable for high breakdown voltage. しかも、RESURF条件を満たすように形成されたLD−MOSFETは高耐圧になるだけではなく、高温でのリークが少なく、他の素子を同一チップ上に形成するのが容易になるという長所を有している。 Moreover, LD-MOSFET formed so as to satisfy the RESURF condition is not only becomes high breakdown voltage, low leakage at high temperatures, has the advantage that it becomes easy to form the other elements on the same chip ing.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、上述したLD−MOSFETでは、RESURF条件によって活性シリコン層の厚みとドリフト領域濃度との関係がトレードオフになっているものであるから、耐圧を一定とした場合に、オン抵抗の低減を図るために活性シリコン層の厚みを大きくしようとするとドリフト領域濃度を小さくしなければならず、結局はオン抵抗を小さくすることができないのである。 [SUMMARY OF THE INVENTION However, in the LD-MOSFET described above, since the relationship between the thickness and the drift region concentration of the active silicon layer by RESURF condition is one that has become a trade-off was the breakdown voltage is constant If, when trying to enlarge the thickness of the active silicon layer in order to reduce the on-resistance must be reduced drift region concentration, eventually it is impossible to reduce the on-resistance. しかも、電流通路は図37に斜線部で示す領域であって、主平面の近傍にのみ分布するから、活性シリコン層の厚みを大きくしてもオン抵抗を低減することができないのである。 Moreover, the current path is a region shown by the hatched portion in FIG. 37, since only distributed in the vicinity of the main plane, it is impossible to also reduce the on-resistance by increasing the thickness of the active silicon layer. 一方、チャネル領域7の幅を広げればオン抵抗を低減させることができるのであるが、素子面積が大きくなるという問題が生じることになる。 On the other hand, it is possible to reduce the on-resistance should widen the width of the channel region 7, so that the problem that the element area becomes large.

【0005】結局、従来のLD−MOSFETでは、耐圧を維持しつつ素子面積を増大させずにオン抵抗を低減させることは困難である。 [0005] Finally, in the conventional LD-MOSFET, it is difficult to reduce the on-resistance without increasing the element area while maintaining the breakdown voltage. 本発明は上記事由に鑑みて為されたものであり、その目的は、耐圧が高くしかも素子面積が小さいながらもオン抵抗を低減することができる半導体装置およびその製造方法を提供することにある。 The present invention has been made in view of the above circumstances, an object thereof is to provide a semiconductor device and a manufacturing method thereof can be reduced also on-resistance while the breakdown voltage is moreover small element area increases.

【0006】 [0006]

【課題を解決するための手段】請求項1の発明は、 サブ Means for Solving the Problems of claims 1 invention, sub
ストレートに絶縁層を介して第1導電型の半導体層を積 Straight to the product of the semiconductor layer of the first conductivity type through the insulating layer
層した半導体基板の主平面に沿って互いに離間して形成された第1導電型のソース領域およびドレイン領域と、 A source region and a drain region of the first conductivity type formed apart from each other along the main plane of the semiconductor substrate with a layer,
ソース領域を囲むように形成された第2導電型のウエル領域と、ソース領域とドレイン領域との間のチャネル領 A second conductivity type well region formed to surround the source region, the channel territory between the source region and the drain region
域に結合された絶縁ゲート構造体とを備える横型の半導体装置において、 ソース領域およびウエル領域が半導体 In lateral semiconductor device and a combined insulated gate structure band, the source region and the well region in the semiconductor
層を主平面から絶縁層まで貫通するように形成され、ソ It formed a layer from the main plane so as to penetrate to the insulating layer, source
ース領域は半導体層の主平面に沿う面内でドレイン領域 Over source region a drain region in a plane along the main plane of the semiconductor layer
との対向面に沿う方向において複数個に分割され、分割 It is divided into a plurality in the direction along the surface facing the split
された各ソース領域におけるドレイン領域との対向面に On the surface facing the drain region in each of the source regions which are
それぞれ切欠部が形成され、絶縁ゲート構造体が、半導 Each notch is formed, the insulated gate structure, semiconductive
体層の主平面に沿って形成される部位からソース領域の From site formed along the main plane of the body layer of the source region
切欠部および切欠部に一致する部位でウエル領域に設け Provided in the well region at a site that matches the notch and cut-out portion
た間隙に挿入される複数個の脚部を延設した形状に形成 Forming a plurality of leg shape extending to be inserted into the gap and
されていることを特徴とする。 Characterized in that it is.

【0007】請求項2の発明は、 ブストレートに絶縁層を介して第1導電型の半導体層を積層した半導体基板 [0007] The semiconductor substrate of the invention of claim 2, formed by laminating a first conductive type semiconductor layer through the insulating layer to the sub straight
の主平面に沿って互いに離間して形成された第1導電型 A first conductivity type formed apart from each other along the main plane of the
のソース領域およびドレイン領域と、ソース領域を囲む Surround of a source region and a drain region, a source region
ように形成された第2導電型のウエル領域と、ソース領 A second conductivity type well region formed as the source territory
域とドレイン領域との間のチャネル領域に結合された絶 Absolute coupled to the channel region between the band and the drain region
縁ゲート構造体とを備える横型の半導体装置において、 In lateral semiconductor device and a rim gate structure,
ソース領域およびウエル領域が半導体層を主平面から絶縁層まで貫通するように形成され、ソース領域における A source region and a well region is formed to penetrate the semiconductor layer from the main plane to the insulating layer, in the source region
絶縁層との対向面にウエル領域の一部である突部が挿入 Insertion is part projections of the well region on the surface facing the insulating layer
される切欠が形成され、ソース領域におけるドレイン領 Are notches being is formed, the drain territory in the source region
域との対向面に切欠部が形成され、絶縁ゲート構造体 Notch on the surface facing the band is formed, the insulated gate structure
が、半導体層の主平面に沿って形成される部位からソー But it saw from site formed along a principal plane of the semiconductor layer
ス領域の切欠部およびウエル領域に設けた間隙に挿入さ Notch and is inserted into a gap provided in the well region of the source region
れる複数個の脚部を延設した形状に形成されていることを特徴とする。 Characterized in that it is formed a plurality of leg shape extending to.

【0008】請求項3の発明は、 ブストレートに絶縁層を介して第1導電型の半導体層を積層した半導体基板 [0008] The semiconductor substrate of the invention according to claim 3, formed by laminating a first conductive type semiconductor layer through the insulating layer to the sub straight
の主平面に沿って互いに離間して形成された第1導電型 A first conductivity type formed apart from each other along the main plane of the
のエミッタ領域および第2導電型のコレクタ領域と、エ An emitter region and a second conductivity type collector region of, d
ミッタ領域を囲むように形成された第2導電型のウエル Second conductivity type well formed so as to surround the emitter region
領域と、エミッタ領域とコレクタ領域との間のチャネル Channel between the region and the emitter region and the collector region
領域に結合された絶縁ゲート構造体とを備える横型の半 Lateral half and a insulated gate structures coupled to a region
導体装置において、エミッタ領域およびウエル領域が半<br/>導体層を主平面から絶縁層まで貫通するように形成さ In conductor arrangement, formed of such emitter region and the well region through the semi <br/> conductive layer from the main plane to the insulating layer
れ、エミッタ領域は半導体層の主平面に沿う面内でコレ Is, the emitter region is this in a plane along the main plane of the semiconductor layer
クタ領域との対向面に沿う方向において複数個に分割さ It is divided into a plurality in the direction along the surface facing the Kuta area
れ、分割された各エミッタ領域におけるコレクタ領域と It is a split collector regions in each emitter regions
の対向面にそれぞれ切欠部が形成され、絶縁ゲート構造 Each notch on the opposing surface is formed of an insulated gate structure
体が、半導体層の主平面に沿って形成される部位からエ D from the site where the body is formed along a principal plane of the semiconductor layer
ミッタ領域の切欠部および切欠部に一致する部位でウエ Weather at a site that matches the notch and cut-out portion of the emitter region
ル領域に設けた間隙に挿入される複数個の脚部を延設し To extend a plurality of legs that are inserted into the gap provided Le area
た形状に形成されていることを特徴とする。 Characterized in that it is formed in a shape.

【0009】請求項4の発明は、 サブストレートに絶縁 [0009] A fourth aspect of the present invention, insulation substrate
層を介して第1導電型の半導体層を積層した半導体基板の主平面に沿って互いに離間して形成された第1導電型のエミッタ領域および第2導電型のコレクタ領域と、エミッタ領域を囲むように形成された第2導電型のウエル領域と、エミッタ領域とコレクタ領域との間のチャネル It surrounds an emitter region and a second conductivity type collector region of a first conductivity type formed apart from each other along the main plane of the semiconductor substrate formed by laminating a semiconductor layer of a first conductivity type through the layer, the emitter region a second conductivity type well region formed as a channel between the emitter region and the collector region
領域に結合された絶縁ゲート構造体とを備える横型の半導体装置において、 エミッタ領域およびウエル領域は半 In lateral semiconductor device comprising an insulating gate structures coupled to a region, the emitter region and the well region is half
導体層を主平面から絶縁層まで貫通するように形成さ Formed of so as to penetrate through the conductive layer from the main plane to the insulating layer
れ、エミッタ領域における絶縁層との対向面にウェル領 Is, well territory on the surface facing the insulating layer in the emitter region
域の一部である突部が挿入される切欠が形成され、エミ Notch projection is part of a band is inserted is formed, Emi
ッタ領域におけるコレクタ領域との対向面に切欠部が形 Tsu notch on the facing surface of the collector region in the data region form
成され、絶縁ゲート構造体が、半導体層の主平面に沿っ Made, the insulated gate structure, along the main plane of the semiconductor layer
て形成される部位からエミッタ領域の切欠部および切欠 Notch and cut-out of the emitter region from the site formed Te
部に一致する部位でウエル領域に設けた間隙に挿入され It is inserted into a gap provided in the well region at a site that matches the section
る複数個の脚部を延設した形状に形成されていることを特徴とする。 Wherein the plurality of formed a leg extending shape that.

【0010】 [0010]

【0011】 [0011]

【0012】 請求項5の発明は、請求項1ないし請求項 [0012] The invention of claim 5, claim 1 to claim
4のいずれか1項に記載の半導体装置を製造するに際して、半導体基板の主平面において素子領域を囲む絶縁分離領域を形成するためのトレンチ溝と、絶縁ゲート構造体を深さ方向に延長するためのトレンチ溝とを半導体基板の主平面に同時に形成することを特徴とする。 In the production of semiconductor device according to any one of 4, and the trench for forming the isolation region surrounding the device region in the main plane of the semiconductor substrate, to extend the insulated gate structure in the depth direction and forming of a trench groove in a main plane of the semiconductor substrate at the same time.

【0013】 [0013]

【作用】本発明の構成によれば、チャネル領域が半導体基板の主平面に沿う方向および半導体基板の深さ方向に延長されるように絶縁ゲート構造体を深さ方向に延長しているので、チャネル領域の電流経路が半導体基板の主平面の近傍だけでなく、半導体基板の比較的深い部分まで形成されることになる。 According to the configuration of the present invention, since the channel region is extended in the depth direction of the insulated gate structure as extended in the depth direction of the direction and the semiconductor substrate along the main plane of the semiconductor substrate, the current path of the channel region not only the vicinity of the main plane of the semiconductor substrate, to be formed to a relatively deep portion of the semiconductor substrate. その結果、素子面積を増加させることなくオン抵抗を減少させることが可能になる。 As a result, it becomes possible to reduce the on-resistance without increasing the element area.
また、このような構造を採用しても電界の集中する部位に変化はないから、RESURF条件を満たすようにすれば、十分な耐圧を得ることができる。 Further, since such no change in the site of concentration of the electric field it is adopted a structure, if so as to satisfy the RESURF condition, it is possible to obtain a sufficient withstand voltage.

【0014】 しかも、請求項1、2、3、4の発明の構成によれば、ソース領域ないしエミッタ領域と絶縁ゲート領域とが半導体基板の主平面から絶縁層まで到達するから、半導体基板において絶縁層の上に形成した半導体層の厚み方向のほぼ全域をチャネル領域として利用できることになり、オン抵抗を大幅に低減できることになる。 [0014] Moreover, according to the configuration of the invention of claim 1, 2, 3, 4, since the source region to the emitter region and an insulated gate region reaches from the main plane of the semiconductor substrate to the insulating layer, insulating the semiconductor substrate It will be available substantially the entire thickness direction of the semiconductor layer formed on the layer as a channel region, so that the on-resistance can be greatly reduced.

【0015】また、 請求項2、4の発明の構成によれば、半導体基板の主平面の近傍ではソース領域ないしエミッタ領域が分割されることがなく、 請求項1、3の発明の構成に比較してオン抵抗を一層低減することができる。 Further, according to the configuration of the invention of claim 2 and 4, without the source region or the emitter region is divided in the vicinity of the main plane of the semiconductor substrate, compared to the configuration of the invention according to claim 1, 3 it is possible to further reduce the on-resistance is. 請求項5の発明の方法を採用すれば、絶縁分離領域と絶縁ゲート構造体とに必要なトレンチ溝を同時に形成することができ、工程の削減につながる。 By employing the method of the invention of claim 5, isolation region and it can simultaneously form a trench required for the insulated gate structure, leading to reduction step.

【0016】 [0016]

【実施例】(実施例1) 本実施例ではLD−MOSFETを例示する。 EXAMPLES (Example 1) In the present embodiment illustrates an LD-MOSFET. 図1ないし図6に示すように、従来構成との主な相違点は、ソース領域4とウエル領域5と絶縁ゲート構造体8との形状にある。 As shown in FIGS. 1 to 6, the main difference between conventional configuration, in the form of a source region 4 and the well region 5 and the insulating gate structure 8. すなわち、サブストレート1の上に絶縁層2を介してN型の半導体層3を形成した点は従来構成と同様であって、ソース領域4は絶縁層2に到達するように半導体層3を厚み方向に貫通して形成されている。 That is, the thickness be the same as conventionally configured from forming an N-type semiconductor layer 3 through the insulating layer 2 on the substrate 1, a semiconductor layer 3 such that the source region 4 reaches the insulating layer 2 It is formed to pass through in the direction. ソース領域4は半導体層3の幅方向(図のX方向)において複数個(ここでは2個)に分割されており、各ソース領域4におけるドレイン領域6との対向面には切欠部4aがそれぞれ形成されている。 The source region 4 is divided in the width direction of the semiconductor layer 3 a plurality of (two in this case) in the (X direction in the drawing), the notch portion 4a on the surface facing the drain region 6 in the source regions 4 are each It is formed. また、ソース領域4を囲むP In addition, P surrounding the source region 4
型のウエル領域5も半導体層3の厚み方向に貫通して絶縁層2に到達するように形成されている。 Well region 5 of the mold also penetrates in the thickness direction of the semiconductor layer 3 is formed so as to reach the insulating layer 2. ウエル領域5 Well region 5
は、図3に示す水平断面(XY平面に平行な断面)によって明らかなように、複数個(ここでは3個)に分割されており、分割された各ウエル領域5の間にソース領域4が挟まれる。 , As evidenced by the horizontal cross-section shown in FIG. 3 (parallel to the XY plane cross section), a plurality is divided (here three), the source region 4 between the well region 5 which is divided Sandwiched. 各ウエル領域5の間に形成される間隙5 Gap is formed between the well region 5 5
aの位置はソース領域4の切欠部4aに一致している。 Position a are matched to the cutout portion 4a of the source region 4.
絶縁ゲート構造体8は、半導体層3の主平面に沿って形成される部位からソース領域4の切欠部4aおよび各ウエル領域5の間隙5aに挿入される複数個(ここでは2 Insulated gate structure 8, a plurality inserted from site formed along a principal plane of the semiconductor layer 3 in the notch 4a and the gap 5a of each well region 5 of the source region 4 (2 in this case
個)の脚部8aを延設した形状になっている。 It has become the extended shape of the leg 8a of the pieces). ここにおいて、ソース領域4にはソース電極4bが電気的に接続され、ドレイン領域6にはドレイン電極6bが電気的に接続されている。 Here, the source electrode 4b is electrically connected to the source region 4, a drain electrode 6b is electrically connected to the drain region 6.

【0017】上記構成によれば、図2に示す縦断面(X According to the above configuration, the longitudinal section shown in FIG. 2 (X
Z平面に平行な断面)によって明らかなように、チャネル領域7が主平面の近傍だけではなく絶縁層2の近傍まで形成されるから、素子の厚み方向(Z方向)のほぼ全域に電流通路を形成することができる。 As evidenced by parallel cross section) in the Z plane, since the channel region 7 is formed to the vicinity of the insulating layer 2 not only the vicinity of the main plane, a substantially entire area in the current path in the thickness direction (Z direction) of the element it can be formed. つまり、電流通路は図7に斜線部で示す領域となる。 That is, the current path becomes a region indicated by the hatched portion in FIG. 7. その結果、素子面積を増加させることなくチャネル領域7の幅を大きくすることができ、オン抵抗を低減することができる。 As a result, it is possible to increase the width of the channel region 7 without increasing the device area, it is possible to reduce the on-resistance. また、電界の集中するウエル領域5およびドレイン領域6 Moreover, the well region 5 and the drain region 6 to the electric field concentration
の構造は従来と同様であるから、RESURF条件を満たすようにすれば、同程度の耐圧を得ることができる。 Since the structure is the same as the conventional, if so as to satisfy the RESURF condition, it is possible to obtain the same degree of breakdown voltage.
すなわち、耐圧を維持し素子面積を増加させることなくオン抵抗を低減することができるのである。 That is, it is possible to reduce the on-resistance without increasing the element area to maintain the breakdown voltage.

【0018】(実施例2)本実施例は実施例1と同様の構成を有したLD−MOSFETであって、図8ないし図10に示すように、ソース電極4bを主平面に沿って配置した点のみが実施例1と相違する。 [0018] (Embodiment 2) This embodiment is a LD-MOSFET having the same structure as in Example 1, as shown in FIGS. 8 to 10, and arranged along the source electrode 4b in the main plane point only differs from the first embodiment. この構成を採用することによって、実施例1に比較して素子面積を一層低減することができる。 By adopting this configuration, it is possible to further reduce the device area compared to Example 1. 他の構成は実施例1と同様である。 Other configurations are the same as in Example 1.

【0019】(実施例3)本実施例もLD−MOSFE [0019] (Example 3) In this embodiment also LD-MOSFE
Tに関するものであって、図11ないし図16に示すように、ソース領域4とウエル領域5との形状が異なるものである。 A relates T, as shown in FIGS. 11 to 16, in which the shape of the source region 4 and the well region 5 different. すなわち、実施例1ではソース領域4を2分割していたが、本実施例ではソース領域4における主平面側の部位を連結した形状としてある。 That is, the source region 4 in the first embodiment has been divided into two, in the present embodiment is a shape formed by connecting portion of the main plane side of the source region 4. すなわち、従来例で示した構成のソース領域4の下部において、幅方向(X方向)の両端部と中央部との3か所に切欠4cを形成している。 That is, in the lower portion of the source region 4 of the configuration shown in prior art to form a notch 4c in three places between the end portions and the central portion in the width direction (X direction). ウエル領域5は実施例1と同様に3分割しているが、分割した各ウエル領域5の一部にそれぞれ突部5cを形成し、突部5cを切欠4cに挿入することによって、ウエル領域5の一部をソース領域4と絶縁層2 By Although well region 5 is similarly divided into three as in Example 1, each forming a projection 5c a part of each well region 5 is divided, inserting the protruding portion 5c in the cut 4c, well region 5 source region 4 a portion of the insulating layer 2
との間に挿入する形としてある。 There as a form inserted between the. 他の構成は実施例1と同様である。 Other configurations are the same as in Example 1.

【0020】本実施例の構造では、図12に示すように、チャネル領域7が主平面付近だけではなく絶縁層2 [0020] In the structure of this embodiment, as shown in FIG. 12, the channel region 7 is not only around the main plane insulating layer 2
の近傍まで形成されるから、素子の厚み方向の略全域にわたって電流通路を確保することができ、結果的に耐圧を低下させず素子面積を増加させることなくオン抵抗を低減することができる。 Since formed to the vicinity of the can can ensure the current path over substantially the entire area in the thickness direction of the element, reducing consequently the on-resistance without increasing the device area without reducing the breakdown voltage. 加えて、絶縁ゲート構造体8とソース領域4との隣接部分が連続的に分布するように構成されているから、主平面に沿って形成されているチャネル領域7がウエル領域5によって分断されることがなく、連続的にチャネル領域7を形成することができることによりオン抵抗を一層低減できることになる。 In addition, is divided by the adjacent because portion is configured to continuously distributed, the channel region 7 formed along the main plane well region 5 and insulated gate structure 8 and the source region 4 it is no, so that you can further reduce the on-resistance by being able to form a continuous channel region 7. 本実施例における電流通路を図17に斜線部で示す。 The current path in this embodiment is shown by the shaded portion in FIG. 17.

【0021】(実施例4)本実施例は、図18ないし図20に示すように、ソース電極4bを主平面に沿って形成した点のみが実施例3と相違し、他の構成については実施例3と同様である。 [0021] (Embodiment 4) This embodiment, as shown in FIGS. 18 to 20 only in that formed along the source electrode 4b in the main plane is different from the third embodiment, performed for other configurations example 3 is similar to. (実施例5)本実施例は、ラテラル絶縁ゲートバイポーラトランジスタ(以下、L−IGBTと略称する)を示し、図21ないし図23のように、LD−MOSFET (Example 5) This example, lateral insulated gate bipolar transistor (hereinafter, L-IGBT and abbreviated) indicates, as shown in FIGS. 21 to 23, LD-MOSFET
と類似した構成を有している。 It has a similar configuration as. すなわち、サブストレート1の上には絶縁層2を介して半導体層3が形成され、 That is, on the substrate 1 is formed the semiconductor layer 3 through the insulating layer 2,
半導体層3にはN型のエミッタ領域4′が主平面から絶縁層2まで貫通するように形成される。 The semiconductor layer 3 emitter region 4 of N-type 'is formed so as to penetrate from the main plane to the insulating layer 2. エミッタ領域4′は実施例1と同様に2分割され、各エミッタ領域4′はP型のウエル領域5で囲まれる。 Emitter regions 4 'are likewise divided into two as in Example 1, the emitter region 4' is surrounded by the well region 5 of the P type. 半導体層3にはウエル領域5から離間してP型のコレクタ領域6′が形成される。 Collector region 6 of a P-type spaced apart from the well region 5 'are formed in the semiconductor layer 3. 半導体層3の厚み内でエミッタ領域4′とウエル領域5とに跨がる一面にはエミッタ電極4b′が形成され、コレクタ領域6′には主平面に沿ってコレクタ電極6b′が形成される。 The semiconductor layer 'is on one side strides over the well region 5 and the emitter electrode 4b' emitter region 4 in a thickness of 3 is formed, it is formed 'collector electrode 6b along the main plane in the' collector region 6 . 絶縁ゲート構造体8については実施例1と同様に形成される。 It is formed in the same manner as in Example 1 for the insulated gate structure 8. 要するに、実施例1との相違点は、N型のドレイン領域6に代えてP型のコレクタ領域6′を設けた点であって、L−IGBTを構成しているのである。 In short, differences from the first embodiment is a point in which a P-type collector region 6 'in place of the drain region 6 of the N-type, cooperate with each other to provide a L-IGBT. 他の構成および動作は実施例1と同様である。 Other configurations and operations are the same as in Example 1.

【0022】(実施例6)本実施例では、実施例3と同様の構成を有したL−IGBTを示す。 [0022] In Example 6 This example illustrates the L-IGBT having the same structure as in Example 3. すなわち、図2 That is, FIG. 2
4ないし図26に示すように、構造は実施例3に示したLD−MOSFETと同様である。 4 or as shown in FIG. 26, the structure is the same as the LD-MOSFET shown in Example 3. ただし、ソース領域4と同様の構成のエミッタ領域4′を備え、N型のドレイン領域6に代えてP型のコレクタ領域6′を備える点が相違する。 However, 'with a, P-type collector region 6 in place of the drain region 6 of the N-type' emitter region 4 of the same structure as the source region 4 that comprises the different. 他の構成は実施例3と同様であって、実施例3におけるソース電極4bがエミッタ電極4b′となり、ドレイン電極6bがコレクタ電極6b′として機能するのである。 Other configurations are the same as in Example 3, the source electrode 4b emitter electrode 4b ', and the drain electrode 6b is a collector electrode 6b' in Example 3 is to function as a.

【0023】ところで、実施例2に示した半導体装置は、図27ないし図34に示す製造工程で作製することができる。 By the way, the semiconductor device shown in Embodiment 2 can be fabricated by the manufacturing process shown in FIGS. 27 to 34. 以下に実施例1に示した半導体装置の製造手順を説明する。 The procedure for manufacturing the semiconductor device shown in Embodiment 1 will be described below. この半導体装置を製造するに際しては、 In the production of the semiconductor device,
図27に示すSOI構造のウエハ10を用いる。 Used wafer 10 of SOI structure shown in FIG. 27. このウエハ10は、サブストレート1に絶縁層2を介してN型の半導体層3を積層した構造を有する。 The wafer 10 has a structure obtained by stacking semiconductor layers 3 of N-type through the insulating layer 2 to the substrate 1. まず、図28に示すように、ウエハ10にフィールド酸化膜11およびレジスト膜12を形成しておき、素子間の絶縁分離領域となる箇所と絶縁ゲート構造体8を形成する箇所とにそれぞれトレンチ溝13,14をエッチングにより形成する。 First, as shown in FIG. 28, the wafer 10 in advance to form a field oxide film 11 and resist film 12, respectively trench in a portion forming a portion as insulated gate structure 8 to be the isolation region between the elements 13 and 14 are formed by etching. ここにおいて、トレンチ溝13,14のエッチング過程では、レジスト膜12は必ずしも必要ではない。 Here, in the etching process of the trenches 13 and 14, the resist film 12 is not necessarily required.

【0024】次に、図29に示すように、熱酸化処理によってトレンチ溝13,14の内側に熱酸化膜15を形成し、さらにポリシリコン16を堆積させた後、絶縁分離領域とんるトレンチ溝13のポリシリコン16のみを残して他のポリシリコン16を除去する。 Next, as shown in FIG. 29, after the thermal oxide film 15 is formed on the inside of the trench 13, 14 by a thermal oxidation process, it was further deposited polysilicon 16, isolation region Tonru trenches leaving only the polysilicon 16 of the groove 13 is removed and another polysilicon 16. ここにおいて、絶縁分離領域となるトレンチ溝13の中に形成される熱酸化膜15の膜厚は素子間の絶縁分離に要する厚みよりも大きく形成されるのはもちろんのことである。 Here, the thickness of the thermal oxide film 15 formed in the trenches 13 as a dielectric isolation region is a matter of course being larger than the thickness required for isolation between elements.

【0025】次の過程では、図30に示すように、絶縁ゲート構造体8に対応するように形成したトレンチ溝1 [0025] In the next step, as shown in FIG. 30, a trench was formed to correspond to the insulated gate structure 8 1
4の中のフィールド酸化膜11を除去した後に、ゲート酸化膜17を形成し、絶縁ゲート構造体8となるポリシリコン18を堆積させる。 After removal of the field oxide film 11 in the 4, to form a gate oxide film 17 is deposited a polysilicon 18 as the insulated gate structure 8. ゲート酸化膜17はフィールド酸化膜11よりも薄く形成される。 Gate oxide film 17 is thinner than the field oxide film 11. その後、図31に示すように、主平面にレジスト19を形成するとともに、レジスト19の一部でウエル領域5を形成する部位に開口部20を形成し、ウエル領域5となる部位に半導体層3とは異なる導電型とするための不純物を開口部2 Thereafter, as shown in FIG. 31, to form a resist 19 on the main plane, an opening 20 is formed at a portion for forming a well region 5 in a part of the resist 19, the semiconductor layer 3 in a portion to be a well region 5 opening 2 with an impurity to a different conductivity type from that
0を通して導入する。 Introduced through 0. その後、熱処理によって不純物を拡散させる。 Then, impurities are diffused by heat treatment. また、図32に示すように、レジスト19 Further, as shown in FIG. 32, resist 19
の一部でソース領域4となる部位とドレイン領域6となる部位とに開口部21を形成し、ソース領域4およびドレイン領域6を半導体層3と同じ導電型とするための不純物を開口部21を通して導入し、熱処理によって拡散させる。 Of the opening 21 is formed in the portion which becomes the portion and the drain region 6 serving as the source region 4 in some, the source region 4 and drain region 6 opening 21 impurities to the same conductivity type as the semiconductor layer 3 introduced through, it is diffused by heat treatment.

【0026】次に、図33に示すように、絶縁ゲート構造体8となる部位のポリシリコン18に層間絶縁膜22 Next, as shown in FIG. 33, the interlayer polysilicon 18 sites to be insulated gate structure 8 insulating film 22
を形成し、ソース領域4、ウエル領域5、ドレイン領域6における金属製のソース電極4b、ドレイン電極6b Forming a source region 4, the well region 5, a metal source electrode 4b in the drain region 6, the drain electrode 6b
とのコンタクトを形成するためのコンタクト窓23,2 Contact window 23,2 for forming a contact with the
4を層間絶縁膜22に形成する。 4 is formed in the interlayer insulating film 22. 最後に、図34に示すように、層間絶縁膜22の上に金属製の電極を形成し、 Finally, as shown in FIG. 34, to form a metal electrode on the interlayer insulating film 22,
ソース電極4b、ドレイン電極6bをパターニングする。 Source electrodes 4b, patterning the drain electrode 6b. その後、保護膜を形成した後に、ソース電極4b、 Then, after forming the protective film, the source electrode 4b,
ドレイン電極6bにボンディングワイヤを接続するためのボンディング窓を形成すれば、実施例1に示した半導体装置を形成することができる。 By forming the bonding window for connecting a bonding wire to the drain electrode 6b, it is possible to form the semiconductor device shown in Example 1.

【0027】 [0027]

【発明の効果】本発明は上述のように、チャネル領域が半導体基板の主平面に沿う方向および半導体基板の深さ方向に延長されるように絶縁ゲート構造体を深さ方向に延長しているので、チャネル領域の電流経路が半導体基板の主平面の近傍だけでなく、半導体基板の比較的深い部分まで形成され、その結果、素子面積を増加させることなくオン抵抗を減少させることが可能になるという利点を有する。 According to the present invention as described above, are extended in the depth direction the insulated gate structure such that the channel region is extended in the depth direction of the direction and the semiconductor substrate along the main plane of the semiconductor substrate since the current path of the channel region not only the vicinity of the main plane of the semiconductor substrate, it is formed to a relatively deep portion of the semiconductor substrate, as a result, it becomes possible to reduce the on-resistance without increasing the element area It has the advantage. また、このような構造を採用しても電界の集中する部位に変化はないから、RESURF条件を満たすようにすれば、十分な耐圧を得ることができる。 Further, since such no change in the site of concentration of the electric field it is adopted a structure, if so as to satisfy the RESURF condition, it is possible to obtain a sufficient withstand voltage. すなわち、耐圧が高く素子面積が比較的小さいながらもオン抵抗を小さくすることができるという利点を有する。 That has the advantage that it is possible to reduce the even on-resistance while the breakdown voltage is relatively small high device area.

【0028】 しかも、請求項1、2、3、4の発明は、 [0028] In addition, the invention of claim 1, 2, 3 and 4,
ソース領域ないしエミッタ領域と絶縁ゲート領域とが半導体基板の主平面から絶縁層まで到達するから、半導体基板において絶縁層の上に形成した半導体層の厚み方向のほぼ全域をチャネル領域として利用できることになり、オン抵抗を大幅に低減できるという利点を有する。 Since the source region to the emitter region and an insulated gate region reaches from the main plane of the semiconductor substrate to the insulating layer, it will be available substantially the entire thickness direction of the semiconductor layer formed on the insulating layer in a semiconductor substrate as a channel region has the advantage that the on-resistance can be greatly reduced.
また、請求項2、4の発明は、半導体基板の主平面の近傍ではソース領域ないしエミッタ領域が分割されることがなく、 請求項1、3の発明に比較してオン抵抗を一層低減することができるという利点がある。 The invention of claim 2 and 4, without the source region or the emitter region is divided in the vicinity of the main plane of the semiconductor substrate, it further reduces the on-resistance as compared to the invention of claim 1, 3 there is an advantage in that it is.

【0029】 請求項5の発明は、絶縁分離領域と絶縁ゲート構造体とに必要なトレンチ溝を同時に形成することができ、工程の削減につながるという利点がある。 The invention of claim 5, isolation region and can simultaneously form a trench required for the insulated gate structure is advantageous in that lead to a reduction step.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】実施例1を示す斜視図である。 1 is a perspective view showing a first embodiment.

【図2】図1のXZ平面に平行な縦断面図である。 Is a longitudinal sectional view parallel to the XZ plane of FIG. 1;

【図3】図1のXY平面に平行な水平断面図である。 Is a horizontal cross-sectional view parallel to the XY plane of Figure 3 Figure 1.

【図4】実施例1におけるソース領域を示す斜視図である。 4 is a perspective view showing a source region in the first embodiment.

【図5】実施例1におけるウエル領域を示す斜視図である。 5 is a perspective view showing a well region in the first embodiment.

【図6】実施例1における絶縁ゲート構造体を示す斜視図である。 6 is a perspective view showing an insulated gate structure in the first embodiment.

【図7】実施例1における電流経路を示す動作説明図である。 7 is an operation explanatory view showing a current path in the first embodiment.

【図8】実施例2を示す斜視図である。 8 is a perspective view showing a second embodiment.

【図9】図8のXZ平面に平行な縦断面図である。 Is a longitudinal sectional view parallel to the XZ plane of FIG. 8;

【図10】図8のXY平面に平行な水平断面図である。 Is a horizontal cross-sectional view parallel to the XY plane in FIG. 10 FIG.

【図11】実施例3を示す斜視図である。 11 is a perspective view showing a third embodiment.

【図12】図11のXZ平面に平行な縦断面図である。 12 is a longitudinal sectional view parallel to the XZ plane of FIG. 11.

【図13】図11のXY平面に平行な水平断面図である。 Is a horizontal cross-sectional view parallel to the XY plane in FIG. 13 FIG. 11.

【図14】実施例3におけるソース領域を示す斜視図である。 14 is a perspective view showing a source region in the third embodiment.

【図15】実施例3におけるウエル領域を示す斜視図である。 15 is a perspective view showing a well region in the third embodiment.

【図16】実施例3における絶縁ゲート構造体を示す斜視図である。 16 is a perspective view showing an insulated gate structure in the third embodiment.

【図17】実施例3における電流経路を示す動作説明図である。 17 is an operation explanatory view showing a current path in the third embodiment.

【図18】実施例4を示す斜視図である。 18 is a perspective view showing a fourth embodiment.

【図19】図18のXZ平面に平行な縦断面図である。 It is a longitudinal sectional view parallel to the XZ plane of FIG. 19 FIG. 18.

【図20】図18のXY平面に平行な水平断面図である。 Is a horizontal cross-sectional view parallel to the XY plane of Figure 20 Figure 18.

【図21】実施例5を示す斜視図である。 21 is a perspective view showing a fifth embodiment.

【図22】図21のXZ平面に平行な縦断面図である。 It is a longitudinal sectional view parallel to the XZ plane of FIG. 22 FIG. 21.

【図23】図21のXY平面に平行な水平断面図である。 Is a horizontal cross-sectional view parallel to the XY plane of Figure 23 Figure 21.

【図24】実施例6を示す斜視図である。 24 is a perspective view showing a sixth embodiment.

【図25】図26のXZ平面に平行な縦断面図である。 It is a longitudinal sectional view parallel to the XZ plane of FIG. 25 FIG. 26.

【図26】図26のXY平面に平行な水平断面図である。 Is a horizontal cross-sectional view parallel to the XY plane in FIG. 26.

【図27】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 27] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図28】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 28] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図29】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 29] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図30】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 30] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図31】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 31] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図32】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 32] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図33】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 33] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図34】実施例2の製造工程を示し、(a)は平面図、(b)は縦断面図である。 [Figure 34] shows the process of Example 2, (a) is a plan view, (b) vertical cross-sectional view.

【図35】従来例を示す斜視図である。 Figure 35 is a perspective view showing a conventional example.

【図36】従来例を示す側面図である。 Figure 36 is a side view showing a conventional example.

【図37】従来例における電流経路を示す動作説明図である。 FIG. 37 is an operation explanatory diagram showing a current path in the conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 サブストレート 2 絶縁層 3 半導体層 4 ソース領域 4′エミッタ領域 4c 切欠 4c′切欠 5 ウエル領域 5c 突部 5c′突部 6 ドレイン領域 6′コレクタ領域 7 チャネル領域 8 絶縁ゲート構造体 13 トレンチ溝 14 トレンチ溝 1 substrate 2 insulating layer 3 semiconductor layer 4 source region 4 'emitter region 4c notch 4c' notch 5 well region 5c protrusion 5c 'protruding 6 drain region 6' collector region 7 the channel region 8 insulated gate structure 13 trenches 14 trench

フロントページの続き (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工 株式会社内 審査官 河本 充雄 (56)参考文献 特開 平5−243561(JP,A) 特開 平5−136436(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/78 H01L 29/786 H01L 21/336 Of the front page Continued (72) inventor Kishida, Takashi Osaka Prefecture Kadoma Oaza Kadoma 1048 address Matsushita Electric Works Co., Ltd. in the (72) inventor Hitoshi Takano path Osaka Prefecture Kadoma Oaza Kadoma 1048 address Matsushita Electric Works, Ltd. in the examiner Mitsuo Kawamoto ( 56) references Patent flat 5-243561 (JP, a) JP flat 5-136436 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/78 H01L 29/786 H01L 21/336

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 サブストレートに絶縁層を介して第1導 1. A first electrically via the insulating layer on the substrate
    電型の半導体層を積層した半導体基板の主平面に沿って互いに離間して形成された第1導電型のソース領域およびドレイン領域と、ソース領域を囲むように形成された第2導電型のウエル領域と、ソース領域とドレイン領域との間のチャネル領域に結合された絶縁ゲート構造体とを備える横型の半導体装置において、 ソース領域および First conductivity type source and drain regions and, in the second conductivity type formed to surround the source region well formed separately from each other the semiconductor layer of conductivity type along a principal plane of the semiconductor substrate laminated and the region, in lateral semiconductor device comprising an insulating gate structure coupled to the channel region thereof between the source region and the drain region, the source regions and
    ウエル領域が半導体層を主平面から絶縁層まで貫通する Well region through the semiconductor layer from the main plane to the insulating layer
    ように形成され、ソース領域は半導体層の主平面に沿う It is formed as the source region along the main plane of the semiconductor layer
    面内でドレイン領域との対向面に沿う方向において複数 More in the direction along the surface facing the drain region in a plane
    個に分割され、分割された各ソース領域におけるドレイ Is divided into pieces, drain in each of the divided source regions
    ン領域との対向面にそれぞれ切欠部が形成され、絶縁ゲ Each notch is formed on the surface facing the emission region, an insulating gate
    ート構造体が、半導体層の主平面に沿って形成される部 Over preparative structure, portions formed along the main plane of the semiconductor layer
    位からソース領域の切欠部および切欠部に一致する部位 Sites that match the position in the notch and the notch portion of the source region
    でウエル領域に設けた間隙に挿入される複数個の脚部を The in plurality of legs to be inserted into a gap provided in the well region
    延設した形状に形成されていることを特徴とする半導体装置。 Wherein a formed in extended shape.
  2. 【請求項2】 ブストレートに絶縁層を介して第1導電型の半導体層を積層した半導体基板の主平面に沿って 2. A along the main plane of the semiconductor substrate formed by laminating a semiconductor layer of a first conductivity type through the insulating layer to the sub straight
    互いに離間して形成された第1導電型のソース領域およ Oyo source region of the first conductivity type formed apart from each other
    びドレイン領域と、ソース領域を囲むように形成された And fine drain region, is formed so as to surround the source region
    第2導電型のウエル領域と、ソース領域とドレイン領域 The well region of a second conductivity type, a source region and a drain region
    との間のチャネル領域に結合された絶縁ゲート構造体と An insulated gate structure that is coupled to the channel region between the
    を備える横型の半導体装置において、ソース領域および In lateral semiconductor device comprising a source region and
    ウエル領域が半導体層を主平面から絶縁層まで貫通する Well region through the semiconductor layer from the main plane to the insulating layer
    ように形成され、ソース領域における絶縁層との対向面 It is formed as, the surface facing the insulating layer in the source region
    にウエル領域の一部である突部が挿入される切欠が形成 Notch projection is inserted, which is part of the well region is formed in the
    され、ソース領域におけるドレイン領域との対向面に切 It is, switching on the surface facing the drain region in the source region
    欠部が形成され、絶縁ゲート構造体が、半導体層の主平 Out portions are formed, the insulated gate structure, the main semiconductor layer Rights
    面に沿って形成される部位からソース領域の切欠部およ Oyo notch of the source region from the site formed along the surface
    びウエル領域に設けた間隙に挿入される複数個の脚部を A plurality of legs that are inserted into the gap provided in the fine well region
    延設した形状に形成されていることを特徴とする半導体装置。 Wherein a formed in extended shape.
  3. 【請求項3】 ブストレートに絶縁層を介して第1導電型の半導体層を積層した半導体基板の主平面に沿って 3. A along the main plane of the semiconductor substrate formed by laminating a semiconductor layer of a first conductivity type through the insulating layer to the sub straight
    互いに離間して形成された第1導電型のエミッタ領域お Contact first conductivity type emitter region formed apart from each other
    よび第2導電型のコレクタ領域と、エミッタ領域を囲む Enclosing the preliminary and second conductivity type collector region, an emitter region
    ように形成された第2導電型のウエル領域と、エミッタ A second conductivity type well region formed as an emitter
    領域とコレクタ領域との間のチャネル領域に結合された Coupled to the channel region between the region and the collector region
    絶縁ゲート構造体とを備える横型の半導体装置におい Lateral semiconductor device odor and a insulated gate structure
    て、エミ ッタ領域およびウエル領域が半導体層を主平面から絶縁層まで貫通するように形成され、エミッタ領域 Te, is formed so as emitter jitter region and the well region through the semiconductor layer from the main plane to the insulating layer, the emitter region
    は半導体層の主平面に沿う面内でコレクタ領域との対向 Facing the collector region in the plane along the main plane of the semiconductor layer
    面に沿う方向において複数個に分割され、分割された各 In the direction along the surface is divided into a plurality, each divided
    エミッタ領域におけるコレクタ領域との対向面にそれぞ It the facing surface of the collector region in the emitter region
    れ切欠部が形成され、絶縁ゲート構造体が、半導体層の Are cutout portion is formed, the insulated gate structure, the semiconductor layer
    主平面に沿って形成される部位からエミッタ領域の切欠 Notches from site formed along the main plane of the emitter region
    部および切欠部に一致する部位でウエル領域に設けた間 While it provided in the well region at a site consistent with parts and notch
    隙に挿入される複数個の脚部を延設した形状に形成され It is formed into a shape extending a plurality of leg portions to be inserted into gap
    ていることを特徴とする半導体装置。 Wherein a is.
  4. 【請求項4】 サブストレートに絶縁層を介して第1導 4. A first conductive via the insulating layer on the substrate
    電型の半導体層を積層した半導体基板の主平面に沿って互いに離間して形成された第1導電型のエミッタ領域および第2導電型のコレクタ領域と、エミッタ領域を囲むように形成された第2導電型のウエル領域と、エミッタ領域とコレクタ領域との間のチャネル領域に結合された絶縁ゲート構造体とを備える横型の半導体装置において、 エミッタ領域およびウエル領域は半導体層を主平面 The formed to surround the first conductivity type emitter region and a second conductivity type collector region formed apart from each other, the emitter region of the semiconductor layer of conductivity type along a principal plane of the semiconductor substrate laminated and second conductivity type well region, the lateral semiconductor device comprising an insulating gate structure that is coupled to the channel region between the emitter region and the collector region, the emitter region and the well region of the semiconductor layer main plane
    から絶縁層まで貫通するように形成され、エミッタ領域 It is formed so as to penetrate to the insulating layer from the emitter region
    における絶縁層との対向面にウェル領域の一部である突 Collision is part of the well region surface facing the insulating layer in the
    部が挿入される切欠が形成され、エミッタ領域における Notch part is inserted, in the emitter region
    コレクタ領域との対向面に切欠部が形成され、絶縁ゲー Notch is formed on the surface facing the collector region, an insulating gate
    ト構造体が、半導体層の主平面に沿って形成される部位 DOO structure, site formed along a principal plane of the semiconductor layer
    からエミッタ領域の切欠部および切欠部に一致する部位 Site from matching notch and cut-out of the emitter region
    でウエル領域に設けた間隙に挿入される複数個の脚部を The in plurality of legs to be inserted into a gap provided in the well region
    延設した形状に形成されていることを特徴とする半導体装置。 Wherein a formed in extended shape.
  5. 【請求項5】 請求項1ないし請求項4のいずれか1項 5. any one of claims 1 to 4
    に記載の半導体装置を製造するに際して、半導体基板の In manufacturing the semiconductor device according to, a semiconductor substrate
    主平面において素子領域を囲む絶縁分離領域を形成する Forming an isolation region surrounding the device region in the main plane
    ためのトレンチ溝と、絶縁ゲート構造体を深さ方向に延 Trench and, extending in the depth direction the insulated gate structure for
    長するためのトレンチ溝とを半導体基板の主平面に同時 Simultaneously a trench for long in the main plane of the semiconductor substrate
    に形成することを特徴とする半導体装置の製造方法。 Method of manufacturing a semiconductor device, and forming the.
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