JP3329273B2 - Display device and manufacturing method thereof - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は表示装置及びその
製造方法に関する。The present invention relates to a display device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来例として、アクティブマトリクス型
の液晶表示装置について説明する。図１６は従来のこの
ような液晶表示装置の一例の一部の断面図を示したもの
である。この液晶表示装置はガラス基板１を備えてい
る。ガラス基板１の上面の所定の箇所にはＡｌまたはＡ
ｌ合金からなるゲート電極２を含むゲート配線（走査信
号線、図示せず）が形成され、その上面全体にはゲート
絶縁膜３が形成されている。ゲート絶縁膜３の上面の所
定の箇所でゲート電極２に対応する部分には真性のアモ
ルファスシリコンまたはポリシリコンからなる半導体層
４が形成されている。半導体層４の上面中央部にはブロ
ッキング層５が形成されている。ブロッキング層５の上
面両側及びその両側における半導体層４の上面にはｎ+
シリコン層６、７が形成されている。ｎ+シリコン層
６、７の上面にはＣｒからなるドレイン電極８及びソー
ス電極９が形成されている。ゲート絶縁膜３の上面の所
定の箇所にはＣｒからなるドレイン配線（データ信号
線）１０がドレイン電極８及びソース電極９の形成と同
時に形成されている。ドレイン配線１０はドレイン電極
８と接続されている。ソース電極９の上面及びその近傍
のゲート絶縁膜３の上面の所定の箇所にはＩＴＯ（イン
ジウム−錫酸化物）からなる画素電極１１が形成されて
いる。2. Description of the Related Art As a conventional example, an active matrix type liquid crystal display device will be described. FIG. 16 shows a partial cross-sectional view of an example of such a conventional liquid crystal display device. This liquid crystal display device has a glass substrate 1. A predetermined portion of the upper surface of the glass substrate 1 is Al or A
A gate wiring (scanning signal line, not shown) including a gate electrode 2 made of a 1 alloy is formed, and a gate insulating film 3 is formed on the entire upper surface thereof. A semiconductor layer 4 made of intrinsic amorphous silicon or polysilicon is formed in a portion corresponding to the gate electrode 2 at a predetermined position on the upper surface of the gate insulating film 3. A blocking layer 5 is formed at the center of the upper surface of the semiconductor layer 4. On the upper surface of the semiconductor layer 4 on both sides of the upper surface of the blocking layer 5 and on both sides thereof, n +
Silicon layers 6 and 7 are formed. On the upper surfaces of the n + silicon layers 6 and 7, a drain electrode 8 and a source electrode 9 made of Cr are formed. At a predetermined position on the upper surface of the gate insulating film 3, a drain wiring (data signal line) 10 made of Cr is formed at the same time as the formation of the drain electrode 8 and the source electrode 9. The drain wiring 10 is connected to the drain electrode 8. A pixel electrode 11 made of ITO (indium-tin oxide) is formed at a predetermined position on the upper surface of the source electrode 9 and on the upper surface of the gate insulating film 3 in the vicinity thereof.
【０００３】[0003]
【発明が解決しようとする課題】このように、従来の液
晶表示装置では、ドレイン電極８、ソース電極９及びド
レイン配線１０をＣｒによって形成している。これは、
ソース電極９とＩＴＯからなる画素電極１１との間のコ
ンタクトを良好とするためである。しかしながら、Ｃｒ
は高抵抗金属であるので、ドレイン配線１０の抵抗が大
きくなり、ひいては配線時定数が大きくなり、したがっ
てドレイン配線１０の幅を細くするのに限界があり、ひ
いては開口率が低下するという問題があった。なお、ド
レイン配線１０等を低抵抗金属であるＡｌまたはＡｌ合
金によって形成することが考えられる。しかしながら、
この場合、ＡｌまたはＡｌ合金は酸化されやすい金属で
あるので、その表面にすぐに自然酸化膜が形成され、こ
のためソース電極９と画素電極１１との間のコンタクト
抵抗が非常に高くなり、好ましくない。ちなみに、Ａｌ
とＩＴＯとのコンタクトの場合には、６μｍ×６μｍの
コンタクト面積でコンタクト抵抗が数十ＭΩと非常に高
くなってしまう。これに対し、ＣｒとＩＴＯとのコンタ
クトの場合には、６μｍ×６μｍのコンタクト面積でコ
ンタクト抵抗が数十ｋΩとかなり低くなり、コンタクト
を良好とすることができる。しかし、Ｃｒの場合には、
上述のような問題がある。この発明の課題は、ソース電
極と画素電極との間のコンタクトを良好とすることがで
きる上、ドレイン配線の抵抗を小さくすることである。As described above, in the conventional liquid crystal display device, the drain electrode 8, the source electrode 9, and the drain wiring 10 are formed of Cr. this is,
This is to improve the contact between the source electrode 9 and the pixel electrode 11 made of ITO. However, Cr
Is a high-resistance metal, the resistance of the drain wiring 10 is increased, and the wiring time constant is increased. Therefore, there is a limit in reducing the width of the drain wiring 10, and the aperture ratio is reduced. Was. It is conceivable that the drain wiring 10 and the like are formed of low resistance metal such as Al or Al alloy. However,
In this case, since Al or an Al alloy is a metal that is easily oxidized, a natural oxide film is immediately formed on the surface thereof, so that the contact resistance between the source electrode 9 and the pixel electrode 11 becomes extremely high, which is preferable. Absent. By the way, Al
In the case of a contact between ITO and ITO, a contact area of 6 μm × 6 μm results in a very high contact resistance of several tens of MΩ. On the other hand, in the case of a contact between Cr and ITO, the contact resistance is considerably low at several tens kΩ with a contact area of 6 μm × 6 μm, and the contact can be made good. However, in the case of Cr,
There is a problem as described above. An object of the present invention is to improve the contact between a source electrode and a pixel electrode and to reduce the resistance of a drain wiring.
【０００４】[0004]
【課題を解決するための手段】請求項１記載の発明に係
る表示装置は、上面に少なくとも、半導体層、ゲート電
極、ソース電極及びドレイン電極を有する薄膜トランジ
スタと、前記ソース電極に接続された画素電極と、前記
ドレイン電極に接続されたドレイン配線とが設けられた
基板を備えた表示装置において、前記ソース電極、前記
ドレイン電極及び前記ドレイン配線を、少なくとも前記
基板側からＡｌ系金属層及びＡｌ系金属層より酸化還元
電位が高い表面層の２層を含む積層構造とし、前記ソー
ス電極及び前記ドレイン電極の最上層を、厚さが２．５
ｎｍ〜１５０ｎｍで前記Ａｌ系金属層より酸化還元電位
が高い金属層とし、前記ソース電極の最上層の金属層に
前記画素電極を接続し、且つ、前記ドレイン配線の前記
Ａｌ系金属層を、両側面に傾斜面を有し上部が底部より
幅狭なものとし、前記ドレイン配線の表面層を前記Ａｌ
系金属層の底部より幅狭となしたことを特徴とする。 請
求項２に記載の発明に係る表層装置の製造方法は、上面
に少なくとも、半導体層、ゲート電極、ソース電極及び
ドレイン電極を有する薄膜トランジスタと、前記ソース
電極に接続された画素電極と、前記ドレイン電極に接続
されたドレイン配線とが設けられた基板を備え、前記ソ
ース電極、前記ドレイン電極及び前記ドレイン配線を、
少なくとも前記基板側からＡｌ系金属層及びＡｌ系金属
層より酸化還元電位が高い表面層の２層を含む積層構造
とし、前記ソース電極及び前記ドレイン電極の最上層
を、厚さが２．５ｎｍ〜１５０ｎｍで前記Ａｌ系金属層
より酸化還元電位が高い金属層とし、前記ソース電極の
最上層の金属層に前記画素電極を接続した表示装置の製
造に際し、前記基板上にＡｌ系金属層及びＡｌ系金属層
より酸化還元電位が高い金属層をこの順で成膜し、この
成膜されたＡｌ系金属層より酸化還元電位が高い金属層
及びＡｌ系金属層をウエットエッチングし、前記Ａｌ系
金属層を、両側面に傾斜面を有し上部が底部より幅狭な
ものとし、且つ、前記Ａｌ系金属層より酸化還元電位が
高い金属層を前記Ａｌ系金属層の上部より幅広なひさし
を有するものとし、この後、酸素プラズマ処理によりを
行うことにより、前記Ａｌ系金属層より酸化還元電位が
高い金属層のひさしをエッチングすることを特徴とす
る。 Means for Solving the Problems According to the invention of claim 1
The display device has at least a semiconductor layer and a gate electrode on the upper surface.
Thin film transistor having poles, source and drain electrodes
A pixel electrode connected to the source and the source electrode;
And a drain wiring connected to the drain electrode was provided.
In a display device provided with a substrate, the source electrode, the
A drain electrode and the drain wiring,
Redox from Al-based metal layer and Al-based metal layer from substrate side
A layered structure including two layers of surface layers having a high potential;
The uppermost layer of the drain electrode and the drain electrode has a thickness of 2.5
The oxidation-reduction potential of the Al-based metal layer at nm to 150 nm
High metal layer, the uppermost metal layer of the source electrode
Connect the pixel electrode, and the drain wiring
The Al-based metal layer has inclined surfaces on both sides and the top is lower than the bottom
The drain wiring has a surface layer of Al
The width is narrower than the bottom of the base metal layer. Contract
A method for manufacturing a surface device according to the invention as set forth in claim 2, wherein
At least a semiconductor layer, a gate electrode, a source electrode, and
A thin film transistor having a drain electrode, and the source
A pixel electrode connected to the electrode and a connection to the drain electrode
A substrate on which a drain wiring is provided.
Source electrode, the drain electrode and the drain wiring,
An Al-based metal layer and an Al-based metal from at least the substrate side
Laminated structure including two layers of surface layer having higher oxidation-reduction potential than layer
And the uppermost layer of the source electrode and the drain electrode
The Al-based metal layer having a thickness of 2.5 nm to 150 nm.
A metal layer having a higher oxidation-reduction potential is used, and the source electrode
Production of a display device in which the pixel electrode is connected to the uppermost metal layer
When forming, an Al-based metal layer and an Al-based metal layer
A metal layer having a higher oxidation-reduction potential is formed in this order,
Metal layer having a higher oxidation-reduction potential than the deposited Al-based metal layer
And the Al-based metal layer is wet-etched,
The metal layer has slopes on both sides and the top is narrower than the bottom
And the oxidation-reduction potential is higher than that of the Al-based metal layer.
Eaves wider than upper part of the Al-based metal layer
After that, the oxygen plasma treatment
By doing so, the oxidation-reduction potential is higher than that of the Al-based metal layer.
Etching the eaves of a high metal layer
You.
【０００５】[0005]
【発明の実施の形態】（第１実施形態）図１はこの発明
の第１実施形態における液晶表示装置の要部の断面図を
示したものである。この液晶表示装置はガラス基板２１
を備えている。ガラス基板２１の上面の所定の箇所には
ＡｌまたはＡｌ合金（以下、Ａｌ系金属という。）から
なるゲート電極２２を含むゲート配線（図示せず）が形
成され、その上面全体にはゲート絶縁膜２３が形成され
ている。ゲート絶縁膜２３の上面の所定の箇所でゲート
電極２２に対応する部分には真性のアモルファスシリコ
ンまたはポリシリコンからなる半導体層２４が形成され
ている。半導体層２４の上面中央部にはブロッキング層
２５が形成されている。ブロッキング層２５の上面両側
及びその両側における半導体層２４の上面にはｎ+シリ
コン層２６、２７が形成されている。(First Embodiment) FIG. 1 is a sectional view showing a main part of a liquid crystal display device according to a first embodiment of the present invention. This liquid crystal display device has a glass substrate 21
It has. A gate wiring (not shown) including a gate electrode 22 made of Al or an Al alloy (hereinafter, referred to as an Al-based metal) is formed at a predetermined position on the upper surface of the glass substrate 21, and a gate insulating film is formed on the entire upper surface. 23 are formed. A semiconductor layer 24 made of intrinsic amorphous silicon or polysilicon is formed in a portion corresponding to the gate electrode 22 at a predetermined position on the upper surface of the gate insulating film 23. A blocking layer 25 is formed at the center of the upper surface of the semiconductor layer 24. On the upper surface of the semiconductor layer 24 on both sides of the upper surface of the blocking layer 25 and on both sides thereof, n + silicon layers 26 and 27 are formed.
【０００６】一方のｎ+シリコン層２６の上面にはＣ
ｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電
位が高い金属からなる第１のドレイン電極２８が形成さ
れている。第１のドレイン電極２８の上面及びその近傍
のゲート絶縁膜２３の上面の所定の箇所にはＡｌ系金属
からなる第２のドレイン電極２９が形成されている。第
２のドレイン電極２９の上面及びその近傍のゲート絶縁
膜２３の上面の所定の箇所にはＣｒ、Ｔｉ、Ｔａ、Ｍｏ
等のＡｌ系金属層より酸化還元電位が高い金属からなる
第３のドレイン電極３０が形成されている。他方のｎ+
シリコン層２７の上面にはＣｒ、Ｔｉ、Ｔａ、Ｍｏ等の
Ａｌ系金属層より酸化還元電位が高い金属からなる第１
のソース電極３１が形成されている。第１のソース電極
３１の上面及びその近傍のゲート絶縁膜２３の上面の所
定の箇所にはＡｌ系金属からなる第２のソース電極３２
が形成されている。第２のソース電極３２の上面及びそ
の近傍のゲート絶縁膜２３の上面の所定の箇所にはＣ
ｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電
位が高い金属からなる第３のソース電極３３が形成され
ている。On the upper surface of one n + silicon layer 26, C
A first drain electrode 28 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer such as r, Ti, Ta, or Mo is formed. A second drain electrode 29 made of an Al-based metal is formed at a predetermined position on the upper surface of the first drain electrode 28 and on the upper surface of the gate insulating film 23 in the vicinity thereof. Cr, Ti, Ta, and Mo are formed at predetermined positions on the upper surface of the second drain electrode 29 and the upper surface of the gate insulating film 23 in the vicinity thereof.
And a third drain electrode 30 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer. The other n +
On the upper surface of the silicon layer 27, a first metal made of a metal having a higher oxidation-reduction potential than an Al-based metal layer such as Cr, Ti, Ta, or Mo is used.
Are formed. A second source electrode 32 made of an Al-based metal is provided at a predetermined position on the upper surface of the first source electrode 31 and on the upper surface of the gate insulating film 23 in the vicinity thereof.
Are formed. A predetermined portion of the upper surface of the second source electrode 32 and the upper surface of the gate insulating film 23 near the second source electrode 32 has C
A third source electrode 33 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer such as r, Ti, Ta, or Mo is formed.
【０００７】ゲート絶縁膜２３の上面の所定の箇所には
ドレイン配線３４が設けられている。このドレイン配線
３４は、下から順に、Ａｌ系金属層３５及びＣｒ、Ｔ
ｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電位が高
い金属からなる表面層３６の２層構造となっている。こ
の場合、Ａｌ系金属層３５は第２のドレイン電極２９及
び第２のソース電極３２の形成と同時に形成されている
とともに、第２のドレイン電極２９に接続されている。
表面層３６は第３のドレイン電極３０及び第３のソース
電極３３の形成と同時に形成されているとともに、第３
のドレイン電極３０に接続されている。第３のソース電
極３３の上面及びその近傍のゲート絶縁膜２３の上面の
所定の箇所にはＩＴＯからなる画素電極３７が形成され
ている。A drain wiring 34 is provided at a predetermined position on the upper surface of the gate insulating film 23. The drain wiring 34 includes an Al-based metal layer 35 and Cr, T
It has a two-layer structure of a surface layer 36 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer such as i, Ta, and Mo. In this case, the Al-based metal layer 35 is formed simultaneously with the formation of the second drain electrode 29 and the second source electrode 32, and is connected to the second drain electrode 29.
The surface layer 36 is formed at the same time when the third drain electrode 30 and the third source electrode 33 are formed.
Is connected to the drain electrode 30. A pixel electrode 37 made of ITO is formed at a predetermined position on the upper surface of the third source electrode 33 and on the upper surface of the gate insulating film 23 in the vicinity thereof.
【０００８】このように、この液晶表示装置では、ドレ
イン配線３４を、Ａｌ系金属層３５及びＡｌ系金属層よ
り酸化還元電位が高い金属からなる表面層３６の２層構
造としているので、ドレイン配線３４の抵抗を小さくす
ることができる。この結果、配線時定数が小さくなり、
ドレイン配線３４の幅を細くすることができ、ひいては
開口率を大きくすることができる。また、ソース電極
を、Ａｌ系金属層より酸化還元電位が高い金属からなる
第１のソース電極３１、Ａｌ系金属からなる第２のソー
ス電極３２及びＡｌ系金属層より酸化還元電位が高い金
属からなる第３のソース電極３３の３層構造とし、最上
層の第３のソース電極３３にＩＴＯからなる画素電極３
７を接続させているので、第３のソース電極３３と画素
電極３７との間のコンタクトを良好とすることができ
る。As described above, in this liquid crystal display device, the drain wiring 34 has a two-layer structure of the Al-based metal layer 35 and the surface layer 36 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer. 34 can be reduced. As a result, the wiring time constant decreases,
The width of the drain wiring 34 can be reduced, and the aperture ratio can be increased. The source electrode is made of a first source electrode 31 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer, a second source electrode 32 made of an Al-based metal, and a metal having a higher oxidation-reduction potential than the Al-based metal layer. The third source electrode 33 has a three-layer structure, and the third source electrode 33 in the uppermost layer has a pixel electrode 3 made of ITO.
7, the contact between the third source electrode 33 and the pixel electrode 37 can be improved.
【０００９】次に、特に、ドレイン配線３４の形成方法
について、図２（Ａ）〜（Ｄ）を参照して説明する。ま
ず、図２（Ａ）に示すように、ゲート絶縁膜２３の上面
にＡｌ系金属層３５をスパッタ等により膜厚３００ｎｍ
程度に成膜し、続いてその上面にＣｒ等のＡｌ系金属層
より酸化還元電位が高い金属からなる表面層３６をスパ
ッタ等により膜厚２５ｎｍ程度に成膜する。次に、表面
層３６の上面の所定の箇所にフォトレジスト３８をパタ
ーン形成する。次に、表面層３６をウェットエッチング
し、続いてＡｌ系金属層３５をウェットエッチングする
と、図２（Ｂ）に示すようになる。この場合、Ａｌ系金
属層３５がサイドエッチングされることにより、Ａｌ系
金属層３５の上面の両サイドに表面層３６のひさし３６
ａが形成される。したがって、この状態において、フォ
トレジスト３８を剥離し、次いでその上面に例えば窒化
シリコンからなるオーバーコート膜を膜厚２００ｎｍ程
度に成膜すると、図３に示すように、Ａｌ系金属層３５
及び表面層３６からなるドレイン配線３４をオーバーコ
ート膜３９で完全に被うことができず、信頼性が低下す
ることになる。Next, in particular, a method of forming the drain wiring 34 will be described with reference to FIGS. First, as shown in FIG. 2A, an Al-based metal layer 35 having a thickness of 300 nm is formed on the upper surface of the gate insulating film 23 by sputtering or the like.
Then, a surface layer 36 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer such as Cr is formed on the upper surface to a thickness of about 25 nm by sputtering or the like. Next, a photoresist 38 is pattern-formed at a predetermined location on the upper surface of the surface layer 36. Next, when the surface layer 36 is wet-etched and subsequently the Al-based metal layer 35 is wet-etched, the result is as shown in FIG. In this case, since the Al-based metal layer 35 is side-etched, the eaves 36 of the surface layer 36 are provided on both sides of the upper surface of the Al-based metal layer 35.
a is formed. Therefore, in this state, the photoresist 38 is peeled off, and then an overcoat film made of, for example, silicon nitride is formed on the upper surface to a thickness of about 200 nm, as shown in FIG.
In addition, the drain wiring 34 composed of the surface layer 36 cannot be completely covered with the overcoat film 39, and the reliability is reduced.
【００１０】そこで、この場合のドレイン配線の形成方
法では、図２（Ｂ）に示す状態において、つまりフォト
レジスト３８をそのまま残した状態において、酸素プラ
ズマ処理を行うことにより、図２（Ｃ）に示すように、
フォトレジスト３８及び表面層３６のひさし３６ａをエ
ッチングする。一例として、フォトレジスト３８の膜厚
が１．５μｍ程度である場合、フォトレジスト３８をそ
の膜厚が０．５μｍ程度となるまでエッチングすると、
フォトレジスト３８の両サイドも１μｍ程度エッチング
され、表面層３６のひさし３６ａがむき出しとなり、こ
のむき出されたひさし３６ａがエッチングされることに
なる。そして、この後、フォトレジスト３８を剥離する
と、図２（Ｄ）に示すドレイン配線３４が得られる。こ
のようにして得られたドレイン配線３４では、表面層３
６の幅はその下のＡｌ系金属層３５の底部の幅よりも狭
くなっている。したがって、図示していないが、その上
面に例えば窒化シリコンからなるオーバーコート膜を膜
厚２００ｎｍ程度に成膜しても、Ａｌ系金属層３５及び
表面層３６からなるドレイン配線３４をオーバーコート
膜で完全に被うことができ、信頼性を確保することがで
きる。なお、表面層３６の膜厚は図１に示す第３のソー
ス電極３３と画素電極３７とのコンタクトが良好となれ
ばよいので、２．５ｎｍ程度以上であればよく、また１
５０ｎｍ程度以下が好ましい。また、酸素プラズマ処理
の代わりに、塩素と酸素の混合ガスによるプラズマ処理
を行っても、上記と同様の効果を得ることができる。Therefore, in the method of forming the drain wiring in this case, oxygen plasma processing is performed in the state shown in FIG. 2B, that is, in a state where the photoresist 38 is left as it is, and as shown in FIG. As shown,
The photoresist 38 and the eaves 36a of the surface layer 36 are etched. As an example, when the thickness of the photoresist 38 is about 1.5 μm, the photoresist 38 is etched until the thickness becomes about 0.5 μm.
Both sides of the photoresist 38 are also etched by about 1 μm, the eaves 36a of the surface layer 36 are exposed, and the exposed eaves 36a are etched. After that, when the photoresist 38 is peeled off, the drain wiring 34 shown in FIG. 2D is obtained. In the thus obtained drain wiring 34, the surface layer 3
The width of 6 is smaller than the width of the bottom of the Al-based metal layer 35 thereunder. Therefore, although not shown, even if an overcoat film made of, for example, silicon nitride is formed on the upper surface to a thickness of about 200 nm, the drain wiring 34 consisting of the Al-based metal layer 35 and the surface layer 36 is formed by the overcoat film. It can be completely covered and reliability can be ensured. The thickness of the surface layer 36 may be about 2.5 nm or more, since it is sufficient that the contact between the third source electrode 33 and the pixel electrode 37 shown in FIG.
It is preferably about 50 nm or less. Further, the same effect as described above can be obtained by performing plasma processing using a mixed gas of chlorine and oxygen instead of oxygen plasma processing.
【００１１】（第２実施形態）図４はこの発明の第２実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、ブロッキング層２５をマスクとして半導
体層２４にｎ型イオンをドーピングすることにより、ブ
ロッキング層２５下の半導体層２４の両側にｎ+シリコ
ン層２６、２７を形成した点である。(Second Embodiment) FIG. 4 is a sectional view of a main part of a liquid crystal display device according to a second embodiment of the present invention. This liquid crystal display device is different from the case shown in FIG. 1 in that the semiconductor layer 24 is doped with n-type ions using the blocking layer 25 as a mask, so that n + silicon layers are formed on both sides of the semiconductor layer 24 under the blocking layer 25. 26 and 27 are formed.
【００１２】（第３実施形態）図５はこの発明の第３実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、第３のドレイン電極３０、第３のソース
電極３３及びドレイン配線３４を含むゲート絶縁膜２３
の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の上
面の所定の箇所に画素電極３７を層間絶縁膜４１の所定
の箇所に形成されたコンタクトホール４２を介して第３
のソース電極３３に接続させて形成した点である。(Third Embodiment) FIG. 5 is a sectional view of a main part of a liquid crystal display device according to a third embodiment of the present invention. This liquid crystal display device is different from the case shown in FIG. 1 in that a gate insulating film 23 including a third drain electrode 30, a third source electrode 33, and a drain wiring 34 is provided.
An interlayer insulating film 41 is formed on the upper surface of the substrate, and a pixel electrode 37 is formed at a predetermined location on the upper surface of the interlayer insulating film 41 via a contact hole 42 formed at a predetermined location on the interlayer insulating film 41.
Is formed by being connected to the source electrode 33 of FIG.
【００１３】（第４実施形態）図６はこの発明の第４実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図４に示す場合
と異なる点は、第３のドレイン電極３０、第３のソース
電極３３及びドレイン配線３４を含むゲート絶縁膜２３
の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の上
面の所定の箇所に画素電極３７を層間絶縁膜４１の所定
の箇所に形成されたコンタクトホール４２を介して第３
のソース電極３３に接続させて形成した点である。(Fourth Embodiment) FIG. 6 is a sectional view showing a main part of a liquid crystal display device according to a fourth embodiment of the present invention. This liquid crystal display device is different from the case shown in FIG. 4 in that a gate insulating film 23 including a third drain electrode 30, a third source electrode 33, and a drain wiring 34 is provided.
An interlayer insulating film 41 is formed on the upper surface of the substrate, and a pixel electrode 37 is formed at a predetermined location on the upper surface of the interlayer insulating film 41 via a contact hole 42 formed at a predetermined location on the interlayer insulating film 41.
Is formed by being connected to the source electrode 33 of FIG.
【００１４】（第５実施形態）図７はこの発明の第５実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、ドレイン配線３４を、下から順に、Ａｌ
系金属層より酸化還元電位が高い金属からなる下層４
３、Ａｌ系金属層３５及びＡｌ系金属層より酸化還元電
位が高い金属からなる表面層３６の３層構造とした点で
ある。この場合、下側の下層４３は第１のドレイン電極
２８及び第１のソース電極３１と同時に形成されている
とともに、第１のドレイン電極２８に接続されている。
Ａｌ系金属層３５は第２のドレイン電極２９及び第２の
ソース電極３２と同時に形成されているとともに、第２
のドレイン電極２９に接続されている。上側の表面層３
６は第３のドレイン電極３０及び第３のソース電極３３
と同時に形成されているとともに、第３のドレイン電極
３０に接続されている。また、第１のドレイン電極２８
及び第１のソース電極３１はｎ+シリコン層２６、２７
の上面及びその近傍のゲート絶縁膜２３の上面の所定の
箇所に形成されている。そして、第１のドレイン電極２
８及び第１のソース電極３１の各上面に第２のドレイン
電極２９及び第２のソース電極３２が形成され、その各
上面に第３のドレイン電極３０及び第３のソース電極３
３が形成されている。(Fifth Embodiment) FIG. 7 is a sectional view showing a main part of a liquid crystal display device according to a fifth embodiment of the present invention. This liquid crystal display device is different from the liquid crystal display device shown in FIG.
Lower layer 4 made of a metal having a higher oxidation-reduction potential than the base metal layer
3. A three-layer structure of an Al-based metal layer 35 and a surface layer 36 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer. In this case, the lower layer 43 on the lower side is formed simultaneously with the first drain electrode 28 and the first source electrode 31, and is connected to the first drain electrode 28.
The Al-based metal layer 35 is formed simultaneously with the second drain electrode 29 and the second source electrode 32, and
Is connected to the drain electrode 29 of Upper surface layer 3
6 is a third drain electrode 30 and a third source electrode 33
At the same time, they are formed and connected to the third drain electrode 30. Also, the first drain electrode 28
And the first source electrode 31 has n + silicon layers 26 and 27
And at a predetermined location on the upper surface of the gate insulating film 23 in the vicinity thereof. And the first drain electrode 2
The second drain electrode 29 and the second source electrode 32 are formed on the respective upper surfaces of the first and second source electrodes 31 and 32, and the third drain electrode 30 and the third source electrode 3 are formed on the respective upper surfaces thereof.
3 are formed.
【００１５】次に、特に、ドレイン配線３４の形成方法
について、図８（Ａ）〜（Ｄ）を参照して説明する。ま
ず、図８（Ａ）に示すように、ゲート絶縁膜２３の上面
にＣｒ等のＡｌ系金属層より酸化還元電位が高い金属か
らなる下層４３をスパッタ等により膜厚２５ｎｍ程度に
成膜し、続いてその上面にＡｌ系金属層３５をスパッタ
等により膜厚３００ｎｍ程度に成膜し、続いてその上面
にＣｒ等のＡｌ系金属層より酸化還元電位が高い金属か
らなる表面層３６をスパッタ等により膜厚２５ｎｍ程度
に成膜する。次に、上側の表面層３６の上面の所定の箇
所にフォトレジスト４４をパターン形成する。次に、上
側の表面層３６をウェットエッチングし、続いてＡｌ系
金属層３５をウェットエッチングすると、図８（Ｂ）に
示すようになる。この場合、Ａｌ系金属層３５がサイド
エッチングされることにより、Ａｌ系金属層３５の上面
の両サイドに上側の表面層３６のひさし３６ａが形成さ
れる。Next, a method of forming the drain wiring 34 will be described with reference to FIGS. First, as shown in FIG. 8A, a lower layer 43 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer such as Cr is formed on the upper surface of the gate insulating film 23 to a thickness of about 25 nm by sputtering or the like. Subsequently, an Al-based metal layer 35 is formed on the upper surface to a thickness of about 300 nm by sputtering or the like, and a surface layer 36 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer such as Cr is formed on the upper surface by sputtering. To a film thickness of about 25 nm. Next, a photoresist 44 is pattern-formed at a predetermined position on the upper surface of the upper surface layer 36. Next, when the upper surface layer 36 is wet-etched and subsequently the Al-based metal layer 35 is wet-etched, the result is as shown in FIG. In this case, the eaves 36a of the upper surface layer 36 are formed on both sides of the upper surface of the Al-based metal layer 35 by side-etching the Al-based metal layer 35.
【００１６】次に、下側の下層４３をウェットエッチン
グすると、図８（Ｃ）に示すように、上側の表面層３６
のひさし３６ａもエッチングされる。すなわち、図８
（Ｂ）に示す状態では、下側の下層４３の表面積がＡｌ
系金属層３５の側壁の面積よりも十分大きいので、Ｃｒ
等からなる下層４３のエッチング液とＡｌ系金属層３５
の側壁との反応よりも同エッチング液と下側の下層４３
との反応の方が支配的となり、このため上側の表面層３
６のひさし３６ａに負の起電力が生ぜず、下層４３のエ
ッチング液と上側の表面層３６のひさし３６ａとが反応
し、上側の表面層３６のひさし３６ａもエッチングされ
ることになる。これに対し、例えば図２（Ｂ）に示す状
態において、表面層のエッチング液で再度エッチングを
行った場合、表面層３６のひさし３６ａの表面積がＡｌ
系金属層３５の側壁の面積よりも小さいので、表面層の
エッチング液とＡｌ系金属層３５の側壁とが反応し、こ
のため表面層３６のひさし３６ａに負の起電力が生じ、
表面層のエッチング液と表面層３６のひさし３６ａとの
反応が阻害され、表面層３６のひさし３６ａがエッチン
グされずに残存することになる。Next, when the lower lower layer 43 is wet-etched, as shown in FIG.
The eaves 36a are also etched. That is, FIG.
In the state shown in (B), the surface area of the lower lower layer 43 is Al
Since it is sufficiently larger than the area of the side wall of the base metal layer 35,
And the Al-based metal layer 35
Etchant and lower layer 43 below the reaction with the side wall
Is more dominant, so that the upper surface layer 3
No negative electromotive force is generated at the eaves 36a, and the etchant of the lower layer 43 reacts with the eaves 36a of the upper surface layer 36, so that the eaves 36a of the upper surface layer 36 are also etched. On the other hand, for example, in the state shown in FIG. 2B, when the etching is performed again with the etching solution for the surface layer, the surface area of the eaves 36a of the surface layer 36 becomes Al
Since it is smaller than the area of the side wall of the base metal layer 35, the etchant of the surface layer reacts with the side wall of the Al base metal layer 35, and thus a negative electromotive force is generated on the eaves 36a of the surface layer 36,
The reaction between the etchant for the surface layer and the eaves 36a of the surface layer 36 is inhibited, and the eaves 36a of the surface layer 36 remain without being etched.
【００１７】そして、フォトレジスト４４を剥離する
と、図８（Ｄ）に示すドレイン配線３４が得られる。こ
のようにして得られたドレイン配線３４では、表面層３
６の幅はその下のＡｌ系金属層３５の底部の幅よりも狭
くなっている。したがって、この場合も、図示していな
いが、その上面に例えば窒化シリコンからなるオーバー
コート膜を膜厚２００ｎｍ程度に成膜しても、下層４
３、Ａｌ系金属層３５及び表面層３６からなるドレイン
配線３４をオーバーコート膜で完全に被うことができ、
信頼性を確保することができる。なお、この場合も、表
面層３６の膜厚は図７に示す第３のソース電極３３と画
素電極３７とのコンタクトが良好となればよいので、
２．５ｎｍ程度以上であればよく、また１５０ｎｍ程度
以下が好ましい。また、下層４３の膜厚は表面層３６の
膜厚と同じであってもよいが、図７に示す第１のドレイ
ン電極２８及び第１のソース電極３１とｎ+シリコン層
２６、２７とのコンタクトを良好とするために、厚い方
が好ましい。Then, when the photoresist 44 is removed, a drain wiring 34 shown in FIG. 8D is obtained. In the thus obtained drain wiring 34, the surface layer 3
The width of 6 is smaller than the width of the bottom of the Al-based metal layer 35 thereunder. Therefore, also in this case, although not shown, even if an overcoat film made of, for example, silicon nitride is formed on the upper surface to a thickness of about 200 nm, the lower layer 4
3. The drain wiring 34 composed of the Al-based metal layer 35 and the surface layer 36 can be completely covered with the overcoat film,
Reliability can be ensured. In this case as well, the thickness of the surface layer 36 may be such that the contact between the third source electrode 33 and the pixel electrode 37 shown in FIG.
It may be about 2.5 nm or more, and preferably about 150 nm or less. The thickness of the lower layer 43 may be the same as the thickness of the surface layer 36, but the first drain electrode 28 and the first source electrode 31 and the n + silicon layers 26 and 27 shown in FIG. 7 In order to make the contact good, a thicker one is preferable.
【００１８】（第６実施形態）図９はこの発明の第６実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図７に示す場合
と異なる点は、ブロッキング層２５をマスクとして半導
体層２４にｎ型イオンをドーピングすることにより、ブ
ロッキング層２５下の半導体層２４の両側にｎ+シリコ
ン層２６、２７を形成した点である。(Sixth Embodiment) FIG. 9 is a sectional view showing a main part of a liquid crystal display device according to a sixth embodiment of the present invention. This liquid crystal display is different from the case shown in FIG. 7 in that the semiconductor layer 24 is doped with n-type ions using the blocking layer 25 as a mask, so that n + silicon layers are formed on both sides of the semiconductor layer 24 below the blocking layer 25. 26 and 27 are formed.
【００１９】（第７実施形態）図１０はこの発明の第７
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置において、図７に示す場
合と異なる点は、第３のドレイン電極３０、第３のソー
ス電極３３及びドレイン配線３４を含むゲート絶縁膜２
３の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の
上面の所定の箇所に画素電極３７を層間絶縁膜４１の所
定の箇所に形成されたコンタクトホール４２を介して第
３のソース電極３３に接続させて形成した点である。(Seventh Embodiment) FIG. 10 shows a seventh embodiment of the present invention.
FIG. 1 is a cross-sectional view of a main part of a liquid crystal display device according to an embodiment. This liquid crystal display device is different from the case shown in FIG. 7 in that the gate insulating film 2 including the third drain electrode 30, the third source electrode 33, and the drain wiring 34 is provided.
3, an interlayer insulating film 41 is formed on the upper surface of the interlayer insulating film 41, and a pixel electrode 37 is formed at a predetermined position on the upper surface of the interlayer insulating film 41 via a contact hole 42 formed at a predetermined position on the interlayer insulating film 41. 33 is formed.
【００２０】（第８実施形態）図１１はこの発明の第８
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置において、図９に示す場
合と異なる点は、第３のドレイン電極３０、第３のソー
ス電極３３及びドレイン配線３４を含むゲート絶縁膜２
３の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の
上面の所定の箇所に画素電極３７を層間絶縁膜４１の所
定の箇所に形成されたコンタクトホール４２を介して第
３のソース電極３３に接続させて形成した点である。(Eighth Embodiment) FIG. 11 shows an eighth embodiment of the present invention.
FIG. 1 is a cross-sectional view of a main part of a liquid crystal display device according to an embodiment. This liquid crystal display device is different from the case shown in FIG. 9 in that the gate insulating film 2 including the third drain electrode 30, the third source electrode 33, and the drain wiring 34 is provided.
3, an interlayer insulating film 41 is formed on the upper surface of the interlayer insulating film 41, and a pixel electrode 37 is formed at a predetermined position on the upper surface of the interlayer insulating film 41 via a contact hole 42 formed at a predetermined position on the interlayer insulating film 41. 33 is formed.
【００２１】（第９実施形態）図１２はこの発明の第９
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置はガラス基板５１を備え
ている。ガラス基板５１の上面の所定の箇所にはＡｌ系
金属からなるゲート電極５２を含むゲート配線（図示せ
ず）が形成され、その上面全体にはゲート絶縁膜５３が
形成されている。ゲート絶縁膜５３の上面の所定の箇所
でゲート電極５２に対応する部分には真性のアモルファ
スシリコンまたはポリシリコンからなる半導体層５４が
形成されている。半導体層５４の上面にはブロッキング
層５５が形成されている。半導体層５４の両側における
ゲート絶縁膜５３の上面にはｎ+シリコン層５６、５７
が形成されている。この場合のｎ+シリコン層５６、５
７は、ブロッキング層５５をマスクとして、ゲート絶縁
膜５３の上面に成膜された半導体層５４にｎ型イオンを
ドーピングすることにより、ブロッキング層５５下の半
導体層５４の両側に形成されたものからなっている。(Ninth Embodiment) FIG. 12 shows a ninth embodiment of the present invention.
FIG. 1 is a cross-sectional view of a main part of a liquid crystal display device according to an embodiment. This liquid crystal display device has a glass substrate 51. A gate wiring (not shown) including a gate electrode 52 made of an Al-based metal is formed at a predetermined position on the upper surface of the glass substrate 51, and a gate insulating film 53 is formed on the entire upper surface. A semiconductor layer 54 made of intrinsic amorphous silicon or polysilicon is formed in a portion corresponding to the gate electrode 52 at a predetermined location on the upper surface of the gate insulating film 53. On the upper surface of the semiconductor layer 54, a blocking layer 55 is formed. On the upper surface of the gate insulating film 53 on both sides of the semiconductor layer 54, n + silicon layers 56 and 57
Are formed. In this case, the n + silicon layers 56, 5
7 is formed on both sides of the semiconductor layer 54 below the blocking layer 55 by doping the semiconductor layer 54 formed on the upper surface of the gate insulating film 53 with n-type ions using the blocking layer 55 as a mask. Has become.
【００２２】一方のｎ+シリコン層５６の上面にはＣｒ
等のシリサイドからなる金属シリサイド層５８、Ａｌ系
金属層より酸化還元電位が高い金属からなる第１のドレ
イン電極５９、Ａｌ系金属からなる第２のドレイン電極
６０及びＡｌ系金属層より酸化還元電位が高い金属から
なる第３のドレイン電極６１が形成されている。他方の
ｎ+シリコン層５７の上面にはＣｒ等のシリサイドから
なる金属シリサイド層６２、Ａｌ系金属層より酸化還元
電位が高い金属からなる第１のソース電極６３、Ａｌ系
金属からなる第２のソース電極６４及びＡｌ系金属層よ
り酸化還元電位が高い金属からなる第３のソース電極６
５が形成されている。第３のソース電極６５の上面及び
その近傍のゲート絶縁膜６３の上面の所定の箇所にはＩ
ＴＯからなる画素電極６６が形成されている。On the upper surface of one n + silicon layer 56, Cr
, A first drain electrode 59 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer, a second drain electrode 60 made of an Al-based metal, and an oxidation-reduction potential obtained from the Al-based metal layer. A third drain electrode 61 made of a metal having a high density is formed. On the upper surface of the other n + silicon layer 57, a metal silicide layer 62 made of silicide such as Cr, a first source electrode 63 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer, and a second source made of an Al-based metal Third source electrode 6 made of metal having a higher oxidation-reduction potential than source electrode 64 and Al-based metal layer
5 are formed. A predetermined position on the upper surface of the third source electrode 65 and on the upper surface of the gate insulating film 63 in the vicinity thereof is
A pixel electrode 66 made of TO is formed.
【００２３】ゲート絶縁膜５３の上面の所定の箇所には
ドレイン配線６７が設けられている。このドレイン配線
６７は、下から順に、ｎ+シリコン層６８、Ｃｒ等のシ
リサイドからなる金属シリサイド層６９、Ａｌ系金属層
より酸化還元電位が高い金属からなる下層７０、Ａｌ系
金属層７１及びＡｌ系金属層より酸化還元電位が高い金
属からなる表面層７２の５層構造（金属シリサイド層６
９を数えない場合、４層構造）となっている。この場
合、ｎ+シリコン層６８はｎ+シリコン層５６、５８と同
時に形成されているとともに、一方のｎ+シリコン層５
６に接続されている。金属シリサイド層６９は金属シリ
サイド層５８、６２と同時に形成されているとともに、
一方の金属シリサイド層５８に接続されている。下層７
０は第１のドレイン電極５９及び第１のソース電極６３
と同時に形成されているとともに、第１のドレイン電極
５９に接続されている。Ａｌ系金属層７１は第２のドレ
イン電極６０及び第２のソース電極６４と同時に形成さ
れているとともに、第２のドレイン電極６０に接続され
ている。表面層７２は第３のドレイン電極６１及び第３
のソース電極６５と同時に形成されているとともに、第
３のドレイン電極６１に接続されている。なお、ドレイ
ン配線６７のうちの下層７０、Ａｌ系金属層７１及び表
面層７２の形成方法は、図８に示す場合と同様である。A drain wiring 67 is provided at a predetermined position on the upper surface of the gate insulating film 53. The drain wiring 67 includes an n + silicon layer 68, a metal silicide layer 69 made of silicide such as Cr, a lower layer 70 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer, an Al-based metal layer 71, and an Al The five-layer structure of the surface layer 72 made of a metal having a higher oxidation-reduction potential than the base metal layer (the metal silicide layer 6
When 9 is not counted, it has a four-layer structure). In this case, the n + silicon layer 68 is formed simultaneously with the n + silicon layers 56 and 58, and the n + silicon layer 5
6 is connected. The metal silicide layer 69 is formed simultaneously with the metal silicide layers 58 and 62,
It is connected to one metal silicide layer 58. Lower layer 7
0 is the first drain electrode 59 and the first source electrode 63
At the same time, it is formed and connected to the first drain electrode 59. The Al-based metal layer 71 is formed simultaneously with the second drain electrode 60 and the second source electrode 64, and is connected to the second drain electrode 60. The surface layer 72 includes the third drain electrode 61 and the third
And is connected to the third drain electrode 61 at the same time. The method of forming the lower layer 70, the Al-based metal layer 71, and the surface layer 72 of the drain wiring 67 is the same as that shown in FIG.
【００２４】（第１０実施形態）図１３はこの発明の第
１０実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置において、図１２に
示す場合と異なる点は、第３のドレイン電極６１、第３
のソース電極６５及びドレイン配線６７を含むゲート絶
縁膜５３の上面に層間絶縁膜７３を形成し、層間絶縁膜
７３の上面の所定の箇所に画素電極６６を層間絶縁膜７
３の所定の箇所に形成されたコンタクトホール７４を介
して第３のソース電極６５に接続させて形成した点であ
る。(Tenth Embodiment) FIG. 13 is a sectional view showing a main part of a liquid crystal display device according to a tenth embodiment of the present invention. This liquid crystal display device is different from the case shown in FIG.
An interlayer insulating film 73 is formed on the upper surface of the gate insulating film 53 including the source electrode 65 and the drain wiring 67, and the pixel electrode 66 is formed at a predetermined position on the upper surface of the interlayer insulating film 73 by the interlayer insulating film 7.
3 in that it is connected to a third source electrode 65 via a contact hole 74 formed at a predetermined position.
【００２５】（第１１実施形態）図１４はこの発明の第
１１実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置はガラス基板８１を
備えている。ガラス基板８１の上面の所定の箇所にはＡ
ｌ系金属からなるゲート電極８２を含むゲート配線（図
示せず）が形成され、その上面全体にはゲート絶縁膜８
３が形成されている。ゲート絶縁膜８３の上面の所定の
箇所でゲート電極８２に対応する部分には真性のアモル
ファスシリコンまたはポリシリコンからなる半導体層８
４が形成されている。半導体層８４の上面中央部にはブ
ロッキング層８５が形成されている。ブロッキング層８
５の上面両側及びその両側における半導体層８４の上面
にはｎ+シリコン層８６、８７が形成されている。(Eleventh Embodiment) FIG. 14 is a sectional view showing a main part of a liquid crystal display device according to an eleventh embodiment of the present invention. This liquid crystal display device has a glass substrate 81. A predetermined portion on the upper surface of the glass substrate 81
A gate wiring (not shown) including a gate electrode 82 made of an l-system metal is formed, and a gate insulating film 8 is formed on the entire upper surface thereof.
3 are formed. A semiconductor layer 8 made of intrinsic amorphous silicon or polysilicon is formed on a portion corresponding to the gate electrode 82 at a predetermined position on the upper surface of the gate insulating film 83.
4 are formed. A blocking layer 85 is formed at the center of the upper surface of the semiconductor layer 84. Blocking layer 8
The n + silicon layers 86 and 87 are formed on both sides of the upper surface of the semiconductor layer 5 and on the upper surface of the semiconductor layer 84 on both sides thereof.
【００２６】一方のｎ+シリコン層８６の上面にはＡｌ
系金属層より酸化還元電位が高い金属からなる第１のド
レイン電極８８、Ａｌ系金属からなる第２のドレイン電
極８９及びＡｌ系金属層より酸化還元電位が高い金属か
らなる第３のドレイン電極９０が形成されている。他方
のｎ+シリコン層８７の上面にはＡｌ系金属層より酸化
還元電位が高い金属からなる第１のソース電極９１、Ａ
ｌ系金属からなる第２のソース電極９２及びＡｌ系金属
層より酸化還元電位が高い金属からなる第３のソース電
極９３が形成されている。第３のソース電極９３の上面
及びその近傍のゲート絶縁膜８３の上面の所定の箇所に
はＩＴＯからなる画素電極９４が形成されている。On the upper surface of one n + silicon layer 86, Al
A first drain electrode 88 made of a metal having a higher oxidation-reduction potential than that of the Al-based metal layer, a second drain electrode 89 made of an Al-based metal, and a third drain electrode 90 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer Are formed. On the upper surface of the other n + silicon layer 87, a first source electrode 91, A made of a metal having a higher oxidation-reduction potential than the Al-based metal layer
A second source electrode 92 made of an l-based metal and a third source electrode 93 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer are formed. A pixel electrode 94 made of ITO is formed at a predetermined position on the upper surface of the third source electrode 93 and on the upper surface of the gate insulating film 83 in the vicinity thereof.
【００２７】ゲート絶縁膜８３の上面の所定の箇所には
ドレイン配線９５が設けられている。このドレイン配線
９５は、下から順に、真性のアモルファスシリコンまた
はポリシリコンからなる半導体層９６、ｎ+シリコン層
９７、Ａｌ系金属層より酸化還元電位が高い金属からな
る下層９８、Ａｌ系金属層９９及びＡｌ系金属層より酸
化還元電位が高い金属からなる表面層１００の５層構造
となっている。この場合、半導体層９６は半導体層８４
の形成と同時に形成されているとともに、一方のｎ+シ
リコン層８６下の半導体層８４に接続されている。ｎ+
シリコン層９７はｎ+シリコン層８６、８８と同時に形
成されているとともに、一方のｎ+シリコン層８６に接
続されている。下層９８は第１のドレイン電極８８及び
第１のソース電極９１と同時に形成されているととも
に、第１のソース電極９１に接続されている。Ａｌ系金
属層９９は第２のドレイン電極８９及び第２のソース電
極９２と同時に形成されているとともに、第２のドレイ
ン電極８９に接続されている。表面層１００は第３のド
レイン電極９０及び第３のソース電極９３と同時に形成
されているとともに、第３のドレイン電極９０に接続さ
れている。なお、ドレイン配線９５のうちの下層９８、
Ａｌ系金属層９９及び表面層１００の形成方法は、図８
に示す場合と同様である。A drain wiring 95 is provided at a predetermined position on the upper surface of the gate insulating film 83. The drain wiring 95 includes, in order from the bottom, a semiconductor layer 96 made of intrinsic amorphous silicon or polysilicon, an n + silicon layer 97, a lower layer 98 made of a metal having a higher oxidation-reduction potential than an Al-based metal layer, and an Al-based metal layer 99. And a surface layer 100 made of a metal having a higher oxidation-reduction potential than the Al-based metal layer. In this case, the semiconductor layer 96 is the semiconductor layer 84
And is connected to a semiconductor layer 84 under one n + silicon layer 86. n +
With the silicon layer 97 is formed simultaneously with the n + silicon layer 86 and 88, it is connected to one of the n + silicon layer 86. The lower layer 98 is formed simultaneously with the first drain electrode 88 and the first source electrode 91, and is connected to the first source electrode 91. The Al-based metal layer 99 is formed simultaneously with the second drain electrode 89 and the second source electrode 92, and is connected to the second drain electrode 89. The surface layer 100 is formed simultaneously with the third drain electrode 90 and the third source electrode 93, and is connected to the third drain electrode 90. The lower layer 98 of the drain wiring 95,
The method for forming the Al-based metal layer 99 and the surface layer 100 is shown in FIG.
This is the same as the case shown in FIG.
【００２８】（第１２実施形態）図１５はこの発明の第
１２実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置において、図１４に
示す場合と異なる点は、第３のドレイン電極９０、第３
のソース電極９３及びドレイン配線９５を含むゲート絶
縁膜８３の上面に層間絶縁膜１０１を形成し、層間絶縁
膜１０１の上面の所定の箇所に画素電極９４を層間絶縁
膜１０１の所定の箇所に形成されたコンタクトホール１
０２を介して第３のソース電極９３に接続させて形成し
た点である。(Twelfth Embodiment) FIG. 15 is a sectional view showing a main part of a liquid crystal display device according to a twelfth embodiment of the present invention. This liquid crystal display device is different from the case shown in FIG.
The interlayer insulating film 101 is formed on the upper surface of the gate insulating film 83 including the source electrode 93 and the drain wiring 95, and the pixel electrode 94 is formed at a predetermined position on the upper surface of the interlayer insulating film 101 at a predetermined position. Contact hole 1
It is formed by connecting to the third source electrode 93 through the gate electrode 02.
【００２９】[0029]
【発明の効果】以上説明したように、この発明によれ
ば、ソース電極の最上層のＡｌ系金属層より酸化還元電
位が高い金属からなる金属層に画素電極を接続させてい
るので、ソース電極と画素電極との間のコンタクトを良
好とすることができ、しかもドレイン配線を基板側から
少なくともＡｌ系金属層及びＡｌ系金属層より酸化還元
電位が高い金属からなる表面層の２層構造としているの
で、ドレイン配線の抵抗を小さくすることができる。As described above, according to the present invention, the pixel electrode is connected to the metal layer made of a metal having a higher oxidation-reduction potential than the Al-based metal layer as the uppermost layer of the source electrode. And the drain wiring has a two-layer structure of at least an Al-based metal layer and a surface layer made of a metal having a higher oxidation-reduction potential than the Al-based metal layer from the substrate side. Therefore, the resistance of the drain wiring can be reduced.
【図１】この発明の第１実施形態における液晶表示装置
の要部の断面図。FIG. 1 is a sectional view of a main part of a liquid crystal display device according to a first embodiment of the present invention.
【図２】（Ａ）〜（Ｄ）は図１に示すドレイン配線の形
成方法の一例を説明するために示す断面図。FIGS. 2A to 2D are cross-sectional views illustrating an example of a method for forming a drain wiring illustrated in FIG. 1;
【図３】図２（Ｃ）に示す工程を経ない場合の不都合を
説明するために示す断面図。FIG. 3 is a cross-sectional view for explaining inconvenience when the step shown in FIG. 2C is not performed;
【図４】この発明の第２実施形態における液晶表示装置
の要部の断面図。FIG. 4 is a sectional view of a main part of a liquid crystal display device according to a second embodiment of the present invention.
【図５】この発明の第３実施形態における液晶表示装置
の要部の断面図。FIG. 5 is a sectional view of a main part of a liquid crystal display device according to a third embodiment of the present invention.
【図６】この発明の第４実施形態における液晶表示装置
の要部の断面図。FIG. 6 is a sectional view of a main part of a liquid crystal display device according to a fourth embodiment of the present invention.
【図７】この発明の第５実施形態における液晶表示装置
の要部の断面図。FIG. 7 is a sectional view of a main part of a liquid crystal display device according to a fifth embodiment of the present invention.
【図８】（Ａ）〜（Ｄ）は図７に示すドレイン配線の形
成方法の一例を説明するために示す断面図。8A to 8D are cross-sectional views illustrating an example of a method for forming the drain wiring illustrated in FIG. 7;
【図９】この発明の第６実施形態における液晶表示装置
の要部の断面図。FIG. 9 is a sectional view of a main part of a liquid crystal display device according to a sixth embodiment of the present invention.
【図１０】この発明の第７実施形態における液晶表示装
置の要部の断面図。FIG. 10 is a sectional view of a main part of a liquid crystal display device according to a seventh embodiment of the present invention.
【図１１】この発明の第８実施形態における液晶表示装
置の要部の断面図。FIG. 11 is a sectional view of a main part of a liquid crystal display device according to an eighth embodiment of the present invention.
【図１２】この発明の第９実施形態における液晶表示装
置の要部の断面図。FIG. 12 is a sectional view of a main part of a liquid crystal display device according to a ninth embodiment of the present invention.
【図１３】この発明の第１０実施形態における液晶表示
装置の要部の断面図。FIG. 13 is a sectional view of a main part of a liquid crystal display device according to a tenth embodiment of the present invention.
【図１４】この発明の第１１実施形態における液晶表示
装置の要部の断面図。FIG. 14 is a sectional view of a main part of a liquid crystal display device according to an eleventh embodiment of the present invention.
【図１５】この発明の第１２実施形態における液晶表示
装置の要部の断面図。FIG. 15 is a sectional view of a main part of a liquid crystal display device according to a twelfth embodiment of the present invention.
【図１６】従来の液晶表示装置の一例の一部の断面図。FIG. 16 is a partial cross-sectional view of an example of a conventional liquid crystal display device.
２１ ガラス基板 ２２ ゲート電極 ２３ ゲート絶縁膜 ２４ 半導体層 ２５ ブロッキング層 ２６、２７ ｎ+シリコン層 ２８、２９、３０ ドレイン電極 ３１、３２、３３ ソース電極 ３４ ドレイン配線 ３５ Ａｌ系金属層 ３６ 表面層 ３７ 画素電極 ４１ 層間絶縁膜 ４２ コンタクトホールReference Signs List 21 glass substrate 22 gate electrode 23 gate insulating film 24 semiconductor layer 25 blocking layer 26, 27 n + silicon layer 28, 29, 30 drain electrode 31, 32, 33 source electrode 34 drain wiring 35 Al-based metal layer 36 surface layer 37 pixel Electrode 41 Interlayer insulating film 42 Contact hole
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−148586（ＪＰ，Ａ) 特開 平７−13180（ＪＰ，Ａ) 特開 平８−95083（ＪＰ，Ａ) 特開 平４−372934（ＪＰ，Ａ) 特開 平６−301064（ＪＰ，Ａ) 特開 平７−191346（ＪＰ，Ａ) 特開 平５−188399（ＪＰ，Ａ) 特開 平６−202148（ＪＰ，Ａ) 特開 平６−148683（ＪＰ，Ａ) 特開 平４−240824（ＪＰ，Ａ) 特開 平６−242467（ＪＰ，Ａ) 特開 平５−226654（ＪＰ，Ａ) 特開 平５−341299（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1343 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-9-148586 (JP, A) JP-A-7-13180 (JP, A) JP-A-8-95083 (JP, A) JP-A-4- 372934 (JP, A) JP-A-6-301064 (JP, A) JP-A-7-191346 (JP, A) JP-A-5-188399 (JP, A) JP-A-6-202148 (JP, A) JP-A-6-148683 (JP, A) JP-A-4-240824 (JP, A) JP-A-6-242467 (JP, A) JP-A-5-226654 (JP, A) JP-A-5-341299 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) G02F 1/1343
Claims (2)
極、ソース電極及びドレイン電極を有する薄膜トランジ
スタと、前記ソース電極に接続された画素電極と、前記
ドレイン電極に接続されたドレイン配線とが設けられた
基板を備えた表示装置において、前記ソース電極、前記
ドレイン電極及び前記ドレイン配線を、少なくとも前記
基板側からＡｌ系金属層及びＡｌ系金属層より酸化還元
電位が高い表面層の２層を含む積層構造とし、前記ソー
ス電極及び前記ドレイン電極の最上層を、厚さが２．５
ｎｍ〜１５０ｎｍで前記Ａｌ系金属層より酸化還元電位
が高い金属層とし、前記ソース電極の最上層の金属層に
前記画素電極を接続し、且つ、前記ドレイン配線の前記
Ａｌ系金属層を、両側面に傾斜面を有し上部が底部より
幅狭なものとし、前記ドレイン配線の表面層を前記Ａｌ
系金属層の底部より幅狭となしたことを特徴とする表示
装置。At least a semiconductor layer and a gate electrode are provided on an upper surface.
A display device including a substrate provided with a pole, a thin film transistor having a source electrode and a drain electrode, a pixel electrode connected to the source electrode, and a drain wiring connected to the drain electrode.
The drain electrode and the drain wiring have a multilayer structure including at least the Al-based metal layer and a surface layer having a higher oxidation-reduction potential than the Al-based metal layer from the substrate side, and the uppermost layer of the source electrode and the drain electrode is formed. 2.5 thick
The oxidation-reduction potential of the Al-based metal layer at nm to 150 nm
A high metal layer, the pixel electrode is connected to the uppermost metal layer of the source electrode , and the drain wiring
The Al-based metal layer has inclined surfaces on both sides and the top is lower than the bottom
The drain wiring has a surface layer of Al
A display device having a width smaller than a bottom of a base metal layer .
極、ソース電極及びドレイン電極を有する薄膜トランジ
スタと、前記ソース電極に接続された画素電極と、前記
ドレイン電極に接続されたドレイン配線とが設けられた
基板を備え、前記ソース電極、前記ドレイン電極及び前
記ドレイン配線を、少なくとも前記基板側からＡｌ系金
属層及びＡｌ系金属層より酸化還元電位が高い表面層の
２層を含む積層構造とし、前記ソース電極及び前記ドレ
イン電極の最上層を、厚さが２．５ｎｍ〜１５０ｎｍで
前記Ａｌ系金属層より酸化還元電位が高い金属層とし、
前記ソース電極の最上層の金属層に前記画素電極を接続
した表示装置の製造に際し、前記基板上にＡｌ系金属層
及びＡｌ系金属層より酸化還元電位が高い金属層をこの
順で成膜し、この成膜されたＡｌ系金属層より酸化還元
電位が高い金属層及びＡｌ系金属層をウエットエッチン
グし、前記Ａｌ系金属層を、両側面に傾斜面を有し上部
が底部より幅狭なものとし、且つ、前記Ａｌ系金属層よ
り酸化還元電位が高い金属層を前記Ａｌ系金属層の上部
より幅広なひさしを有するものとし、この後、酸素プラ
ズマ処理によりを行うことにより、前記Ａｌ系金属層よ
り酸化還元電位が高い金属層のひさしをエッチングする
ことを特徴とする表示装置の製造方法。2. The semiconductor device according to claim 1, wherein at least a semiconductor layer and a gate electrode
A substrate provided with a thin film transistor having a pole, a source electrode, and a drain electrode; a pixel electrode connected to the source electrode; and a drain wiring connected to the drain electrode.
Forming the drain wiring from at least the substrate side
Of the surface layer having a higher oxidation-reduction potential than the metal layer and the Al-based metal layer
The source electrode and the drain have a laminated structure including two layers.
The uppermost layer of the in electrode has a thickness of 2.5 nm to 150 nm.
A metal layer having a higher oxidation-reduction potential than the Al-based metal layer,
Connect the pixel electrode to the uppermost metal layer of the source electrode
In manufacturing the display device, an Al-based metal layer and a metal layer having a higher oxidation-reduction potential than the Al-based metal layer are formed in this order on the substrate, and the oxidation-reduction potential is higher than that of the formed Al-based metal layer. Wet etch high metal layer and Al-based metal layer
And the Al-based metal layer has
Shall be narrower than the bottom, and shall be smaller than the Al-based metal layer.
A metal layer having a high oxidation-reduction potential over the Al-based metal layer.
It has a wider eave, and thereafter, by performing an oxygen plasma treatment, the Al-based metal layer is
A method for manufacturing a display device, comprising: etching the eaves of a metal layer having a high oxidation-reduction potential .
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17383698A JP3329273B2 (en) | 1998-06-08 | 1998-06-08 | Display device and manufacturing method thereof |
| US09/325,832 US6678017B1 (en) | 1998-06-08 | 1999-06-04 | Display panel and method of fabricating the same |
| KR1019990020952A KR100340308B1 (en) | 1998-06-08 | 1999-06-07 | Display panel and method of fabricating the same |
| US09/840,220 US6653216B1 (en) | 1998-06-08 | 2001-04-23 | Transparent electrode forming apparatus and method of fabricating active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17383698A JP3329273B2 (en) | 1998-06-08 | 1998-06-08 | Display device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11352503A JPH11352503A (en) | 1999-12-24 |
| JP3329273B2 true JP3329273B2 (en) | 2002-09-30 |
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ID=15968066
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17383698A Expired - Fee Related JP3329273B2 (en) | 1998-06-08 | 1998-06-08 | Display device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329273B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752210B1 (en) * | 2000-02-21 | 2007-08-24 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Device And Fabrication Method Thereof |
| KR100799463B1 (en) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Device and Fabricating Method Thereof |
| KR100792466B1 (en) | 2001-05-21 | 2008-01-08 | 엘지.필립스 엘시디 주식회사 | Array Panel used for a Liquid Crystal Display and Method for Fabricating the same |
| JP5214858B2 (en) | 2006-06-22 | 2013-06-19 | 三菱電機株式会社 | TFT array substrate and manufacturing method thereof |
| JP2010122379A (en) * | 2008-11-18 | 2010-06-03 | Toshiba Mobile Display Co Ltd | Liquid crystal display and organic el display device |
| JP5626959B2 (en) * | 2010-02-19 | 2014-11-19 | 独立行政法人物質・材料研究機構 | Contact structure of organic semiconductor device, organic semiconductor device and manufacturing method thereof |
| US9245907B2 (en) | 2013-03-27 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| TWI642170B (en) | 2013-10-18 | 2018-11-21 | 半導體能源研究所股份有限公司 | Display device and electronic device |
-
1998
- 1998-06-08 JP JP17383698A patent/JP3329273B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11352503A (en) | 1999-12-24 |
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