JP3317601B2 - Programmable controller - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は鉄鋼、製紙プラントや上
下水道などの公共システム、自動車産業など、産業用シ
ステムの制御に広く使用されているプログラマブルコン
トローラに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable controller widely used for controlling industrial systems such as steel, papermaking plants, public systems such as water supply and sewerage, and the automobile industry.
【０００２】[0002]
【従来の技術】プログラマブルコントローラ（以下、Ｐ
Ｃと略す）は通常、制御対象の状態を電気信号に変換し
て入力する入力モジュールと、制御対象の制御の為のア
クチュエータ等を動作させるために電気信号を周辺機器
に適した信号レベルに変換する出力モジュールを持ち、
入出力モジュール（以下、Ｉ／Ｏと略す）はＩ／Ｏバス
によってＰＣからデータとなる電気信号を授受してい
る。2. Description of the Related Art Programmable controllers (hereinafter referred to as P
(Abbreviated as C) is usually an input module for converting the state of a controlled object into an electric signal and inputting it, and converting the electric signal to a signal level suitable for peripheral devices in order to operate an actuator or the like for controlling the controlled object. Output module
An input / output module (hereinafter, abbreviated as I / O) transmits and receives an electric signal serving as data from a PC via an I / O bus.
【０００３】ＰＣの入出力モジュールと入出力レジスタ
は図６に示すように、１対１に対応しており、ＰＣが実
行するシーケンスプログラムの結果は一時、出力レジス
タに書き込まれ、一連のプログラムが実行された後に、
まとめて出力モジュールに対して出力される。また、Ｐ
Ｃがプログラム内で使用する外部からのデータは、プロ
グラム実行前に入力モジュールから入力レジスタに対し
て入力され、プログラム実行時には、この入力レジスタ
の内容が使用される。このように、プログラムの実行の
間にまとめて入出力レジスタと入出力モジュールとの間
で転送することを一括入出力と呼んでいる。As shown in FIG. 6, the input / output modules of the PC correspond to the input / output registers on a one-to-one basis. The result of a sequence program executed by the PC is temporarily written to an output register, and a series of programs is executed. After being executed,
The output is output to the output module. Also, P
External data used by C in the program is input from the input module to the input register before the program is executed, and the contents of the input register are used when the program is executed. Such transfer between the input / output register and the input / output module collectively during the execution of the program is called collective input / output.
【０００４】[0004]
【発明が解決しようとする課題】一般に中型のＰＣは約
１０００点程度のＩ／Ｏを使用する。この点数の入出力
を実行するためには通常６４ワード（１ワード＝１６ビ
ット）のデータ転送が必要となる。Ｉ／Ｏのデータ転送
時間はメモリのデータ転送時間と比較して１００倍程度
遅いのが普通であり、一括入出力の時間はスキャン実行
の大きな負荷となる。更に伝送モジュールのようなイン
テリジェントＩ／Ｏでは、占有する入出力レジスタが１
０００ワード程度になるので、特に影響が大きい。Generally, a medium-sized PC uses about 1000 I / Os. In order to execute the input / output of this point, data transfer of 64 words (1 word = 16 bits) is usually required. The data transfer time of the I / O is usually about 100 times slower than the data transfer time of the memory, and the batch input / output time becomes a heavy load for scan execution. Further, in intelligent I / O such as a transmission module, the occupied I / O register is 1
This is particularly significant since it is about 000 words.
【０００５】本発明は上記の事情に鑑みてなされたもの
で、ＰＣの入出力レジスタと入出力モジュールとの間の
データ転送において、プログラム実行中にシーケンス命
令のオペランドを監視し、かつＣＰＵの実行状態を判別
してデータ転送が必要な入出力レジスタを検出し、デー
タ転送量を必要最小限にすることにより、データ転送時
間を短縮し、ＰＣのスキャン実行時間を短縮することを
目的としている。The present invention has been made in view of the above circumstances, and in data transfer between an input / output register of a PC and an input / output module, monitors operands of a sequence instruction during execution of a program and executes execution of a CPU. It is an object of the present invention to determine the state, detect an input / output register requiring data transfer, and minimize the data transfer amount, thereby shortening the data transfer time and reducing the scan execution time of the PC.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に係るプログラマブルコントロ−ラ
では、入出力モジュールとの転送データを格納する入出
力レジスタと、入出力レジスタ内の各レジスタと対応
し、入出力モジュールとの間でデータ転送を実行するか
否かを指示するデータ転送指示フラグと、シーケンス命
令を実行するＣＰＵと、上記ＣＰＵが実行するシーケン
ス命令をデコードし、上記入出力レジスタをオペランド
とするシーケンス命令及び上記ＣＰＵが指定する種類の
命令を検出する命令デコード回路と、上記命令デコード
回路の出力および上記ＣＰＵのシーケンス命令実行状態
に基づいて、上記入出力レジスタへのデータの入出力を
制御するコマンド制御回路と、上記入出力レジスタと上
記データ転送指示フラグへの書き込みの許可不許可を示
すデータバッファと、上記ＣＰＵがシーケンス命令を実
行する際に、上記入出力レジスタに存在したデータとシ
ーケンス命令実行後の書き込みデータが同一かを判定す
るデータ一致検出回路とを具備したことを特徴とする。According to a first aspect of the present invention, there is provided a programmable controller, comprising: an input / output register for storing transfer data with an input / output module; A data transfer instruction flag corresponding to each register and instructing whether to execute data transfer with the input / output module, a CPU executing a sequence instruction, and decoding a sequence instruction executed by the CPU. An instruction decode circuit for detecting a sequence instruction having an entry / output register as an operand and an instruction of a type designated by the CPU; and an output to the input / output register based on an output of the instruction decode circuit and a sequence instruction execution state of the CPU. A command control circuit for controlling data input / output, the input / output register and the data transfer instruction Data buffer that indicates whether writing to the bus is permitted or not, and data match detection that determines whether the data existing in the input / output register is the same as the write data after the execution of the sequence instruction when the CPU executes the sequence instruction. And a circuit.
【０００７】本発明の請求項２に係るプログラマブルコ
ントロ−ラでは、請求項１に記載のプログラマブルコン
トローラにおいて、上記命令デコード回路が検出するシ
ーケンス命令を、オペランドが入出力レジスタで書き込
み動作であるシーケンス命令とすることにより、上記コ
マンド制御回路と上記データバッファにより該当する入
出力レジスタからデータを読みだし、ＣＰＵからの書き
込みデータと比較することにより、入出力レジスタの内
容が変化したかどうかを入出力レジスタ毎に判定し、変
化した場合には上記入出力レジスタにデータ転送指示の
フラグをセットし、入出力レジスタと入出力モジュール
との間でデータの交換を行う際に、上記データ転送指示
フラグがセットされている入出力レジスタのみについて
入出力モジュールとの間でデータ転送を実行することを
特徴とする。According to a second aspect of the present invention, in the programmable controller according to the first aspect, the sequence instruction detected by the instruction decode circuit is a sequence instruction whose operand is a write operation in an input / output register. By reading the data from the corresponding input / output register by the command control circuit and the data buffer, and comparing the read data with the write data from the CPU, it is determined whether or not the content of the input / output register has changed. The data transfer instruction flag is set in the input / output register when data changes, and the data transfer instruction flag is set when data is exchanged between the input / output register and the input / output module. I / O module only for I / O registers And executes the data transfer between.
【０００８】本発明の請求項３に係るプログラマブルコ
ントロ−ラでは、請求項１に記載のプログラマブルコン
トローラにおいて、上記命令デコード回路が検出するシ
ーケンス命令を、オペランドが入出力レジスタで読み込
み動作であるシーケンス命令とすることにより、シーケ
ンスプログラム中で使用された入出力レジスタにのみデ
ータ転送フラグをセットし、上記データ転送フラグがセ
ットされた入出力レジスタに対応する入出力モジュール
のみからデータ転送を実行することを特徴とする。In the programmable controller according to a third aspect of the present invention, in the programmable controller according to the first aspect, a sequence instruction whose operand is read by an input / output register for a sequence instruction detected by the instruction decode circuit. By setting, the data transfer flag is set only to the input / output register used in the sequence program, and the data transfer is executed only from the input / output module corresponding to the input / output register in which the data transfer flag is set. Features.
【０００９】本発明の請求項４に係るプログラマブルコ
ントローラでは、請求項１に記載のプログラマブルコン
トローラにおいて、工程歩進型のシーケンスプログラム
を実行する際に、上記命令デコード回路が検出するシー
ケンス命令を、入出力レジスタをオペランドとして持
つ、工程間の遷移条件の判定命令とし、更にＣＰＵのシ
ーケンス命令実行状態を判定することにより、その工程
が現在、遷移の可能性がある状態であるときのみ、該シ
ーケンス命令が使用する入出力レジスタにデータ転送指
示フラグをセットすることにより、工程歩進型のプログ
ラムにおいて、遷移の可能性がある部分についてのみ、
入出力モジュールから必要なデータを入力させることを
特徴とする。According to a fourth aspect of the present invention, in the programmable controller according to the first aspect, a sequence instruction detected by the instruction decode circuit is input when a process step type sequence program is executed. By determining the transition condition between steps having an output register as an operand, and further determining the execution state of the sequence instruction of the CPU, the sequence instruction is executed only when the step is currently in a state where there is a possibility of transition. By setting the data transfer instruction flag in the input / output register used by the
Wherein the make enter the required data from the input-output module.
【００１０】本発明の請求項５に係るプログラマブルコ
ントローラでは、請求項１に記載のプログラマブルコン
トローラにおいて、ＣＰＵから出力を指定可能な出力ポ
ートを設け、上記出力ポートの出力信号を上記命令デコ
ード回路の入力とし、上記出力ポートの出力信号にした
がって、任意にデータ転送指示フラグをセットさせるよ
うに構成することにより、シーケンスプログラムの実行
対象となっていない入出力レジスタに対応する入出力モ
ジュールをＣＰＵで指定しデータを更新させることを特
徴とする。According to a fifth aspect of the present invention, in the programmable controller according to the first aspect, an output port capable of designating an output from a CPU is provided, and an output signal of the output port is input to the instruction decode circuit. And executing the sequence program by arbitrarily setting the data transfer instruction flag according to the output signal of the output port.
I / O modules corresponding to I / O registers that are not targeted
It is characterized in that a module is designated by the CPU and data is updated .
【００１１】本発明の請求項６に係るプログラマブルコ
ントローラでは、請求項５に記載のプログラマブルコン
トローラにおいて、一括入出力の対象となるＩ／Ｏモジ
ュールに対応する入出力レジスタの範囲を判定するＩ／
Ｏアドレス判定回路を設け、このＩ／Ｏアドレス判定回
路の出力を前記コマンド制御回路の入力とすることによ
り、前記Ｉ／Ｏモジュールに対応する入出力レジスタと
Ｉ／Ｏモジュール間のデータ更新をＣＰＵの指示により
許可・禁止させることを特徴とする。In the programmable controller according to a sixth aspect of the present invention, in the programmable controller according to the fifth aspect, an I / O register for determining a range of an input / output register corresponding to an I / O module to be subjected to batch input / output.
The O address determination circuit is provided, by the output of the I / O address determination circuit and the input of the command control circuit, CPU data updates between the input and output registers and I / O module corresponding to the I / O module According to the instructions
It is characterized by permitting / prohibiting .
【００１２】[0012]
【作用】本発明の請求項１に係るプログラマブルコント
ロ−ラでは、外部のＩ／Ｏと入出力レジスタを介してデ
ータ転送を実行するＰＣにおいて、ＣＰＵが実行するシ
ーケンス命令を常時監視し、入出力レジスタをオペラン
ドとするシーケンス命令や、ＣＰＵが指定する特定の命
令を検出する命令デコード回路を設け、この命令デコー
ド回路の出力およびＣＰＵ内部のシーケンス命令実行状
態を総合的に判断して、入出力レジスタへのデータの入
出力を制御するコマンド制御回路に指示を与え、入出力
レジスタに接続されるデータバッファを制御してＣＰＵ
がシーケンス命令の実行結果を入出力レジスタに書き込
む際に入出力レジスタに元々存在したデータと、シーケ
ンス命令実行後の書き込みデータが同一かをデータ一致
検出回路により検出し、データが変化した場合にはデー
タ転送指示のフラグをセットし、入出力レジスタと入出
力モジュールとの間でデータの交換を行う際に、データ
転送指示フラグがセットされている入出力レジスタのみ
について入出力モジュールとの間でデータ転送を実行す
ることにより、データ転送時間を短縮することを可能と
する。In the programmable controller according to the first aspect of the present invention, in a PC executing data transfer via an external I / O and an input / output register, a sequence instruction executed by the CPU is constantly monitored and input / output is performed. An instruction decoding circuit for detecting a sequence instruction using a register as an operand or a specific instruction specified by the CPU is provided. The output of the instruction decoding circuit and the execution state of the sequence instruction inside the CPU are comprehensively determined. To the command control circuit that controls the input and output of data to and from the CPU by controlling the data buffer connected to the input and output registers.
When the execution result of the sequence instruction is written to the input / output register, the data match detection circuit detects whether the data originally existing in the input / output register is the same as the write data after the execution of the sequence instruction. When the data transfer instruction flag is set and data is exchanged between the I / O register and the I / O module, only the I / O registers for which the data transfer instruction flag is set are exchanged with the I / O module. Executing the transfer makes it possible to reduce the data transfer time.
【００１３】本発明の請求項２に係るプログラマブルコ
ントロ−ラでは、ＣＰＵがシーケンス命令を実行する際
に、オペランドが入出力レジスタであり、かつ書き込み
動作であった場合に、上記コマンド制御回路とデータバ
ッファにより該当する入出力レジスタからデータを読み
だし、ＣＰＵからの書き込みデータと比較することによ
り、入出力レジスタの内容が変化したかどうかを入出力
レジスタ毎に判定し、変化した場合には上記入出力レジ
スタにデータ転送指示のフラグをセットし、入出力レジ
スタと入出力モジュールとの間でデータの交換を行う際
に、上記データ転送指示フラグがセットされている入出
力レジスタのみについて入出力モジュールとの間でデー
タ転送を実行することにより、データ転送時間を短縮す
ることを特徴とする。In the programmable controller according to a second aspect of the present invention, when the CPU executes a sequence instruction, if the operand is an input / output register and the operation is a write operation, the command control circuit and the data The data is read from the corresponding input / output register by the buffer and compared with the write data from the CPU to determine whether or not the content of the input / output register has changed for each input / output register. When a data transfer instruction flag is set in the output register, and data is exchanged between the input / output register and the input / output module, only the input / output register for which the data transfer instruction flag is set is exchanged with the input / output module. The data transfer time is shortened by executing data transfer between .
【００１４】本発明の請求項３に係るプログラマブルコ
ントロ−ラでは、命令デコード回路が検出するシーケン
ス命令を、入力レジスタをオペランドに持つシーケンス
命令とすることにより、シーケンスプログラム中で使用
された入力レジスタにのみデータ転送フラグをセット
し、上記入力レジスタに対応する入力モジュールのみか
らデータ転送を実行することにより、入出力モジュール
と入出力レジスタ間のデータ転送時間を短縮することを
特徴とする。In the programmable controller according to a third aspect of the present invention, the sequence instruction detected by the instruction decode circuit is a sequence instruction having an input register as an operand, so that the input register used in the sequence program can be used. Only by setting a data transfer flag and executing data transfer only from the input module corresponding to the input register, the data transfer time between the input / output module and the input / output register is reduced.
【００１５】本発明の請求項４に係るプログラマブルコ
ントロ−ラでは、工程歩進型のシーケンスプログラムを
実行する際に、上記命令デコード回路が検出するシーケ
ンス命令を、入出力レジスタをオペランドとして持つ、
工程間の遷移条件の判定命令とし、更にＣＰＵのシーケ
ンス命令実行状態を判定することにより、その工程が現
在、遷移の可能性がある状態であるときのみ、該シーケ
ンス命令が使用する入出力レジスタにデータ転送指示フ
ラグをセットすることにより、工程歩進型のプログラム
において、遷移の可能性がある部分についてのみ、入出
力モジュールから必要なデータを入力させることによ
り、データの転送量を削減し、データ転送時間を短縮さ
せて高速にシーケンス実行を行うことを特徴とする。In the programmable controller according to a fourth aspect of the present invention, a sequence instruction detected by the instruction decode circuit has an input / output register as an operand when a step-increment type sequence program is executed.
By determining the transition condition between steps as a determination instruction and further determining the execution state of the sequence instruction of the CPU, the I / O register used by the sequence instruction can be used only when the step is in a state where there is a possibility of transition at present. By setting the data transfer instruction flag, it is possible to reduce the amount of data to be transferred by inputting necessary data from the input / output module only in a portion where there is a possibility of transition in the process step type program. The sequence execution is performed at high speed by shortening the transfer time.
【００１６】本発明の請求項５に係るプログラマブルコ
ントローラでは、ＣＰＵから出力を指定可能な出力ポー
トを設け、上記出力ポートの出力信号を上記命令デコー
ド回路の入力とし、上記出力ポートの出力信号にしたが
って、任意にデータ転送指示フラグをセットさせるよう
に構成することにより、シーケンスプログラムの実行対
象となっていない入出力レジスタに対応する入出力モジ
ュールをＣＰＵで指定しデータを更新させるように構成
したことにより、スキャン実行にて使用されなかった入
出力レジスタに対応する入出力モジュールとのデータ転
送も可能にしたことを特徴とする。In the programmable controller according to a fifth aspect of the present invention, an output port capable of designating an output from a CPU is provided, an output signal of the output port is used as an input of the instruction decoding circuit, and an output signal of the output port is provided in accordance with the output signal of the output port. Arbitrarily sets the data transfer instruction flag, thereby preventing the execution of the sequence program.
I / O modules corresponding to I / O registers that are not
The configuration is such that data is updated by designating a module by the CPU, thereby enabling data transfer with an input / output module corresponding to an input / output register not used in scan execution.
【００１７】本発明の請求項６に係るプログラマブルコ
ントローラでは、一括入出力の対象となるＩ／Ｏモジュ
ールに対応する入出力レジスタの範囲を判定するＩ／Ｏ
アドレス判定回路を設け、このＩ／Ｏアドレス判定回路
の出力を前記コマンド制御回路の入力とすることによ
り、前記Ｉ／Ｏモジュールに対応する入出力レジスタと
Ｉ／Ｏモジュール間のデータ更新をＣＰＵの指示により
許可・禁止させることにより、伝送モジュール他の大容
量の入出力レジスタを持つインテリジェントＩ／Ｏモジ
ュールとの間のデータ転送を、モジュールの使用状態に
したがって許可、禁止することにより、データ転送時間
を短縮することを特徴とする。In the programmable controller according to the sixth aspect of the present invention, the I / O for determining the range of the input / output register corresponding to the I / O module to be subjected to the batch input / output is determined.
It provided an address determination circuit, by an output of the I / O address determination circuit and the input of the command control circuit, the CPU data updates between the input and output registers and I / O module corresponding to the I / O module By instructions
Allows / prohibits data transfer between the transmission module and other intelligent I / O modules having large-capacity input / output registers according to module usage status, thereby reducing data transfer time. It is characterized by doing.
【００１８】[0018]
【実施例】本発明の要部構成の一実施例を図１に示す。
図１において、プログラマブルコントロ−ラはシーケン
ス命令を実行するＣＰＵ１と、ＣＰＵバス２と、システ
ムメモリ３と、シーケンス命令を格納するシーケンスプ
ログラムメモリ４と、ＣＰＵが実行するシーケンス命令
をデコードし、入出力レジスタをオペランドとするシー
ケンス命令及びＣＰＵが指定する種類の命令を検出する
命令語デコード回路５と、入出力レジスタへのデータの
入出力を制御するコマンド制御回路６と、入出力レジス
タとデータ転送指示フラグへの書き込みの許可不許可を
示すデータバッファ７と、入出力レジスタに存在したデ
ータとシーケンス命令実行後の書き込みデータが同一か
を判定するデータ一致検出回路８と、入出力モジュール
との転送データを格納する入出力レジスタ９と、入出力
モジュールとの間でデータ転送を実行するか否かを指示
するデータ転送指示フラグ１０と、Ｉ／Ｏバスバッファ
１１と、Ｉ／Ｏバス１２と、Ｉ／Ｏモジュール１３と、
出力ポート１４と、Ｉ／Ｏアドレス判定回路１５とであ
る。FIG. 1 shows an embodiment of a main part of the present invention.
In FIG. 1, a programmable controller executes a CPU 1 for executing a sequence instruction, a CPU bus 2, a system memory 3, a sequence program memory 4 for storing a sequence instruction, and decodes a sequence instruction executed by the CPU. An instruction word decoding circuit 5 for detecting a sequence instruction using a register as an operand and an instruction of a type designated by the CPU; a command control circuit 6 for controlling input / output of data to / from an input / output register; A data buffer 7 indicating permission / non-permission of writing to a flag; a data match detection circuit 8 for determining whether data existing in the input / output register is the same as write data after execution of the sequence instruction; Between the input / output register 9 for storing data and the input / output module A data transfer instruction flag 10 for indicating whether or not to execute data transfer, the I / O bus buffer 11, the I / O bus 12, the I / O modules 13,
An output port 14 and an I / O address determination circuit 15.
【００１９】データ転送指示フラグ１０は図２に示す様
に入出力レジスタ９内のレジスタと１対１に対応してい
る。本実施例において、ＣＰＵ１は、シーケンス演算回
路１６と、シーケンス回路１６のＯＮ／ＯＦＦを表現す
るビットアキュムレータ１７を有している。ＣＰＵ１
は、Ｉ／Ｏモジュール１３からデータを入力し、入出力
レジスタ９に格納する。その後、シーケンスプログラム
メモリ４からシーケンス命令を読みだし、シーケンス演
算回路１６にて演算する。シーケンス回路の出力状態は
ビットアキュムレータ１７に格納されている。シーケン
ス命令の中で、結果が入出力モジュールに出力されるも
のはデータが入出力レジスタ９に書き込まれ、シーケン
スプログラム実行後の一括入出力時に入出力モジュール
１３に出力されるのである。上記の動作を繰り返すこと
により、シーケンスプログラムは実行されていく。The data transfer instruction flag 10 has a one-to-one correspondence with the register in the input / output register 9 as shown in FIG. In the present embodiment, the CPU 1 has a sequence operation circuit 16 and a bit accumulator 17 for expressing ON / OFF of the sequence circuit 16. CPU1
Inputs data from the I / O module 13 and stores the data in the input / output register 9. After that, the sequence command is read from the sequence program memory 4 and is calculated by the sequence calculation circuit 16. The output state of the sequence circuit is stored in the bit accumulator 17. Among the sequence commands, the data whose result is output to the input / output module is written to the input / output register 9 and output to the input / output module 13 at the time of batch input / output after execution of the sequence program. The sequence program is executed by repeating the above operation.
【００２０】ここで、シーケンス命令をシーケンスプロ
グラムメモリ４から読みだした際に、その命令コードを
ＣＰＵ１ばかりでなく命令語デコード回路５にも入力さ
せ、シーケンス命令のオペランドが入出力レジスタの書
き込み信号かどうかを判定させる。このとき、コマンド
制御回路６には命令語デコード回路５から動作開始信号
が出力される。コマンド制御回路６はこの状態でＣＰＵ
１から書き込み信号が出力されたときに図３のタイミン
グチャートに示すようなコマンド信号を生成し、入出力
レジスタ９及びデータ転送フラグ１０に出力する。Here, when a sequence instruction is read from the sequence program memory 4, the instruction code is input not only to the CPU 1 but also to the instruction word decoding circuit 5, and whether the operand of the sequence instruction is a write signal of the input / output register or not. Is determined. At this time, an operation start signal is output from the instruction word decoding circuit 5 to the command control circuit 6. In this state, the command control circuit 6
When a write signal is output from the CPU 1, a command signal as shown in the timing chart of FIG. 3 is generated and output to the input / output register 9 and the data transfer flag 10.
【００２１】図３に示すようにコマンド制御回路６はＣ
ＰＵ１からの書き込み信号をまず、入出力レジスタへの
読みだし信号へと変換する。このとき、データバッファ
７はデータ通過禁止状態となっている。従って入出力レ
ジスタ９からの読みだしデータはデータ一致検出回路８
へと出力される。このときデータ一致検出回路１０へは
ＣＰＵからのデータも直接入力されており、ここで両者
のデータの比較が行われる。この比較結果は一致信号と
なり、データ転送指示フラグ１０へと入力されている。As shown in FIG. 3, the command control circuit 6
First, the write signal from PU1 is converted into a read signal to the input / output register. At this time, the data buffer 7 is in the data passage prohibition state. Therefore, the read data from the input / output register 9 is transmitted to the data match detection circuit 8
Is output to. At this time, the data from the CPU is also directly input to the data coincidence detection circuit 10, and the two data are compared here. The result of this comparison is a match signal, which has been input to the data transfer instruction flag 10.
【００２２】次にコマンド制御回路６は入出力レジスタ
９への読みだし信号の出力を停止し、ＣＰＵ１からの書
き込み信号をそのまま入出力レジスタ９とデータ転送指
示フラグ１０へと出力する。この時点で、データバッフ
ァ７はデータ通過許可状態となり、入出力レジスタ９へ
はＣＰＵからのデータが、データ転送指示フラグ１０へ
はデータ一致検出回路８からの一致信号（有効なのは不
一致信号）が書き込まれる。データ転送指示フラグ１０
は一旦有効な不一致信号が書き込まれたあとは、ＣＰＵ
からのリセット信号による他は無効にされない。Next, the command control circuit 6 stops outputting the read signal to the input / output register 9 and outputs the write signal from the CPU 1 to the input / output register 9 and the data transfer instruction flag 10 as it is. At this time, the data buffer 7 is in a data passing permission state, and data from the CPU is written into the input / output register 9 and a match signal (valid is a mismatch signal) from the data match detection circuit 8 is written into the data transfer instruction flag 10. It is. Data transfer instruction flag 10
Once a valid mismatch signal has been written,
Others are not invalidated by the reset signal from.
【００２３】従って、一旦入出力レジスタ９のあるレジ
スタに対し新データが書き込まれるとその後のプログラ
ムにて再度同一の入出力レジスタが使用され、入出力レ
ジスタの現在の内容と同一のデータが書き込まれても、
そのデータは最終的には入出力モジュール１３へと出力
される。一括入出力が完了するとＣＰＵ１はリセット信
号を出力してデータ転送指示フラグ１０をリセットし、
次のスキャンに備える。Therefore, once new data is written into a certain register of the input / output register 9, the same input / output register is used again in a subsequent program, and the same data as the current contents of the input / output register is written. Even
The data is finally output to the input / output module 13. When the batch input / output is completed, the CPU 1 outputs a reset signal to reset the data transfer instruction flag 10,
Prepare for the next scan.
【００２４】以上、説明したように、本実施例のＰＣで
はＣＰＵ１が入出力レジスタ９に対して書き込みをする
場合は全て命令語デコード回路によって検出され、デー
タバッファ７とコマンド制御回路６の動作により、入出
力レジスタ９内の書き込み前のデータと、ＣＰＵ１から
の書き込みデータが同一かどうかを判定し、同一でなか
った場合のみ各入出力レジスタに対応したデータ転送指
示フラグ１０をセットしている。一括入出力時にはこの
データ転送指示フラグ１０がセットされた入出力レジス
タに対応するＩ／Ｏモジュール１３のみにデータを出力
するようにして、データの変化がなかったＩ／Ｏに対し
ては一括入出力動作を行わないこととし、一括入出力の
時間を短縮してトータルのスキャン実行時間の短縮を図
ることができる。As described above, in the PC of this embodiment, when the CPU 1 writes data in the input / output register 9, all are detected by the instruction word decoding circuit, and the data buffer 7 and the command control circuit 6 operate. It is determined whether the data before writing in the input / output register 9 and the write data from the CPU 1 are the same, and only when the data is not the same, the data transfer instruction flag 10 corresponding to each input / output register is set. At the time of batch input / output, data is output only to the I / O module 13 corresponding to the input / output register in which the data transfer instruction flag 10 is set. Since the output operation is not performed, the time for batch input / output can be reduced, and the total scan execution time can be reduced.
【００２５】次に一括入出力での入力時間を短縮する方
法について説明する。シーケンス命令をシーケンスプロ
グラムメモリ４から読みだした際に、その命令コードを
ＣＰＵ１ばかりでなく命令語デコード回路５にも入力さ
せ、命令デコード回路５が検出する命令を入出力レジス
タ９から読みだしを行う命令と設定する。このとき、コ
マンド制御回路６には命令語デコード回路５から動作開
始信号が出力される。Next, a method for reducing the input time in the batch input / output will be described. When a sequence instruction is read from the sequence program memory 4, the instruction code is input not only to the CPU 1 but also to the instruction word decode circuit 5, and an instruction detected by the instruction decode circuit 5 is read from the input / output register 9. Set as an instruction. At this time, an operation start signal is output from the instruction word decoding circuit 5 to the command control circuit 6.
【００２６】このとき、コマンド制御回路６及びデータ
一致検出回路８の動作は図４のように変更される。ＣＰ
Ｕ１からの読みだしコマンドは入出力レジスタ９への読
みだしコマンドとなるが、このときデータ一致検出回路
８の出力は強制的に有効（不一致状態）となり、入力レ
ジスタに対応するデータ転送指示フラグ８がセットされ
る。このようにしてシーケンスプログラムを最後まで実
行することにより、プログラム内で使用された入力レジ
スタについてのみ、一括入力が実行されることになり、
不要な入出力モジュールからデータを入力することがな
くなりデータ転送が効率化される。At this time, the operations of the command control circuit 6 and the data coincidence detection circuit 8 are changed as shown in FIG. CP
The read command from U1 becomes a read command to the input / output register 9. At this time, the output of the data match detection circuit 8 is forcibly enabled (mismatch state), and the data transfer instruction flag 8 corresponding to the input register is set. Is set. By executing the sequence program to the end in this way, the batch input is executed only for the input registers used in the program,
There is no need to input data from unnecessary input / output modules, and data transfer is made more efficient.
【００２７】次に工程歩進型プログラムを実行する場合
の動作について説明する。ここで工程歩進型プログラム
は図５に示すようなＳＦＣ（シーケンシャルファンクシ
ョンチャート）式のプログラムとする。ＳＦＣでは工程
は遷移条件で接続されており遷移条件が成立すると次の
工程へと制御が進むようになっている。Next, the operation in the case of executing the process step type program will be described. Here, the process step type program is an SFC (sequential function chart) type program as shown in FIG. In the SFC, processes are connected by transition conditions, and when the transition conditions are satisfied, control proceeds to the next process.
【００２８】今、図５において工程Ｎが実行中であると
する。このとき、シーケンス演算では出力がＯＮ（＝
１）となるのは工程Ｎと遷移条件Ｎに対応するシーケン
ス命令だけである。このときシーケンス演算の出力状態
を示すビットアキュムレータ１−２はＯＮとなる。Now, it is assumed that the process N is being executed in FIG. At this time, the output is ON (=
1) is only a sequence command corresponding to the process N and the transition condition N. At this time, the bit accumulator 1-2 indicating the output state of the sequence operation is turned on.
【００２９】従って、これ以外の工程のプログラムでは
シーケンス演算出力は必ずＯＦＦなので入力レジスタが
どのような値であってもシーケンス命令で使用されるこ
とはないので入力モジュールから読み込む必要もないこ
とになる。例えば遷移条件Ｎは（ＩＷ００１＝１００）
という条件だとすると、このＳＦＣプログラムは入力レ
ジスタＩＷ００１が１００という値になるまで、毎スキ
ャン入力モジュールのデータを調べ、条件が満足された
ときに工程Ｎ＋１へ遷移することになる。このとき工程
Ｎの出力はすべてＯＦＦ（＝０）にされる。Therefore, in the program of the other steps, the sequence operation output is always OFF, so that any value of the input register is not used in the sequence instruction, so that there is no need to read from the input module. . For example, the transition condition N is (IW001 = 100)
If this condition is satisfied, the SFC program checks the data of each scan input module until the value of the input register IW001 reaches 100, and transitions to step N + 1 when the condition is satisfied. At this time, the outputs of the process N are all turned off (= 0).
【００３０】そこで、工程歩進型プログラムを実行する
際には、命令デコード回路５の検出する命令を入出力レ
ジスタ９をオペランドとする遷移条件命令とし、さらに
ＢＲ１−２がＯＮのときのみデータ転送指示フラグ１０
がセットされるように設定することにより、一括入出力
の対象となる入出力モジュールは、現在実行中の工程お
よび遷移条件に関連する入出力モジュールとなるので、
データの転送量は大幅に削減可能となる。以上のように
してデータ転送時間が短縮できる。Therefore, when executing the step-increment type program, the instruction detected by the instruction decode circuit 5 is a transition condition instruction using the input / output register 9 as an operand, and data transfer is performed only when BR1-2 is ON. Instruction flag 10
Is set so that the input / output module to be subjected to batch input / output is the input / output module related to the currently executing process and transition condition.
The amount of data transfer can be greatly reduced. As described above, the data transfer time can be reduced.
【００３１】次にＣＰＵ１から任意の入出力レジスタの
データ転送を許可・禁止する方法について説明する。以
上に述べた方法では一括入出力の対象となるのは直前の
スキャン実行にて使用された入出力レジスタに対応する
入出力モジュールのみであったが、実際のＰＣのプログ
ラムには割り込みプログラムのように突然実行されるプ
ログラムもある。Next, a method of permitting / prohibiting the data transfer of an arbitrary input / output register from the CPU 1 will be described. In the method described above, only the input / output module corresponding to the input / output register used in the immediately preceding scan execution is targeted for batch input / output. Some programs run suddenly.
【００３２】このようなプログラムが実行されたとき、
その中で使用される入出力レジスタが以前のスキャン実
行に使用されていなかったから入出力レジスタの内容が
更新されていないのでは不都合が生じる。そこで、ＣＰ
Ｕ１から任意に更新する入出力レジスタを設定できる出
力ポート１４を設け、その出力を命令デコード回路５の
入力にしてデコード動作を選択できるように構成するこ
とによりＣＰＵが指定した範囲の入出力レジスタを強制
的にデータ更新させるようにする。このようにすること
により、前回のスキャン実行にて使用されなかった入出
力レジスタに対応する入出力モジュールとのデータ転送
も可能となる。When such a program is executed,
If the contents of the input / output registers are not updated because the input / output registers used therein are not used for the previous scan execution, a problem occurs. So, CP
An output port 14 for setting an input / output register to be arbitrarily updated from U1 is provided, and its output is input to the instruction decoding circuit 5 so that a decoding operation can be selected. Force data update. By doing so, data transfer with the input / output module corresponding to the input / output register not used in the previous scan execution is also possible.
【００３３】次に特定のＩ／Ｏモジュールに対応する入
出力レジスタのデータ更新を制御する方法について説明
する。ＰＣでは伝送モジュールやパソコンモジュールの
ように入出力レジスタを大量に占有するモジュールが存
在する。このようなモジュールは例えば伝送モジュール
の様なものだと、２系統の伝送モジュールが使用されて
おり、一方の系統バックアップとして、どちらかを選択
して使用する場合がある。このようなときには特定のＩ
／Ｏモジュールに対応した入出力レジスタの領域を選択
して一括入出力の対象とすることが有効である。Next, a method of controlling data updating of an input / output register corresponding to a specific I / O module will be described. In a PC, there are modules such as a transmission module and a personal computer module which occupy a large amount of input / output registers. If such a module is, for example, a transmission module, two transmission modules are used, and one of them may be selected and used as a backup for one of the transmission modules. In such a case, a specific I
It is effective to select an area of the input / output register corresponding to the / O module and make it an object of batch input / output.
【００３４】そこで、図１に示すようにＩ／Ｏアドレス
判定回路１５を設け、ＣＰＵ１から指定したＩ／Ｏモジ
ュールに対応する入出力レジスタのアドレスがシーケン
ス命令オペランドとして検出された場合に、データ転送
指示フラグのセットを許可することによりデータ転送量
をＩ／Ｏモジュール単位で制御しデータ転送時間を短縮
することを可能にする。Therefore, an I / O address determination circuit 15 is provided as shown in FIG. 1, and when an address of an input / output register corresponding to an I / O module specified by the CPU 1 is detected as a sequence instruction operand, data transfer is performed. By permitting the setting of the instruction flag, it is possible to control the data transfer amount for each I / O module and shorten the data transfer time.
【００３５】[0035]
【発明の効果】以上に説明したように、本発明の請求項
１のプログラマブルコントローラによれば、ＣＰＵがシ
ーケンス命令の実行結果を入出力レジスタに書き込む際
に入出力レジスタに元々存在したデータと、シーケンス
命令実行後の書き込みデータが同一かを判定し、データ
が変化した入出力レジスタについてのみ、入出力モジュ
ールとの間でデータ転送を実行することにより、データ
転送時間を短縮することを可能とする。As described above, according to the programmable controller of the first aspect of the present invention, when the CPU writes the execution result of the sequence instruction to the input / output register, the data that originally existed in the input / output register includes: It is possible to reduce the data transfer time by determining whether the write data after the execution of the sequence instruction is the same and performing data transfer with the input / output module only for the input / output register whose data has changed. .
【００３６】本発明の請求項２のプログラマブルコント
ローラによれば、入出力レジスタから書き込みを行うシ
ーケンス命令がオペランドとして使用した入出力レジス
タのみについて、入出力モジュールとの間でデータ転送
を実行することにより、データ転送時間を短縮すること
が可能である。According to the programmable controller of the second aspect of the present invention, data transfer between the input / output module and the input / output module is performed only for the input / output register used as an operand by the sequence instruction for writing from the input / output register. In addition, the data transfer time can be reduced.
【００３７】本発明の請求項３のプログラマブルコント
ローラによれば、入出力レジスタから読みだしを行うシ
ーケンス命令がオペランドとして使用した入出力レジス
タのみについて、入出力モジュールとの間でデータ転送
を実行することにより、データ転送時間を短縮すること
が可能である。According to the third aspect of the present invention, data transfer between the input / output module and the input / output module is performed only for the input / output register used as an operand by the sequence instruction for reading from the input / output register. Thus, the data transfer time can be reduced.
【００３８】本発明の請求項４のプログラマブルコント
ローラによれば、工程歩進型のプログラムにおいて、遷
移が可能な状態にある工程および遷移条件に使用されて
いるシーケンス命令のオペランドとして使用されている
入出力レジスタのプログラムおよび遷移条件命令が使用
している入出力レジスタについてのみ、入出力モジュー
ルとの間でデータ転送を実行することにより、データ転
送時間を短縮することを可能とする。According to the programmable controller of the fourth aspect of the present invention, in the step-increment type program, an input used as an operand of a sequence instruction used for a step in which a transition is possible and a transition condition is used. By executing data transfer with the input / output module only for the input / output register used by the output register program and the transition condition instruction, the data transfer time can be reduced.
【００３９】本発明の請求項５に係るプログラマブルコ
ントローラによれば、ＣＰＵからの指定により、シーケ
ンスプログラムの実行対象となっていない入出力レジス
タに対応する入出力モジュールをＣＰＵで指定しデータ
を更新させることにより、スキャン実行中で使用されな
かった入出力レジスタについても入出力モジュールとの
間でデータ転送することを可能にする。According to the programmable controller of the fifth aspect of the present invention, the sequence is controlled by the designation from the CPU.
I / O registers not targeted for execution of the sense program
Specify the input / output module corresponding to the
Is updated, it is possible to transfer data between the input / output module and the input / output register that has not been used during the execution of the scan.
【００４０】本発明の請求項６に係るプログラマブルコ
ントローラによれば、Ｉ／Ｏアドレス判定回路により、
一括入出力の対象となるＩ／Ｏモジュールについて、対
応する入出力レジスタとの間でのデータ更新を許可・禁
止させることにより、データ転送時間を短縮することが
可能となる。According to the programmable controller according to claim 6 of the present invention, the I / O address determination circuit
The data transfer time can be reduced by permitting / prohibiting the data update between the corresponding I / O module and the corresponding I / O register for the batch input / output target .
【図１】本発明によるプログラマブルコントローラの要
部構成を示す実施例図。FIG. 1 is an embodiment diagram showing a main part configuration of a programmable controller according to the present invention.
【図２】入出力レジスタとデータ転送指示フラグのの構
成を示す図。FIG. 2 is a diagram showing a configuration of an input / output register and a data transfer instruction flag.
【図３】ＣＰＵからの書き込み時のコマンド制御回路の
動作説明図。FIG. 3 is an explanatory diagram of an operation of a command control circuit at the time of writing from a CPU.
【図４】ＣＰＵからの読みだし時のコマンド制御回路の
動作説明図。FIG. 4 is an explanatory diagram of an operation of a command control circuit at the time of reading from a CPU.
【図５】工程歩進型プログラムの構成を説明する図。FIG. 5 is a view for explaining the configuration of a process step type program.
【図６】従来の一括入出力の動作を説明する図。FIG. 6 is a diagram for explaining a conventional batch input / output operation.
１…ＣＰＵ １−１…シーケンス演算回路 １−２…ビットアキュムレータ（ＢＲ） ２…ＣＰＵバス ３…システムメモリ ４…シーケンスプログラムメモリ ５…命令語デコード回路 ６…コマンド制御回路 ７…データバッファ ８…データ一致検出回路 ９…入出力レジスタ １０…データ転送指示フラグ １１…Ｉ／Ｏバスバッファ １２…Ｉ／Ｏバス １３…Ｉ／Ｏモジュール １４…出力ポート １５…Ｉ／Ｏアドレス判定回路 DESCRIPTION OF SYMBOLS 1 ... CPU 1-1 ... Sequence operation circuit 1-2 ... Bit accumulator (BR) 2 ... CPU bus 3 ... System memory 4 ... Sequence program memory 5 ... Instruction word decoding circuit 6 ... Command control circuit 7 ... Data buffer 8 ... Data Match detection circuit 9 I / O register 10 Data transfer instruction flag 11 I / O bus buffer 12 I / O bus 13 I / O module 14 Output port 15 I / O address determination circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05B 19/05 G05B 19/02 G05B 19/048 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G05B 19/05 G05B 19/02 G05B 19/048
Claims (6)
する入出力レジスタと、入出力レジスタ内の各レジスタ
と対応し、入出力モジュールとの間でデータ転送を実行
するか否かを指示するデータ転送指示フラグと、シーケ
ンス命令を実行するＣＰＵと、前記ＣＰＵが実行するシ
ーケンス命令をデコードし、前記入出力レジスタをオペ
ランドとするシーケンス命令及び前記ＣＰＵが指定する
種類の命令を検出する命令デコード回路と、前記命令デ
コード回路の出力および前記ＣＰＵのシーケンス命令実
行状態に基づいて、前記入出力レジスタへのデータの入
出力を制御するコマンド制御回路と、前記入出力レジス
タと前記データ転送指示フラグへの書き込みの許可不許
可を示すデータバッファと、前記ＣＰＵがシーケンス命
令を実行する際に、前記入出力レジスタに存在したデー
タとシーケンス命令実行後の書き込みデータが同一かを
判定するデータ一致検出回路とを具備したことを特徴と
するプログラマブルコントローラ。1. An input / output register for storing transfer data with an input / output module, and data corresponding to each register in the input / output register and indicating whether to execute data transfer with the input / output module. A transfer instruction flag, a CPU that executes a sequence instruction, an instruction decode circuit that decodes the sequence instruction executed by the CPU, and detects a sequence instruction using the input / output register as an operand and an instruction of a type specified by the CPU. A command control circuit for controlling input / output of data to / from the input / output register based on an output of the instruction decode circuit and a sequence instruction execution state of the CPU; and writing to the input / output register and the data transfer instruction flag. When the CPU executes a sequence instruction, the data buffer indicating permission / non-permission of A programmable controller, comprising: a data coincidence detecting circuit for judging whether data existing in the input / output register is the same as write data after execution of a sequence instruction.
ローラにおいて、前記命令デコード回路が検出するシー
ケンス命令を、オペランドが入出力レジスタで書き込み
動作であるシーケンス命令とすることにより、前記コマ
ンド制御回路と前記データバッファにより該当する入出
力レジスタからデータを読みだし、ＣＰＵからの書き込
みデータと比較することにより、入出力レジスタの内容
が変化したかどうかを入出力レジスタ毎に判定し、変化
した場合には前記入出力レジスタにデータ転送指示のフ
ラグをセットし、入出力レジスタと入出力モジュールと
の間でデータの交換を行う際に、前記データ転送指示フ
ラグがセットされている入出力レジスタのみについて入
出力モジュールとの間でデータ転送を実行することを特
徴とするプログラマブルコントローラ。2. The programmable controller according to claim 1, wherein the sequence instruction detected by the instruction decode circuit is a sequence instruction whose operand is a write operation in an input / output register, thereby providing the command control circuit and the data. The data is read from the corresponding input / output register by the buffer and compared with the write data from the CPU to determine whether or not the content of the input / output register has changed for each input / output register. A data transfer instruction flag is set in the output register, and when exchanging data between the input / output register and the input / output module, only the input / output register for which the data transfer instruction flag is set is referred to as the input / output module. Programmer performing data transfer between Bull controller.
ローラにおいて、前記命令デコード回路が検出するシー
ケンス命令を、オペランドが入出力レジスタで読み込み
動作であるシーケンス命令とすることにより、シーケン
スプログラム中で使用された入出力レジスタにのみデー
タ転送フラグをセットし、前記データ転送フラグがセッ
トされた入出力レジスタに対応する入出力モジュールの
みからデータ転送を実行することを特徴とするプログラ
マブルコントローラ。3. The programmable controller according to claim 1, wherein the sequence instruction detected by the instruction decoding circuit is a sequence instruction whose operand is a read operation in an input / output register, thereby being used in a sequence program. A programmable controller, wherein a data transfer flag is set only in an input / output register, and data transfer is executed only from an input / output module corresponding to the input / output register in which the data transfer flag is set.
ローラにおいて、工程歩進型のシーケンスプログラムを
実行する際に、前記命令デコード回路が検出するシーケ
ンス命令を、入出力レジスタをオペランドとして持つ、
工程間の遷移条件の判定命令とし、更にＣＰＵのシーケ
ンス命令実行状態を判定することにより、その工程が現
在、遷移の可能性がある状態であるときのみ、該シーケ
ンス命令が使用する入出力レジスタにデータ転送指示フ
ラグをセットすることにより、工程歩進型のプログラム
において、遷移の可能性がある部分についてのみ、入出
力モジュールから必要なデータを入力させることを特徴
とするプログラマブルコントローラ。4. The programmable controller according to claim 1, wherein a sequence instruction detected by said instruction decode circuit when executing a step-step sequence program has an input / output register as an operand.
By determining the transition condition between steps as a determination instruction and further determining the execution state of the sequence instruction of the CPU, the I / O register used by the sequence instruction can be used only when the step is in a state where there is a possibility of transition at present. A programmable controller characterized in that, by setting a data transfer instruction flag, required data is input from an input / output module only in a portion where there is a possibility of a transition in a process step type program.
ローラにおいて、ＣＰＵから出力を指定可能な出力ポー
トを設け、前記出力ポートの出力信号を前記命令デコー
ド回路の入力とし、前記出力ポートの出力信号にしたが
って、任意にデータ転送指示フラグをセットさせるよう
に構成することにより、シーケンスプログラムの実行対
象となっていない入出力レジスタに対応する入出力モジ
ュールをＣＰＵで指定しデータを更新させることを特徴
とするプログラマブルコントローラ。5. The programmable controller according to claim 1, further comprising an output port capable of designating an output from a CPU, wherein an output signal of said output port is used as an input of said instruction decoding circuit, and the output signal of said instruction port is determined according to an output signal of said output port. Arbitrarily sets the data transfer instruction flag, thereby preventing the execution of the sequence program.
I / O modules corresponding to I / O registers that are not
A programmable controller for designating a module with a CPU and updating data .
ローラにおいて、一括入出力の対象となるＩ／Ｏモジュ
ールに対応する入出力レジスタの範囲を判定するＩ／Ｏ
アドレス判定回路を設け、このＩ／Ｏアドレス判定回路
の出力を前記コマンド制御回路の入力とすることによ
り、前記Ｉ／Ｏモジュールに対応する入出力レジスタと
Ｉ／Ｏモジュール間のデータ更新をＣＰＵの指示により
許可・禁止させることを特徴とするプログラマブルコン
トローラ。6. The programmable controller according to claim 5, wherein a range of an I / O register corresponding to an I / O module targeted for batch input / output is determined.
It provided an address determination circuit, by an output of the I / O address determination circuit and the input of the command control circuit, the CPU data updates between the input and output registers and I / O module corresponding to the I / O module By instructions
A programmable controller characterized by permitting / prohibiting .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29025194A JP3317601B2 (en) | 1994-11-25 | 1994-11-25 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29025194A JP3317601B2 (en) | 1994-11-25 | 1994-11-25 | Programmable controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147013A JPH08147013A (en) | 1996-06-07 |
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ID=17753719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29025194A Expired - Fee Related JP3317601B2 (en) | 1994-11-25 | 1994-11-25 | Programmable controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317601B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007038877B4 (en) * | 2006-08-21 | 2011-08-25 | Kabushiki Kaisha Toshiba | Control device with fast I / O function and control method for controlling its data |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6602684B2 (en) * | 2016-02-15 | 2019-11-06 | 株式会社東芝 | Control apparatus and control method |
| JP6992264B2 (en) * | 2017-03-21 | 2022-01-13 | 株式会社明電舎 | Programmable logic controller memory management method |
-
1994
- 1994-11-25 JP JP29025194A patent/JP3317601B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007038877B4 (en) * | 2006-08-21 | 2011-08-25 | Kabushiki Kaisha Toshiba | Control device with fast I / O function and control method for controlling its data |
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|---|---|
| JPH08147013A (en) | 1996-06-07 |
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