JP3311587B2 - 直流型気体放電パネル装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直流型気体放電パ
ネル（以下、ＤＣ−ＰＤＰという）と、その駆動回路を
備え、データに応じた表示を行うＤＣ−ＰＤＰ装置に関
するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次の文献に記載されるものがある。 文献；特願平６−２６２４５９号明細書 図２は、従来のＤＣ−ＰＤＰ装置を示す回路図である。
このＤＣ−ＰＤＰ装置は、ＤＣ−ＰＤＰ１０、陽極駆動
回路２０、及び陰極駆動回路３０を備えている。ＤＣ−
ＰＤＰ１０は、複数の表示セル１１を有している。それ
ら表示セル１１は、複数の陰極１２₁ 〜１２_I と、複数
の陽極１３₁ 〜１３_J の各交点に配置されている。陽極
１３₁ 〜１３_J は、これら各陽極１３₁〜１３_J を電圧
駆動する陽極駆動回路２０に接続されている。陽極駆動
回路２０は、シリアルな入力データをパラレルに変換す
るシフトレジスタ部２１と、該シフトレジスタ部２１に
接続されたラッチ部２２とを有している。ラッチ部２２
の出力側には、陽極１３₁ 〜１３_J に対する駆動タイミ
ングを制御するＡＮＤゲート部２３が接続され、該ＡＮ
Ｄゲート部２３の出力側には、ＣＭＯＳで構成されて陽
極１３₁ 〜１３_J に電圧を印加するドライバ部２４が接
続されている。そのため、各陽極１３₁ 〜１３_J は、入
力データに対応してそれぞれ電圧駆動され、該陽極１３
₁ 〜１３_J に接続された一列の表示セル１１には、該陽
極１３₁ 〜１３_J を介して陽極信号Ｓ１３₁ 〜Ｓ１３_J
がそれぞれ与えるようになっている。複数の陰極１２₁
〜１２_I は、陰極駆動回路３０に接続されている。陰極
駆動回路３０は、これら陰極１２₁ 〜１２_I に与える陰
極信号Ｓ１２₁ 〜Ｓ１２_I をそれぞれ生成する回路であ
る。各陰極信号Ｓ１２₁ 〜Ｓ１２_I には、走査パルスと
それに続く複数の維持パルスがそれぞれ形成され、該各
陰極信号Ｓ１２₁ 〜Ｓ１２_I が、各陰極１２₁ 〜１２_I
にそれぞれ接続された１行の表示セル１１に与えられる
ようになっている。

【０００３】陰極駆動回路３０は、各陰極信号Ｓ１２₁
〜Ｓ１２_I における維持パルスの期間をそれぞれ設定す
る複数の信号Ａを生成するシフトレジスタ部３１と、こ
のシフトレジスタ部３１に接続され、各陰極信号Ｓ１２
₁ 〜Ｓ１２_I に維持パルスをそれぞれ形成するための複
数のタイミング信号Ｂを生成するＡＮＤゲート部３２
と、各陰極信号Ｓ１２₁ 〜Ｓ１２_I における走査パルス
の期間をそれぞれ設定する複数の信号Ｃを生成するシフ
トレジスタ部３３と、該シフトレジスタ部３３に接続さ
れ、各陰極信号Ｓ１２₁ 〜Ｓ１２_I に走査パルスをそれ
ぞれ形成するための複数のタイミング信号Ｄを生成する
ＡＮＤゲート部３４とを、備えている。さらに、この陰
極駆動回路３０には、各タイミング信号Ｂと各タイミン
グ信号Ｄの論理和である複数のタイミング信号Ｅを生成
するＯＲゲート部３５が設けられている。ＡＮＤゲート
部３２の出力側には、各陰極１２₁ 〜１２_I に対応して
配置され、各信号Ａのレベルをそれぞれ変換する複数の
レベルシフト回路（ＬＳ）３６が接続されている。ＡＮ
Ｄゲート部３４の出力側には、各陰極１２₁ 〜１２_I に
対応して配置され、各信号Ｄのレベルをそれぞれ変換す
る複数のレベルシフト回路３７が接続されている。ＯＲ
ゲート部３５の出力側には、各陰極１２₁ 〜１２_Iに対
応して配置され、各信号Ｅのレベルをそれぞれ変換する
複数のレベルシフト回路３８が接続されている。

【０００４】各レベルシフト回路３６の出力側には、レ
ベル変換された信号Ａに基き、各陰極１２₁ 〜１２_I と
維持パルス用電位Ｖ_SUS との間をオン、オフ制御する高
耐圧トランジスタ３９が、それぞれ接続されている。各
レベルシフト回路３７の出力側には、レベル変換された
信号Ｂに基き、各陰極１２₁ 〜１２_I と書込み放電用電
位Ｖ_SCN との間をオン、オフ制御する高耐圧トランジス
タ４０が、それぞれ接続されている。各レベルシフト回
路３８の出力側には、レベル変換された信号Ｅに基き、
各陰極１２₁ 〜１２_I とバイアス電位Ｖ_b との間をオ
ン、オフ制御する高耐圧トランジスタ４１が、それぞれ
接続されている。

【０００５】図３は、図２における信号波形を示す図で
ある。この図３には、図２中の各信号Ａ，Ｂ，Ｃ，Ｄ
と、図２中の陽極信号Ｓ１３₁〜Ｓ１３_J と、図２中の
陰極信号Ｓ１２₁ 〜Ｓ１２_I と、パルス幅制御信号Ｆ及
びＧの波形が示されている。パルス幅制御信号Ｆ及びＧ
は、ＡＮＤゲート部３２，３４にそれぞれ与えられて維
持パルスと走査パルスの幅を設定するものである。図２
のＤＣ−ＰＤＰ装置は、上記文献に示された駆動方法を
用いて、ＤＣ−ＰＤＰ１０に対するメモリ駆動を行う。
この駆動方法は、図３の駆動波形に示すように、表示セ
ル１１に表示放電を形成するときは、通常ハイレベルで
ある陽極をハイレベルの電圧に維持するとともに、陰極
１２₁ 〜１２_I 上の陰極信号Ｓ１２₁ 〜Ｓ１２_I に走査
パルスＰ_SCN を形成して印加し、その間の電位差で書込
み放電を形成する。そして、引き続いて―定期間陰極に
維持パルスＰ_SUS を印加し、放電をパルス的に（断続
的）に継続させる。一方、表示放電を生成させないとき
は、陰極に走査パルスＰ_SCN が印加されている期間に、
陽極１３₁ 〜１３_I がローレベルとなる非書込みパルス
Ｐ_NWを印加し、書込み放電が形成されないようにしてい
る。そのため、走査パルスＰ_SCN に引き続く維持パルス
Ｐ_SUS では、維持放電が形成されない。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ＤＣ−ＰＤＰ装置では、次のような課題があった。陰極
駆動回路３０の出力段において、各陰極１２₁ 〜１２_J
毎にそれぞれ３つの高耐圧トランジスタ３９，４０，４
１が必要であり、全体の高耐圧トランジスタの数が多
い。これら高耐圧トランジスタ３９，４０，４１は、通
常の素子に比べＩＣチップ内の占有面積が大きい。その
ため、陰極駆動回路３０をＩＣ化すると、高耐圧トラン
ジスタの数が多いことで回路が複雑になると共に、チッ
プ面積が大きくなり、コスト高になっていた。本発明
は、前記従来技術が持っていた課題を解決し、電気的特
性を劣化させずに低コストのＤＣ−ＰＤＰ装置を実現す
ることを目的としている。

【０００７】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、複数の線状電極で構
成された電極群と、複数の表示セルとを有し、前記各線
状電極にそれぞれ与えられた第１の電位と第２の電位と
第３の電位とに基づき、各表示セルが書込み放電とこれ
に続く維持放電をするＤＣ−ＰＤＰと、複数の線状電極
に対して第１の電位と第２の電位と第３の電位を印加す
る駆動回路とを備えたＤＣ−ＰＤＰ装置において、駆動
回路を次のように構成している。駆動回路は、第１電
極、第２電極及びこれらの第１電極と第２電極間の導通
制御を行う制御電極を有し、この該第２電極が各線状電
極にそれぞれ接続された複数の個別トランジスタと、第
１電極、第２電極及びこれらの第１電極と第２電極間の
導通制御を行う制御電極を有し、該第１電極が前記第１
の電位に接続された第１のトランジスタと、第１のトラ
ンジスタの第２電極と各線状電極との間に接続された複
数の第１の整流素子と、第１電極、第２電極及びこれら
の第１電極と第２電極間の導通制御を行う制御電極を有
し、この第１電極が第２の電位に接続された第２のトラ
ンジスタと、第２のトランジスタの第２電極と各個別ト
ランジスタの第１電極との間に接続された第２の整流素
子と、第１電極、第２電極及びこれらの第１電極と第２
電極間の導通制御を行う制御電極を有し、この第１電極
が第３の電位に接続された第３のトランジスタと、第３
のトランジスタの第２電極と各個別トランジスタの第１
電極との間に接続された第３の整流素子とを備えてい
る。

【０００８】さらに、駆動回路には、各個別トランジス
タ、第１のトランジスタ、第２のトランジスタ及び第３
のトランジスタの制御電極にそれぞれ異なるタイミング
信号を与えて該各個別トランジスタ、第１のトランジス
タ、第２のトランジスタ、及び第３のトランジスタの導
通制御を行い、各線状電極に対して第１の電位、第２の
電位及び第３の電位を時間をずらせて印加する制御回路
が設けられている。第２の発明は、第１の発明のＤＣ−
ＰＤＰ装置において、各個別トランジスタの第１電極に
接続され、線状電極がハイインピーダンス状態になった
ときに、該線状電極の電位をそのハイインピーダンス状
態になる直前の電位に設定する複数のコンデンサを設て
いる。第３の発明は、第１の発明のＤＣ−ＰＤＰ装置に
おいて、ＤＣ−ＰＤＰに、複数の線状電極に対して共通
の誘電体層を挟んで形成され、該各線状電極と相俟っ
て、線状電極がハイインピーダンス状態になったときに
該線状電極の電位をそのハイインピーダンス状態になる
直前の電位に設定するコンデンサを構成する共通電極を
設ている。

【０００９】第１の発明によれば、以上のようにＤＣ−
ＰＤＰ装置を構成したので、制御信号は、各個別トラン
ジスタ、第１のトランジスタ、第２のトランジスタ及び
第３のトランジスタの制御電極にそれぞれ異なるタイミ
ング信号を与えて、次のような導通制御を行う。各線状
電極に第１の電位を印加する場合、該各線状電極に対応
する個別トランジスタの制御電極にタイミング信号を与
えてオフ状態しておき、第１のトランジスタの制御電極
にタイミング信号を与えて、第１のトランジスタをオン
状態にする。各線状電極に第２の電位を印加する場合、
該各線状電極に対応する個別トランジスタの制御電極に
タイミング信号を与えてオン状態しておき、第２のトラ
ンジスタの制御電極にタイミング信号を与えて、該第２
のトランジスタをオン状態にする。各線状電極に第３の
電位を印加する場合、該各線状電極に対応する個別トラ
ンジスタの制御電極にタイミング信号を与えてオン状態
しておき、第３のトランジスタの制御電極にタイミング
信号を与えて、該第３のトランジスタをオン状態にす
る。このような導通制御を行うことで、各線状電極に
は、第１の電位、第２の電位、及び第３の電位が与えら
れ、これらにより、表示セルが書込み放電と維持放電を
行って表示する。第２及び第３の発明によれば、第１の
発明において、各線状電極がハイインピーダンス状態に
なった場合でも、コンデンサが各線状電極の電位を、ハ
イインピーダンスになる直前の電位を保つ。従って、前
記課題を解決できるのである。

【００１０】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＤＣ−ＰＤＰ装
置の要部の回路図である。このＤＣ−ＰＤＰ装置は、従
来の図２と同様の構成のＤＣ−ＰＤＰ１０及び陽極駆動
回路２０と、従来と異なる構成の陰極駆動回路３０とを
備えている。ＤＣ−ＰＤＰ１０は、図示しない複数の表
示セルを有している。ＤＣ−ＰＤＰ１０は背面基板と前
面基板に挟まれて構成され、背面基板に複数の線状電極
である陰極１２₁ 〜１２_I が配置され、前面基板には陰
極１２₁ 〜１２_I に直交するように図示しない陽極が対
向して形成されている。背面基板と前面基板の間は一定
に保たれ、その間には放電ガスである例えばヘリウム
（Ｈｅ）とキセノン（Ｘｅ）の混合ガスが封入されてい
る。複数の表示セルは、複数の陰極１２₁ 〜１２_I と陽
極の交差する箇所に設けられている。複数の陰極１２₁
〜１２_I に、陰極駆動回路５０が接続されている。陰極
駆動回路５０は、これら陰極１２₁ 〜１２_I に電位を印
加する陰極信号Ｓ２２₁ 〜Ｓ２２_I をそれぞれ出力する
回路である。陰極信号Ｓ２２₁ 〜Ｓ２２_I には、表示セ
ルにおける書込み放電とこれに続く断続的な維持放電を
発生させるために、走査パルスと複数の維持パルスとが
それぞれ形成される構成である。

【００１１】陰極駆動回路５０は、各陰極信号Ｓ２２₁
〜Ｓ２２_I に形成する複数の維持パルスＰ_SUS の区間を
設定するための複数の信号Ａを生成するシフトレジスタ
部５１と、このシフトレジスタ部５１に接続され、各陰
極信号Ｓ２２₁ 〜Ｓ２２_I に維持パルスＰ_SUS をそれぞ
れ形成するための複数のタイミング信号Ｂを生成するＡ
ＮＤゲート部５２と、各陰極信号Ｓ２２₁ 〜Ｓ２２_I に
おける走査パルスＰ_{SC N} の期間をそれぞれ設定するため
の複数の信号Ｃを生成するシフトレジスタ部５３と、該
シフトレジスタ部５３に接続されて、各陰極信号Ｓ２２
₁ 〜Ｓ２２_I に走査パルスをそれぞれ形成するための複
数のタイミング信号Ｄを生成するＡＮＤゲート部５４と
を、備えている。陰極１２₁ 〜１２_I の数を例えば６４
とすると、シフトレジスタ部５１，５３は、それに対応
して６４ビットのシフトレジスタでそれぞれ構成され
る。シフトレジスタ部５１には、維持パルス用スタート
信号ＳＴ_SUS とクロックＣＫ_SUS が入力され、該シフト
レジスタ部５１における各ビットは、信号ＳＴ_SUS のレ
ベルをクロックＣＫ_SUS に同期して取込み、各ビットか
ら各信号Ａを出力する構成になっている。シフトレジス
タ部５３には、走査パルス用スタート信号ＳＴ_SCN とク
ロックＣＫ_SCN とが入力され、該シフトレジスタ部５３
における各ビットは、信号ＳＴ_SCN のレベルをクロック
ＣＫ_SCN に同期して取込み、各ビットから各信号Ｃを出
力する構成になっている。ＡＮＤゲート部５２，５４に
は、パルス幅を制御するための信号Ｆと信号Ｇがそれぞ
れ入力される。

【００１２】この陰極駆動回路５０には、さらに、各タ
イミング信号Ｂと各タイミング信号Ｄの論理和である複
数のタイミング信号Ｅを生成するＯＲゲート部５５が設
けられている。シフトレジスタ部５１，５３とＡＮＤゲ
ート部５２，５４とＯＲゲート部５５とが、制御回路を
構成している。ＯＲゲート部５５の出力側には、各タイ
ミング信号Ｅをレベル変換回路（ＬＳ）を介してそれぞ
れ制御電極のゲートに入力する複数の個別トランジスタ
である高耐圧トランジスタ５６₁ 〜５６_I が設けられて
いる。複数のタイミング信号Ｅの数は、陰極１２₁ 〜Ｓ
２２_I と同数の例えば６４であり、高耐圧トランジスタ
５６₁ 〜５６_I も同数の６４個である。各高耐圧トラン
ジスタ５６₁ 〜５６_I はタイミング信号Ｅがハイレベル
のとき導通状態になるものである。高耐圧トランジスタ
５６₁ 〜５６_I の第２電極（ソース）は、陰極１２₁ 〜
１２_I に接続されると共に、例えば６４個の第１の整流
素子であるダイオード５７₁ 〜５７_I のカソードに接続
されている。ダイオード５７₁ 〜５７_I のアノードは、
第１のトランジスタである高耐圧トランジスタ５８の第
２電極（ソース）に共通に接続されている。高耐圧トラ
ンジスタ５８のゲートには、レベル変換回路を介したタ
イミング信号Ｈが入力され、該タイミング信号Ｈによっ
て導通制御されるようになっている。高耐圧トランジス
タ５８の第１電極（ドレイン）は第１の電位であるバイ
アス電位Ｖ_b （例えば０Ｖ）に接続され、高耐圧トラン
ジスタ５８は、タイミング信号Ｈがローレベルのとき導
通状態になるトランジスタである。

【００１３】各高耐圧トランジスタ５６₁ 〜５６_I の第
１電極（ドレイン）は、複数のダイオード５９₁ 〜５９
_I のアノードにそれぞれ接続されている。各ダイオード
５９₁ 〜５９_I のカソードは共通接続されると共に、２
個のダイオード６０，６１のアノードに共通に接続され
ている。ダイオード６０は第２の整流素子であり、ダイ
オード６１が第２の整流素子を構成している。ダイオー
ド６０のカソードは、第２のトランジスタである高耐圧
トランジスタ６２の第２の電極（ソース）に接続されて
いる。高耐圧トランジスタ６２は、制御電のゲートには
レベル変換回路を介した信号Ｆが入力され、該信号Ｆに
よって導通制御される構成である。高耐圧トランジスタ
６２の第１電極（ドレイン）が第２の電位である維持パ
ルス用電位Ｖ_SUS に接続されている。ダイオード６１の
カソードは、第３のトランジスタである高耐圧トランジ
スタ６３の第２電極（ソース）に接続されている。高耐
圧トランジスタ６３は、制御電極のゲートにレベル変換
回路を介した信号Ｇが入力され、該信号Ｇによって導通
制御される構成である。高耐圧トランジスタ６３の第１
電極（ドレイン）が第３の電位である走査パルス用電位
Ｖ_SCN （例えば−１２０Ｖ）に接続されている。高耐圧
トランジスタ６２は信号Ｆがハイレベルのとき導通状態
になり、高耐圧トランジスタ６３は信号Ｇがハイレベル
のとき導通状態になる。各高耐圧トランジスタ５６₁ 〜
５６_I のソースとダイオード５７₁ 〜５７_I のカソード
との接続ノードＮ₁ 〜Ｎ_Ｉが、陰極１２₁ 〜１２_I にそ
れぞれ接続されている。

【００１４】図４は、図１の動作を示すタイムチャート
であり、この図４を参照しつつ、ＤＣ−ＰＤＰ装置の動
作を説明する。シフトレジスタ部５１，５３の出力する
各信号Ａ及び各信号Ｃは、たとえば４μｓで順次各ビッ
トをシフトする信号であり、それぞれ維持パルスＰ_SUS
のタイミング信号および走査パルスＰ_SCN のタイミング
信号になる。信号Ｆ及び信号Ｇは、それぞれ維持パルス
Ｐ_SUS 、走査パルスＰ_SCN のパルス幅を制御する信号で
あり、例えば４μｓ周期の操り返し信号である。タイミ
ング信号Ｈは、陰極駆動回路５０の出力信号つまり陰極
信号Ｓ２２₁ 〜Ｓ２２_I を、バイアス電圧Ｖ_b の例えば
０Ｖに引き上げるための信号である。タイミング信号Ｆ
及びタイミング信号Ｇでは、ハイレベルが重ならないよ
うに、ハイレベルの期間がずらしてあると共に、そのハ
イレベルの間には空き時間が設けられており（４μｓに
２回）、その空き時間内にタイミング信号Ｈがローレベ
ルになるように設定されている。ＡＮＤゲート部５４
が、シフトレジスタ部５３の各出力信号Ｃと信号Ｇとの
剰算演算で、各タイミング信号Ｄを生成する。ＡＮＤゲ
ート部５２は、シフトレジスタ部５１の出力する各出力
信号Ａとタイミング信号Ｆの剰算演算で各タイミング信
号Ｂを生成する。ＯＲゲート部５５は、各タイミング信
号Ｂと各タイミング信号Ｄの加算処理によって、各タイ
ミング信号Ｅを生成する。

【００１５】例えば、高耐圧トランジスタ５６_i （１≦
ｉ≦Ｉ）のゲートに入力されるタイミング信号Ｅがハイ
レベルのとき、該高耐圧トランジスタ５６_i は導通状態
になる。図４のように、タイミング信号Ｄがハイレベル
の期間ｔ１では、信号Ｅも信号Ｇもハイレベルなので、
高耐圧トランジスタ５６_i ，６３が導通状態になる。よ
って、ノードＮ_i が電位Ｖ_SCN に接続されて陰極信号Ｓ
２２_i のレベル電位はＶ_SCN （例えは−１２０Ｖ）にな
り、陰極１２_i には−１２０Ｖが印加される。続く図４
中の期間ｔ２では、信号Ｅがローレベルになって高耐圧
トランジスタ５６_i は非導通状態になる。さらに、信号
Ｈがローレベルになるので高耐圧トランジスタ５８が導
通状態になる。よって、陰極信号Ｓ２２_i はバイアス電
位Ｖ_bのＯＶに変化し、陰極１２_i には０Ｖが印加され
る。タイミング信号Ｂがハイレベルである期間ｔ３で
は、信号Ｅと信号Ｆの両方とともハイレベルになるの
で、各高耐圧トランジスタ５６_i ，６２が導通状態とな
る。これによって、ノードＮ_i が電位Ｖ_SUS （例えば−
６０Ｖ）に接続されて陰極信号Ｓ２２_i は電位−６０Ｖ
になり、陰極１２_i には、−６０Ｖが印加される。信号
Ｆはハイレベルだが信号Ｅがローレベルの期間ｔ５、及
び信号Ｇはハイレベルだが信号Ｅがローレベルである期
間ｔ４では、トランジスタ５６_i が非導通状態、信号Ｈ
がハイレベルなので高耐圧トランジスタ５８も非導通状
態であり、陰極信号Ｓ２２_i はハイインピーダンス状態
となる。ところが、陰極１２_i には、図１に示したＤＣ
−ＰＤＰ１０の寄生容量７０_i が接続されていることに
なる。この寄生容量７０_i は、直前の確定電圧によって
充電された電荷を用いて、陰極１２_i の電位をその直前
の電位に保持つように機能する。

【００１６】以上のように、この第１の実施形態では、
次のような効果がある。陰極駆動装置５０の出力段を、
陰極１２₁ 〜１２_I に対応して設けられ、ゲートに入力
したタイミング信号Ｅで導通制御される高耐圧トランジ
スタ５６₁ 〜５６_I と、複数の陰極１２₁ 〜１２_I に書
込み放電や維持放電のための電位にを印加する際に、該
複数の陰極１２₁ 〜１２_I に対して共通に作用する高耐
圧トランジスタ５８，６２，６３と、ダイオード５７₁
〜５７_I ，５９₁ 〜５９_I 、６０，６１とで構成してい
る。そして、高耐圧トランジスタ５８，６２，６３は同
時に導通状態にならないように制御しつつ、各陰極１２
₁ 〜１２_I に３つの電位Ｖ_b ，Ｖ_SCN ，Ｖ_SUS を時間を
ずらせて印加している。なお、陰極１２₁ 〜１２_Iがハ
イインピーダンス状態になるときにも、寄生容量７０₁
〜７０_I でその３つの電位Ｖ_b ，Ｖ_SCN ，Ｖ_SUS が確保
される。即ち、ＤＣ−ＰＤＰ１０中の表示セルには、従
来と同様の３つの電位が与えられる。ここで、装置の構
成を比較すると、従来の装置では、３つの出力電位を与
えるために、陰極駆動装置２０に各陰極１２₁ 〜１２_I
ごとに３個の高耐圧トランジスタを用いていたが、図１
の構成では高耐圧トランジスタ５８，６２，６３が共用
されるので、合計の高耐圧トランジスタの数が少なくな
り、陰極駆動回路５０を大幅に低コスト化できる。

【００１７】第２の実施形態 図５は、本発明の第２の実施形態を示すＤＣ−ＰＤＰ装
置の要部の回路図であり、図１中の要素と共通する要素
には、共通の符号が付されている。このＤＣ−ＰＤＰ装
置は、ＤＣ−ＰＤＰ８０、及び陰極駆動回路９０等を備
えている。ＤＣ−ＰＤＰ８０は、図１中のＤＣ−ＰＤＰ
１０と同一の構成である。陰極駆動回路９０は、図１の
陰極駆動回路５０にコンデンサ７１₁ 〜７１_I を設けた
構成になっている。即ち、陰極駆動回路９０と第１の実
施形態の陰極駆動回路５０とが相違する点は、図１に対
応するノードＮ₁ 〜Ｎ_I に、容量値Ｃadd が例えば１０
０ｐＦのコンデンサ７１₁ 〜７１_I を接続していること
である。陰極駆動回路９０の他の部分の構成は、図１と
同一である。図６（ａ），（ｂ）は、図５の陰極駆動回
路９０の出力段の動作を示す図であり、同図（ａ）は図
４の期間ｔ２における等価回路、及び同図（ｂ）は図４
の期間ｔ４における等価回路を示している。この図６
（ａ），（ｂ）を参照しつつ、図５のＤＣ−ＰＤＰ装置
の動作を説明する。

【００１８】陰極駆動回路９０が、陰極信号Ｓ２２₁ 〜
Ｓ２２_I を生成する動作は、第１の実施形態と同様であ
る。ここでは、コンデンサ７１₁ 〜７１_I を設けたこと
による優位点を説明するため、各高耐圧トランジスタ６
２，６３が同時に非導通状態になる図４の期間ｔ４を中
心に説明する。図４における期間ｔ２では、各高耐圧ト
ランジスタ５６_i ，６２，６３が非導通状態で高耐圧ト
ランジスタ５８のみが導通状態になり、ノードＮ_i は電
位Ｖ_bになる。これを模式すると図６（ａ）の等価回路
になる。この状態で、ＤＣ−ＰＤＰ８０における陰極１
２_i に負荷として接続されている容量値Ｃ１が例えば１
００ｐＦの寄生容量７０_i には、電荷Ｑ１＝Ｃ１×Ｖ_b
が充電される。その後、期間ｔ４になると、各高耐圧ト
ランジスタ５６_i ，５８，６２が非導通状態になるが、
高耐圧トランジスタ６３は、導通状態になる。

【００１９】陰極信号Ｓ２２₁ 〜Ｓ２２_I は、例えば４
μｓで順次シフトする信号であり、通常、当該期間に他
の出力に対応する例えば高耐圧トランジスタ５６_i+1 が
導通状態となっており、模式図は図６（ｂ）のように表
すことができる。即ち、高耐圧トランジスタ６３に共通
接続されたダイオード５７_i の一方の端子の電位は、高
耐圧トランジスタ５６_i+1 が導通状態となることでＶ
_SCN （−１２０Ｖ）となり、しかもそのダイオード５７
_i は逆バイアスが印加された状態となる。よって、ダイ
オード５７_i はコンデンサとして機能する。該コンデン
サの容量Ｃupを例えば１０ｐＦとすると、本来、０Ｖと
なるべき当該個別トランジスタ５６_i の出力電位Ｖout
は、（１）式になる。

【００２０】 Ｖout ＝{ ( Ｃ１＋Ｃadd ）×Ｖ_b ＋Ｃup×Ｖ_SCN ｝÷｛（Ｃ１＋Ｃadd ）＋ Ｃup｝ ＝｛Ｖ_b ＋Ｃup÷( Ｃ１＋Ｃadd ）×Ｖ_SCN ｝ ÷｛１＋Ｃup÷( Ｃ１＋Ｃadd ）｝ ＝−４．８（Ｖ） ・・・（１） ここで、容量値Ｃadd のコンデンサ７１₁ 〜７１_I を設
けたことによる効果を説明する。

【００２１】コンデンサ７１₁ 〜７１_I を設けなかった
場合、個別トランジスタ５６_i の出力電位Ｖout は、
（１）式から（２）式のように求められる。 Ｖout ＝{ ０＋１０÷１００×（−１２０）｝÷｛１＋１０÷１００）｝ ＝−１０．９（Ｖ） ・・・（２） つまり、ハイインピーダンスの期間の電位のずれが、コ
ンデンサ７１₁ 〜７１_I 設けた場合に比べて大きくな
り、電圧設定範囲が狭くなる。また、ＤＣ−ＰＤＰ８０
のサイズが小さく、その寄生容量が小さいときはより顕
著であり、例えばＣ１が４０ｐＦとすると、コンデンサ
７１₁ 〜７１_I がないとすると、電位Ｖout は（３）式
になる。よって、電圧設定範囲が狭くなるだけでなく、
誤放電を生じる場合もある。 Ｖout ＝{ ０＋１０÷４０×（−１２０）｝÷｛１＋１０÷４０）｝ ＝−２４（Ｖ） ・・・（３） この場合でも、コンデンサ７１₁ 〜７１_I を設けること
で、（４）式の電位Ｖout が得られ、電位Ｖout のずれ
を小さくでき、誤放電を防止する。 Ｖout ＝{ ０＋１０÷（４０＋１００）×（−１２０）｝ ÷｛１＋１０÷（４０＋１００）｝ ＝−８（Ｖ） ・・・（４） 従って、接続するＤＣ−ＰＤＰ８０の寄生容量が小さい
ときでも、ハイインピーダンス期間の陰極の設定電位か
らのずれを小さくでき、電圧設定範囲が広く、かつ誤放
電の危険のない駆動波形が得られる。

【００２２】第３の実施形態 図７は、本発明の第３の実施形態を示すＤＣ−ＰＤＰ装
置の要部の回路図であり、図１中の要素と共通する要素
には、共通の符号が付されている。このＤＣ−ＰＤＰ装
置は、ＤＣ−ＰＤＰ１００、及び陰極駆動回路１１０等
を備えている。陰極駆動回路１１０は、図１中の陰極駆
動回路５０と同一の構成である。ＤＣ−ＰＤＰ１００
は、図１のＤＣ−ＰＤＰ１０に、容量値Ｃadd が例えば
１００ｐＦコンデンサ７２₁ 〜７２_I を設けた構成にな
っている。即ち、陰極１２_１〜１２_I に、容量値Ｃadd
が例えば１００ｐＰのコンデンサ７２₁ 〜７２_I が接続
されている。ＤＣ−ＰＤＰ１００の他の部分の構成は、
第１の実施形態と同一である。 図８は、図７中のコン
デンサ７２₁ 〜７２_I を示す斜視図である。

【００２３】各コンデンサ７２₁ 〜７２_I は、陰極１２
₁ 〜１２_I と共通の電極７３と、それらに挟まれた誘電
体７５とで構成されている。図８中の７５は、陰極１２
₁ 〜１２_I の形成された基板を示している。陰極１２₁
〜１２_I は、材質が例えばＮｉの幅が２００μｍの線状
電極であり、基板７５に平行に形成されている。一方、
電極７３は、材質が例えばＮｉで基板７６上に形成され
ている。電極７３の幅は、図８のように例えば１０ｍｍ
になっている。陰極１２₁ 〜１２_I と電極７３の間の、
誘電体層７４は、例えば鉛ガラスと、アルミナや酸化チ
タン等からなるフィラーとの混合物である。誘電体層７
４の比誘電率εr は、例えば８である。図８では図示し
ていないが、電極７３は接地されている。誘電体層７４
を介して、陰極１２₁ 〜１２_I と電極７３が対向するこ
とで、コンデンサ７２₁ 〜７２_I が形成されている。各
コンデンサ７２₁ 〜７２_I の容量値Ｃadd は、真空の誘
電率をε0 、比誘電率をεr 、面積をＳ、誘電体膜厚を
ｄとすると、（５）式のようになる。

【００２４】 Ｃadd ＝ε0 ×εr ×Ｓ÷ｄ ＝８．８５４×１０^-12 ×８×（２００×１０^-6×１０×１０^-13 ） ÷（１．５×１０^-6） ＝９４×１０^-12 （Ｆ） ＝９４（ｐＦ） ・・・（５） 図９（ａ），（ｂ）は、図７の陰極駆動回路１１０の出
力段の動作を示す図であり、同図（ａ）は図４の期間ｔ
２における等価回路、及び同図（ｂ）は図４の期間ｔ４
における等価回路を示している。この図９（ａ），
（ｂ）を参照しつつ、図７のＤＣ−ＰＤＰ装置の動作を
説明する。

【００２５】陰極駆動回路１１０が、陰極信号Ｓ２２₁
〜Ｓ２２_I を生成する動作は、第１の実施形態と同様で
ある。ここでは、コンデンサ７２₁ 〜７２_I の設けたこ
とによる優位点を説明するため、各高耐圧トランジスタ
６２，６３が同時に非導通状態になる図４の期間ｔ４を
中心に説明する。図４における期間ｔ２では、各高耐圧
トランジスタ５６_i ，６２，６３が非導通状態で高耐圧
トランジスタ５８のみが導通状態になり、ノードＮ_i は
電位Ｖ_bになる。これを模式すると図９（ａ）の等価回
路になる。この状態で、ＤＣ−ＰＤＰ１００における陰
極１２_i に負荷として接続されている容量値Ｃ１が例え
ば１００ｐＦの寄生容量７０_i とコンデンサ７２_i とに
は、電荷Ｑ１＝（Ｃ１＋Ｃadd)×Ｖ_b が充電される。そ
の後、期間ｔ４になると、各高耐圧トランジスタ５
６_i ，５８，６２が非導通状態になるが、高耐圧トラン
ジスタ６３は導通状態になる。

【００２６】陰極信号Ｓ２２₁ 〜Ｓ２２_I は、例えば４
μｓで順次シフトする信号であり、通常、当該期間に他
の出力に対応する個別のトランジスタである例えば高耐
圧トランジスタ５６_i+1 が導通状態となっており、模式
図は図９（ｂ）のように表すことができる。即ち、高耐
圧トランジスタ６３に共通接続されたダイオード５７_i
の一方の端子の電位は、高耐圧トランジスタ５６_i+1 が
導通状態となることでＶ_SCN （−１２０Ｖ）となり、し
かもそのダイオード５７_i は逆バイアスが印加された状
態となる。よって、ダイオード５７_i はコンデンサとし
て機能する。該コンデンサの容量Ｃupを例えば１ｐＦと
すると、本来、０Ｖとなるべき当該個別トランジスタ５
６_i の出力電位Ｖout は、（６）式になる。 Ｖout ＝{ ( Ｃ１＋Ｃadd ）×Ｖ_b ＋Ｃup×Ｖ_SCN ｝÷｛（Ｃ１＋Ｃadd ）＋ Ｃup｝ ＝｛Ｖ_b ＋Ｃup÷( Ｃ１＋Ｃadd ）×Ｖ_SCN ｝ ÷｛１＋Ｃup÷( Ｃ１＋Ｃadd ）｝ ＝−５．９（Ｖ） ・・・（６） ここで、容量値Ｃadd のコンデンサ７２₁ 〜７２_I を設
けたことによる効果を説明する。

【００２７】コンデンサ７２₁ 〜７２_I を設けなかった
場合、個別トランジスタ５６_i の出力電位Ｖout は、
（６）式から（７）式のように求められる。 Ｖout ＝{ ０＋１０÷１００×（−１２０）｝÷｛１＋１０÷１００）｝ ＝−１０．９（Ｖ） ・・・（７） つまり、ハイインピーダンスの期間の電位のずれが、コ
ンデンサ７２₁ 〜７２_I 設けた場合に比べて大きくな
り、電圧設定範囲が狭くなる。また、ＤＣ−ＰＤＰ１０
０のサイズが小さく、その寄生容量が小さいときはより
顕著であり、例えばＣ１が４０ｐＦとすると、コンデン
サ７２₁ 〜７２_I がないとすると、電位Ｖout は（８）
式になる。よって、電圧設定範囲が狭くなるだけでな
く、誤放電を生じる場合もある。

【００２８】 Ｖout ＝{ ０＋１０÷４０×（−１２０）｝÷｛１＋１０÷４０）｝ ＝−２４（Ｖ） ・・・（８） この場合でも、コンデンサ７２₁ 〜７２_I を設けること
で、（９）式の電位Ｖout が得られ、電位Ｖout のずれ
を小さくでき、誤放電を防止する。 Ｖout ＝{ ０＋１０÷（４０＋９４）×（−１２０）｝ ÷｛１＋１０÷（４０＋９４）｝ ＝−８．３（Ｖ） ・・・（９） 従って、接続するＤＣ−ＰＤＰの寄生容量が小さいとき
でも、ハイインピーダンス期間の陰極の設定電位からの
ずれを小さくでき、電圧設定範囲が広く、かつ誤放電の
危険のない駆動波形が得られる。また、コンデンサ７２
₁ 〜７２_I は、ＤＣ−ＰＤＰ１００と同時に一括して作
り込まれるので、第２の実施形態のように、陰極駆動回
路１１０の出力段に個別のコンデンサを接続する必要が
なくなり、コスト高とならずに容量付加できる。なお、
本発明は、上記実施形態に限定されず種々の変形が可能
である。例えば、第１の実施形態で説明した電位Ｖ_b ，
Ｖ_SUS ，Ｖ_SCN は、ＤＣ−ＰＤＰ１０の特性に応じて設
定すればよく、他の電位の場合でも、第１の実施形態と
同様の効果が得られる。また、上記実施形態では、個別
トランジスタ５６_I にダイオード５９_I が設けられてい
る構成を示したが、該ダイオード５９_I を設けない構成
でも同様の効果が得られる。

【００２９】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１の電位を各線状電極に与える第１のトラ
ンジスタと、各線状電極に接続された複数の個別トラン
ジスタと、オン状態のとき各第１のトランジスタと第２
の電位間を接続する第２のトランジスタと、オンのとき
各第１のトランジスタと第３の電位とを接続する第３の
トランジスタとを設け、制御回路が、これら各個別トラ
ンジスタ、第１のトランジスタ、第２のトランジスタ及
び第３のトランジスタの導通状態を制御する構成にして
いる。そのため、第１のトランジスタ、第２のトランジ
スタ及び第３のトランジスタを、各線状電極に対応して
個々に設ける必要がなくなり、駆動回路を小型化でき、
低コスト化が可能になる。第２及び第３の発明によれ
ば、コンデンサを設けたので、第１の発明における各線
状電極がハイインピーダンス状態になった場合でも、そ
の電位が固定化され、表示品質が保てる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＤＣ−ＰＤＰ装
置の要部の回路図である。

【図２】従来のＤＣ−ＰＤＰ装置を示す回路図である。

【図３】図２における信号波形を示す図である。

【図４】図１の動作を示すタイムチャートである。

【図５】本発明の第２の実施形態を示すＤＣ−ＰＤＰ装
置の要部の回路図である。

【図６】図５の陰極駆動回路９０の出力段の動作を示す
図である。

【図７】本発明の第３の実施形態を示すＤＣ−ＰＤＰ装
置の要部の回路図である。

【図８】図７中のコンデンサ７２₁ 〜７２_I を示す斜視
図である。

【図９】図７の陰極駆動回路１１０の出力段の動作を示
す図である。

【符号の説明】

１０，８０，１００ ＤＣ−ＰＤＰ １２₁ 〜１２_I 陰極 ５０，９０，１１０ 陰極駆動回路 ５６₁ 〜５６_I 高耐圧トランジスタ（個別トラ
ンジスタ） ５７₁ 〜５７_I ダイオード（第１の整流素子） ５８ 高耐圧トランジスタ（第１のト
ランジスタ） ６０ ダイオード（第２の整流素子） ６１ ダイオード（第３の整流素子） ６２ 高耐圧トランジスタ（第２のト
ランジスタ） ６３ 高耐圧トランジスタ（第３のト
ランジスタ） ７０₁ 〜７０_I 寄生容量 ７１₁ 〜７１_I コンデンサ ７２₁ 〜７２_I コンデンサ ７３ 共通電極 ７４ 誘電体層 Ｖ_b 第１の電位 Ｖ_SUS 第２の電位 Ｖ_SCN 第３の電位

───────────────────────────────────────────────────── フロントページの続き (72)発明者 手呂内 雄二 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平７−152343（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/282 G09G 3/20 611 G09G 3/20 622 G09G 3/28 H01J 17/49

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数の線状電極で構成された電極群と、
   複数の表示セルとを有し、前記各線状電極にそれぞれ与
   えられた第１の電位と第２の電位と第３の電位とに基づ
   き、前記各表示セルが書込み放電とこれに続く維持放電
   をする直流型気体放電パネルと、 前記複数の線状電極に対して前記第１の電位と第２の電
   位と第３の電位を印加する駆動回路とを、 備えた直流型気体放電パネル装置において、 前記駆動回路は、 第１電極、第２電極及びこれらの第１電極と第２電極間
   の導通制御を行う制御電極を有し、該第２電極が前記各
   線状電極にそれぞれ接続された複数の個別トランジスタ
   と、 第１電極、第２電極及びこれらの第１電極と第２電極間
   の導通制御を行う制御電極を有し、該第１電極が前記第
   １の電位に接続された第１のトランジスタと、 前記第１のトランジスタの第２電極と前記各線状電極と
   の間に接続された複数の第１の整流素子と、 第１電極、第２電極及びこれらの第１電極と第２電極間
   の導通制御を行う制御電極を有し、該第１電極が前記第
   ２の電位に接続された第２のトランジスタと、 前記第２のトランジスタの第２電極と前記各個別トラン
   ジスタの第１電極との間に接続された第２の整流素子
   と、 第１電極、第２電極及びこれらの第１電極と第２電極間
   の導通制御を行う制御電極を有し、該第１電極が前記第
   ３の電位に接続された第３のトランジスタと、 前記第３のトランジスタの第２電極と前記各個別トラン
   ジスタの第１電極との間に接続された第３の整流素子
   と、 前記各個別トランジスタ、前記第１のトランジスタ、前
   記第２のトランジスタ及び前記第３のトランジスタの制
   御電極に対しそれぞれ異なるタイミング信号を与えて該
   各個別トランジスタ、第１のトランジスタ、第２のトラ
   ンジスタ、及び第３のトランジスタの導通制御を行い、
   前記各線状電極に対して前記第１の電位、第２の電位及
   び第３の電位を時間をずらせて印加する制御回路とで、 構成したことを特徴とする直流型気体放電パネル装置。
2. 【請求項２】 前記各個別トランジスタの第１電極に接
   続され、前記各線状電極がハイインピーダンス状態にな
   ったときに、該各線状電極の電位をそのハイインピーダ
   ンス状態になる直前の電位に設定する複数のコンデンサ
   を設けたことを特徴とする請求項１記載の直流型気体放
   電パネル装置。
3. 【請求項３】 直流型気体放電パネルに、前記複数の線
   状電極に対して共通の誘電体層を挟んで形成され、該各
   線状電極と相俟って、前記各線状電極がハイインピーダ
   ンス状態になったときに該各線状電極の電位をそのハイ
   インピーダンス状態になる直前の電位に設定するコンデ
   ンサを構成する共通電極を設けたことを特徴とする請求
   項１記載の直流型気体放電パネル装置