JP3300376B2 - Optical disk signal processing method - Google Patents
Optical disk signal processing methodInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は光ディスク、特に追記
型光ディスク、すなわち追記型のコンパクトディスクの
ディジタル信号処理に好適な信号処理方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing method suitable for digital signal processing of an optical disc, particularly a write-once optical disc, that is, a write-once compact disc.
【0002】[0002]
【従来の技術】最近、レーザによる光記憶メディアとし
て、オーディオ用コンパクトディスクが多く用いられて
おり、アナログレコードからコンパクトディスクへと置
き換えが進んでいる。2. Description of the Related Art Recently, audio compact disks have been widely used as optical storage media using lasers, and analog records are being replaced with compact disks.
【0003】一方、ディジタルデータの記憶メディアと
して従来、大容量メモリとして使用されていた磁気メモ
リの領域にコンパクトディスクを利用して、コンピュー
タのデータ等を記録/再生するいわゆるCD−ROMが
用いられるようになってきた。このCD−ROMは、オ
ーディオ用コンパクトディスクとシステムのコンパチビ
リティを保ちながら、オーディオ信号領域に、コンピュ
ータのデータ、静止画、グラフィックス等を記録でき、
記録可能容量が540Mバイトでオーディオ用コンパク
トディスクと同様に大量複製、配布の用途に使用され
る。On the other hand, as a storage medium for digital data, a so-called CD-ROM for recording / reproducing computer data and the like by using a compact disk in a magnetic memory area conventionally used as a large-capacity memory is used. It has become This CD-ROM can record computer data, still images, graphics, etc. in the audio signal area while maintaining system compatibility with audio compact discs.
It has a recordable capacity of 540 Mbytes and is used for mass copying and distribution as well as audio compact discs.
【0004】これらの従来のコンパトディスクとして
は、上述したようにオーディオ用コンパクトディスクや
電子出版等に用いられるCD−ROMが存在するが、こ
れらはいずれも読出し等用のROM(リード・オン・メ
モリ)タイプであり、コンパクトディスクを製造するメ
ーカが予じめ情報をディスク上に記録している。このコ
ンパクトディスクを再生するために、デコーダ再生機器
が各種メーカから多く出されているが、これらの機器は
再生専用器であり、書き込み用回路については、何ら対
応がなされていない。As these conventional compact discs, there are compact discs for audio and CD-ROMs used for electronic publishing as described above, and all of them are read-only ROMs (read-on-read). Memory) type, and the manufacturer of the compact disc records information on the disc in advance. In order to play back this compact disc, there are many decoder playback devices from various manufacturers. However, these devices are playback-only devices, and no writing circuit is supported.
【0005】ところで、最近コンパクトディスク規格を
満足する追記型光ディスクが提案され、この追記型ディ
スクに記録、再生を行なうフォーマットを制定したいわ
ゆるオレンジブック標準も提案されている。Recently, a write-once optical disc which satisfies the compact disc standard has been proposed, and a so-called Orange Book standard which has established a format for recording and reproducing on the write-once disc has also been proposed.
【0006】[0006]
【発明が解決しようとする課題】上述したように、従来
はコンパクトディスクへの記録はコンパクトディスク製
造メーカ側が行なっていたため、その記録用装置は記録
等用の大型のものであった。また、従来のコンパクトデ
ィスクのデコーダ、再生機器は上述したように、再生等
用であり、再生等用器にコンパクトディスク製造用メー
カが使用する記録装置を組み込むには無理がある。この
発明は追記型コンパクトディスクに対して記録し再生す
るためのいわゆるオレンジブック準拠した半導体集積回
路を提供し、追記型コンパクトディスクの記録再生装置
が容易に製造できるようにする信号処理方法を提供する
ことをその課題とする。As described above, since recording on a compact disc was conventionally performed by the manufacturer of the compact disc, the recording apparatus was large in size for recording and the like. As described above, the conventional compact disk decoder and playback device are used for playback and the like, and it is impossible to incorporate a recording device used by a manufacturer of a compact disc into a playback device. The present invention provides a so-called Orange Book-compliant semiconductor integrated circuit for recording and reproducing data on and from a write-once compact disc, and a signal processing method for easily manufacturing a recording / playback apparatus for a write-once compact disc.
That is the subject.
【0007】[0007]
【課題を解決するための手段】この発明は、光ディスク
より読み出された読み出しデータ並びに光ディスクに書
き込む書き込みデータを記憶手段へ取り込む光ディスク
の信号処理方法であって、前記記憶手段を複数のページ
単位に分割し、前記ページをホストCPU並びに光ディ
スクとのデータのやり取りを行うためのI/Oバッファ
ページとADPCMデータを格納するADPCM用バッ
ファページに割り振り、且つ前記I/Oバッファページ
とADPCM用バッファページ間でデータの転送を可能
にし、前記I/Oバッファページは、エンコード時外部
ホストCPUからのデータを取り込むとともに、ADP
CM用バッファページから転送された光ディスクへ書き
込むADPCMデータを保持し、デコード時光ディスク
からのデータを取り込むとともにホストCPUまたはA
DPCM用バッファページへ送るデータを保持し、光デ
ィスクの読み出し中に、読み出し動作を続行しつつ、A
DPCMデコードをする必要が生じたとき、又書き込み
動作のデータを読み出し中にADPCMエンコードが終
了したデータをホストを経由することなく光ディスクに
書き込みたいとき、前記I/OバッファページとADP
CM用バッファページ間でデータの転送を行うことを特
徴とする。SUMMARY OF THE INVENTION The present invention relates to an optical disk.
Read data and write to optical disc
Optical disk for writing write data into storage means
The signal processing method according to claim 1, wherein the storage unit includes a plurality of pages.
The page is divided into units, and the page is
I / O buffer for exchanging data with disk
ADPCM buffer that stores pages and ADPCM data
Allocated to the I / O buffer page
Data can be transferred between the buffer pages for ADPCM and ADPCM
And the I / O buffer page is external when encoding.
While taking in data from the host CPU, ADP
Write to optical disk transferred from CM buffer page
Holds the ADPCM data to be read and decodes the optical disc
From the host CPU or A
Holds data to be sent to the DPCM buffer page,
While reading the disk, while continuing the read operation, A
Write when DPCM decoding is needed
ADPCM encoding is completed while reading operation data.
Completed data to the optical disk without passing through the host
When I want to write, I / O buffer page and ADP
It is characterized in that data is transferred between CM buffer pages .
【0008】また、この発明は前記1ページの領域を光
ディスクに規定されているデータフォーマットより広く
取り、前記ページの余った領域に、ホストCPUに送る
エラー訂正を行わないブロックを示すためのオーディオ
フラグ情報、若しくはエラー訂正を行うブロックのため
にエラー訂正時に得られ、次エラー訂正で利用されるフ
ラグを書き込む領域として用いることを特徴とする。Further, the present invention takes the area of one page wider than the data format specified in the optical disk, and sets an audio flag for indicating an uncorrected block to be sent to the host CPU in a surplus area of the page. It is characterized in that it is used as an area in which information or a flag obtained at the time of error correction for a block for performing error correction and used for the next error correction is written.
【0009】更にこの発明は、前記記憶手段のADPC
M用バッファページは、記憶手段に取り込まれた信号の
リード時及び書き込み用データ信号のライト時におい
て、ホストCPUとのインタフェース、シリアルポート
を介して自由に利用できるようにページの割り振りを行
ったことを特徴とする。Further, the present invention relates to an ADPC for the storage means.
The buffer page for M is allocated so that it can be used freely through the interface with the host CPU and the serial port when reading the signal fetched into the storage means and writing the data signal for writing. It is characterized by.
【0010】[0010]
【作用】この発明によれば、光ディスクから読み出した
データのうち、ホストCPUに送る必要がなく且つAD
PCMの再生等に利用されるブロックを高速にADPC
Mデコーダに転送できると共に、ADPCMデコーダは
独自にバッファメモリを持つ必要がなくなる。また、こ
の発明によれば、記憶手段を効率良く利用できる。更
に、光ディスクへの書き込みや読み出しをしながらAD
PCMの再生やADPCMのエンコードが可能となり、
アプリケーションの幅が広がる。SUMMARY OF] According to the present invention, among the data read from the optical disk, and need to be sent to the host CPU rather name AD
Blocks used for PCM playback etc. can be ADPC at high speed
The data can be transferred to the M decoder, and the ADPCM decoder does not need to have its own buffer memory. Further, according to the present invention, the storage means can be used efficiently. Furthermore, while writing and reading to and from the optical disc, the AD
PCM playback and ADPCM encoding become possible,
Expand the range of applications.
【0011】[0011]
【実施例】以下、この発明の実施例を図面を参照して説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【0012】図1はこの発明を用いた信号処理用半導体
集積回路の概略ブロック図、図2は全体構成を示すブロ
ック図である。[0012] Figure 1 a schematic block diagram of a signal processing semiconductor integrated circuit using the invention in Yoko, FIG. 2 is a block diagram showing the overall structure.
【0013】図1及び図2に示したように、コンパクト
ディスク−デジタルオーディオ(以下、CD−DAと略
記する。)インターフェース回路100には、コンパク
トディスクより読み出され、EFM復調された信号をC
IRC(クロス・インターリーブド・リードソロモン・
コード)復調することによりエラー訂正された信号(以
下、CD−DA信号と略記する。)のシリアル信号が取
り込まれる。そして、このCD−DAインターフェース
回路100にて、シリアル信号をパラレル信号に変換す
る。As shown in FIGS. 1 and 2, a compact disk-digital audio (hereinafter abbreviated as CD-DA) interface circuit 100 includes a signal read from a compact disk and EFM-demodulated.
IRC (Cross Interleaved Reed Solomon
A serial signal of a signal (hereinafter abbreviated as a CD-DA signal) corrected by code demodulation is captured. Then, the CD-DA interface circuit 100 converts a serial signal into a parallel signal.
【0014】一方、上述のCD−DA信号は、スクラン
ブルされているので、取り込まれたCD−DA信号はデ
スクランブルされ、外部の容量128Kビットのスタテ
ィック型のランダムアクセスメモリ(以下、RAMと略
記する。)10へこの信号を格納すべく、内部データバ
ス1へ送出する。また、この時、CD−DAインターフ
ェース回路100からは、内部アドレスバス2にRAM
10へ書き込むためのアドレスデータが与えられる。内
部データバス1に送出された読み出しデータ信号はRA
Mインターフェース880を介して、RAM10ヘ与え
られる。RAM10は、RAMインターフェース880
を介して、内部アドレスデータバス2に与えれたアドレ
スデータにてアドレス指定され、RAM10の所定領域
に上記読み出しデータ信号が格納される。On the other hand, since the above-mentioned CD-DA signal is scrambled, the taken-in CD-DA signal is descrambled, and an external 128-Kbit static random access memory (hereinafter abbreviated as RAM). .) Is sent to the internal data bus 1 in order to store this signal in 10. At this time, the RAM is sent from the CD-DA interface circuit 100 to the internal address bus 2.
Address data to be written to 10 is given. The read data signal transmitted to the internal data bus 1 is RA
It is provided to the RAM 10 via the M interface 880. The RAM 10 has a RAM interface 880
, The address is specified by the address data supplied to the internal address data bus 2, and the read data signal is stored in a predetermined area of the RAM 10.
【0015】また、CD−DAインターフェース回路1
00には、CIRCのデコード時にエラー訂正ができな
かったことを示すオーディオ(A)フラグが与えられ
る。このAフラグはエラーディテクションとして、前述
と同様にして内部データバス1、RAMインターフェー
ス880を介してRAM10の所定領域に格納される。
更に、CD−DAインターフェース回路100には、読
み出し時のワード同期信号並びに書き込み時のシリアル
アウトイネーブル(SOE)信号が入力される。書き込
み時には、SOE信号に基きブロック同期信号が作成さ
れる。CD−DAインターフェース回路100は、書き
込み時には、ライトデータをRAM10から読出し、そ
して、そのデータにスクランブルを施して、パラレル信
号をシリアル信号に変換して出力する。Further, the CD-DA interface circuit 1
00 is provided with an audio (A) flag indicating that error correction could not be performed during CIRC decoding. This A flag is stored as error detection in a predetermined area of the RAM 10 via the internal data bus 1 and the RAM interface 880 in the same manner as described above.
Further, the CD-DA interface circuit 100 receives a word synchronization signal at the time of reading and a serial out enable (SOE) signal at the time of writing. At the time of writing, a block synchronization signal is created based on the SOE signal. At the time of writing, the CD-DA interface circuit 100 reads out write data from the RAM 10, scrambles the data, converts a parallel signal into a serial signal, and outputs the serial signal.
【0016】エラー訂正符号(以下、ECCと略記す
る。)生成並びにエラー訂正回路200は、RAM10
に格納された読み出しデータを取り出し、エラー訂正を
行ない、エラー訂正を行なったデータを内部データバス
1、RAMインターフェース880を介して、RAM1
0の所定領域に格納する。RAM10はRAMインター
フェース880を介しECC付加/エラー訂正回路20
0より内部アドレスバス2に与えられたアドレスデータ
にてアドレス指定される。An error correction code (hereinafter abbreviated as ECC) generation and error correction circuit 200 is a RAM 10.
Is read out, error-corrected, and the error-corrected data is transferred to the RAM 1 via the internal data bus 1 and the RAM interface 880.
0 is stored in a predetermined area. The RAM 10 is connected to the ECC addition / error correction circuit 20 via the RAM interface 880.
The address is designated by address data given to the internal address bus 2 from 0.
【0017】更に、EEC付加/エラー訂正回路200
は書き込み時には、RAM10に格納された書き込み用
データを読み出してECCを生成し、このECCを前述
と同様にRAM10の所定領域に格納する。Further, the EEC addition / error correction circuit 200
At the time of writing, the CPU reads out the write data stored in the RAM 10 to generate an ECC, and stores the ECC in a predetermined area of the RAM 10 as described above.
【0018】エラー検出符号(以下、EDCという。)
付加並びにエラー検出回路300は、RAM10に格納
された読み出しデータを取り出し、エラー検出を行な
う。書き込み時には、RAM10に格納された書き込み
用データを読み出しEDCを生成し、このEDCを内部
RAM10の所定領域に格納する。この時RAM10の
アドレス指定はEDC/セクタロジックのアドレス発生
回路450にて発生されたアドレスが内部アドレスバス
2を介してRAMインターフェース880に与えられる
ことにより行なわれる。Error detection code (hereinafter referred to as EDC)
The addition and error detection circuit 300 extracts the read data stored in the RAM 10 and performs error detection. At the time of writing, the data for writing stored in the RAM 10 is read to generate an EDC, and the EDC is stored in a predetermined area of the internal RAM 10. At this time, the address of the RAM 10 is specified by applying the address generated by the address generation circuit 450 of the EDC / sector logic to the RAM interface 880 via the internal address bus 2.
【0019】セクターロジック回路400はRAM10
に取り込まれたデータよりヘッダ、サブヘッダを読み出
す。そして、読み出したヘッダ、サブヘッダを後述する
外部に設けられたこの集積回路のシステムを制御するた
めのシステムコントローラ用プロセッサ(以下、シスコ
ンという。)とのインターフェースを行なうシスコンイ
ンターフェース500内のシスコンレジスタに格納す
る。又セクタロジック回路400は、シスコンレジスタ
に格納されたヘッダー、サブヘッダーを取り込み、この
データを内部データバス1を介してRAM10内のデー
タに付加する。この時RAM10のアドレス指定はED
C/セクターロジックのアドレス発生回路450にて発
生されたアドレスが内部アドレスバス2を介して、RA
Mインタフェース880に与えられることにより行なわ
れる。The sector logic circuit 400 is a RAM 10
The header and the subheader are read from the data taken in by the. Then, the read header and subheader are stored in a syscon register in a syscon interface 500 for interfacing with an externally provided system controller processor (hereinafter referred to as syscon) for controlling the system of this integrated circuit. I do. The sector logic circuit 400 fetches the header and sub-header stored in the system register and adds the data to the data in the RAM 10 via the internal data bus 1. At this time, the address specification of the RAM 10 is ED
The address generated by the C / sector logic address generation circuit 450 is transferred to the RA via the internal address bus 2.
This is performed by being provided to the M interface 880.
【0020】シーケンサー350は、ECC付加/エラ
ー訂正回路200、EDC付加/エラー検出回路30
0、セクタロジック回路400及びEDC/セクタロジ
ックアドレス発生回路450の各回路を夫々制御する。The sequencer 350 includes an ECC addition / error correction circuit 200 and an EDC addition / error detection circuit 30
0, respectively controls the sector logic circuit 400 and the EDC / sector logic address generation circuit 450.
【0021】RAMページ間DMAロジック回路850
は、RAM10のI/OバッファとADPCMバッファ
間とのページ単位でのダイレクト・メモリ・アクセス
(以下、DMAと略記する。)転送するための回路であ
る。RAM logic 850 between pages of pages
Is a circuit for transferring a direct memory access (hereinafter abbreviated as DMA) between the I / O buffer and the ADPCM buffer of the RAM 10 in page units.
【0022】ホストインターフェース回路600は、外
部のホストCPU(以下、ホストという。)のホストデ
ータバスとのインターフェースを行なうと共に、ホスト
とRAM10間のDMAのための制御を行なう。そし
て、このホストインタフェース回路600とシスコンイ
ンタフェース回路500間は後述する通信機能ブロック
回路700で互いに接続され、ホストとシスコン間でコ
マンド、インディケーションのやり取りが行なわれる。The host interface circuit 600 interfaces with a host data bus of an external host CPU (hereinafter referred to as a host) and controls DMA between the host and the RAM 10. The host interface circuit 600 and the system controller interface circuit 500 are connected to each other by a communication function block circuit 700 described later, and commands and indications are exchanged between the host and the system controller.
【0023】シリアルポート回路900は、RAM10
のデータを読み出し、シリアルに出力すると共に、シリ
アルに入力されたデータをRAM10に書き込む。又読
み出しデータをシリアルに出力する。The serial port circuit 900 has a RAM 10
Is read out and serially output, and the serially input data is written into the RAM 10. It also outputs read data serially.
【0024】アービトレーションロジック回路800
は、CD−DAインターフェース100、シーケンサー
350、セクターロジック回路400、ホストインター
フェース600、RAMページ間DMAロジック回路8
50、シリアルポート900と接続され、各回路からR
AM10へのアクセス要求が衝突したときの調停をする
もので、予め決められた優先順位に従って、RAM10
へのアクセスを決定する。Arbitration logic circuit 800
Are the CD-DA interface 100, the sequencer 350, the sector logic circuit 400, the host interface 600, and the RAM logic 8 between RAM pages.
50, connected to the serial port 900,
The arbitration is performed when an access request to the AM 10 collides, and the RAM 10 is arbitrated according to a predetermined priority.
Determine access to.
【0025】RAMインターフェース回路880は、内
部データバス1、内部アドレスバス2、RAM書き込み
信号、読み出し信号を出力する。The RAM interface circuit 880 outputs an internal data bus 1, an internal address bus 2, a RAM write signal, and a read signal.
【0026】シスコンインターフェース回路500は、
システムコントロール用プロセッサバスとのインターフ
ェースを行なうと共に、回路単位のステートの決定、各
部の制御を行なう。そして前述したように、このシスコ
ンインタフェース回路500とホストインタフェース回
路600間は通信機能ブロック回路700で互いに接続
され、ホストとシスコン間でコマンド、インディケーシ
ョンのやり取りが行なわれる。The system controller interface circuit 500
It interfaces with the system control processor bus, determines the state of each circuit, and controls each unit. As described above, the system interface circuit 500 and the host interface circuit 600 are connected to each other by the communication function block circuit 700, and commands and indications are exchanged between the host and the system controller.
【0027】通信機能ブロック回路700は、コマンド
レジスタファイル、インディケイションレジスタファイ
ルを備え、ホストとシスコン間の通信を制御する。The communication function block circuit 700 includes a command register file and an indication register file, and controls communication between the host and the system controller.
【0028】マスターステートロジック回路950は、
ブロック同期に合わせて、チップ全体のステートをコン
トロールするともに、シスコンがチップのステートをモ
ニターする時に用いられる。The master state logic circuit 950 includes:
This is used when the state of the entire chip is controlled and the state of the chip is monitored by the system controller in synchronization with the block synchronization.
【0029】この実施例における半導体集積回路は、概
略上記のように構成され、斯る各回路が同一の半導体基
板上に設けられ、1チップのデジタル信号処理用半導体
装置が形成されるものであるが、上記各部の具体的構成
を第2図以下の図面を参照して順次説明して行く。The semiconductor integrated circuit of this embodiment is constructed as described above, and each of these circuits is provided on the same semiconductor substrate to form a one-chip digital signal processing semiconductor device. However, the specific configuration of each of the above components will be sequentially described with reference to FIGS.
【0030】 (1)CD−DAインターフェース100(図3参照)
図3はCD−DAインターフェース100の詳細を示す
ブロック図である。(1) CD-DA interface 100 (see FIG. 3)
FIG. 3 is a block diagram showing details of the CD-DA interface 100.
【0031】CD−DAインターフェース回路100に
は、コンパクトディスクより読み出されたCD−DA信
号のシリアル信号からなるRDATAがシリアルパラレ
ル変換用シフトレジスタ101に入力される。In the CD-DA interface circuit 100, RDATA composed of a serial signal of a CD-DA signal read from a compact disk is input to a serial / parallel conversion shift register 101.
【0032】一方、ワード同期信号はビットカウンタ1
14に入力される。このカウンタ114はワード同期信
号によりリセットされ、0〜97までカウントする。こ
のカウンタ114の出力はデコーダ115に与えられ、
このデコーダ115にてカウンタ値が算出される。そし
て、その算出されたカウンタ値は制御回路125に供給
される。制御回路125はワード同期後、カウンタ11
4の値が所定値になるとシフトレジスタ101に信号を
与える。このシフトレジスタ101は制御回路125か
らの信号に基づいて、RDATAを取り込み、RDAT
Aを16ビット取り込むと、パラレルにセレクタ103
へ16ビットの信号を出力する。On the other hand, the word synchronizing signal is
14 is input. The counter 114 is reset by the word synchronization signal and counts from 0 to 97. The output of the counter 114 is provided to a decoder 115,
The decoder 115 calculates a counter value. Then, the calculated counter value is supplied to the control circuit 125. After word synchronization, the control circuit 125
When the value of 4 becomes a predetermined value, a signal is given to the shift register 101. The shift register 101 takes in RDATA based on a signal from the control circuit 125, and
When 16 bits of A are fetched, the selector 103
To output a 16-bit signal.
【0033】セレクタ103は、シスコンにより制御さ
れ、RAM10から読み出されたデータを取り込むレジ
スタ102の出力と上記シフトレジスタ101の出力の
どちらか一方を選択して出力する。今CDからのデータ
の読み込み時とすると、セレクタ103はシフトレジス
タ101の出力を選択して出力する。このセレクタ10
3からの出力は同期パターン検出回路107及び排他的
論理和回路105に供給される。The selector 103 is controlled by the system controller, and selects and outputs one of the output of the register 102 for taking in the data read from the RAM 10 and the output of the shift register 101. Assuming now that data is to be read from a CD, the selector 103 selects and outputs the output of the shift register 101. This selector 10
The output from 3 is supplied to the synchronous pattern detection circuit 107 and the exclusive OR circuit 105.
【0034】同期パターン検出回路107が取り込まれ
たRDATAから同期信号を検出すると、検出回路10
7から夫々ブロック同期信号発生器118と制御回路1
25へ信号を供給する。制御回路125は、この同期信
号検出に基づいてブロック同期を取り、ワードカウンタ
116をリセットすると共に、ブロック同期信号発生器
118からページカウンタ119に信号を与える。この
ページカウンタ119は図4に示すようにページングさ
れたRAM10のページを選択するために用いられる。When the synchronization pattern detection circuit 107 detects a synchronization signal from the received RDATA, the detection circuit 10
7 to the block synchronization signal generator 118 and the control circuit 1 respectively.
25. The control circuit 125 establishes block synchronization based on the detection of the synchronization signal, resets the word counter 116, and sends a signal from the block synchronization signal generator 118 to the page counter 119. The page counter 119 is used to select a page of the RAM 10 that has been paged as shown in FIG.
【0035】ここで、外部RAM10について簡単に説
明する。この実施例においては、8K×16Wの外部R
AM10が接続されており、このRAM10は図4に示
すようにページングされる。そして、ディスクから読み
出されたRDATA又ディスクに書き込むデータWDA
TAはIOバッファのページ0から3にサイクリックに
ブロック単位でストアされる。又、IOバッファとAD
PCMバッファとの間はRAMページ間DMAロジック
回路850によりページ単位でデータの転送を行なうよ
うに構成されている。この動作については後述する。Here, the external RAM 10 will be briefly described. In this embodiment, an external R of 8K × 16W is used.
The AM 10 is connected, and the RAM 10 is paged as shown in FIG. Then, RDATA read from the disk or data WDA to be written to the disk
The TA is cyclically stored in blocks of pages 0 to 3 of the IO buffer. Also, IO buffer and AD
The data is transferred between the PCM buffer and the PCM buffer in a page unit by the RAM inter-page DMA logic circuit 850. This operation will be described later.
【0036】図5はIOバッファのデータフォーマット
を示し、この実施例においては4つのフォーマットが選
択可能である。どのフォーマットを選択するかはシスコ
ンからの信号又はセクターロジック回路400から出力
されるビット5、8により決定される。夫々のフォーマ
ットに従い夫々データを書き込むべきアドレスが決めら
れている。FIG. 5 shows the data format of the IO buffer. In this embodiment, four formats can be selected. Which format is selected is determined by a signal from the system controller or bits 5 and 8 output from the sector logic circuit 400. An address to which data is to be written is determined according to each format.
【0037】而して、同期パターン検出回路107が同
期パターンを検出することで、ブロック同期が取られ、
ワードカウンタ116がリセットされ、その出力が絶対
アドレス発生器121に与えられると共に、ページカウ
ンタ119の出力がデコーダ12により算出され、この
デコーダ120によりページ数が同じく絶対アドレス発
生器121に供給され、このアドレス発生器により、図
4及び図5に対応するアドレスが3ステートバッファ1
22を介して内部アドレスバス2に与えられる。まず初
めはIOバッファのページ0にRDATAをストアす
る。そして、次の同期パターンによりページカウンタ1
19はインクリメントされ、ページ1にデータがストア
されていく。又、ページ0のデータに対してはECC,
EDC,HRD(セクターロジック回路400で行なう
処理)が後述の各回路の動作で行なわれる。そしてブロ
ック同期ごとにページカウンタ119をインクリメント
し処理を繰り返す。When the synchronous pattern detecting circuit 107 detects the synchronous pattern, the block is synchronized.
The word counter 116 is reset, its output is given to the absolute address generator 121, the output of the page counter 119 is calculated by the decoder 12, and the number of pages is also supplied to the absolute address generator 121 by the decoder 120. The address corresponding to FIG. 4 and FIG.
22 to the internal address bus 2. First, RDATA is stored in page 0 of the IO buffer. Then, the page counter 1 is obtained by the following synchronization pattern.
19 is incremented, and data is stored in page 1. In addition, ECC,
EDC and HRD (processing performed by the sector logic circuit 400) are performed by the operation of each circuit described later. Then, the page counter 119 is incremented every block synchronization, and the process is repeated.
【0038】3ステートバッファ122はアービトレー
ションロジック回路800より出力されるアドレスイネ
ーブル(AE)信号により制御される。The three-state buffer 122 is controlled by an address enable (AE) signal output from the arbitration logic circuit 800.
【0039】一方、シフトレジスタ101からセレクタ
103にて選択されたRDATAはスクランブルされて
いるので、排他的論理和回路105によりスクランブラ
・デスクランブラ回路104から出力される1,0信号
と排他的論理和することによりデスクランブルされ、セ
レクタ回路110へ供給される。On the other hand, since RDATA selected by the selector 103 from the shift register 101 is scrambled, the exclusive OR circuit 105 and the 1,0 signal output from the scrambler / descrambler circuit 104 and the exclusive logic The sum is descrambled and supplied to the selector circuit 110.
【0040】又、オーディオフラグは制御回路125に
て取り込みのタイミングが制御され、シフトレジスタ1
23に取り込まれ、このシフトレジスタ123の出力は
オア回路108を介して、シリアルパラレル変換用シフ
トレジスタ109に供給されると共に、3ステートバッ
ファ112、113を介して内部データバス1並びにセ
クターロジック回路400へフラグとして供給される。
シフトレジスタ109の出力はセレクタ110へ供給さ
れる。シフトレジスタ109及びセレクタ110は制御
回路125により制御される。シフトレジスタ109に
オーディオフラグを取り込むのは、このオーディーオフ
ラグをホスト側も知りたい場合があるので、前述したペ
ージの余分な領域にこのフラグを書き込むように制御す
る際に用いるためである。セレクタ110にて選択され
たデータは3ステートバッファ111を介してRAM1
0へこの信号を格納すべく、内部データバス1へ送出す
る。また、この時、内部アドレスデータバス2にRAM
10へ書き込むためのアドレスデータが絶対アドレス発
生器121から与えられる。The timing of taking in the audio flag is controlled by the control circuit 125, and the shift register 1
The output of the shift register 123 is supplied to a shift register 109 for serial / parallel conversion via an OR circuit 108 and the internal data bus 1 and the sector logic circuit 400 via three-state buffers 112 and 113. Are supplied as flags.
The output of the shift register 109 is supplied to the selector 110. The shift register 109 and the selector 110 are controlled by the control circuit 125. The reason why the audio flag is taken into the shift register 109 is that the audio flag is used in controlling to write this flag in an extra area of the page because the host may want to know the audio flag in some cases. The data selected by the selector 110 is transferred to the RAM 1 via the three-state buffer 111.
The signal is sent to the internal data bus 1 in order to store this signal in the "0". At this time, the internal address data bus 2 is connected to the RAM
The address data to be written to 10 is given from the absolute address generator 121.
【0041】制御回路125にはシステム制御信号並び
に書き込み時のブロック同期及びシリアルアウトイネー
ブルSOE信号が入力される。又、制御回路からはリー
ド/ライト時にアービトレーションロジック800に読
み込み又は書き込みを要求するRQ信号を出力する。そ
して、3ステ−トバッファ111、112、113はR
Q信号に対応するアービトレーションロジック回路80
0からのライトイネーブル信号WEにより制御される。The control circuit 125 receives a system control signal, a block synchronization at the time of writing, and a serial out enable SOE signal. In addition, the control circuit outputs an RQ signal requesting reading or writing to the arbitration logic 800 at the time of reading / writing. Then, the three-state buffers 111, 112, 113
Arbitration logic circuit 80 corresponding to Q signal
It is controlled by a write enable signal WE from 0.
【0042】デコーダ120からはページ信号が出力さ
れ、この信号がEDC,ECCのアドレスを発生する回
路に夫々供給される。又、シフトレジスタ106からは
RAM10から読み出した書き込みデータWDATAが
排他的論理和回路105でスクランブラ・デスクランブ
ラ回路104から出力される信号との論理和を取り、ス
クランブルされた信号が入力される。そしてこの信号が
シリアル信号として出力される。スクランブラ・デスク
ランブラ回路104から所定の1、0の信号を出力し、
排他的論理和を取ることにより、読み出し信号はデスク
ランブラされ、書き込み信号はスクランブルされる。従
ってこのスクランブラ・デスクランブラ回路104は書
き込みと読み出しに兼用している。A page signal is output from the decoder 120, and this signal is supplied to circuits for generating EDC and ECC addresses, respectively. From the shift register 106, the write data WDATA read from the RAM 10 is ORed by the exclusive OR circuit 105 with the signal output from the scrambler / descrambler circuit 104, and the scrambled signal is input. This signal is output as a serial signal. A predetermined 1, 0 signal is output from the scrambler / descrambler circuit 104,
By taking exclusive OR, the read signal is descrambled and the write signal is scrambled. Therefore, the scrambler / descrambler circuit 104 is used for both writing and reading.
【0043】そして、シフトレジスタ101の16ビッ
トデータの5ビット目と8ビット間はビット5、8信号
としてセクターロジック回路400に供給される。Then, between the fifth bit and the eighth bit of the 16-bit data of the shift register 101 are supplied to the sector logic circuit 400 as bit 5 and 8 signals.
【0044】(2)ECC付加/エラー訂正回路200
(図6ないし図14参照)(2) ECC addition / error correction circuit 200
(See FIGS. 6 to 14)
【0045】ECC付加/エラー訂正回路200は、R
AM10に格納された読み出しデータを取り出し、エラ
ー訂正を行ない、エラー訂正を行なったデータを内部デ
ータバス1、RAMインターフェース880を介して、
図5のフォーマットに従ってRAM10の所定領域に格
納し、書き込み時には、フォーマットに従ってRAM1
0の所定領域に格納された書き込み用データを読み出し
EECを生成し、このECCを前述と同様にRAM10
の所定領域に格納するものである。The ECC addition / error correction circuit 200 calculates R
The read data stored in the AM 10 is taken out, error correction is performed, and the error-corrected data is transferred via the internal data bus 1 and the RAM interface 880.
The data is stored in a predetermined area of the RAM 10 according to the format shown in FIG.
0 is read out to generate EEC, and this ECC is stored in the RAM 10 in the same manner as described above.
Is stored in a predetermined area.
【0046】このECC付加/エラー訂正回路200の
具体的実施例を説明する前に、この実施例における回路
の特徴について述べる。Before describing a specific embodiment of the ECC addition / error correction circuit 200, the features of the circuit in this embodiment will be described.
【0047】この実施例におけるECC付加/エラー訂
正回路200はエラー訂正とECC生成を一体化してい
る。即ち、シンドローム(以下、syと略記する。)計
算回路211、GF演算部230、アドレス発生部25
0、書き込み用レジスタを共通に用いるように構成され
ている。The ECC addition / error correction circuit 200 in this embodiment integrates error correction and ECC generation. That is, a syndrome (hereinafter abbreviated as sy) calculation circuit 211, a GF calculation unit 230, and an address generation unit 25
0, the register for writing is commonly used.
【0048】この実施例の回路では、ECC生成時のシ
ンドローム計算で、P,Qパリテイ部に相当するアドレ
スのデータを読み込むときに、アドレス発生部250よ
り信号(PPQQ)を発生し、sy計算回路211の入
口のゲートをディセブルしてゼロをsy計算回路へロー
ドするよう構成されている。The circuit of this embodiment generates a signal (PPQQ) from the address generation unit 250 when reading data of an address corresponding to the P and Q parity units in the syndrome calculation at the time of ECC generation, and generates a sy calculation circuit. It is configured to disable the gate at the entrance of 211 and load zero into the sy calculation circuit.
【0049】GF演算部230の入力部にセレクタを設
け、そのセレクタの片方の入力に係数を発生する機構を
持たせ、エラー訂正とパリティ生成の両方に対応させる
ように構成されている。A selector is provided at the input unit of the GF operation unit 230, and a mechanism for generating a coefficient is provided to one input of the selector, so as to cope with both error correction and parity generation.
【0050】又このECC付加/エラー訂正回路200
はシーケンサー350にて制御されるが、シケンサー3
50で訂正及び生成時のシンドローム計算を同一のコー
ド(サブルーチン)で行なうように構成されている。The ECC addition / error correction circuit 200
Is controlled by the sequencer 350, but the sequencer 3
At 50, the syndrome calculation at the time of correction and generation is performed by the same code (subroutine).
【0051】上記のように構成することで、ECC生
成、エラー訂正の両方の機能を回路規模を小さく実現で
きる。シーケンサー350についてもサブルーチン化に
よって、小さい規模で実現できる。With the above-described configuration, both functions of ECC generation and error correction can be realized with a small circuit scale. The sequencer 350 can also be implemented on a small scale by subroutines.
【0052】CD−Iのフォーマットでのエンコード、
デコード時とも、sy計算時、アドレス発生部250よ
りヘッダに相当するデータのアドレスを発生するときに
(PPQQF1)を出力して、sy計算回路211の入
口のゲートをディセイブルしてゼロをsy計算回路21
1へロードするように構成されている。Encoding in the format of CD-I,
At the time of decoding, at the time of sy calculation, when the address of the data corresponding to the header is generated from the address generation unit 250, (PPQQF1) is output, the gate at the entrance of the sy calculation circuit 211 is disabled, and zero is calculated. 21
1 is configured to be loaded.
【0053】CD−Iのフォーマットでのエラー訂正
時、ヘッダ部に誤り有りと判定して、その訂正を行なお
うとした時アドレス発生部250より、上記と同じ信号
(PPQQF1)を出力し、この信号によりRAM10
への訂正データの書き込みを防止するように構成されて
いる。At the time of error correction in the CD-I format, it is determined that there is an error in the header portion, and when the error is to be corrected, the same signal (PPQQF1) as above is output from the address generator 250. RAM10 by signal
It is configured to prevent writing of correction data to the memory.
【0054】上記のように構成することで、シーケンサ
ー、ECC信号処理部210をCD−ROM,CD−I
で全く同一にできる。ヘッダの誤訂正を防止できる。C
D−I時ヘッダ部ゼロとみなす。With the above configuration, the sequencer and the ECC signal processing unit 210 can be used in a CD-ROM, a CD-I
Can be exactly the same. Erroneous correction of the header can be prevented. C
At the time of DI, the header part is regarded as zero.
【0055】エラー訂正、ECC生成は8ビット単位で
行なうが、外部RAM10へのアクセスは16ビットで
行なうように構成している。すなわち、規格オレンジブ
ックに準拠した追記型光ディスクのデータフォーマット
は信号処理として一度に取り扱う処理単位のワード数が
規格に定められている。この処理ワードを上位バイト
側、下位バイト側に2分割して、それぞれ同様にECC
の符号化、復号化を行うように規格に定められている。
このため、RAM10は、後述するように、上位バイト
側のみのバイトを集めたプレーンと下位側のバイトを集
めたプレーンを持ち、それぞれのプレーンに対して全く
同様のECC処理を実施させる。 Error correction and ECC generation are performed in 8-bit units, but access to the external RAM 10 is performed in 16 bits. That is, the standard orange
Format of write-once optical discs conforming to the standard
Means that the number of words in the processing unit handled at one time as signal processing is
It is defined in the standard. Upper byte of this processing word
Side and lower byte side.
It is defined in the standard to perform encoding and decoding.
For this reason, the RAM 10 stores the upper byte as described later.
The plane that collects only the side bytes and the lower byte
And each plane
A similar ECC process is performed.
【0056】このため、sy計算回路211、出口のゲ
ート、書き込みレジスタ、入口のセレクタ、エラー判定
回路、エラーワードポジションレジスタ、出口のゲー
ト、フラグカウンタを上位バイト用と下位バイト用に2
個づつもたせ、他の部分は1バイト分の構成にしてい
る。上位バイトと下位バイトを切替える機能を持ち、こ
の切替により、上記の上位、下位が選択されるように構
成することで、シーケンサーの実処理部を上位、下位と
も同一に構成している。上位バイト、下位バイトのsy
計算、フラグ数カウント、エラーワードポジションのス
トアを同時に行なうように構成している。 Therefore, the sy calculation circuit 211, the exit gate, the write register, the entrance selector, the error determination circuit, the error word position register, the exit gate, and the flag counter are divided into two for the upper byte and the lower byte.
The other parts are configured for one byte. It has a function of switching between the upper byte and the lower byte, and the above upper and lower bytes are selected by this switching, so that the actual processing unit of the sequencer is configured to be the same for both the upper and lower bytes. Upper byte, lower byte sy
The calculation, the counting of the number of flags, and the storage of the error word position are performed simultaneously.
【0057】上記の構成により、外部RAM10のデー
タ幅を16ビットにでき、16ビットホストへの接続が
容易なシステムが構成できる。全回路を2バイト分持た
ないため回路が小さくできる。又、シーケンサーを小型
化できる。RAM10へのアクセス回路を減らし、その
分他ブロックのRAMアクセスに用いることができる。With the above configuration, the data width of the external RAM 10 can be set to 16 bits, and a system can be easily connected to a 16-bit host. Since the entire circuit does not have 2 bytes, the size of the circuit can be reduced. Further, the size of the sequencer can be reduced. The number of access circuits to the RAM 10 can be reduced and the RAM 10 can be used for RAM access of other blocks.
【0058】更に、この実施例のECC付加/エラー訂
正回路200は、復号時、訂正不可能と判定されるエラ
ーがあった場合、エラーフラグをストアしておき、次復
号時そのフラグを用いたイレージャー訂正を行なうよう
に構成している。又、検出訂正、オーディオフラグを用
いたイレージャー訂正、上記の訂正を組み合わせてエラ
ー訂正を行なうように構成されている。Further, the ECC addition / error correction circuit 200 of this embodiment stores an error flag when there is an error determined to be uncorrectable at the time of decoding, and uses the flag at the time of next decoding. It is configured to perform erasure correction. Further, it is configured to perform error correction by combining detection correction, erasure correction using an audio flag, and the above correction.
【0059】sy計算の結果S0≠0、S1≠0の場合
でもすぐに1シンボルエラー訂正を行なわずに、インレ
ンジ判定を行ない、レンジ外であればエラー訂正を行な
わずに、エラーフラグを立てるように構成している。Even if the result of the sy calculation is S0 ≠ 0 or S1 ≠ 0, the in-range determination is performed without immediately performing the one-symbol error correction, and the error flag is set without performing the error correction if the error is out of the range. It is configured as follows.
【0060】上記構成によりオーディオフラグを用いず
とも、イレージャーによる2シンボル訂正が可能とな
り、オーディオフラグ用のRAMを用いずとも高いエラ
ー訂正能力を備える。With the above configuration, two symbols can be corrected by the erasure without using the audio flag, and a high error correction capability can be provided without using the RAM for the audio flag.
【0061】次のこの実施例に係るECC付加/エラー
訂正回路200について更に説明する。Next, the ECC addition / error correction circuit 200 according to this embodiment will be further described.
【0062】図6に示すように、ECC付加/エラー訂
正回路200は、ECC信号処理部210とECCアド
レス発生部250とからなる。As shown in FIG. 6, the ECC addition / error correction circuit 200 includes an ECC signal processing section 210 and an ECC address generation section 250.
【0062】まず、ECC信号処理部210には、内部
データバス1からシンドローム(sy)計算回路211
にRAM10に格納されたデータが供給され、sy計算
回路211にて後述の計算式に従ってECCの生成又は
エラー訂正をするべくsy計算が行なわれる。sy計算
回路211には、予めシンドロームが計算されて入力さ
れており、この計算結果はこのECC付加/エラー訂正
回路200のINバス201に供給され、INバス20
1からエラーワード訂正ロジック220並びにGF演算
部230に夫々与えられる。GF演算部230において
は、後述のPENC計算式及びQENC計算式に基づく
計算が行なわれ、このGF演算回路230のエラーパタ
ーン計算機能部よりエラーパターンが計算されて、その
結果がINバス201からエラーワード訂正ロジック2
20に供給される。エラーワード訂正ロジック回路22
0にて1シンボル訂正、前復号(DEC)の結果得られ
るエラーフラグを用いたイレージャー訂正による2シン
ボル訂正、オーディオフラグを用いた2シンボル訂正な
どの所定のエラー訂正が行なわれ、その結果が内部デー
タバス1に供給され、RAM10に格納される。First, a syndrome (sy) calculation circuit 211 is sent from the internal data bus 1 to the ECC signal processing unit 210.
Is supplied to the RAM 10, and the sy calculation circuit 211 performs sy calculation according to a calculation formula described later to generate ECC or correct an error. The syndrome is calculated and input to the sy calculation circuit 211 in advance, and the calculation result is supplied to the IN bus 201 of the ECC addition / error correction circuit 200 and the IN bus 20
1 to the error word correction logic 220 and the GF operation unit 230, respectively. The GF calculation unit 230 performs calculations based on the PENC calculation formula and the QENC calculation formula described later, calculates an error pattern from the error pattern calculation function unit of the GF calculation circuit 230, and outputs the result from the IN bus 201 as an error. Word correction logic 2
20. Error word correction logic circuit 22
A predetermined error correction such as one symbol correction at 0, two symbol correction by erasure correction using an error flag obtained as a result of pre-decoding (DEC), and two symbol correction using an audio flag is performed. The data is supplied to the data bus 1 and stored in the RAM 10.
【0063】GF演算部230のエラーワードポジショ
ン計算機能からエラーワードポジションデータがEAバ
ス202を介してECCアドレス発生部250のワード
ポジションアドレス変換回路280に供給される。GF
演算部230からはエラー検出結果がエラーフラグ数カ
ウント/エラー数判定回路240に供給される。更にこ
のエラーフラグ数カウント/エラー数判定回路240に
は内部データバス1よりエラーフラグが与えられ、エラ
ーフラグ数カウント/エラー数判定回路240からロー
ド信号がフラグワードポジションレジスタ241に供給
される。The error word position calculation function of the GF operation unit 230 supplies error word position data to the word position address conversion circuit 280 of the ECC address generation unit 250 via the EA bus 202. GF
The error detection result is supplied from the arithmetic unit 230 to the error flag number count / error number determination circuit 240. Further, an error flag is provided from the internal data bus 1 to the error flag number count / error number determination circuit 240, and a load signal is supplied from the error flag number count / error number determination circuit 240 to the flag word position register 241.
【0064】フラグワードポジションレジスタ241の
出力はEAバス202に供給され、またシーケンサー3
50にエラー数を出力する。The output of the flag word position register 241 is supplied to the EA bus 202.
The number of errors is output to 50.
【0065】ECCアドレス発生部250はワードポジ
ションカウンタ260を備え、このワードポジションカ
ウンタ260からのP、Qの夫々のカウンタ値がワード
ポジション/アドレス変換回路280とフラグワードポ
ジションレジスタ241に供給される。ワードポジショ
ンアドレス変換回路280から絶対アドレス変換回路2
90にデータが出力され、RAM10の絶対アドレスが
算出されて、内部アドレスバス2にアドレス信号が供給
される。The ECC address generating section 250 has a word position counter 260, and the respective P and Q counter values from the word position counter 260 are supplied to a word position / address conversion circuit 280 and a flag word position register 241. Word position address conversion circuit 280 to absolute address conversion circuit 2
Data is output to 90, the absolute address of the RAM 10 is calculated, and an address signal is supplied to the internal address bus 2.
【0066】これら各回路はシーケンサ350により制
御され、シーケンサ350は各回路へコントロール信号
を与える。更に、アービトレーションロジック回路80
0にRAM10への書き込み/読み出しの要求信号RQ
を出力するとともに、アービトレーションロジック回路
800からRAM10への実行権を示す信号EXが与え
られる。Each of these circuits is controlled by a sequencer 350, and the sequencer 350 supplies a control signal to each circuit. Further, the arbitration logic circuit 80
0 to request signal RQ for writing / reading to / from RAM 10
And the signal EX indicating the execution right to the RAM 10 is given from the arbitration logic circuit 800.
【0067】次に図7に従いECC信号処理部210に
ついて更に説明する。まず、ECC(PENC、QEN
C)の生成について説明する。Next, the ECC signal processing section 210 will be further described with reference to FIG. First, ECC (PENC, QEN
The generation of C) will be described.
【0068】sy計算回路211は、S1H計算回路2
15、S0H計算回路214、S1L計算回路213及
びS0L計算回路212を備える。ここでLはローバイ
ト、Hはハイバイトを示す。以下、L、Hと示すものは
同様である。The sy calculation circuit 211 has the S1H calculation circuit 2
15, an S0H calculation circuit 214, an S1L calculation circuit 213, and an S0L calculation circuit 212. Here, L indicates low byte and H indicates high byte. Hereinafter, L and H are the same.
【0069】S0L計算回路212はクリア後、内部デ
ータバス1よりデータが順次アンド回路10Lを介して
入力され、syS0Lが算出される。このsyS0Lは
ゲート1Lに出力される。アンド回路10LにはECC
アドレス発生回路250からのPPQQを基にアービト
レーションロジック回路800でタイミングをRAMア
クセスに合わせて作成されたDBE信号が入力される。
すなわち、アービトレションロジック回路800による
RAMアクセスタイミングに応じて内部データバス1よ
りデータが順次入力される。After clearing the S0L calculation circuit 212, data is sequentially input from the internal data bus 1 via the AND circuit 10L, and sys0L is calculated. This syS0L is output to the gate 1L. ECC for AND circuit 10L
Based on the PPQQ from the address generation circuit 250, a DBE signal generated by the arbitration logic circuit 800 with the timing adjusted to the RAM access is input.
That is, data is sequentially input from the internal data bus 1 in accordance with the RAM access timing by the arbitration logic circuit 800.
【0070】ECCはバイト単位で処理するが、内部デ
ータバス1は16ビット構成であるので、RAM10へ
のアクセスはワード(16ビット)単位で常に行なわれ
る。そして、16ビット構成に対しECCがバイト単位
で処理することから、前述したように、夫々の計算回路
を上位、下位ビットの2つ設け、夫々上位バイト、下位
バイトを入力するように構成している。従って、S0L
計算回路212には下位バイトが入力される。また、R
AM10へのアクセス要求はシーケンサーより出力され
る。S0H計算回路214も同じくクリア後、内部デー
タバスよりデータが順次アンド回路10Hを介して入力
され、syS0Hが算出される。このアンド回路10H
には、DBE信号が入力され、アービトーレションロジ
ック回路800によるRAMアクセスタイミングに応じ
て内部データバス1よりデータが順次入力される。この
S0H計算回路214には上位バイトが入力される。そ
の算出結果がゲート1Hに出力される。The ECC is processed in units of bytes. Since the internal data bus 1 has a 16-bit structure, access to the RAM 10 is always made in units of words (16 bits). Then, since the ECC processes the 16-bit configuration in byte units, as described above, each calculation circuit is provided with two upper and lower bits, and is configured to input the upper and lower bytes, respectively. I have. Therefore, S0L
The lower byte is input to the calculation circuit 212. Also, R
The access request to AM 10 is output from the sequencer. After clearing the S0H calculation circuit 214 as well, data is sequentially input from the internal data bus via the AND circuit 10H, and SYSOH is calculated. This AND circuit 10H
, A DBE signal is input, and data is sequentially input from the internal data bus 1 in accordance with the RAM access timing by the arbitration logic circuit 800. The upper byte is input to the S0H calculation circuit 214. The calculation result is output to the gate 1H.
【0071】一方、ECC生成時、シンドローム計算に
おいて、パリティに相当する部分は0であるので、これ
に相当するRAM10のデータを書き込む時は、DBE
信号が偽となって、SOL計算回路212及びSOH計
算回路214には強制的に0が入力される。On the other hand, when the ECC is generated, the part corresponding to the parity is 0 in the syndrome calculation, and when writing the data of the RAM 10 corresponding to this, the DBE is used.
The signal becomes false, and 0 is forcibly input to the SOL calculation circuit 212 and the SOH calculation circuit 214.
【0072】更に、S1L計算回路213も同じくクリ
ア後、内部データバス1よりデータが順次アンド回路2
0Lを介して入力され、syS1Lが算出される。この
アンド回路20Lには、DBE信号が入力され、アービ
トレーションロジック回路800によるRAMアクセス
タイミングに応じて内部データバス1よりデータが順次
入力されるよう構成されている。このS1L計算回路2
13には下位バイトが入力される。その算出結果がゲー
ト2Lに出力される。After the S1L calculation circuit 213 is also cleared, data is sequentially transferred from the internal data bus 1 to the AND circuit 2.
SY1L is calculated by inputting via 0L. The AND circuit 20L is configured to receive a DBE signal and sequentially input data from the internal data bus 1 in accordance with a RAM access timing by the arbitration logic circuit 800. This S1L calculation circuit 2
13 is input with the lower byte. The calculation result is output to the gate 2L.
【0073】S1H計算回路215も同じくクリア後、
内部データバス1よりデータが順次アンド回路20Hを
介して入力され、syS1Hが算出される。このアンド
回路20Hには、DBE信号が入力され、アービトレー
ションロジック回路800によるRAMアクセスタイミ
ングに応じて内部データバス1よりデータが順次入力さ
れる。このS1H計算回路215には上位バイトが入力
される。その算出結果がゲート2Hに出力される。After the S1H calculation circuit 215 is also cleared,
Data is sequentially input from the internal data bus 1 via the AND circuit 20H, and sysS1H is calculated. The DBE signal is input to the AND circuit 20H, and data is sequentially input from the internal data bus 1 in accordance with the RAM access timing by the arbitration logic circuit 800. The upper byte is input to the S1H calculation circuit 215. The calculation result is output to the gate 2H.
【0074】又前述したように、ECC生成時には、シ
ンドローム計算において、パリティに相当する部分は0
であるので、これに相当するRAM10のデータを書き
込む時は、DBE信号が偽となって、S1L計算回路2
13及びS1H計算回路215には強制的に0が入力さ
れる。このようにsy計算回路211から夫々の計算結
果が算出され、このデータがGF演算部230、エラー
ワード訂正ロジック220に供給される。As described above, at the time of ECC generation, a part corresponding to parity is 0 in the syndrome calculation.
Therefore, when writing data in the RAM 10 corresponding to this, the DBE signal becomes false and the S1L calculation circuit 2
0 is forcibly input to 13 and the S1H calculation circuit 215. In this way, the respective calculation results are calculated from the sy calculation circuit 211, and this data is supplied to the GF calculation unit 230 and the error word correction logic 220.
【0075】上述のPENC、QENCのシンドローム
の計算式並びに次に算出されるP、Qのパリティの計算
式を以下に示す。前述したようにDBE信号を偽にする
ことによって、各計算式の最後の2項を強制的に0にす
ることができる。The equation for calculating the syndrome of PENC and QENC and the equation for calculating the parity of P and Q to be calculated next are shown below. By making the DBE signal false as described above, the last two terms of each formula can be forcibly set to zero.
【0076】PENCの計算式 シンドローム S0L=W0L+W1L+……+W22L+W23L+0+0 S1L=α25W0L+α24W1L…α3W22L+α2W23L+0+0 S0H=W0H+W1H+……+W22H+W23H+0+0 S1H=α25W0H+α24W1H…α3W22H+α2W23H+0+0 パリティ P0L=α230S0L+α230S1L P0H=α230S0H+α230S1H P0=(P0H,P0L) P1L=α231S0L+α230S1L P1H=α231S0H+α230S1H P1=(P1H,P1L)Calculation formula of PENC Syndrome S0L = W0L + W1L + ... + W22L + W23L + 0 + 0 S1L = α 25 W0L + α 24 W1L… α 3 W22L + α 2 W23L + 0 + 0 S0H = W0H + W1H + ... … + W22H + W23H + 0 + 0 S1H = α 25 W0H + α 24 W1H… α 3 W22H + α 2 W23H + 0 + 0 Parity P0L = α 230 S0L + α 230 S1L P0H = α 230 S0H + α 230 S1H P0 = (P0H, P0L) P1L = α 231 S0L + α 230 S1L P1H = α 231 S0H + α 230 S1H P1 = (P1H, P1L)
【0077】QENCの計算式 シンドローム S0L=W0L+W1L+……+W41L+W42L+0+0 S1L=α44W0L+α43W1L…α3W41L+α2W42L+0+0 S0H=W0H+W1H+……+W41H+W42H+0+0 S1H=α44W0H+α43W1H…α3W41H+α2W42H+0+0 パリティ Q0L=α230S0L+α230S1L Q0H=α230S0H+α230S1H Q0=(Q0H,Q0L) Q1L=α231S0L+α230S1L Q1H=α231S0H+α230S1H Q1=(Q1H,Q1L)Calculation formula of QENC Syndrome S0L = W0L + W1L + ... + W41L + W42L + 0 + 0 S1L = α 44 W0L + α 43 W1L… α 3 W41L + α 2 W42L + 0 + 0 S0H = W0H + W1H + ... … + W41H + W42H + 0 + 0 S1H = α 44 W0H + α 43 W1H… α 3 W41H + α 2 W42H + 0 + 0 Parity Q0L = α 230 S0L + α 230 S1L Q0H = α 230 S0H + α 230 S1H Q0 = (Q0H, Q0L) Q1L = α 231 S0L + α 230 S1L Q1H = α 231 S0H + α 230 S1H Q1 = (Q1H, Q1L)
【0078】次にP、Qのパリティの計算について図7
を参照して説明する。これら両パリティはGF演算部2
30、エラーワード訂正ロジック220で算出される。Next, the calculation of the parity of P and Q is shown in FIG.
This will be described with reference to FIG. Both these parities are calculated by the GF operation unit 2
30, calculated by the error word correction logic 220.
【0079】Pパリティの計算について説明する。レジ
スタW10,W3L,W3Hをクリアする。そして、ゲ
ート1Lを開きレジスタW9に予め対数が記憶されてい
るROM231よりlogS0Lをロードする。一方、
係数発生回路232からは定数230が発生され、この
係数がセレクタ8をB側に選択することにより、レジス
タW8にロードされる。そして加減算器233で両値を
加算した後、セレクタ234をA側に、セレクタ10を
A側に夫々選択して、レジスタW10にα230S0Lを
ロードする。The calculation of the P parity will be described. Clear the registers W10, W3L, W3H. Then, the gate 1L is opened and the log S0L is loaded from the ROM 231 in which the logarithm is stored in the register W9 in advance. on the other hand,
A constant 230 is generated from the coefficient generation circuit 232, and this coefficient is loaded into the register W8 by selecting the selector 8 on the B side. After the two values are added by the adder / subtractor 233, the selector 234 is selected on the A side and the selector 10 is selected on the A side, and α 230 S0L is loaded into the register W10.
【0080】ゲート2Lを開きレジスタW9に上記RO
M231より同様に、logS1Lをロードする。また
係数発生回路232より定数230を発生しセレクタ8
をB側に選択することにより、この係数がレジスタW8
にロードされる。そして加減算器233で両値を加算し
た後、セレクタ234をA側に、セレクタ10をA側に
夫々選択して、レジスタW10にα230S1Lをロード
する。そして加減算器233で両値を加算した後、セレ
クタAをA側に、セレクタ10をA側に夫々選択して、
レジスタW10にロードすると、レジスタW10内にパ
リティP0Lの値α230S0L+α230S1Lが格納され
る。The gate 2L is opened and the above RO is stored in the register W9.
Similarly, logS1L is loaded from M231. Further, a constant 230 is generated from the coefficient generation circuit 232 and
Is selected on the B side, this coefficient is stored in the register W8.
Is loaded. After the two values are added by the adder / subtractor 233, the selector 234 is selected on the A side and the selector 10 is selected on the A side, and α 230 S1L is loaded into the register W10. After the two values are added by the adder / subtractor 233, the selector A is selected on the A side, and the selector 10 is selected on the A side.
When loaded into the register W10, the value α 230 S0L + α 230 S1L of the parity P0L is stored in the register W10.
【0081】続いて、ゲートG10を開き、セルクタ3
LをB側に選択し、内部データバス1を介して、レジス
タW3LにパリティP0Lがロードされる。同様にして
パリティP0Hを求めレジスタW3Hにロードする。ゲ
ートG3を開き、内部データバス1を介しRAM10内
の所定のアドレスにP0パリティが書き込まれる。Subsequently, the gate G10 is opened, and the
L is selected on the B side, and the parity P0L is loaded into the register W3L via the internal data bus 1. Similarly, the parity P0H is obtained and loaded into the register W3H. The gate G3 is opened, and the P0 parity is written to a predetermined address in the RAM 10 via the internal data bus 1.
【0082】更に、係数を変えるだけで、P1パリティ
も同様に算出され、RAM10にその値を書き込む。また
Qパリティの計算も上述の計算式から分かるように、同
様にして算出することができる。Further, by simply changing the coefficient, the P1 parity is similarly calculated, and the value is written to the RAM 10. Also, the calculation of the Q parity can be calculated in the same manner as can be understood from the above-described calculation formula.
【0083】アドレスはECCアドレス発生回路250
のPカウンタ、Qカウンタをコントロールすることによ
り発生される。このアドレスを発生するアドレス発生回
路250については後で詳しく説明する。The address is an ECC address generation circuit 250
Is generated by controlling the P counter and the Q counter. The address generating circuit 250 for generating this address will be described later in detail.
【0084】次にエラー訂正につき更に説明する。エラ
ー訂正は図8のフローチャートに示すように、まずQ1
の復号(DEC)が行なわれる。このQ1DECでは検
出訂正による1シンボル訂正又はオーディオフラグを用
いたイレージャー訂正による2シンボル訂正が行なわれ
る。続いて、P1DECが行なわれる。P1DECにお
いては、検出訂正による1シンボル訂正又は前DECの
結果得られるフラグを用いたイレージャー訂正による2
シンボル訂正が行なわれる。Next, error correction will be further described. As shown in the flowchart of FIG.
Is decoded (DEC). In the Q1DEC, one symbol correction by detection correction or two symbol correction by erasure correction using an audio flag is performed. Subsequently, P1DEC is performed. In P1DEC, one symbol correction by detection correction or two erasure correction by erasure correction using a flag obtained as a result of the previous DEC.
Symbol correction is performed.
【0085】そして、更にエラー訂正を行なうか否か判
断され、エラー訂正を引き続き行なう場合には、Q2D
EC、P2DECが行なわれる。Q2DEC、P2DE
Cでは、検出訂正による1シンボル訂正又は前DECの
結果得られるフラグを用いたイレージャー訂正による2
シンボル訂正が行なわれる。この実施例におけるエラー
訂正につき更に説明する。Then, it is determined whether or not to perform error correction. If error correction is to be continued, Q2D
EC and P2DEC are performed. Q2DEC, P2DE
In C, one symbol correction by detection correction or two erasure correction by a flag obtained as a result of the previous DEC.
Symbol correction is performed. Error correction in this embodiment will be further described.
【0086】まずsy計算が行なわれる。このsy計算
はECC生成と同じ回路を用いて同じ方法で計算され
る。即ち、このsy計算についてはECCの生成とエラ
ー訂正は同じ回路を兼用している。但し、アドレス発生
回路250におけるPPQQの制御はECC生成時とは
異なり、DBE信号は常に真である。First, sy calculation is performed. This sy calculation is performed by the same method using the same circuit as the ECC generation. That is, for this sy calculation, the same circuit is used for ECC generation and error correction. However, the control of PPQQ in the address generation circuit 250 is different from that at the time of ECC generation, and the DBE signal is always true.
【0087】続いて、フラグ数(FN)のカウント、エ
ラーワードポジション(J’、K’)がフラグワードポ
ジションレジスタ241にストアされる。Subsequently, the count of the number of flags (FN) and the error word position (J ′, K ′) are stored in the flag word position register 241.
【0088】Q1DECでは、Sy計算と同時に内部デ
ータバス1からのデータD16、D17より、オーディ
オフラグを読込みフラグカウンタ240でフラグ数のカ
ウントをするとともに、最初のフラグの位置(QCN
T、この時セレクタPQはQ側)をJ’としてレジスタ
JL、レジスタJHにストアする。さらに2番目のフラ
グの位置を同様にK’としてレジスタKL、レジスタK
Hにストアする。フラグ数が2つであった時、これら
J’、K’がエラーワードポジションとなり、イレージ
ャー訂正による、2シンボル訂正を行なう。In Q1DEC, an audio flag is read from the data D16 and D17 from the internal data bus 1 at the same time as the Sy calculation, the number of flags is counted by the flag counter 240, and the position of the first flag (QCN
T, and the selector PQ at this time (Q side) is stored in the registers JL and JH as J '. Further, the position of the second flag is similarly set to K ′, and the register KL and the register K
Store in H. When the number of flags is two, these J 'and K' become error word positions, and two symbol correction by erasure correction is performed.
【0089】P1DEC、Q2DEC、P2DECで
は、オーディオフラグのかわりに、前エラー訂正処理に
よって得られたエラーフラグを用いる。この場合は、S
y計算とは別に、エラーフラグを読み出す作業を行な
い、フラグ数FNのカウント及びエラーワードポジショ
ンJ'、K'のストアを行なう。更に、エラー数(ER)
計算し、エラーポジション(J)計算を行なう。In P1DEC, Q2DEC, and P2DEC, an error flag obtained by the previous error correction processing is used instead of the audio flag. In this case, S
Apart from the y calculation, the error flag is read out, the number of flags FN is counted, and the error word positions J 'and K' are stored. In addition, the number of errors (ER)
The error position (J) is calculated.
【0090】ゲート1Lを開きレジスタW8にROM2
31からlogS0Lをワードする。このときセレクタ
8はA側に選択されている。The gate 1L is opened and the register W8 stores the ROM2
Word logS0L from 31. At this time, the selector 8 is selected on the A side.
【0091】ゲート2Lを開きレジスタW9にROM2
31からlogS1Lをロードする。レジスタW8、W
9の出力は、インレンジ判定回路251、エラー数判定
回路H252、エラー数判定回路L253に夫々与えら
れる。ROM231の構成により、レジスタW8、W9
のD8を調べることで、シンドロームS0L(S0
H)、S1L(S1H)のゼロ検出を行なうことができ
る。The gate 2L is opened and the register W9 stores the ROM2
Load logS1L from 31. Register W8, W
The output of 9 is supplied to an in-range determination circuit 251, an error number determination circuit H252, and an error number determination circuit L253, respectively. Depending on the configuration of the ROM 231, the registers W8, W9
By examining D8 of the syndrome S0L (S0
H) and zero detection of S1L (S1H ).
【0092】加減算器233でレジスタW8、W9の値
を減算することによりlog(S1L/S0L)が出力
され、エラーポジションが出力される。これがエラーポ
ジションJである。When the values of the registers W8 and W9 are subtracted by the adder / subtractor 233, log (S1L / S0L) is output, and an error position is output. This is the error position J.
【0093】そして、シンドロームS0L≠0、S1L
≠0、すなわち、単一エラー或いは見かけ上単一エラー
がある場合、インレンジ判定を行ない、JがQDECの
場合44、PDECの場合25より小さくフラグ数FN
≠2の時は1シンボルエラー訂正が行なわれる。フラグ
数FN=2の時は2シンボルエラー訂正が行なわれる。
また、FN≠2、SOL=0、SIL=0の時はエラー
なしと判定し、エラー訂正は行なわずエラーフラグは0
とする。これ以外の時はエラーフラグを1とする。Then, the syndromes S0L ≠ 0, S1L
$ 0, ie a single error or apparently a single error
If there is a flag , the in-range determination is performed, and if J is QDEC, the flag number FN is smaller than 44, if J is PDEC, it is smaller than 25.
In the case of # 2, one-symbol error correction is performed. When the number of flags FN = 2, two-symbol error correction is performed.
When FN ≠ 2, SOL = 0, and SIL = 0, it is determined that there is no error, no error correction is performed, and the error flag is set to 0.
And Otherwise, the error flag is set to 1.
【0094】ハイバイトについては、信号をS0LがS
OHに、SILがSIHに変えるように、Sy計算回路
211からの出力を選択して上記と同様にしてエラー
(ER)計算、エラーポジション(J)計算が行なわれ
る。For the high byte, the signal S0L is
The output from the Sy calculation circuit 211 is selected so that the SIL changes to the SIH and the error (ER) calculation and the error position (J) calculation are performed in the same manner as described above.
【0095】次に1シンボルエラー訂正(検出訂正)に
ついて説明する。まず、レジスタW3H、W3L、W1
Oをクリアする。この時のエラーパターンはS0Lであ
る。GILを開き、セレクタ3LをB側にしてレジスタ
W3LにSOLをロードする。Next, one-symbol error correction (detection correction) will be described. First, the registers W3H, W3L, W1
Clear O. The error pattern at this time is S0L. The GIL is opened, the selector 3L is set to the B side, and SOL is loaded into the register W3L.
【0096】エラーポジション変換回路1でエラーポジ
ション(J)をエラーワードポジションJ’に変換す
る。エラーワードポジションJ’は QDECの場合 J’=(44−J) PDECの場合 J’=(25−J) に変換される。The error position conversion circuit 1 converts the error position (J) into an error word position J '. The error word position J 'is converted to J' = (44-J) for QDEC and J '= (25-J) for PDEC.
【0097】そして、ゲートG8が開かれ、エラーワー
ドポジションJ’をEAバス202に出力する。Then, the gate G8 is opened to output the error word position J 'to the EA bus 202.
【0098】ECCアドレス発生回路250がエラーデ
ータのアドレスを発生し、エラーのあるデータをレジス
タW3H、W3Lにロードする。ゲート1Lを開きセレ
クタ3LをB側に選択し、レジスタW3Lにロードする
ことでエラーが訂正される。再びECCアドレス発生回
路250でアドレスを発生し、レジスタ3WH,W3L
のデータをRAM10に書き込む。この時H(ハイ)バ
イト側は同一データをリード/ライトしただけである。The ECC address generation circuit 250 generates an address of error data, and loads data having an error into the registers W3H and W3L. The error is corrected by opening the gate 1L, selecting the selector 3L on the B side, and loading the register W3L. An address is generated again by the ECC address generation circuit 250, and the registers 3WH and W3L
Is written in the RAM 10. At this time, the H (high) byte side simply reads / writes the same data.
【0099】次に2シンボル訂正(イレージャー訂正)
について説明する。2シンボル訂正の場合、エラーワー
ドポジションJ’L、K’LはいずれもレジスタJL、
KLにストアされている。Next, two-symbol correction (erasure correction)
Will be described. In the case of two-symbol correction, the error word positions J'L and K'L are both in the registers JL,
Stored at KL.
【0100】まず、エラーパターンEJLを算出する。
レジスタW10、W3L、W3H、をクリアする。そし
て、ゲート6L、56を開き、レジスタW10にαのK
L乗をロードする。この時セレクタ234はB側を,セ
レクタPQ2はQDECのときはQ側,PDECのとき
はP側を選択する。そしてエラーポジション変換回路は
エラーワードポジションをエラーポジションに変換す
る。First, an error pattern EJL is calculated.
The registers W10, W3L, W3H are cleared. Then, the gates 6L and 56 are opened, and the K of α is stored in the register W10.
Load L-th power. At this time, the selector 234 selects the B side, and the selector PQ2 selects the Q side for QDEC and the P side for PDEC. Then, the error position conversion circuit converts the error word position into the error position.
【0101】ゲートG10を開きレジスタW8にKLを
ロードする。このときセレクタ8はA側が選択されてい
る。ゲート1Lを開きレジスタW9にROM231より
logS0Lをロードする。そしてレジスタW10がク
リアされる。The gate G10 is opened and KL is loaded into the register W8. At this time, the selector A has selected the A side. The gate 1L is opened, and logS0L is loaded from the ROM 231 into the register W9. Then, the register W10 is cleared.
【0102】続いて、ゲートG8を開きレジスタW10
に、αのKL乗のS0Lをロードする。このとき加減算
器233は加算し、セレクタ234はA側、セレクタ1
0はA側を選択している。Subsequently, the gate G8 is opened to open the register W10.
Is loaded with S0L of α to the power of KL. At this time, the adder / subtractor 233 performs addition, the selector 234 is on the A side,
0 selects the A side.
【0103】次にゲート2Lを開きレジスタW10に、
αのKL乗のS0LにS1Lを加算した値Aをロードす
る。そして、ゲートG10を開きレジスタ9に、log
Aをロードし、レジスタW10をクリアする。Next, the gate 2L is opened and the register W10 is opened.
A value A obtained by adding S1L to S0L of α to the power of KL is loaded. Then, the gate G10 is opened and the log 9 is stored in the register 9.
A is loaded and the register W10 is cleared.
【0104】その後、ゲート5L、56を開き、レジス
タW10にαのJL乗をロード、このときセレクタ23
4はB側、セレクタPQ2はQPECの場合Q,PDE
Cの場合Pが選択されている。またエラーポジション変
換回路237はエラーワードポジションをエラーポジシ
ョンに変換する。Thereafter, the gates 5L and 56 are opened, and α is raised to the power of JL into the register W10.
4 is B side, selector PQ2 is Q, PDE in case of QPEC
In the case of C, P is selected. The error position conversion circuit 237 converts an error word position into an error position.
【0105】ゲート6L、56を開き、レジスタW10
にαのKL乗にαのJL乗を加算した値Bをロードす
る。このときのセレクタ234は、セレクタPQ242
は上記の場合と同じである。The gates 6L and 56 are opened, and the register W10 is opened.
Is loaded with a value B obtained by adding α to the KL and α to the JL. At this time, the selector 234 is connected to the selector PQ242.
Is the same as above.
【0106】次に、ゲートG10を開き、レジスタW8
にlogBをロードする。このときセレクタ8はA側が
選択されている。そして、レジスタW10をクリアした
後、レジスタW10にA/B=EJLをロードする。こ
のとき加減算器233は減算、セレクタAはA側、セレ
クタ10はA側が選択されている。Next, the gate G10 is opened, and the register W8 is opened.
To load logB. At this time, the selector A has selected the A side. Then, after clearing the register W10, A / B = EJL is loaded into the register W10. At this time, the adder / subtractor 233 is subtracted, the selector A is selected on the A side, and the selector 10 is selected on the A side.
【0107】然る後、ゲートG10を開きレジスタW3
2にEJLをロードする。このとき、セレクタ3LはB
が選択される。Thereafter, the gate G10 is opened and the register W3 is opened.
2. Load the EJL. At this time, the selector 3L outputs B
Is selected.
【0108】次に、ゲート5L、56を開き、EAバス
202にエラーワードポジションJ’を出力する。この
ときセレクタPQ2はPDECの場合P、QDECの場
合Qが選択される。そして、ECCアドレス発生回路2
50がエラーデータのアドレスを発生し、エラーデータ
をレジスタW3H、W3Lにロードすることでエラー訂
正が行なわれる。このときセレクタ3LはA側が選択さ
れている。Next, the gates 5L and 56 are opened, and the error word position J 'is output to the EA bus 202. At this time, the selector PQ2 selects P for PDEC and Q for QDEC. And an ECC address generation circuit 2
50 generates the address of the error data, and the error correction is performed by loading the error data into the registers W3H and W3L. At this time, the selector 3L has selected the A side.
【0109】然る後、再びアドレス発生回路がアドレス
を発生し、ゲートG3を開き、訂正データがRAM10
に書き込まれる。After that, the address generation circuit generates an address again, opens the gate G3, and stores the corrected data in the RAM 10.
Is written to.
【0110】以下、同様にして、ゲート1Lを開き、レ
ジスタW10にES+S0L=EKをロードする。そし
て、レジスタW3H、W3Lをクリアする。その後ゲー
トG10を開きレジスタW3LにEKをロードする。Thereafter, similarly, the gate 1L is opened, and ES + S0L = EK is loaded into the register W10. Then, the registers W3H and W3L are cleared. Thereafter, the gate G10 is opened and EK is loaded into the register W3L.
【0111】そして、ゲート6L、56を開き、EAバ
ス202にエラーワードポジションJ’出力し、ECC
アドレス発生回路250がエラーデータのアドレスを発
生し、前述と同様にエラー訂正を行ない、RAM10に
訂正データを書き込む。Then, the gates 6L and 56 are opened, the error word position J 'is output to the EA bus 202, and the ECC
The address generation circuit 250 generates an address of the error data, performs error correction in the same manner as described above, and writes the corrected data to the RAM 10.
【0112】次にフラグ書込について説明する。フラグ
はエラーなし、1シンボル訂正実行、2シンボル訂正実
行時はエラーフラグ=0を書き込み、それ以外はエラー
フラグ=1を書き込む。書き込むべきエラーフラグの種
類はエラー数判定回路252、253で判定され、EC
Cアドレス発生回路250のPカウンタ、Qカウンタ2
60を制御しフラグアドレスを発生し、ゲートG4を開
きフラグを書き込む。Next, flag writing will be described. As for the flag, there is no error, error flag = 0 is written at the time of 1 symbol correction execution and 2 symbol correction execution, and error flag = 1 is written at other times. The type of the error flag to be written is determined by the error number determination circuits 252 and 253,
P counter and Q counter 2 of C address generation circuit 250
60 is controlled to generate a flag address, and the gate G4 is opened to write a flag.
【0113】以下に上述したPDEC、QDECに用い
られる計算式を示す。The calculation formulas used for the above-mentioned PDEC and QDEC are shown below.
【0114】DEC計算式 QDECシンドローム S0L=W0L+W1L+……+W43L+W44L S1L=α44W0L+α43W1L…αW43L+W44L S0H=W0H+W1H+……+W43H+W44H S1H=α44W0H+α43W1H…αW43H+W44H PDECシンドローム S0L=W0L+W1L+……+W24L+W25L S1L=α25W0L+α24W1L…αW24L+W25L S0H=W0H+W1H+……+W24H+W25H S1H=α25W0H+α24W1H…αW24H+W25HDEC calculation formula QDEC syndrome S0L = W0L + W1L + ... + W43L + W44L S1L = α 44 W0L + α 43 W1L… αW43L + W44L S0H = W0H + W1H + …… + W43H + W44H S1H = α 44 W0H + α 43 W1H ... αW43H + W44H PDEC syndrome S0L = W0L + W1L + ...... + W24L + W25L S1L = α 25 W0L + α 24 W1L ... αW24L + W25L S0H = W0H + W1H + ...... + W24H + W25H S1H = α 25 W0H + α 24 W1H… αW24H + W25H
【0115】フラグ数 フラグを読出しその数をFNLCNT,FNHCNTでカウントす
る。同時にエラーポジションも調べる。Number of Flags The flags are read and the number is counted by FNLCNT and FNHCNT. At the same time, check the error position.
【0116】[0116]
【数1】 (Equation 1)
【0117】[0117]
【数2】 (Equation 2)
【0118】[0118]
【数3】 (Equation 3)
【0119】それぞれ0か0でないかは場合による0で
なく見かけ上単一誤りのように見える場合もありうる。Whether each of them is 0 or not 0 is not 0 depending on the case, but may seem as a single error in appearance.
【0120】単一誤り訂正(検出訂正)Single error correction (detection correction)
【0121】[0121]
【数4】 (Equation 4)
【0122】図9、図10は上述したP、Q復号動作を
示すフローチャートである。尚、図9及び図10におい
て、Hはハイバイト、Lはローバイト、FNはフラグ
数、J,Kはエラーポジションを示す。FIGS. 9 and 10 are flowcharts showing the P and Q decoding operations described above. 9 and 10, H indicates a high byte, L indicates a low byte, FN indicates the number of flags, and J and K indicate error positions.
【0123】次に、この実施例のアドレス発生回路25
0について説明する。Next, the address generation circuit 25 of this embodiment
0 will be described.
【0124】まず、RAM10のアドレスの割当につい
て述べる。ヘッダ、ユーザデータのデータ、Pパリテ
ィ、Qパリティ、Pフラグ、QフラグはI/Oバッファ
ページ内に次の様に割当られる。First, the assignment of addresses in the RAM 10 will be described. The header, user data, P parity, Q parity, P flag, and Q flag are allocated in the I / O buffer page as follows.
【0125】[0125]
【表1】 [Table 1]
【0126】このアドレス発生回路250は図11ない
し図13で示すアドレスを発生する。This address generating circuit 250 generates the addresses shown in FIGS.
【0127】図11はQワードのアドレスの割当、図1
2はPワードのアドレスの割当を示す。FIG. 11 shows the assignment of Q word addresses.
2 indicates the assignment of the address of the P word.
【0128】図11において、QY0、QY1にはパリ
ティが書き込まれ、QFLにはQECCの結果を書くフ
ラグのアドレスが指定される。そして、アドレス指定は
Qカウンタ(QCNT)とPカウンタ(PCNT)の値
により指定される。また、PEL26にはQECCのと
き参照すべきPフラグのアドレスである。In FIG. 11, parity is written in QY0 and QY1, and the address of a flag for writing the result of QECC is specified in QFL. The address is specified by the values of the Q counter (QCNT) and the P counter (PCNT). The PEL 26 is an address of a P flag to be referred to in the case of QECC.
【0129】図12は、PECCの結果を書くPフラグ
のアドレスであり、アドレス指定は上記と同様にQCN
TとPCNTにより行なわれる。FIG. 12 shows the address of the P flag for writing the result of the PECC.
Performed by T and PCNT.
【0130】尚、1239〜1279(41ワード)は
ECCの対象外のアドレスである。そして、上記アドレ
スはLバイト、Hバイトの2つのブレーンを備える。Note that 1239-1279 (41 words) are addresses that are not subject to ECC. The address has two branes of L bytes and H bytes.
【0131】図13はPECCのとき参照すべきQフラ
グのアドレスを示し、データとQフラグの位置を対応さ
せるためにグループ番号NPとデータ番号MPによって
アドレスを巡回させるものである。FIG. 13 shows the address of the Q flag to be referred to in the case of PECC. The address is circulated by the group number NP and the data number MP in order to associate the data with the position of the Q flag.
【0132】ECCアドレス発生回路250の機能はE
CCの生成及びECCの復号時のアドレスを発生するも
のである。ECCアドレス発生回路250のポジション
カウンタ260としてのPカウンタ261、Qカウンタ
262の値がQCNT、PCNTとして出力されるとと
もに、セレクタP263及びセレクタQ264に与えら
れる。セレクタP263、Q264はPCNT、QCN
TとEAバス202からのエラーアドレスを選択する。
セレクタP263及びQ264からの出力はP、Qのカ
ウント値からアドレスを作成するためのROMP,RO
MQに夫々与えられるとともに、デコーダPQ並びにセ
レクタPR,QRに供給される。セレクタPR,QRは
ROMP,Qからの出力とカウンタ値P,Qとを選択す
るものである。The function of the ECC address generation circuit 250 is E
This is to generate an address when generating a CC and decoding an ECC. The values of the P counter 261 and the Q counter 262 as the position counter 260 of the ECC address generation circuit 250 are output as QCNT and PCNT, and are given to the selector P263 and the selector Q264. Selectors P263 and Q264 are PCNT, QCN
Select the error address from the T and EA bus 202.
The outputs from the selectors P263 and Q264 are ROMP, RO for creating an address from the count values of P and Q.
The signals are respectively supplied to the MQs and are supplied to the decoder PQ and the selectors PR and QR. The selectors PR and QR select the outputs from the ROMP and Q and the counter values P and Q.
【0133】セレクタPR,QRからの出力は加算器2
65にて加算され、mod1118回路に入力される。
そしてこのmod1118回路からの出力が絶対アドレ
ス変換回路290に入力され、この回路にて絶対アドレ
スが算出されて、そのアドレスが内部アドレスバス2に
与えられる。The outputs from the selectors PR and QR are added to the adder 2
It is added at 65 and input to the mod 1118 circuit.
An output from the mod 1118 circuit is input to an absolute address conversion circuit 290, and an absolute address is calculated by this circuit, and the calculated address is supplied to the internal address bus 2.
【0134】又、Pカウンタ261及びQカウンタ26
2からのカウンタ値は夫々デコーダP及びデコーダQを
介してセレクタPQに入力され、このセレクタPQから
PQパリティアドレスとしてのPPQQが出力される。Also, the P counter 261 and the Q counter 26
The counter value from 2 is input to the selector PQ via the decoder P and the decoder Q, respectively, and the selector PQ outputs PPQQ as a PQ parity address.
【0135】次に各セレクタとmod1118回路の動
作について説明する。 セレクタP A(ホーム) B(PECCのエラー訂正
実行時) セレクタQ A(ホーム) B(QECCのエラー訂正
実行時) セレクタPR A(ホーム) B(QS43〜45) セレクタQR A(ホーム) B(PS26&QECC
QS≠43〜45&PECC) mod1118回路 QS<43&PS<26のときイ
ネーブルとなり、mod1118の演算を行なう。Next, the operation of each selector and the mod 1118 circuit will be described. Selector PA (home) B (when error correction of PECC is performed) Selector QA (home) B (when error correction of QCCC is performed) Selector PR A (home) B (QS43-45) Selector QR A (home) B ( PS26 & QCCC
QS # 43 to 45 & PECC) mod 1118 circuit When QS <43 & PS <26, the circuit is enabled and performs the operation of mod 1118.
【0136】上記のとき図11ないし図12のアドレス
を発生することができる。In the above case, the addresses shown in FIGS. 11 and 12 can be generated.
【0137】Pカウンタ261、Qカウンタ262の制
御により、シンドローム計算、ECC付加、エラー訂正
実行、フラグの書き込み、読み出し時のアドレスが発生
される。そして、PPQQはECC生成時、パリティを
0としてシンドローム計算するために用いられ、PC=
24,25(PENC時)、QC=43,44(QEN
C時)アクティブになる。Under the control of the P counter 261 and the Q counter 262, addresses for syndrome calculation, ECC addition, error correction execution, flag writing, and reading are generated. PPQQ is used to calculate a syndrome with parity set to 0 when ECC is generated.
24, 25 (at PENC), QC = 43, 44 (QEN
C) becomes active.
【0138】PPQQF1は、CD−IFORM1のE
CCに対応するため、FORM1でPS=0,25(Q
ECC),QS=0,1(PEECC)のときアクティ
ブになる。これはヘッダをアクセスするときに用いられ
る。即ち、CD−Iのフォーマットでの符号及び復号時
のシンドローム計算において、アドレス発生回路250
よりヘッダ部に相当するデータのアドレスを発生すると
きに、このPPQQF1がアドレス発生回路250より
出力される。そして、Sy計算回路211のゲート10
L,10H,20L,20Hをディセイブルして0をS
y計算回路211にロードし、シンドローム計算を行な
うものである。このように構成することでシーケンサ
ー、ECC信号処理部をCD−ROM,CD−Iで全く
同一にできる。又、CD−Iフォーマットでのエラー訂
正時、ヘッダ部に誤り有りと判定し、その訂正を行なお
うとした時、アドレス発生回路250からはPPQQF
1が出力され、この信号によりRAM10への書き込み
が禁止される。このように構成することで、CD−I時
ヘッダ部ゼロとみなし、ヘッダの誤訂正を防止する。PPQQF1 is the CD-IFORM1 E
To support CC, PS = 0,25 (Q
ECC), and becomes active when QS = 0, 1 (PEECC). This is used when accessing the header. That is, in the syndrome calculation at the time of encoding and decoding in the CD-I format, the address generation circuit 250
This PPQQF1 is output from the address generation circuit 250 when an address of data corresponding to a header portion is generated. Then, the gate 10 of the Sy calculation circuit 211
L, 10H, 20L, 20H are disabled and 0 is S
This is loaded into the y-calculation circuit 211 to perform syndrome calculation. With this configuration, the sequencer and the ECC signal processing unit can be made completely the same for CD-ROM and CD-I. Also, when an error is corrected in the CD-I format, it is determined that there is an error in the header portion, and when the error is to be corrected, the PPQQF
1 is output, and writing to the RAM 10 is inhibited by this signal. With this configuration, the header portion is regarded as zero at the time of CD-I, and erroneous correction of the header is prevented.
【0139】(3)EDC付加/エラー検出回路(30
0)(図15及び図16参照)(3) EDC addition / error detection circuit (30
0) (see FIGS. 15 and 16)
【0140】誤り訂正コード(EDC)はCRC符号が
用いられている。このEDC付加/エラー検出回路30
0は例えば図15及び図16に示すように構成すること
ができる。The error correction code (EDC) uses a CRC code. This EDC addition / error detection circuit 30
0 can be configured as shown in FIGS. 15 and 16, for example.
【0141】EDC符号の付加は図15に示す回路によ
り行なわれる。RAM10より読み出されたデータはデ
ータバッファ回路301に入力される。そして、データ
バッファ回路301からスイッチS2を介してCRC演
算回路302にデータが送出される。このCRC演算回
路にて生成多項式に基づいて、データに巡回符号からな
るEDC符号を付加し、ゲートを介して出力される。上
述した各回路のタイミングはタイミングコントロール回
路303にて制御される。The addition of the EDC code is performed by the circuit shown in FIG. The data read from the RAM 10 is input to the data buffer circuit 301. Then, data is sent from the data buffer circuit 301 to the CRC operation circuit 302 via the switch S2. The CRC operation circuit adds an EDC code composed of a cyclic code to the data based on the generator polynomial, and outputs the data through a gate. The timing of each circuit described above is controlled by the timing control circuit 303.
【0142】このように、図15に示すEDC生成回路
においてデータのEDC付加が実行される。As described above, in the EDC generation circuit shown in FIG. 15, EDC addition of data is executed.
【0143】またRAM10より読み込まれたデータ符
号が生成多項式で割切れるか否かによって、誤りを検出
することができる。この過程は、図16に示す回路で実
行できる。即ち、RAM10より読み込まれたデータは
データバッファ回路301及びCRC演算回路302に
入力される。このCRC演算回路302と剰余検査回路
304にて生成多項式に基き、データに巡回符号からな
るか否かによりエラー検出が行なわれる。上述した各回
路のタイミングはタイミングコントロール回路305に
て制御される。An error can be detected depending on whether the data code read from the RAM 10 is divisible by the generator polynomial. This process can be performed by the circuit shown in FIG. That is, the data read from the RAM 10 is input to the data buffer circuit 301 and the CRC operation circuit 302. An error is detected by the CRC operation circuit 302 and the remainder check circuit 304 based on the generator polynomial depending on whether or not the data includes a cyclic code. The timing of each circuit described above is controlled by the timing control circuit 305.
【0144】図15及び図16から分かるように、ED
C生成とエラー検出回路はCRC演算回路301及びデ
ータバッファ回路302を兼用することができる。As can be seen from FIG. 15 and FIG.
The C generation and error detection circuit can also serve as the CRC operation circuit 301 and the data buffer circuit 302.
【0145】EDC付加/エラー検出回路300はシー
ケンサ350により制御され、そして、RAM10から
データを読み出しまた書き込むためのアドレスはEDC
/セクタアドレス発生回路450にて発生される。即
ち、このEDC付加/エラー検出回路300とセクター
ロジック回路400のアドレス発生はお互いに重なり合
うことがないので、アドレス発生回路を共通に使用する
構成とし、回路規模を小さくしている。このEDC/セ
クタアドレス発生回路450の構成については後で説明
する。The EDC addition / error detection circuit 300 is controlled by the sequencer 350, and the address for reading and writing data from the RAM 10 is EDC.
/ Sector address generation circuit 450. That is, since the address generation of the EDC addition / error detection circuit 300 and the sector logic circuit 400 do not overlap each other, the configuration is such that the address generation circuit is commonly used and the circuit scale is reduced. The configuration of EDC / sector address generation circuit 450 will be described later.
【0146】(4)セクターロジック回路400(図1
7ないし図20参照)(4) Sector logic circuit 400 (FIG. 1)
7 to 20)
【0147】このセクターロジック回路400の具体的
実施例を説明する前に、この実施例における回路の特徴
について述べる。Before describing a specific embodiment of the sector logic circuit 400, features of the circuit in this embodiment will be described.
【0148】この実施例におけるセクターロジック回路
400はRAM10内の所定の位置にシンクパターンを
書き込むことで、ホスト等から転送されたデータにシン
クパターン付加するように構成されている。この実施例
の回路では、上記と同様にヘッダまたサブヘッダを付加
するかしないかを選択できるように構成されている。The sector logic circuit 400 in this embodiment is configured to write a sync pattern at a predetermined position in the RAM 10 to add a sync pattern to data transferred from a host or the like. The circuit of this embodiment is configured so that it is possible to select whether or not to add a header or a subheader, as described above.
【0149】最初のブロックでは、ヘッダのタイムをシ
スコンが書き込んだ初期値のまま付加し、以後は自動的
にインクリメントされるように構成されている。この実
施例の回路ではヘッダのモードバイトを自動生成できる
ようにし、シスコンが開始終了の指示を与えれば、リン
クブロック、1stラインブロック、2ndラインブロ
ック、1stランアウトブロック、2ndランアウトブ
ロックのモードバイトが発生付加されるように構成され
ている。CD−ROM mode1のとき、オールゼロ
の8バイト分(ゼロフィールド)を、RAM10の所定
の位置ゼロを書き込む機能を設け、このゼロを発生する
回路をシンクパターンを発生する回路と共用するように
構成されている。In the first block, the header time is added with the initial value written by the system controller, and thereafter, the time is automatically incremented. In the circuit of this embodiment, the mode byte of the header can be automatically generated, and if the system controller gives a start / end instruction, the mode byte of the link block, the first line block, the second line block, the first run out block, and the second run out block is generated. It is configured to be added. In the case of the CD-ROM mode 1, a function of writing a predetermined position zero in the RAM 10 to eight bytes (zero field) of all zeros is provided, and a circuit for generating this zero is shared with a circuit for generating a sync pattern. ing.
【0150】アドレス発生を適当な初期値にセットする
機能とインクリメントする機能を持たせることにより、
EDC生成/エラー検出用のアドレス発生器450と共
通に用いている。このように構成することで、シスコ
ン、ホストの負担を少なくして書き込みブロックのフォ
ーマットがRAM10内に構築することができる。又回
路規模も小さく出来る。By providing the function of setting the address generation to an appropriate initial value and the function of incrementing it,
It is used in common with the address generator 450 for EDC generation / error detection. With such a configuration, the format of the write block can be constructed in the RAM 10 with less burden on the system controller and the host. Also, the circuit scale can be reduced.
【0151】更に、CDドライブより入力されたRAM
10内にストアされされたデータに対して、エラー訂正
処理、エラー検出処理が終了した後、ヘッダ、サブヘッ
ダをRAM10から読み出し、シスコンがリードできる
レジスタに書き込む機能を有するように構成されてい
る。Further, the RAM input from the CD drive
After the error correction process and the error detection process are completed for the data stored in the memory 10, the header and the subheader are read from the RAM 10 and written in a register that can be read by the system controller.
【0152】2度書きされているサブヘッダのうち前後
どちらを選択するかをオーディオフラグで次のように決
定するように構成されている。It is configured such that the audio flag determines which of the subheader to be selected before and after the subheader written twice is determined as follows.
【0153】 前バイトフラグが0のとき→前バイトデータ 前バイトフラグが1のとき→後バイトデータ 上記のように構成することで、シスコンは訂正後のヘッ
ダ、サブヘッダの値を知ることができる。シスコンはよ
り確からしいサブヘッダの値を知ることができる。When the previous byte flag is 0 → previous byte data When the previous byte flag is 1 → post byte data With the above configuration, the system controller can know the corrected header and subheader values. The system controller can know the value of the subheader which is more certain.
【0154】次にこの実施例に係るセクターロジック回
路400について更に説明する。Next, the sector logic circuit 400 according to this embodiment will be further described.
【0155】セクターロジック回路400はRAM10
に取り込まれたデータのうちヘッダ、サブヘッダに相当
する部分を内部データバス1を介して読み出し、ヘッダ
読み出しレジスタ420、サブヘッダ読み出しレジスタ
415に取り込む。そして、読み出したヘッダー、サブ
ヘッダーを後述する外部に設けられたこの集積回路のシ
ステムを制御するためのシスコンとのインターフェース
を行なうシスコンインターフェース500への内部シス
コンデータバス1Aへ出力する。The sector logic circuit 400 is a RAM 10
A portion corresponding to the header and the subheader of the data taken in the data is read through the internal data bus 1 and taken into the header reading register 420 and the subheader reading register 415. Then, the read header and subheader are output to an internal syscon data bus 1A to a syscon interface 500 for interfacing with a syscon for controlling a system of this integrated circuit provided outside, which will be described later.
【0156】又セクタロジック回路400は、シスコン
によってヘッダ書き込みレジスタ420、サブヘッダ書
き込みレジスタ410に書き込まれたデータを内部デー
タバス1を介してRAM10内のデータに付加する。こ
の時RAM10のアドレス指定はEDC/セクターロジ
ックのアドレス発生回路450にて発生されたアドレス
が内部アドレスバス2を介して、RAMインタフェース
880に与えられることにより行なわれる。The sector logic circuit 400 adds the data written in the header write register 420 and the sub-header write register 410 by the system controller to the data in the RAM 10 via the internal data bus 1. At this time, the address of the RAM 10 is specified by applying the address generated by the address generation circuit 450 of the EDC / sector logic to the RAM interface 880 via the internal address bus 2.
【0157】又、ヘッダ書き込みレジスタ420のヘッ
ダのタイムはヘッダータイムインクリメンタ回路440
にて、自動的にインクリメントされる。The header time of the header write register 420 is determined by the header time incrementer circuit 440.
Is automatically incremented.
【0158】更に、セクターロジック回路400にはオ
ーディオフラグチェック回路430が備えられ、CD−
DAインターフェース100より送出されるオーディオ
フラグをチェックしその結果をサブヘッダ読み出しレジ
スタ415に出力する。Furthermore, the sector logic circuit 400 is provided with an audio flag check circuit 430,
The audio flag transmitted from the DA interface 100 is checked, and the result is output to the subheader read register 415.
【0159】上記各回路の動作は制御ロジック445に
より制御される。The operation of each of the above circuits is controlled by the control logic 445.
【0160】次に各回路の動作につき図18ないし図2
0に従い説明する。図18はヘッダの生成と検出を行な
うヘッダ読み出しレジスタ420、ヘッダ書き込みレジ
スタ425及びヘッダタイムインクリメンタ回路440
の具体的な回路を示し、図19はサブヘッダ書き込みレ
ジスタ410、及びサブヘッダ読み出しレジスタ415
の具体的な回路を示し、図20は制御ロジックを示す。Next, the operation of each circuit will be described with reference to FIGS.
0 will be described. FIG. 18 shows a header read register 420, a header write register 425, and a header time incrementer circuit 440 for generating and detecting a header.
FIG. 19 shows a sub-header write register 410 and a sub-header read register 415.
FIG. 20 shows a control logic.
【0161】まず読み出し時(デコード時)の動作につ
いて説明する。リード時セクターロジックはECC,E
DCデコードが完了した時ヘッダサブヘッダをRAM1
0から読み出し、シスコンがリード可能なレジスタに格
納する。First, the operation at the time of reading (at the time of decoding) will be described. When reading, the sector logic is ECC, E
When DC decoding is completed, the header subheader is stored in RAM1.
It is read from 0 and stored in a register readable by the system controller.
【0163】読み出しシーケンスについて説明すると、
シーケンサ350からのスタートパルスがレジスタに入
力され、このスタートパルスにより制御ロジック445
が始動する。制御ロジック445はカウンタ446、デ
コーダ447で構成され、カウンタ446の値とMOD
E,FORMに応じて、アドレス発生回路450のコン
トロール信号、RAMアクセス要求信号(RQ)、リー
ドデータをレジスタに格納するためのロード信号を順次
発生して、ヘッダ、サブヘッダの読み出しを制御する。
リードが終了すると、制御ロジック448はシーケンサ
350にエンドパルスを返送し、アイドル状態となる。The read sequence will be described.
A start pulse from the sequencer 350 is input to the register , and the start pulse causes the control logic 445 to operate.
Starts. The control logic 445 includes a counter 446 and a decoder 447.
In accordance with E and FORM, a control signal of the address generation circuit 450, a RAM access request signal (RQ), and a load signal for storing read data in a register are sequentially generated to control reading of the header and subheader.
When the reading is completed, the control logic 448 returns an end pulse to the sequencer 350, and enters an idle state.
【0162】サブヘッダの読み出しについて説明する
と、サブヘッダは各バイトが2度書きされており、オー
ディオフラグを用いて2つのうち1つを選びレジスタ0
〜5へストアする。そして、CD−DAインターフェー
ス100より、オーディオフラグ、ビット5,8、ヘッ
ダ/サブヘッダのワードナンバーが入力され、レジスタ
0〜5にヘッダ/サブヘッダの各バイトに対応したオー
ディオフラグの値が保持される。To explain the reading of the subheader, each byte is written twice in the subheader, and one of the two is selected by using the audio flag and the register 0 is selected.
Store to ~ 5. Then, the audio flag, bits 5 and 8, and the word number of the header / subheader are input from the CD-DA interface 100, and the values of the audio flag corresponding to each byte of the header / subheader are held in registers 0-5.
【0163】ビット5、ビット8は自動的にモード、フ
ォームの検出を行なうもので、レジスタ0,2,4にス
トアされる。又、レジスタ0〜5の内容はブロック同期
により、レジスタFLG411に転送される。即ち、ブ
ロック単位のパイプラインにおいて、バッファリングの
ステージより、セクター処理ステージに移される。Bits 5 and 8 automatically detect the mode and form, and are stored in registers 0, 2, and 4. The contents of the registers 0 to 5 are transferred to the register FLG 411 by block synchronization. That is, in the block-by-block pipeline, the processing is shifted from the buffering stage to the sector processing stage.
【0164】上記オーディオフラグにより、2度書きの
サブヘッダのうち何れかがセレクトされ、読出しレジス
タ415,レジスタRC1F,RSMD,RCNO,R
FNOに格納される。RAM10からは前バイト、後バ
イトとも読み出す。そして、前フラグが0ならば前のバ
イトをレジスタにストアする。また、前フラグが1なら
ば後のバイトをレジスタにストアする。フラグとレジス
タにストアされるバイトの関係を表2に示す。One of the twice-written subheaders is selected by the audio flag, and the read register 415, the registers RC1F, RSMD, RCNO, R
Stored in FNO. Both the preceding byte and the succeeding byte are read from the RAM 10. If the previous flag is 0, the previous byte is stored in the register. If the previous flag is 1, the subsequent byte is stored in the register. Table 2 shows the relationship between the flags and the bytes stored in the registers.
【0165】[0165]
【表2】 [Table 2]
【0166】尚、CD−ROMモードではサブヘッダの
読み出しは行なわない。In the CD-ROM mode, the subheader is not read.
【0167】オーディオフラグについて、説明するとG
FLGよりシスコンはヘッダ、サブヘッダのオーディオ
フラグをリードできる。又サブヘッダ部については前後
のフラグのアンドが取られる。The audio flag will now be described.
From FLG, the system controller can read the audio flag of the header and subheader. Also, for the sub-header part, AND of the front and rear flags is taken.
【0168】ヘッダの読み出しについて説明すると制御
ロジック445よりのヘッダロード信号により、ヘッダ
読出レジスタ420の各レジスタRMOD,RBLK,
RSEC,RMINにヘッダがストアされる。The reading of the header will be described. In response to a header load signal from the control logic 445, each of the registers RMOD, RBLK,
The header is stored in RSEC and RMIN.
【0169】オートモード、フォームについて説明する
と、CD−ROMのリード時、ヘッダ部のモードバイト
中のビット0(W1B8)により、リードしたブロック
がMODE1かMODE0,2か判定される。CD−I
のリード時、サブヘッダ部のサブモードバイト中のビッ
ト5(W3B5,W5B5)によりリードしたセクター
がFORM1かFORM2か判定される。この判定にお
いても前後の選択はオーディオフラグを用いて行なわれ
る。これらの判定結果は、オートモード、フォーム信号
としてシスコンインターフェース500に送出され、シ
スコンによりセットされるモード、フォームの選択によ
りセレクトされる。そして、モード、フォームの決定に
用いられる。Explaining the auto mode and the form, when reading a CD-ROM, it is determined whether the read block is MODE1 or MODE0 or 2 by bit 0 (W1B8) in the mode byte of the header. CD-I
At the time of reading, it is determined from the bit 5 (W3B5, W5B5) in the submode byte of the subheader section whether the read sector is FORM1 or FORM2. Also in this determination, selection before and after is performed using the audio flag. These determination results are sent to the system controller interface 500 as auto mode and form signals, and are selected by selecting the mode and form set by the system controller. Then, it is used to determine the mode and form.
【0170】ライト時(エンコード時)の動作について
説明すると、ライト時、ECC,EDCの生成に先だっ
て、RAM10内のユーザデータに対して、シンクパタ
ーン、ヘッダ、サブヘッダ、ゼロフィールドを付加する
動作を行う。The operation at the time of writing (at the time of encoding) will be described. At the time of writing, prior to generation of ECC and EDC, an operation of adding a sync pattern, header, subheader, and zero field to user data in the RAM 10 is performed. .
【0171】付加シーケンスについて説明すると、シー
ケンサーからのスタートパルスにより制御ロジックが始
動する。制御部はアドレス発生回路450のコントロー
ル信号、RAMアクセス要求信号(RQ)、書き込み用
レジスタのゲート制御信号を順次出力する。そして、付
加が終了すると、制御ロジック445はシーケンサーに
エンドパルスを返送しアイドル状態となる。Describing the additional sequence, the control logic is started by a start pulse from the sequencer. The control unit sequentially outputs a control signal of the address generation circuit 450, a RAM access request signal (RQ), and a gate control signal of a write register. Then, when the addition is completed, the control logic 445 returns an end pulse to the sequencer and enters the idle state.
【0172】シンクパターン付加について説明すると、
シンクパターン発生回路435より発生されたシンクパ
ターンをブロックのフォーマットに従いRAM10の所
定の位置に付加する。Explaining the addition of a sync pattern,
The sync pattern generated by the sync pattern generation circuit 435 is added to a predetermined position in the RAM 10 according to the format of the block.
【0173】ヘッダ、サブヘッダの付加について説明す
ると、ヘッダ、サブヘッダをブロックのフォーマットに
従い所定の位置に付加する。このヘッダ、サブヘッダを
付加するかしないかはシステム制御信号により選択され
る。又、元になるヘッダ、サブヘッダは夫々DFFMO
D,BLK,SEC,MIN,DFFC1F,SMD,
CNO,FNOにシスコンによって夫々書き込まれてい
る。そして、ヘッダ、サブヘッダは夫々、書込みレジス
タ410及び425の各レジスタWMOD,WBLK,
WSEC,WMIN,レジスタWC1F,WSMD,W
CNO,WFNOにブロックに同期して転送された後、
RAM10に書き込まれる。サブヘッダを付加しないモ
ードでは、RAM10中のデータよりサブヘッダを読み
出し、フォームビットレジスタAFORMにストアし、
エンコード時のオートフォーム決定を行なう機能を有す
る。Explaining the addition of the header and the subheader, the header and the subheader are added at predetermined positions according to the format of the block. Whether this header or subheader is added is selected by a system control signal. The original header and subheader are DFFMO
D, BLK, SEC, MIN, DFFC1F, SMD,
Written in the CNO and FNO by the syscon respectively. The header and the sub-header are the registers WMOD, WBLK, and WRLK of the write registers 410 and 425, respectively.
WSEC, WMIN, registers WC1F, WSMD, W
After being transferred to CNO and WFNO in synchronization with the block,
The data is written to the RAM 10. In the mode in which the subheader is not added, the subheader is read from the data in the RAM 10 and stored in the form bit register AFORM.
It has a function to determine the autoform at the time of encoding.
【0174】ゼロフィールドの付加について説明する
と、CD−ROM MODE1のブロックの場合、所定
の位置にゼロが書き込まれる。このゼロを発生する回路
はシンクパターン発生回路435を供用する。Explaining the addition of the zero field, in the case of the block of CD-ROM MODE1, zero is written at a predetermined position. The circuit for generating the zero uses the sync pattern generation circuit 435.
【0175】ヘッダタイムのインクリメントとヘッダモ
ードバイトの生成ヘッダタイムインクリメントの手順動
作について説明すると、シスコンはラッチとしてのDフ
リップフロップDFFBLK,SEC,MIN(図18
参照)に夫々初期値を書き込む。そしてプレエンコード
時はインクリメントしない。プレエンコードであるか否
かはシステム制御信号として与えられる。Increment of the header time and generation of the header mode byte The operation of the procedure for incrementing the header time will be described. The system control is performed by the D flip-flops DFFBLK, SEC, and MIN as latches (FIG. 18).
Write the initial value for each. And it does not increment at the time of pre-encoding. Whether or not pre-encoding is performed is given as a system control signal.
【0176】そして、ブロック同期信号に同期してスタ
ートパルスがシーケンサーより与えられる。インクリメ
ント回路440内のコントロールロジックの制御によ
り、表3に示すようにDフリップフロップ(DEF)の
値が書き込み用レジスタ425の各レジスタWBLK,
WSEC,WMINに転送される。Then, a start pulse is given from the sequencer in synchronization with the block synchronization signal. Under the control of the control logic in the increment circuit 440, as shown in Table 3, the value of the D flip-flop (DEF) is changed to each of the registers WBLK,
Transferred to WSEC, WMIN.
【0177】[0177]
【表3】 [Table 3]
【0178】次からのブロックではタイムは、次の表4
に示す手順で、ブロック同期信号に同期してインクリメ
ント回路440にてインクリメントされる。In the next block, the time is as shown in the following Table 4.
Is incremented by the increment circuit 440 in synchronization with the block synchronization signal.
【0179】[0179]
【表4】 [Table 4]
【0180】ヘッダモードバイトの生成手順動作につい
て説明すると、セレクタ22はAとなる。そしてシスコ
ンが開始終了の指示を与えると、システム制御信号によ
り、リンクブロック(LINKBLOK),第1ランイ
ンブロック(1’stRUNINBLOK),第2ラン
インブロック(2’ndRUNINBLOK),ユーザ
データブロック(USERDATABLOCK),第1
ランアウトブロック(1’stRUNOUTBLOC
K),第2ランアウトブロック(2’ndRUNOUT
BLOCK)が与えられる。そしてこれらブロックに応
じたMODE BAYTE(オレンジブック対応)がモ
ードバイト発生回路436で発生される。The operation of the procedure for generating a header mode byte will be described. Then, when the system controller gives a start / end instruction, the system control signal causes a link block (LINKBLOCK), a first run-in block (1'stRUNINBLOCK), a second run-in block (2'ndRUNINBLOCK), and a user data block (USERDATABLOCK). , First
Run-out block (1'stRUNOUTBLOC
K), 2nd run-out block (2'ndRUNOUT
BLOCK). Then, a MODE BAYTE (corresponding to the Orange Book) corresponding to these blocks is generated by the mode byte generating circuit 436.
【0181】 (4)EDC/セクタアドレス発生回路(図21参照) 前述したように、このアドレス発生回路450は、適当
な初期値をセットする機能とインクリメントする機能を
備え、EDC付加/エラー検出回路300とセクターロ
ジック回路400のアドレス発生器として用いられてい
る。以下、図21を参照して説明する。(4) EDC / Sector Address Generation Circuit (See FIG. 21) As described above, this address generation circuit 450 has a function of setting an appropriate initial value and a function of incrementing the EDC, and an EDC addition / error detection circuit. 300 and an address generator of the sector logic circuit 400. Hereinafter, description will be made with reference to FIG.
【0182】セクタロジック400から制御信号及びシ
ーケンサ350からの制御信号が夫々初期値発生器45
6並びにカウンタ457に供給される。適当な初期値が
カウンタ457にロードされる。このカウンタ457の
出力がデコーダ458及び絶対アドレス発生器45に与
えられる。デコーダ458にはフォームモードが入力さ
れる。このデコーダ458からLAST信号とDフリッ
プフロップ462を介してシンクパターン発生回路46
1にデータが与えられ、シンクパターン発生回路461
からシンクパターンが出力される。The control signal from the sector logic 400 and the control signal from the sequencer 350 are supplied to the initial value generator 45, respectively.
6 and a counter 457. An appropriate initial value is loaded into counter 457. The output of the counter 457 is provided to the decoder 458 and the absolute address generator 45. The form mode is input to the decoder 458. The sync pattern generation circuit 46 from the decoder 458 via the LAST signal and the D flip-flop 462
1 to the sync pattern generation circuit 461
Output a sync pattern.
【0183】絶対アドレス発生器459から出力された
絶対アドレスはDフリップフロップ460を介して内部
アドレスバス2へ出力される。そして、RAM10への
アクセス後にカウンタ(mod 1:70)をインクリ
メントすればアドレスが発生される。The absolute address output from absolute address generator 459 is output to internal address bus 2 via D flip-flop 460. Then, if the counter (mod 1:70) is incremented after accessing the RAM 10, an address is generated.
【0184】(5)シーケンサー(5) Sequencer
【0185】図22にシーケンサ350の動作を示すフ
ローチャートを示す。シーケンサ350はこのフローチ
ャートに従いECC付加/エラー訂正回路200、ED
C付加/エラー検出回路300、セクタロジック回路4
00並びにEDC/セクタアドレス発生回路450を制
御する。なお、図22において、Hはヘッダ、RはED
C、PはPECC、QはQECCを示す。FIG. 22 is a flowchart showing the operation of sequencer 350. The sequencer 350 follows the flowchart, and the ECC addition / error correction circuit 200, ED
C addition / error detection circuit 300, sector logic circuit 4
00 and the EDC / sector address generation circuit 450. In FIG. 22, H is a header, and R is ED.
C and P indicate PECC, and Q indicates QECC.
【0186】 (6)ホストインターフェース回路(図23参照) この実施例のホストインターフェース回路600の具体
的実施例を説明する前に、この実施例における回路の特
徴について述べる。(6) Host Interface Circuit (See FIG. 23) Before describing a specific embodiment of the host interface circuit 600 of this embodiment, the features of the circuit in this embodiment will be described.
【0187】この実施例におけるホストインターフェー
ス回路は1チップのうち高速のホストバスと接続される
ブロックはシステムクロックよりも速いクロックで制御
するように構成されている。The host interface circuit in this embodiment is configured so that a block connected to a high-speed host bus in one chip is controlled by a clock faster than a system clock.
【0188】この実施例における回路はシステムクロッ
クで動作しているブロックへの当ブロックからの信号は
直接出力せず、システムクロックと同期するようにレジ
スタ等にセット/クリアするように構成されている。ま
たシステムクロックで動作しているブロックからの信号
は速いクロックで変化点を検出して当ブロックへ取り込
むように構成されている。The circuit in this embodiment is configured not to directly output a signal from this block to a block operating with a system clock, but to set / clear a register or the like in synchronization with the system clock. . Further, a signal from a block operating with a system clock is configured to detect a change point with a fast clock and take in the block.
【0189】更にレジスタファイル604はカウンタ6
05によってFIFOを構成し、レジスタファイル60
4のフルエンプティによって、RAMアクセスとダイレ
クトメモリアクセスコントローラ(DMAC)とのハン
ドシェイクを切り替えるように構成している。Furthermore, the register file 604 stores the counter 6
05 to form a FIFO and register file 60
4, the handshake between RAM access and direct memory access controller (DMAC) is switched.
【0190】また、ホストよりのデータ転送終了時、レ
ジスタファイル604内に残ったデータをRAM10へ
書き込むためにカウンタ605の値をストアするレジス
タ606とその値をコンパレート607する機能を備え
る。When the data transfer from the host is completed, the register 606 stores the value of the counter 605 to write the remaining data in the register file 604 to the RAM 10 and has a function of comparing the value 607.
【0191】上記のように構成することで、高速のホス
トに対応し、高速にホストとのデータ転送が実行でき
る。With the above configuration, it is possible to cope with a high-speed host and execute data transfer with the host at high speed.
【0192】速いクロックで動作するブロックと遅いク
ロックで動作するブロックを1チップに集積できる。ま
た遅いRAMを共用できる。A block operating with a fast clock and a block operating with a slow clock can be integrated on one chip. Also, a slow RAM can be shared.
【0193】更に、ホストバスの使用効率が向上する。
正確な転送語数を確保できる。Further, the use efficiency of the host bus is improved.
Accurate transfer word count can be secured.
【0194】図23に従いこの実施例のホストインター
フェース回路600について説明する。 尚、この実施
例において、クロックはシステムクロックの3倍のクロ
ックで動作する。The host interface circuit 600 of this embodiment will be described with reference to FIG. In this embodiment, the clock operates at three times the system clock.
【0195】ホストインターフェース回路600はホス
トバスインターフェース部606にてホストバスと接続
されており、ホストから転送されるデータは高速クロッ
クでホストバスインターフェース部606、内部ホスト
データバス611を経てセレクタ603を介してレジス
タファイル604に格納される。このレジスタファイル
604に格納されたホストからのデータは制御回路60
2にて、集積回路のシステムクロックに同期させて、内
部データバス1から各ブロックへ転送される。各ブロッ
クへレジスタ606にてシステムクロックの同期を取る
ようにセット又はクリアして各ブロックに供給される。
また、ホストへ転送されるデータは内部データバス1か
らセレクタ603を介して、レジスタファイル604に
格納される。このレジスタファイル604に格納された
各ブロックからのデータは制御回路602の制御によ
り、高速クロックにて、内部ホストデータバス6111
からホストバスインターフェ−ス部606からホストバ
スへへ転送される。The host interface circuit 600 is connected to the host bus by the host bus interface unit 606, and data transferred from the host is transmitted via the host bus interface unit 606, the internal host data bus 611, and the selector 603 with a high-speed clock. And stored in the register file 604. The data from the host stored in the register file 604 is stored in the control circuit 60.
At 2, the data is transferred from the internal data bus 1 to each block in synchronization with the system clock of the integrated circuit. Each block is set or cleared by the register 606 so as to synchronize the system clock, and is supplied to each block.
Data transferred to the host is stored in the register file 604 from the internal data bus 1 via the selector 603. The data from each block stored in the register file 604 is supplied from the internal host data bus 6111 by a high-speed clock under the control of the control circuit 602.
From the host bus interface unit 606 to the host bus.
【0196】Aカウンタ601には、ホストより、スタ
ートアドレス及び転送の方向がセットされる。そして、
制御回路602はレジスタファイル604にデータが書
き込み又はレジスタファイル604からのデータが読み
出される毎にカウンタ605をインクリメントする。そ
してこのカウンタ603の値はデコーダ608から制御
回路602へ送られる。このカウンタ605の値はレジ
スタファイル604のアドレス端子に与えられ、カウン
タ605とレジスタファイル604にてFIFOを構成
している。The start address and transfer direction are set in the A counter 601 by the host. And
The control circuit 602 increments the counter 605 each time data is written to the register file 604 or data is read from the register file 604. The value of the counter 603 is sent from the decoder 608 to the control circuit 602. The value of the counter 605 is given to the address terminal of the register file 604, and the counter 605 and the register file 604 constitute a FIFO.
【0197】前記カウンタ605の値は、ホストからの
データが転送されているときに最終データであることを
示す信号(DONE)が入力されるとレジスタ609に
格納されるとともに、このカウンタ605はクリアされ
る。そして、レジスタ609の値とカウンタ605の値
とがコンパレータ610にて比較される。The value of the counter 605 is stored in the register 609 when a signal (DONE) indicating the last data is input while data is being transferred from the host, and the counter 605 is cleared. Is done. Then, the value of the register 609 and the value of the counter 605 are compared by the comparator 610.
【0198】又、制御回路602から各ブロックに出さ
れる信号(RQ)は、レジスタRQ606に取り込ま
れ、システムクロックと同期する用にこのレジスタ60
6がセット又はクリアされる。更に、システムクロック
に同期する各ブロックからの信号は、高速クロックで変
化点を検出する立ち下がり検出回路607にて検出され
る。A signal (RQ) output from the control circuit 602 to each block is taken into a register RQ 606 and used to synchronize with the system clock.
6 is set or cleared. Further, a signal from each block synchronized with the system clock is detected by a falling detection circuit 607 which detects a change point with a high-speed clock.
【0199】この実施例における集積回路からホストへ
のデータの転送動作について説明する。 (a)ホストよりAカウンタ601にスタートアドレ
ス、転送の方向をセットする。 (b)そしてDMAをスタートさせる。 (c)制御回路602がRAM10のアクセスを要求す
る(RQ)を出力する。 (d)続いて、RAM10のアクセスが許可されると、
ゲートGAからアドレスが出力されセレクタ603のB
のパスを通りレジスタファイル604にデータが書き込
まれる。 (e)Aカウンタ601、カウンタ605をインクリメ
ントする。 (f)カウンタ605がオーバフローする、すなわち、
レジスタファイル604がフルになるまで、上記の
(c)(d)(e)の動作を繰り返す。 (g)ホストバスインタフェース部606により、DM
ACとハンドシェイクを行ないつつレジスタファイル6
04のデータをゲートGHを開きホストバスに出力す
る。 (h)カウンタ605をインクリメントする。 (j)カウンタ605がオーバーフローする、すなわち
レジスタファイル604がエンプティになるまで上記
(g)(h)の動作を繰り返す。 (k)上記(g)を実行中にDMACより最終データで
あることを示す信号(DONE)が入力されるまで、上
記(c)から(j)までの処理を行ない、(g)を実行
中にDONE信号が入力されると処理を終了する。The operation of transferring data from the integrated circuit to the host in this embodiment will be described. (A) The host sets the start address and the transfer direction in the A counter 601. (B) Then start the DMA. (C) The control circuit 602 outputs (RQ) requesting access to the RAM 10. (D) Subsequently, when access to the RAM 10 is permitted,
The address is output from the gate GA, and B
The data is written to the register file 604 through the above path. (E) The A counter 601 and the counter 605 are incremented. (F) the counter 605 overflows, ie
The above operations (c), (d), and (e) are repeated until the register file 604 becomes full. (G) The host bus interface unit 606 allows the DM
Register file 6 while handshake with AC
Open the gate GH to output the data 04 to the host bus. (H) Increment the counter 605. (J) The above operations (g) and (h) are repeated until the counter 605 overflows, that is, the register file 604 becomes empty. (K) The processes from (c) to (j) are performed until a signal (DONE) indicating the last data is input from the DMAC during execution of (g), and (g) is being executed. When the DONE signal is input to the terminal, the processing is terminated.
【0200】この実施例におけるホストから集積回路へ
のデータの転送の動作について説明する。 (a)ホストよりAカウンタ601にスタートアドレ
ス、転送の方向をセットする。 (b)そしてDMAをスタートさせる。 (c)ホストバスインタフェース部606により、DM
ACとハンドシェイクを行ないつつ、セレクタ603の
Aパスを通し、ホストバスのデータをレジスタファイル
604に書き込む。 (d)カウンタ605をインクリメントする。 (e)カウンタ605がオーバフローする、すなわち、
レジスタファイル604がフルになるまで、上記の
(c)(d)の動作を繰り返す。 (f)制御回路602がRQを出力する。 (g)続いて、RAM10のアクセスが許可されると、
ゲートGAからアドレスが出力されるとともにゲートG
Dが開かれ、レジスタファイル604の内容をデータバ
スを通じRAM10に書き込む。 (h)Aカウンタ601、カウンタ605をインクリメ
ントする。 (i)カウンタ605がオーバーフローする、すなわち
レジスタファイル604がエンプティになるまで上記
(f)から(h)の動作を繰り返す。 (j)上記(c)を実行中にDMACより最終データで
あることを示す信号(DONE)が入力されるまで、上
記(c)から(i)までの処理を行ない、(c)を実行
中にDONE信号が入力されるとそのときのカウンタ6
05の値をレジスタに転送し、カウンタをクリアする。 (k)レジスタの値とカウンタの値が同じになるまで、
(f)(g)(h)を繰り返す。An operation of transferring data from the host to the integrated circuit in this embodiment will be described. (A) The host sets the start address and the transfer direction in the A counter 601. (B) Then start the DMA. (C) The host bus interface unit 606 sends the DM
The host bus data is written into the register file 604 through the A path of the selector 603 while performing handshake with the AC. (D) The counter 605 is incremented. (E) the counter 605 overflows, ie
The above operations (c) and (d) are repeated until the register file 604 becomes full. (F) The control circuit 602 outputs RQ. (G) Subsequently, when access to the RAM 10 is permitted,
The address is output from the gate GA and the gate G
D is opened, and the contents of the register file 604 are written to the RAM 10 via the data bus. (H) The A counter 601 and the counter 605 are incremented. (I) The operations (f) to (h) are repeated until the counter 605 overflows, that is, the register file 604 becomes empty. (J) The processes from (c) to (i) are performed until a signal (DONE) indicating the last data is input from the DMAC during the execution of (c), and the process of (c) is being executed. When the DONE signal is input to the counter 6
Transfer the value of 05 to the register and clear the counter. (K) Until the value of the register and the value of the counter are the same,
(F) Repeat (g) and (h).
【0201】(7)通信機能ブロック(図24参照)(7) Communication function block (see FIG. 24)
【0202】通信機能ブロック700はシスコンとのイ
ンターフェースを行なうシスコンインターフェース回路
500とホストインターフェース回路600との間を接
続するもので、ホストシスコン間でコマンド、インディ
ケーションのやり取りを行なう。The communication function block 700 connects the system interface circuit 500 for interfacing with the system controller and the host interface circuit 600, and exchanges commands and indications between the host system.
【0203】通信機能ブロック700はインディケーシ
ョンレジスタファイル710及びコマンドレジスタファ
イル720を備え、コマンドレジスタファイル720に
内部ホストデータバスから16ビットのデータが送出さ
れ、このコマンドレジスタファイル720から8ビット
ずつセレクタ721に送出される。そしてセレクタ72
1からゲート722を介して内部シスコンデータバス7
40にデータが送出される。The communication function block 700 includes an indication register file 710 and a command register file 720. 16-bit data is sent from the internal host data bus to the command register file 720, and the selector 721 is transmitted from the command register file 720 in 8-bit units. Sent to And the selector 72
1 through the gate 722 to the internal system data bus 7
Data is sent to 40.
【0204】又、内部シスコンデータバス740から8
ビットが直接インディケーションレジスタファイル71
0に、そして8ビットがフリップフロップ711で遅延
され、インディケーションレジスタファイル710に夫
々データが送出される。そして、このインディケーショ
ンレジスタファイル710から16ビットのデータがゲ
ート712を介して内部ホストデータバス730にデー
タが送出される。The internal system data buses 740 to 8
Bit is directly stored in the indication register file 71
The data is sent to the indication register file 710 after being delayed to 0 and 8 bits by the flip-flop 711, respectively. Then, 16-bit data is sent from the indication register file 710 to the internal host data bus 730 via the gate 712.
【0205】カウンタH750にヘッダのライト又はリ
ードの信号が入力され、このカウンタ750から出力が
ヘッダ割込み発生回路751に入力され、この発生回路
751からヘッダ割込み要求信号が出力される。A header write or read signal is input to the counter H 750, an output from the counter 750 is input to a header interrupt generation circuit 751, and a header interrupt request signal is output from the generation circuit 751.
【0206】カウンタS760にサブヘッダのライト又
はリードの信号が入力され、このカウンタ760から出
力がサブヘッダ割込み発生回路761に入力され、この
発生回路761からサブヘッダ割込み要求信号が出力さ
れる。A subheader write or read signal is input to the counter S760, an output from the counter 760 is input to the subheader interrupt generation circuit 761, and a subheader interrupt request signal is output from the generation circuit 761.
【0207】(8)アービトレーションロジック回路
(図25ないし図27参照)(8) Arbitration logic circuit (see FIGS. 25 and 27)
【0208】このアービトレーションロジック回路80
0は、ECC付加/エラー訂正回路200、EDC付加
/検出回路300、セクターロジック回路400、CD
−DAインターフェース回路100、ホストインターフ
ェース回路600、シリアルポート回路900、RAM
ページ間DMAロジック回路850が外部のRAM10
をアクセスするときに用いられる。This arbitration logic circuit 80
0 is the ECC addition / error correction circuit 200, EDC addition / detection circuit 300, sector logic circuit 400, CD
-DA interface circuit 100, host interface circuit 600, serial port circuit 900, RAM
The inter-page DMA logic circuit 850 is connected to the external RAM 10
Used when accessing.
【0209】上記の回路のうち最悪5つの回路がRAM
10へ同時にアクセスを要求することがある。アービト
レーションロジック回路800はこれらのRAMアクセ
ス要求が発生したときにプライオリティの高いものから
優先させて実行させ、他の要求元の回路に対しては順番
がくるまで待機させる働きをする。Of the above circuits, the worst five circuits are RAM
10 may be requested at the same time. When these RAM access requests are generated, the arbitration logic circuit 800 gives priority to the RAM access request with the highest priority, and causes other requesting circuits to wait until the order comes.
【0210】この実施例におけるアービトレーション回
路の特徴につきまず説明する。この実施例の回路におい
ては、1チップ内の複数このRAMの利用するブロック
が各々独立動作するして構成になっており、各部はRA
Mへのアクセス要求が発生したとき、アービトレーショ
ンロジックにアクセス要求信号を出し、許可が得られれ
ば実際にアクセスされるように構成されている。The features of the arbitration circuit in this embodiment will be described first. In the circuit of this embodiment, a plurality of blocks used by this RAM in one chip operate independently of each other, and
When an access request to M is generated, an access request signal is issued to the arbitration logic, and if permission is obtained, the access is actually performed.
【0211】アービトレーションロジックで各部への許
可信号を返送した後、1クロックサイクル遅れて実際の
RAMアクセスを行なうように構成されている。After the arbitration logic returns a permission signal to each section, actual RAM access is performed one clock cycle later.
【0212】アービトレーションロジックを各部ごとに
独立のブロックとし、それらを優先順位順にカスケード
接続することで構成されている。The arbitration logic is configured as an independent block for each unit and cascade-connected in priority order.
【0213】アービトレーションロジック内の各部独立
ブロックを各々イネーブル、ディセーブルできるように
構成されている。Each block independent block in the arbitration logic can be enabled and disabled.
【0214】上記のように構成することで、各ブロック
のタイミング調整が簡単になる。又RAMをアクセスが
衝突することなく利用できる。With the above configuration, the timing adjustment of each block is simplified. Also, the RAM can be used without conflicting accesses.
【0215】又、各ブロックのリード、ライト、アドレ
スイネーブル信号スキューが小さくなる。Further, the skew of the read, write, and address enable signals of each block is reduced.
【0216】又、回路設計が簡略化できる。ブロック数
の増減に対応しやすい。テスト、デバッグが容易とな
る。Further, the circuit design can be simplified. It is easy to cope with an increase or decrease in the number of blocks. Testing and debugging are easy.
【0217】図25はアービトレーションロジック回路
にリクエストを要求する一般的な回路を示すブロック
図、図26はそのタイミングチャート、図27はアビト
レーションロジック回路の具体的回路図である。FIG. 25 is a block diagram showing a general circuit for requesting an arbitration logic circuit, FIG. 26 is a timing chart thereof, and FIG. 27 is a specific circuit diagram of the arbitration logic circuit.
【0218】図25に示すように、各ブロックはコント
ロール部810より、リード若しくはライト要求(RQ
R,RQW)をアービトレーションロジック回路800
に送出する。アービトレーションロジック回路800は
最もプライオリティの高いブロックからのリード若しく
はライト要求に対して実行を行なうことを許可するEX
信号を与える。そして、このEX信号がコントロール部
810に与えられると、コントロール部810はデータ
処理部811及びアドレス発生部815に夫々制御信号
を与える。書き込み時にはゲートGにライトイネーブル
信号WREが与えられ、データ処理部811からフリッ
プフロップ813を介して、内部データバス1にデータ
が与えられる。読み込み時にはリードイネーブル信号R
DEがレジスタ812に与えられ、内部データバス1か
らレジスタ812にデータが与えられる。又、アドレス
発生部815からはフリップフロップ814、ゲートを
介して内部アドレスバス2のアドレスデータが与えら
れ、そのブロックとRAM10とがアクセスされる。As shown in FIG. 25, each block receives a read or write request (RQ
R, RQW) to the arbitration logic circuit 800
To send to. The arbitration logic circuit 800 is an EX that permits execution of a read or write request from a block with the highest priority.
Give a signal. Then, when this EX signal is given to control section 810, control section 810 gives control signals to data processing section 811 and address generation section 815, respectively. At the time of writing, a write enable signal WRE is supplied to the gate G, and data is supplied from the data processing unit 811 to the internal data bus 1 via the flip-flop 813. When reading, read enable signal R
DE is applied to register 812, and data is applied to register 812 from internal data bus 1. The address data of the internal address bus 2 is given from the address generator 815 via the flip-flop 814 and the gate, and the block and the RAM 10 are accessed.
【0219】図26に示すように、プライオリティの高
いブロックからのリード若しくはライト要求(RQR,
RQW)はウェイトされることなく、そのまま実行を行
なうことを許可するEXとして実行されることが要求元
のブロックに介され、そのブロックとRAM10とがア
クセスされ、データとアドレスの更新が行われる。又、
EXは次のプライオリティ以下の要求に対するWAIT
信号となり、プライオリティの低いブロックが要求され
た場合、WAIT(EX)がかかっていれば、その間R
AM10へのアクセスの実行は待機され、WAITがな
くなったとき、そのブロックのアクセスを許可するEX
信号が出力されて、アクセスが開始される。As shown in FIG. 26, a read or write request (RQR,
RQW) is not waited, and is executed as an EX that permits the execution to be performed as it is, via a requesting block, the block and the RAM 10 being accessed, and data and addresses are updated. or,
EX waits for requests below the following priority
When a low-priority block is requested, if a WAIT (EX) is applied, R
Execution of access to the AM 10 is awaited, and when WAIT is exhausted, EX that permits access to the block is executed.
A signal is output and access is started.
【0220】図27に従いアービトレーションロジック
回路800の動作につき説明する。最もプライオリティ
の高いブロックからのリード若しくはライト要求(RQ
R1,RQW1)はウェイトされることなく、そのまま
実行を行なうことを許可するEX1として実行されるこ
とが要求元のブロックに介され、そのブロックとRAM
10とがアクセスされる。The operation of arbitration logic circuit 800 will be described with reference to FIG. Read or write request (RQ) from the block with the highest priority
R1, RQW1) are executed without being waited, and are executed as EX1 permitting the execution as it is, via a request source block.
10 are accessed.
【0221】又、EX1は次のプライオリティ以下の要
求に対するWAIT信号となる。PQR2が要求された
場合WAIT(EX1)がかかっていれば、RQR2は
DFF1へ取り込まれ、WAITがなくなったとき、D
FF2へ転送されるとともに、DFF1はRQRがその
時来ていなければクリアされ、要求元にEX2が返され
るとともに、次段以下にWAITを発生する。WAIT
(EX1)がかかってなければ、DFF1へ取り込まれ
た次のクロックサイクルでDFF2へ転送されるととも
に、EX2が返され、次段以下にWAITを発生する。
そして、ゲートディレイの許すかぎり、点線内ブロック
Aをカスケード接続できる。各段のEN信号は、各段を
独立にイネーブル、ディセーブルでき、TEST時に利
用される。EX1 is a WAIT signal for the next lower priority request. When PQR2 is requested, if WAIT (EX1) is applied, RQR2 is taken into DFF1, and when WAIT is exhausted, DRQ1 is output.
While being transferred to FF2, DFF1 is cleared if the RQR has not arrived at that time, EX2 is returned to the request source, and a WAIT is generated in the next stage and below. WAIT
If (EX1) is not applied, in the next clock cycle taken into DFF1, the data is transferred to DFF2, EX2 is returned, and a WAIT is generated in the next stage and below.
As long as the gate delay permits, the blocks A within the dotted line can be cascaded. The EN signal of each stage can enable and disable each stage independently and is used at the time of TEST.
【0222】(9)RAMページ間DMAロジック(図
28参照)(9) DMA logic between RAM pages (see FIG. 28)
【0223】リード中に、リード動作を続行しつつ、A
DPCM再生をする必要が生じたとき、又ライトリード
中にADPCMエンコードが終了したデータをホストを
経由することなくディスクに書き込みたいとき、RAM
ページ間DMAにより、I/OバッファとADPCMバ
ッファ間のデータ転送を行なう。図28に従いRAMペ
ージ間DMAロジック回路850の構成及び、動作を説
明する。During the read operation, while the read operation is continued, A
When it becomes necessary to perform DPCM reproduction, or when it is desired to write data that has been subjected to ADPCM encoding during write / read to a disk without passing through a host,
Data transfer between the I / O buffer and the ADPCM buffer is performed by the inter-page DMA. The configuration and operation of the RAM inter-page DMA logic circuit 850 will be described with reference to FIG.
【0224】I/Oバッファページ、ADPCMペー
ジ、転送方向を決め、ワードカウンタをクリアする。The I / O buffer page, ADPCM page, transfer direction are determined, and the word counter is cleared.
【0225】読み出し時は、セレクタ851を切替て絶
対アドレス発生器854にて、転送元のページ切替アド
レスを発生し、レジスタ852にデータを取り込む。At the time of reading, the selector 851 is switched, the page switching address of the transfer source is generated by the absolute address generator 854, and the data is taken into the register 852.
【0226】書き込み時は、セレクタ851を切替て絶
対アドレス発生器854にて、転送先のページに切替ア
ドレスを発生し、ゲートGDを開き、レジスタ852の
データをRAM10に書き込む。At the time of writing, the selector 851 is switched, the switching address is generated in the transfer destination page by the absolute address generator 854, the gate GD is opened, and the data of the register 852 is written in the RAM 10.
【0227】そして、アドレスカウンタ853をインク
リメントする。1ページ分の転送が完了するまで上述の
動作が繰り返される。上述の各動作は制御回路855に
て制御される。Then, the address counter 853 is incremented. The above operation is repeated until the transfer of one page is completed. The above operations are controlled by the control circuit 855.
【0228】さて、この発明の実施例の回路は上述した
ように構成されるが、CD−DAインターフェース回路
100、アービトレーションロジック回路800、RA
Mページ間DMAロジック回路850等を用いて、外部
RAM10を次のように利用している。以下、RAMの
利用の仕方について説明する。The circuit according to the embodiment of the present invention is constructed as described above. However, the CD-DA interface circuit 100, the arbitration logic circuit 800, and the RA
The external RAM 10 is used as follows using the DMA logic circuit 850 between M pages and the like. Hereinafter, how to use the RAM will be described.
【0229】この実施例において、RAM10は図4に
示すように、ページに分け、I/Oバッファページと、
ADPCM用ページに割り振り、I/Oバッファページ
とADPCMページ間で、データの転送を行なえるよう
に構成している。In this embodiment, the RAM 10 is divided into pages as shown in FIG.
ADPCM pages are allocated, and data is transferred between the I / O buffer page and the ADPCM page.
【0230】このRAM10は、1ページをCD−RO
Mで定めてあるデータフォーマットより広く取り、余っ
た領域をホストに送るオーディオフラグ情報EDB(エ
ラー訂正を行なわないブロック)又はエラー訂正時に得
られ、次エラー訂正で、利用されるフラグ(エラー訂正
を行なうブロック)を書き込むために用いるように構成
されている。This RAM 10 stores one page in a CD-RO
An audio flag information EDB (block not performing error correction) which is taken wider than the data format defined by M and sent to the host, or is obtained at the time of error correction, and is used in the next error correction. (A block to be executed).
【0231】外部RAM10のうちADPCMバッファ
は読み出しデータ(RDATA)のリード時や書き込み
データ(WDATA)のライト時中でも、ホストインタ
ーフェースやシリアルポートを通して全く自由に利用で
きるように構成している。The ADPCM buffer in the external RAM 10 is configured to be completely freely used through the host interface or the serial port even when reading the read data (RDATA) or writing the write data (WDATA).
【0232】上記のように構成することで、ディスクか
ら読み出したデータのうち、ホストに送る必要がなく直
接ADPCMの再生等に利用されるブロックを高速にA
DPCMデコーダに渡すことができる。また、RAMを
効率良く利用できる。With the above configuration, blocks read out from the disk, which need not be sent to the host and are directly used for ADPCM reproduction or the like, can be read at high speed.
It can be passed to the DPCM decoder. Further, the RAM can be used efficiently.
【0233】ディスクへの書き込みや読み出しをしなが
ら、ADPCMのエンコードが可能となりアプリケーシ
ョンの幅が広がる。[0233] ADPCM encoding can be performed while writing and reading data to and from a disk, and the range of applications is expanded.
【0234】ページの発生方法について説明する。ペー
ジの発生はエンコード時/デコード時で次のようにな
る。A method for generating a page will be described. The page is generated at the time of encoding / decoding as follows.
【0235】I/Oバッファページの発生はエンコード
時/デコード時で次のようになる。 ページカウンタの値 PCNT CD−DAページの値 PCDDAThe generation of the I / O buffer page at the time of encoding / decoding is as follows. Page counter value PCNT CD-DA page value PCDDA
【0236】ページ(ECC,EDC,セクターロジッ
ク用ページ)の値PECCとする。 エンコード時 PCDDA=PCNT,PECC=(PCNT+3)mod4 デコード時 PCDDA=(PCNT+3)mod4,PECC=PCNT 但し、PCNTは0〜3である。The value of the page (ECC, EDC, sector logic page) is PECC. At the time of encoding PCDDA = PCNT, PECC = (PCNT + 3) mod4 At the time of decoding PCDDA = (PCNT + 3) mod4, PECC = PCNT However, PCNT is 0-3.
【0237】CD−DAインターフェース回路のページ
カウンタは2ビットカウンタでブロック同期ごとにイン
クリメントされ、PCNTを発生する。デコーダにより
エンコード/デコードの応じてPCDDA,PECCを
発生する。The page counter of the CD-DA interface circuit is a 2-bit counter which is incremented every block synchronization to generate PCNT. PCDDA and PECC are generated by the decoder in accordance with the encoding / decoding.
【0238】I/Oバッファページのパイプライン処理
について、説明すると、ライト時(エンコード時),I
/Oバッファの0頁に最初のデータをホストより転送す
る。The pipeline processing of the I / O buffer page will be described.
The first data is transferred from the host to page 0 of the / O buffer.
【0239】次に、このデータに対して、セクターロジ
ックによりシンクパターン、ヘッダ、サブヘッダを付加
する。更に、ECC付加/エラー訂正回路200によ
り、ECCコードを生成する。最後にEDC付加/エラ
ー検出回路300によりEDCを付加する。ここまでは
プレエンコードで、まだCD−DAインターフェース回
路100を通じたWDATAのシリアル転送は行なわれ
ていない。又、プレエンコードが完了するまでに、最低
もう1ページ分の書き込みデータをホスト取り転送して
おく。CD−DAインターフェースが受け取るSOE信
号により、ブロック同期が取られ、ページカウンタがイ
ンクリイメントされ、ワードカウンタがリセットされ
る。そして、ページ0のデータがシリアルに出力される
とともに、ページ1のデータに対して、HWR(セクタ
ーロジックの処理、ライト時)、ECC(ECC付加/
エラー訂正回路の処理)及びEDC(EDCの付加/エ
ラー検出回路の処理)が行われている。Next, a sync pattern, header, and subheader are added to this data by sector logic. Further, the ECC addition / error correction circuit 200 generates an ECC code. Finally, the EDC is added by the EDC addition / error detection circuit 300. Up to this point, pre-encoding has been performed, and serial transfer of WDATA through the CD-DA interface circuit 100 has not yet been performed. Until the pre-encoding is completed, at least another page of write data is transferred to the host. The block synchronization is achieved by the SOE signal received by the CD-DA interface, the page counter is incremented, and the word counter is reset. Then, the data of page 0 is output serially, and the data of page 1 is subjected to HWR (at the time of sector logic processing and writing), ECC (ECC addition /
Error correction circuit processing) and EDC (EDC addition / error detection circuit processing) are performed.
【0240】以後、ワードカウンタにより、ブロック同
期を取り、処理を繰り返す。Thereafter, the word counter synchronizes the blocks and repeats the processing.
【0241】次に、このデータに対して、セクターロジ
ックによりシンクパターン、ヘッダ、サブヘッダを付加
する。更に、ECC付加/エラー訂正回路200によ
り、ECCコードを生成する。最後にEDC付加/エラ
ー検出回路300によりEDCを付加する。ここまでは
プレエンコードで、まだCD−DAインターフェース回
路100を通じたWDATAのシリアル転送は行なわれ
ていない。又、プレエンコードが完了するまでに、最低
もう1ページ分の書き込みデータをホストとに転送して
おく。CD−DAインターフェースが受け取るSOE信
号により、ブロック同期が取られ、ページカウンタがイ
ンクリイメントされ、ワードカウンタがリセットされ
る。そして、ページ0のデータがシリアルに出力される
とともに、ページ1のデータに対して、HWR(セクタ
ーロジックの処理、ライト時)、ECC(ECC付加/
エラー訂正回路の処理)及びEDC(EDCの付加/エ
ラー検出回路の処理)が行われている。Next, a sync pattern, a header, and a subheader are added to this data by sector logic. Further, the ECC addition / error correction circuit 200 generates an ECC code. Finally, the EDC is added by the EDC addition / error detection circuit 300. Up to this point, pre-encoding has been performed, and serial transfer of WDATA through the CD-DA interface circuit 100 has not yet been performed. Moreover, until the pre-encoding is completed, keep transferring at least another page of write data to the host. The block synchronization is achieved by the SOE signal received by the CD-DA interface, the page counter is incremented, and the word counter is reset. Then, the data of page 0 is output serially, and the data of page 1 is subjected to HWR (at the time of sector logic processing and writing), ECC (ECC addition /
Error correction circuit processing) and EDC (EDC addition / error detection circuit processing) are performed.
【0242】図29及び図30は上述したRAM10の
処理を時系列的に示した模式図であり、図29はエンコ
ード時、図30はデコード時を夫々示す。図29に示す
ように、エンコード時には、1セクタ、この実施例にお
いては13msecごとに、例えばI/Oバッファ0に
ホストよりデータ転送が行なわれ、そしてヘッダの書き
込み、ECC,EDCの生成処理が行なわれている時
に、I/Oバッファ1にホストからデータ転送が行なわ
れる。そして、I/Oバッファ0の書き込みデータがシ
リアルに出力されている時にI/Oバッファ1では、ヘ
ッダの書き込み、ECC,EDCの生成処理が行なわれ
るように、パイプライン処理が行なわれる。また、図3
0に示すように、同様にデコード時もパイプライン処理
が行なわれる。又、図31ないし図36は上述した各回
路の動作を示すフローチャートである。図31及び図3
2はセクターブロック回路の動作、図33及び図34は
EDC付加/エラー検出回路の動作、図35及び図36
はECC付加/エラー訂正回路の動作を示す。FIGS. 29 and 30 are schematic diagrams showing the above-described processing of the RAM 10 in chronological order. FIG. 29 shows the case of encoding, and FIG. 30 shows the case of decoding. As shown in FIG. 29, at the time of encoding, data is transferred from the host to the I / O buffer 0, for example, every 13 msec in this embodiment, and the header is written, and the ECC and EDC generation processes are performed. During the transfer, data is transferred from the host to the I / O buffer 1. When the write data of the I / O buffer 0 is output serially, the I / O buffer 1 performs a pipeline process so that a header is written and ECC and EDC are generated. FIG.
As indicated by 0, pipeline processing is also performed at the time of decoding. FIGS. 31 to 36 are flowcharts showing the operation of each of the circuits described above. FIG. 31 and FIG.
2 shows the operation of the sector block circuit, FIGS. 33 and 34 show the operation of the EDC addition / error detection circuit, and FIGS. 35 and 36.
Shows the operation of the ECC addition / error correction circuit.
【0243】[0243]
【発明の効果】以上説明したように、この発明によれ
ば、光ディスクから読み出したデータのうち、ホストC
PUに送る必要がなく且つADPCMの再生等に利用さ
れるブロックを高速にADPCMデコーダに転送できる
と共に、ADPCMデコーダは独自にバッファメモリを
持つ必要がなくなる。また、この発明によれば、記憶手
段を効率良く利用できる。更に、光ディスクへの書き込
みや読み出しをしながらADPCMの再生やADPCM
のエンコードが可能となり、アプリケーションの幅が広
がる。As described above, according to the present invention, of the data read from the optical disk, the host C
Blocks need to send the PU is used name rather and the ADPCM such as reproduction is possible transfer to the ADPCM decoder at high speed, ADPCM decoder own is not necessary to have a buffer memory. Further, according to the present invention, the storage means can be used efficiently. Furthermore, while writing and reading to and from an optical disc, reproduction of ADPCM and ADPCM
Encoding is possible, and the range of applications is expanded.
【図1】この発明が用いられる信号処理用半導体集積回
路の全体構成を示す概略ブロック図である。FIG. 1 is a schematic block diagram showing an overall configuration of a signal processing semiconductor integrated circuit to which the present invention is applied.
【図2】この発明が用いられる信号処理用半導体集積回
路の全体構成を示すブロック図である。FIG. 2 is a block diagram showing an overall configuration of a signal processing semiconductor integrated circuit to which the present invention is applied;
【図3】この発明に用いられるCD−DAインターフェ
ースの詳細を示すブロック図である。FIG. 3 is a block diagram showing details of a CD-DA interface used in the present invention.
【図4】この発明が用いられる外部メモリのメモリのペ
ージング態様を示す模式図である。FIG. 4 is a schematic diagram showing a paging mode of an external memory in which the present invention is used.
【図5】IOバッファのデータフォーマットを示す模式
図である。FIG. 5 is a schematic diagram showing a data format of an IO buffer.
【図6】この発明に用いられるECC付加/エラー訂正
回路の全体構成を示すブロック図である。FIG. 6 is a block diagram showing an overall configuration of an ECC addition / error correction circuit used in the present invention.
【図7】この発明に用いられるECC信号処理部を示す
ブロック図である。FIG. 7 is a block diagram showing an ECC signal processing unit used in the present invention.
【図8】エラ−訂正の動作を示すフローチャートであ
る。FIG. 8 is a flowchart showing an error correction operation.
【図9】エラー訂正時の復号動作を示すフローチャート
である。FIG. 9 is a flowchart showing a decoding operation at the time of error correction.
【図10】エラー訂正時の復号動作を示すフローチャー
トである。FIG. 10 is a flowchart showing a decoding operation at the time of error correction.
【図11】Qワードのアドレスの割り当てを示す模式図
である。FIG. 11 is a schematic diagram showing assignment of Q word addresses.
【図12】Pワードの割り当てを示す模式図である。FIG. 12 is a schematic diagram showing P word allocation.
【図13】PECCのときの参照すべきQアドレスを示
す模式図である。FIG. 13 is a schematic diagram showing a Q address to be referred at the time of PECC.
【図14】ECCアドレス発生回路を示すブロック図で
ある。FIG. 14 is a block diagram showing an ECC address generation circuit.
【図15】この発明に用いられるEDC付加/エラー検
出回路のEDC生成回路である。FIG. 15 is an EDC generation circuit of an EDC addition / error detection circuit used in the present invention.
【図16】この発明に用いられるEDC付加/エラー検
出回路の誤り検出回路である。FIG. 16 shows an error detection circuit of the EDC addition / error detection circuit used in the present invention.
【図17】この発明に用いられるセクターロジック回路
の全体構成を示すブロック図である。FIG. 17 is a block diagram showing an overall configuration of a sector logic circuit used in the present invention.
【図18】ヘッダの生成及び検出を行なう回路を示すブ
ロック図である。FIG. 18 is a block diagram showing a circuit for generating and detecting a header.
【図19】サブヘッダの生成と検出を行なう回路を示す
ブロック図である。FIG. 19 is a block diagram showing a circuit for generating and detecting a subheader.
【図20】セクターロジックの制御部を示すブロック図
である。FIG. 20 is a block diagram showing a control unit of the sector logic.
【図21】この発明に用いられるEDCならびにセクタ
ーロジック回路のアドレスを発生するアドレス発生回路
を示すブロック図である。FIG. 21 is a block diagram showing an address generation circuit for generating an address of an EDC and a sector logic circuit used in the present invention.
【図22】シーケンサーの動作を示すフローチャートで
ある。FIG. 22 is a flowchart showing the operation of the sequencer.
【図23】この発明に用いられるホストインターフェー
ス回路を示すブロック図である。FIG. 23 is a block diagram showing a host interface circuit used in the present invention.
【図24】この発明に用いられる通信機能ブロックを示
すブロック図である。FIG. 24 is a block diagram showing communication function blocks used in the present invention.
【図25】この発明に用いられるアービトレーションブ
ロック回路にリクエスト要求を出す回路一般的なブロッ
ク図である。FIG. 25 is a general block diagram of a circuit for issuing a request request to an arbitration block circuit used in the present invention.
【図26】図25に示すブロック図のタイミングチャー
トである。26 is a timing chart of the block diagram shown in FIG. 25.
【図27】アービトレーションロジック回路の具体的回
路図である。FIG. 27 is a specific circuit diagram of an arbitration logic circuit.
【図28】この発明に用いられるRAMページ間DMA
ロジック回路を示すブロック図である。FIG. 28 shows a DMA between RAM pages used in the present invention.
FIG. 3 is a block diagram illustrating a logic circuit.
【図29】エンコード時のRAMの処理を時系列的に示し
た模式図である。FIG. 29 is a schematic diagram showing the processing of the RAM at the time of encoding in a time-series manner.
【図30】デコード時のRAMの処理を時系列的に示した
模式図である。FIG. 30 is a schematic diagram showing the processing of the RAM at the time of decoding in chronological order.
【図31】セクターロジック回路の動作を示すフローチ
ャートである。FIG. 31 is a flowchart showing an operation of the sector logic circuit.
【図32】セクターロジック回路の動作を示すフローチ
ャートである。FIG. 32 is a flowchart showing an operation of the sector logic circuit.
【図33】EDC生成動作を示すフローチャートであ
る。FIG. 33 is a flowchart showing an EDC generation operation.
【図34】EDC生成動作を示すフローチャートであ
る。FIG. 34 is a flowchart showing an EDC generation operation.
【図35】ECCの復号動作を示すフローチャートであ
る。FIG. 35 is a flowchart showing an ECC decoding operation.
【図36】ECCの復号動作を示すフローチャートであ
る。FIG. 36 is a flowchart showing an ECC decoding operation.
10 外部RAM 100 CD−DAインターフェース回路 200 ECC付加/エラー訂正回路 300 EDC付加/エラー検出回路 350 シーケンサー 400 セクターロジック回路 450 EDC/セクターアドレス発生回路 500 シスコンインターフェース 600 ホストインターフェース回路 700 通信機能ブロック回路 800 アービトレーションロジック回路 850 RAMページ間DMAロジック回路 900 シリアルポート DESCRIPTION OF SYMBOLS 10 External RAM 100 CD-DA interface circuit 200 ECC addition / error correction circuit 300 EDC addition / error detection circuit 350 Sequencer 400 Sector logic circuit 450 EDC / sector address generation circuit 500 Syscon interface 600 Host interface circuit 700 Communication function block circuit 800 Arbitration Logic circuit 850 RAM page-to-page DMA logic circuit 900 serial port
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−210666(JP,A) 特開 昭58−175187(JP,A) 特開 昭59−35262(JP,A) 特開 昭63−140464(JP,A) 特開 平2−68778(JP,A) 特開 昭60−201576(JP,A) 特開 昭63−298471(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11B 20/10 G11B 20/18 G06F 13/38 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-2-210666 (JP, A) JP-A-58-175187 (JP, A) JP-A-59-35262 (JP, A) JP-A-63-1988 140464 (JP, A) JP-A-2-68778 (JP, A) JP-A-60-201576 (JP, A) JP-A-63-298471 (JP, A) (58) Fields investigated (Int. 7 , DB name) G11B 20/10 G11B 20/18 G06F 13/38
Claims (3)
ータ並びに光ディスクに書き込む書き込みデータを記憶
手段へ取り込む光ディスクの信号処理方法であって、前
記記憶手段を複数のページ単位に分割し、前記ページを
ホストCPU並びに光ディスクとのデータのやり取りを
行うためのI/OバッファページとADPCMデータを
格納するADPCM用バッファページに割り振り、且つ
前記I/OバッファページとADPCM用バッファペー
ジ間でデータの転送を可能にし、前記I/Oバッファペ
ージは、エンコード時外部ホストCPUからのデータを
取り込むとともに、ADPCM用バッファページから転
送された光ディスクへ書き込むADPCMデータを保持
し、デコード時光ディスクからのデータを取り込むとと
もにホストCPUまたはADPCM用バッファページへ
送るデータを保持し、光ディスクの読み出し中に、読み
出し動作を続行しつつ、ADPCMデコードをする必要
が生じたとき、又書き込み動作のデータを読み出し中に
ADPCMエンコードが終了したデータをホストを経由
することなく光ディスクに書き込みたいとき、前記I/
OバッファページとADPCM用バッファページ間でデ
ータの転送を行うことを特徴とする追記型光ディスクの
信号処理方法。1. A read data read from an optical disk.
Data and write data to be written to the optical disk
A signal processing method for an optical disc to be taken into the means,
Dividing the storage means into a plurality of page units, and
Exchange data with host CPU and optical disk
Buffer page and ADPCM data to perform
Allocate to ADPCM buffer page to be stored, and
The I / O buffer page and the ADPCM buffer page
Data transfer between the I / O buffer
When encoding, data from the external host CPU is used.
Import and transfer from ADPCM buffer page
Holds ADPCM data to be written to the sent optical disk
When decoding data from an optical disc,
To host CPU or ADPCM buffer page
Holds the data to be sent and reads while reading the optical disc.
ADPCM decoding is required while continuing the read operation
Occurs during reading of data for write operation
ADPCM encoded data passed through the host
If you want to write to an optical disk without performing
Between the O buffer page and the ADPCM buffer page.
A signal processing method for a write-once optical disc , comprising transferring data .
されているデータフォーマットより広く取り、前記ペー
ジの余った領域に、ホストCPUに送るエラー訂正を行
わないブロックを示すためのオーディオフラグ情報、若
しくはエラー訂正を行うブロックのためにエラー訂正時
に得られ、次エラー訂正で利用されるフラグを書き込む
領域として用いることを特徴とする請求項1に記載の追
記型光ディスクの信号処理方法。2. The one-page area is set wider than the data format specified in the optical disc, and audio flag information for indicating a block to be sent to the host CPU without performing error correction, in an extra area of the page, or 2. The signal processing method of a write-once optical disc according to claim 1, wherein a flag obtained at the time of error correction for a block for performing error correction and used for a next error correction is used as a writing area.
ージは、記憶手段に取り込まれた信号のリード時及び書
き込み用データ信号のライト時において、ホストCPU
とのインタフェース、シリアルポートを介して自由に利
用できるようにページの割り振りを行ったことを特徴と
する請求項1に記載の追記型光ディスクの信号処理方
法。3. An ADPCM buffer for the storage means.
The host CPU reads the signal received by the storage means and writes the write data signal.
2. The signal processing method for a write-once optical disc according to claim 1, wherein the pages are allocated so that the pages can be freely used via an interface with the interface and a serial port.
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Application Number | Priority Date | Filing Date | Title |
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