JPH06161906A - Semiconductor memory circuit - Google Patents

Semiconductor memory circuit

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Publication number
JPH06161906A
JPH06161906A JP4310586A JP31058692A JPH06161906A JP H06161906 A JPH06161906 A JP H06161906A JP 4310586 A JP4310586 A JP 4310586A JP 31058692 A JP31058692 A JP 31058692A JP H06161906 A JPH06161906 A JP H06161906A
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JP
Japan
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error
correction
circuit
error correction
semiconductor memory
Prior art date
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Pending
Application number
JP4310586A
Other languages
Japanese (ja)
Inventor
Akinari Nishikawa
明成 西川
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH06161906A publication Critical patent/JPH06161906A/en
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Abstract

PURPOSE:To provide a semiconductor memory circuit which can perform the optimum correction of errors by changing its correcting ability in accordance with each access speed. CONSTITUTION:A semiconductor memory circuit contains an error detecting circuit 3 and an error correcting circuit 4 which are included in the same chip as a memory 2. Then the semiconductor memory circuit has at least one of following three functions. That is, a function (1) which corrects the errors by varying the error correcting ability of both circuits 3 and 4 when the errors are detected, a function (2) which does not correct the detected errors and outputs only the error detection flags, and a function (3) which outputs a waiting signal and keeps other processings waiting to correct the detected errors if the correction of errors are impossible due to an excessively high access speed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体メモリー回路に関
し、特に、誤り検出・訂正回路をメモリーと同一のチッ
プ上に持つ半導体メモリー回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory circuit, and more particularly to a semiconductor memory circuit having an error detection / correction circuit on the same chip as the memory.

【0002】[0002]

【従来の技術】概して、半導体メモリーの集積密度が上
がれば上がるほど、チップ上の欠陥による歩留りの低下
が問題になってくる。従来、製造工程上でこのような不
都合が生じた場合にはそのチップを捨てるか、もしく
は、メモリーの容量に冗長性を持たせ、不都合のあった
メモリーセルと冗長部の交換を行い見かけ上の問題を除
去するようにした。
2. Description of the Related Art In general, as the integration density of a semiconductor memory increases, a decrease in yield due to defects on a chip becomes a problem. Conventionally, when such an inconvenience occurs in the manufacturing process, the chip is discarded, or the capacity of the memory is made redundant, and the defective memory cell and the redundant part are exchanged to make an apparent appearance. I tried to eliminate the problem.

【0003】ところが、上記した欠陥メモリーセルと冗
長部とを交換する方法では、メモリー容量の増大が進む
につれて、冗長部がますます大きくなるので冗長部の長
さが無視できないものとなる。また、経年変化などで新
たな欠陥が生じた場合には対処することが不可能であ
る。
However, in the method of exchanging the defective memory cell and the redundant section, the redundant section becomes larger and larger as the memory capacity increases, and the length of the redundant section cannot be ignored. In addition, it is impossible to deal with a new defect caused by aging.

【0004】そこで、もう一歩進んで、誤り訂正技術を
用いてデータを訂正するようにすることも考えられてい
る。
Therefore, it is considered to go one step further and correct the data by using an error correction technique.

【0005】誤り訂正方式によれば、誤り訂正回路の大
きさはほぼ一定であり、メモリーの容量にはさほど左右
されない。また、伝送系と異なり、誤り訂正能力は、そ
れほど大きくする必要はない。しかも、不特定の場所で
の欠陥に対処することが出来るというメリットを持つ。
この場合、訂正処理を行う為にアクセス速度には自ずと
限界が生じる。
According to the error correction system, the size of the error correction circuit is almost constant and is not so much influenced by the capacity of the memory. Further, unlike the transmission system, the error correction capability does not need to be so large. Moreover, it has an advantage that defects in unspecified places can be dealt with.
In this case, the access speed is naturally limited due to the correction process.

【0006】図8はこのような誤り訂正機能を有する半
導体メモリー回路の構成図である。ここで、ROMの場
合、書き込みデータが分かっているので予め求めること
が出来る。したがって、図8の破線で囲まれたブロック
は不要である。
FIG. 8 is a block diagram of a semiconductor memory circuit having such an error correction function. Here, in the case of the ROM, since the write data is known, it can be obtained in advance. Therefore, the block surrounded by the broken line in FIG. 8 is unnecessary.

【0007】同図において、入力データはその書き込み
時にパリティー付加回路10によってパリティーが付加
されてメモリー11に記録される。読み出し時には、デ
ータが付加されたパリティーと共に呼び出され、誤り検
出回路12に入力される。もしここで、誤りが検出され
た場合は誤り訂正回路13が動作する。そして、訂正さ
れたデータが出力される。
In the figure, input data is added with parity by the parity addition circuit 10 at the time of writing and is recorded in the memory 11. At the time of reading, the data is called with the added parity and is input to the error detection circuit 12. If an error is detected here, the error correction circuit 13 operates. Then, the corrected data is output.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体メモリー回路においては、アクセス速度
が変化しても単純な誤り訂正しかできず、十分な誤り訂
正を行うことができなかった。
However, in the conventional semiconductor memory circuit described above, only a simple error correction can be performed even if the access speed changes, and a sufficient error correction cannot be performed.

【0009】本発明の半導体メモリー回路はこのような
課題に着目してなされたものであり、その目的とすると
ころは、アクセス速度に応じて訂正能力を可変させるこ
とによって、最適な誤り訂正を行うことができる半導体
メモリー回路を提供することにある。
The semiconductor memory circuit of the present invention has been made in view of such a problem, and its purpose is to perform optimum error correction by varying the correction capability according to the access speed. It is to provide a semiconductor memory circuit capable of performing.

【0010】[0010]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、書き込み時には誤り訂正符号を付加し
てデータを書き込み、読み出し時にはこの誤り訂正符号
に基づいて誤り検出及び訂正を行う誤り検出・訂正回路
をメモリーと同一のチップ上に持つ半導体メモリー回路
において、1) 誤りを検出したとき、アクセス速度に応
じて上記誤り検出・訂正回路の誤り訂正能力を可変させ
て誤り訂正を行う機能と、2) 誤りを検出したとき、誤
り訂正を行わず、誤り検出フラグのみを出力する機能
と、3) 誤りを検出したとき、アクセス速度が大きくて
訂正が間に合わなくなったときにウェイト信号を出力す
ることによって、他の処理を待たせて誤り訂正を行う機
能のうち少なくとも1つの機能を具備する。
To achieve the above object, the present invention writes data by adding an error correction code at the time of writing, and performs error detection and correction based on this error correction code at the time of reading. In a semiconductor memory circuit that has an error detection / correction circuit on the same chip as the memory, 1) When an error is detected, the error correction capability of the error detection / correction circuit is changed according to the access speed to perform error correction. Function, and 2) when an error is detected, error correction is not performed and only the error detection flag is output, and 3) when an error is detected, a wait signal is sent when the access speed is too high to make the correction. By outputting, at least one of the functions of causing other processing to wait and performing error correction is provided.

【0011】また、本発明は、書き込み時には誤り訂正
符号を付加してデータを書き込み、読み出し時にはこの
誤り訂正符号に基づいて誤り検出及び訂正を行う誤り検
出・訂正回路をメモリーと同一のチップ上に持つ半導体
メモリー回路において、誤り訂正符号を付加する場合、
ブロックごとに誤り訂正符号を付加し、アクセス速度に
応じてブロック長を可変する。
Further, according to the present invention, an error detection / correction circuit for performing error detection and correction on the basis of the error correction code is added on the same chip as the memory when the data is written by adding the error correction code at the time of writing. In the semiconductor memory circuit that has, when adding the error correction code,
An error correction code is added to each block, and the block length is changed according to the access speed.

【0012】[0012]

【作用】すなわち、本発明の半導体メモリー回路は、1)
誤りを検出したとき、アクセス速度に応じて上記誤り
検出・訂正回路の誤り訂正能力を可変させて誤り訂正を
行う機能と、2) 誤りを検出したとき、誤り訂正を行わ
ず、誤り検出フラグのみを出力する機能と、3) 誤りを
検出したとき、アクセス速度が大きくて訂正が間に合わ
なくなったときにウェイト信号を出力することによっ
て、他の処理を待たせて誤り訂正を行う機能のうち少な
くとも1つの機能を具備する。
Function: That is, the semiconductor memory circuit of the present invention is 1)
When an error is detected, the error correction capability of the error detection / correction circuit is changed according to the access speed to perform the error correction. 2) When the error is detected, the error correction is not performed and only the error detection flag is provided. At least one of the functions of outputting an error correction by delaying other processing by outputting a wait signal when an error is detected and the access speed is too high to correct the error when the error is detected. It has two functions.

【0013】また、本発明の半導体メモリー回路は、誤
り訂正符号を付加する場合、ブロックごとに誤り訂正符
号を付加し、アクセス速度に応じてブロック長を可変す
る。
Further, in the semiconductor memory circuit of the present invention, when the error correction code is added, the error correction code is added for each block and the block length is changed according to the access speed.

【0014】[0014]

【実施例】図面を参照して本発明に係る半導体メモリー
回路の実施例を説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor memory circuit according to the present invention will be described with reference to the drawings.

【0015】まず、本発明の実施例の概略を説明する。
半導体メモリー回路がROMの場合は、データ書き込み
時に、あらかじめ求めておいたパリティーを付加する。
また、RAMの場合は、データ書き込むと同時にパリテ
ィーを求めデータに付加する。そして、読み出し時に
は、同一の半導体上に設けられた誤り検出・訂正回路を
働かせて、あらかじめ付加していたパリティーを用いて
誤り検出を行い、もし誤りが検出されたらアクセス速度
に応じた誤り訂正能力で誤り訂正を行わせる。
First, an outline of an embodiment of the present invention will be described.
When the semiconductor memory circuit is a ROM, the parity obtained in advance is added when writing data.
In the case of the RAM, the parity is calculated and added to the data at the same time when the data is written. Then, at the time of reading, the error detection / correction circuit provided on the same semiconductor is operated to detect the error using the parity added in advance, and if an error is detected, the error correction capability according to the access speed. Use to correct errors.

【0016】誤り検出・訂正方式としては、CDプレー
ヤで用いられているリードソロモン符号などの巡回符号
や単純パリティーの様な簡単なものまで、様々な手法が
可能である。高度な符号ほど検出・訂正能力は高いが、
処理時間が長い。半導体メモリーの場合、素子の欠陥に
よるエラーがほとんどと考えられるので、この場合、一
箇所に集中することが十分考えられる。従って、訂正・
検出能力を上げるためには、CDプレーヤ等に用いられ
ているインターリーブのように、飛び飛びに格納する方
法が有効と考えられる。
As the error detection / correction method, various methods are possible, including a cyclic code such as Reed-Solomon code used in a CD player and a simple method such as simple parity. The higher the code, the higher the detection / correction capability,
Processing time is long. In the case of a semiconductor memory, most errors due to element defects are considered, and in this case, it is sufficiently conceivable to concentrate on one location. Therefore, the correction
In order to improve the detection capability, it is considered that a method of storing data in a scattered manner, such as interleaving used in a CD player or the like, is effective.

【0017】一般にROM・RAMなどにおいては、そ
のアクセススピードの限界のために用いる用途が限られ
てしまうので、ある程度またはかなりのマージンを持っ
て用いられることが多い。従って、多くの場合、誤り訂
正回路を働かせることで、半導体上の欠陥に起因するト
ラブルを未然に防ぐことが可能である。半導体の製造サ
イドとしてはこのような誤り訂正回路を付加することで
訂正能力一杯までの欠陥を持つ製品であっても出荷する
ことが可能となるためコスト低減に寄与できる。
Generally, ROM / RAM and the like are used with a certain or a considerable margin because their use is limited due to the limitation of the access speed. Therefore, in many cases, by operating the error correction circuit, it is possible to prevent problems caused by defects on the semiconductor. On the semiconductor manufacturing side, by adding such an error correction circuit, it becomes possible to ship even a product having defects up to the correction capability, which can contribute to cost reduction.

【0018】しかしながら、アクセス速度が誤り訂正の
スピード以上になった場合には、当然訂正することが不
可能となってくる。このような用途には、訂正すること
を禁止して、従来のメモリーと同様100%の保証をす
る必要がある。訂正することが不可能であっても誤りを
検出することは可能であり、この場合、誤り検出フラグ
を出力することで、システム的に訂正能力を持つものへ
の用途が考えられる。また、高度な訂正を行うようなメ
モリーシステムにおいては、アクセス速度に応じて誤り
検出・訂正能力を可変することで幅広い用途に用いるこ
とができる。さらに、ROM/RAMを用いて音楽信号
を記録・再生するような固体レコーダにおいては、誤り
が検出された場合には訂正ではなく、補間のみを行うよ
うにしてもよい。その他、映像のTBC(タイムベース
コレクタ)や静止画用のメモリーなどの場合も補間のみ
で十分対処できる。
However, if the access speed exceeds the error correction speed, it becomes impossible to correct it. For such applications, it is necessary to prohibit correction and guarantee 100% as in the conventional memory. It is possible to detect an error even if it cannot be corrected. In this case, by outputting an error detection flag, it can be considered to be used for one having a correction capability in a system. Further, in a memory system that performs a high degree of correction, it can be used for a wide range of purposes by varying the error detection / correction capability according to the access speed. Further, in a solid-state recorder that records / reproduces a music signal using a ROM / RAM, when an error is detected, only interpolation may be performed instead of correction. In addition, even in the case of a video TBC (time base collector) or a memory for a still image, only interpolation is sufficient.

【0019】図1に本実施例の構成例を示す。同図にお
いて、入力データはパリティ付加回路1によってパリテ
ィーが付加されてメモリー2に記録される。ここで、半
導体メモリー回路がROMの場合は書き込みデータが分
かっているのでパリティーは予め求めることが出来る。
したがって、破線で囲まれたブロックは不要である。読
み出し時には、付加されたパリティーがメモリー2から
各々呼び出され、誤り検出回路3及び誤り訂正回路4に
入力される。誤りが検出された場合は誤りが検出された
ことを示す信号が誤り訂正回路4に供給される。
FIG. 1 shows a structural example of this embodiment. In the figure, input data is added with parity by the parity adding circuit 1 and recorded in the memory 2. Here, when the semiconductor memory circuit is a ROM, the write data is known, so the parity can be obtained in advance.
Therefore, the block surrounded by the broken line is unnecessary. At the time of reading, the added parity is called from the memory 2 and input to the error detection circuit 3 and the error correction circuit 4. When an error is detected, a signal indicating that the error has been detected is supplied to the error correction circuit 4.

【0020】メモリーの使用者はアルゴリズム設定回路
5の各アルゴリズム(1〜N)のうちいずれかをそのと
きのアクセス速度に応じて選択する。すなわち、アクセ
ス速度が速いときは訂正を禁止または補間する様に働か
せ、ゆっくりな時にはその訂正能力をフルに働かせるよ
うにする。なお、アルゴリズム設定回路5を動作させる
には、メモリーの利用者が外部から選択することも出来
るが、アクセス速度に応じて自動的に切り換えることも
可能である。また、製造工程でのチェックにより誤りの
有無は予め掴むことが出来るので、誤りがなければ訂正
回路は不要であるので、禁止し、1つしかなければ1つ
のみ訂正する回路だけを働かす様に設定するなど、出荷
時に設定することも可能である。
The user of the memory selects one of the algorithms (1 to N) of the algorithm setting circuit 5 according to the access speed at that time. That is, when the access speed is high, the correction is prohibited or interpolated, and when the access speed is slow, the correction ability is fully operated. To operate the algorithm setting circuit 5, the user of the memory can select it from the outside, but it can also be automatically switched according to the access speed. In addition, since the presence or absence of an error can be grasped in advance by checking in the manufacturing process, a correction circuit is not required if there is no error, so it is prohibited, and if there is only one, only the circuit that corrects only one works. It is also possible to set it at the time of shipping such as setting.

【0021】さて、上記した実施例では図2(a)のよ
うに1つのデータごとにパリティーを付加するようにし
たが、図2(b)、(c)のようにブロックに1つのパ
リティーを付加するような構成でも可能である。すなわ
ち、3入力データと、書き込まれるアドレスのあるブロ
ックの他のアドレスに既に存在しているデータとを用い
てパリティーを演算し、パリティーを更新する。読み出
しには読み出すデータの存在しているブロック全体のデ
ータを全て読み、エラー検出・訂正を行うようにしたシ
ステムである。このような場合、ブロック長を大きくす
ると1回の読み書きに於て多くのデータを読み出さない
とパリティーの生成やエラー検出・訂正が行えないとい
う欠陥が有る。しかるに、冗長度はそれだけ減ずること
が出来るのでメモリーを有効に使えるという利点もあ
る。したがって、低速アクセス時にはこのような構成が
有利であり、アクセス速度に応じたブロック長を選ぶこ
とがメモリーの有効活用という点で重要である。この場
合のブロック長をアクセス速度に応じて可変するように
すれば、1種類のチップで様々なアクセス速度に対応す
ることが可能である。
In the above-described embodiment, the parity is added for each data as shown in FIG. 2A, but one parity is added to the block as shown in FIGS. 2B and 2C. It is also possible to have a configuration in which they are added. That is, the parity is calculated by using the 3-input data and the data already existing at another address of the block having the address to be written, and the parity is updated. For reading, this is a system in which all the data of the entire block in which the data to be read exists is read and error detection / correction is performed. In such a case, if the block length is increased, there is a defect that parity generation and error detection / correction cannot be performed unless a large amount of data is read in one read / write operation. However, there is also an advantage that the memory can be effectively used because the redundancy can be reduced accordingly. Therefore, such a configuration is advantageous at the time of low speed access, and it is important to select the block length according to the access speed in order to effectively use the memory. In this case, if the block length is made variable according to the access speed, one type of chip can support various access speeds.

【0022】図3はメモリセルイメージで誤り訂正を行
う場合の説明図である。同図(a)のように、縦、横に
それぞれ対応したパリティビットを設ける。例えば、偶
数パリティを入れることにすれば、A1 〜A6 の「1」
の数が、偶数ならばPA =0を入れ、奇数ならばPA
1とする。
FIG. 3 is an explanatory diagram in the case of performing error correction with a memory cell image. As shown in FIG. 8A, vertical and horizontal corresponding parity bits are provided. For example, if the putting even parity, "1" of A 1 to A 6
If the number is even, then P A = 0 is entered, and if odd, P A =
Set to 1.

【0023】縦及び横方向には2つ以上誤らないとすれ
ば、読み出し時にA1 〜A6 とPAを読み出し、図7
(b)に示すパリティ計算回路によってパリティ計算を
して、1の数が偶数ならば、エラーがないことを表し、
奇数ならエラーと判定し、縦方向のデータを見て同様に
エラーの位置をさがし、2つの方向でエラーの位置が特
定できる。これにより、エラーの位置がわかればそのビ
ットを反転して出力すればよい。
Assuming that no more than two errors are made in the vertical and horizontal directions, A 1 to A 6 and P A are read at the time of reading, as shown in FIG.
Parity calculation is performed by the parity calculation circuit shown in (b), and if the number of 1 is even, it means that there is no error.
If it is an odd number, it is determined to be an error, the position of the error is similarly found by looking at the data in the vertical direction, and the position of the error can be specified in two directions. With this, if the position of the error is known, the bit may be inverted and output.

【0024】図4はパケット方式で誤り訂正を行う場合
の説明図である。これはRAMを小ブロックに分け、小
ブロック単位で読み書きする方法である。すなわち、小
ブロック単位毎にパリティを付加して書き込み、読み出
し時も小ブロックごとに読み出し、エラー検出・訂正を
行う。
FIG. 4 is an explanatory diagram in the case of performing error correction by the packet method. This is a method of dividing the RAM into small blocks and reading / writing in small block units. That is, the parity is added to each small block for writing, and the small block is also read for reading, and error detection / correction is performed.

【0025】図4(b)に示すように、書き込み時は、
データを当てはまるブロックへ順次書き込んでいく。パ
リティ計算回路はこの時同時にパリティの計算を平行し
て行う。パリティは前記した単純パリティではなく、リ
ードソロモン符号などのようなエラー位置とエラーデー
タがわかる符号を用いた方が効果的である。
As shown in FIG. 4B, at the time of writing,
Data is sequentially written into the applicable blocks. At this time, the parity calculation circuit simultaneously calculates the parity in parallel. As the parity, it is more effective to use a code such as a Reed-Solomon code that can understand the error position and error data, instead of the above-mentioned simple parity.

【0026】例として、CDプレーヤーに用いられてい
る符号を上げる。CDではC1、C2という2重の訂正
が行われる。CDの場合、C1側では、28個のデータ
に対して4個のパリティを付加している。ここで、1つ
のデータは8ビットである。通常2つのデータの訂正ま
でを行っている。C2側では、24個のデータに対し、
4個のパリティが付加される。C2では、2〜4個の訂
正を行っている。しかしながら、あまり冗長度を上げる
と規模が大きくなるので、適当に選ぶ必要がある。
As an example, the symbols used in CD players are increased. In CD, double correction of C1 and C2 is performed. In the case of a CD, 4 parities are added to 28 data on the C1 side. Here, one data is 8 bits. Usually, correction of two data is performed. On the C2 side, for 24 data,
Four parities are added. In C2, 2 to 4 corrections are performed. However, if the redundancy is increased too much, the scale becomes large, so it is necessary to select it appropriately.

【0027】図5に他の構成例を示す。この構成におい
ては、図6に示すように読み出し時は、基本的に2回読
み出し、1回目に読み出したデータで誤りの検出を行
う。ここで、誤り位置と誤りデータを確定させる。2回
目には1回目で得た情報に基づいて誤ったデータを正し
いデータに取換えつつ出力する。もし、訂正しきれない
ほど誤りが多い場合には訂正不能フラグを立てる方法も
ある。
FIG. 5 shows another configuration example. In this configuration, as shown in FIG. 6, at the time of reading, the error is basically detected by the data read twice and the data read first. Here, the error position and the error data are determined. In the second time, incorrect data is replaced with correct data based on the information obtained in the first time and is output. If there are too many errors to be corrected, there is also a method of setting an uncorrectable flag.

【0028】2回読み出しの利点は必要最低限のRAM
があればよいことであるが、2倍の時間がかかり、2度
目に1度目と同じデータが読み出される補償がないとい
った問題点がある。
The advantage of reading twice is the minimum required RAM
However, there is a problem in that it takes twice as much time and there is no compensation for reading the same data as the first time for the second time.

【0029】そこで、図5に示すように、バッファRA
Mを1ブロック分設けておき、読み出しながらここに書
き込む。訂正時にはこのRAMのデータを使えば時間は
上記と同じもののDATA−RAMの占有時間が半分で
済む。又、バッファRAMは必要以上に大きくなければ
エラー等を生じることもない。
Therefore, as shown in FIG. 5, the buffer RA
One block of M is provided, and is written in while reading. At the time of correction, if the data of this RAM is used, the time is the same as the above, but the occupation time of the DATA-RAM is half. Further, the buffer RAM will not cause an error unless it is larger than necessary.

【0030】図7(a)は、訂正を行わず単にエラー検
出のみを行うようにした場合の応用回路である。DAT
やコンパクトディスクシステムのように、システムに誤
り訂正機能が含まれている場合、この訂正回路を有効に
利用すればエラー検出のみ行い、訂正をシステムに委ね
るということも十分可能である。
FIG. 7A shows an application circuit in the case where only error detection is performed without correction. DAT
If the system includes an error correction function, such as a compact disk system or the like, and if this correction circuit is effectively used, it is possible to perform only error detection and leave the correction to the system.

【0031】図7(b)は、誤りが検出された場合にウ
ェイト信号を出すことで、システム全体として誤り訂正
に重きを置いたものである。これにより、誤りが検出さ
れていないときには高速アクセスを行い、誤りが検出さ
れた際には他のシステムの動作を一時停止させることで
訂正のための時間を稼ぎデータの信頼性を向上させよう
と言うもので、効率的な動作が可能となる。
FIG. 7B shows that a weight signal is output when an error is detected, so that error correction is emphasized in the entire system. As a result, high-speed access is performed when no error is detected, and when an error is detected, the operation of another system is temporarily suspended to make time for correction and improve the reliability of data. That is, efficient operation is possible.

【0032】[0032]

【発明の効果】以上詳述したように、本発明において
は、アクセス速度に応じて訂正能力を可変させることで
最適な誤り訂正を行うことができる。又、メモリーの歩
留りの向上も期待できコストの低減が可能となる。
As described above in detail, in the present invention, optimum error correction can be performed by varying the correction capability according to the access speed. Further, the yield of the memory can be expected to be improved and the cost can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の基本構成を示す図である。FIG. 1 is a diagram showing a basic configuration of the present invention.

【図2】パリティ付加の変形例を示す図である。FIG. 2 is a diagram showing a modified example of parity addition.

【図3】本発明に係る誤り訂正の一方法を説明するため
の図である。
FIG. 3 is a diagram for explaining a method of error correction according to the present invention.

【図4】本発明に係る誤り訂正の他の方法を説明するた
めの図である。
FIG. 4 is a diagram for explaining another method of error correction according to the present invention.

【図5】本発明に係る誤り訂正の他の方法を示す構成図
である。
FIG. 5 is a configuration diagram showing another method of error correction according to the present invention.

【図6】図5の構成による誤り訂正方法を説明するため
のタイムチャートである。
6 is a time chart for explaining an error correction method with the configuration of FIG.

【図7】本発明の他の実施例を示す構成図である。FIG. 7 is a configuration diagram showing another embodiment of the present invention.

【図8】従来の誤り訂正機能を備えた半導体メモリ回路
を示す図である。
FIG. 8 is a diagram showing a conventional semiconductor memory circuit having an error correction function.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 書き込み時には誤り訂正符号を付加して
データを書き込み、読み出し時にはこの誤り訂正符号に
基づいて誤り検出及び訂正を行う誤り検出・訂正回路を
メモリーと同一のチップ上に持つ半導体メモリー回路に
おいて、 1) 誤りを検出したとき、アクセス速度に応じて上記誤
り検出・訂正回路の誤り訂正能力を可変させて誤り訂正
を行う機能と、 2) 誤りを検出したとき、誤り訂正を行わず、誤り検出
フラグのみを出力する機能と、 3) 誤りを検出したとき、アクセス速度が大きくて訂正
が間に合わなくなったときにウェイト信号を出力するこ
とによって、他の処理を待たせて誤り訂正を行う機能、
のうち少なくとも1つの機能を具備したことを特徴とす
る半導体メモリー回路。
1. A semiconductor memory circuit having an error detection / correction circuit for writing data with an error correction code added at the time of writing, and performing error detection and correction based on the error correction code at the time of reading, on the same chip as the memory. In 1), when an error is detected, the error correction capability of the error detection / correction circuit is changed according to the access speed to perform the error correction, and 2) when the error is detected, the error correction is not performed, Function to output only error detection flag, and 3) Function to perform error correction by waiting for other processing by outputting a wait signal when an error is detected and the access speed is too high to make the correction in time. ,
A semiconductor memory circuit having at least one of the above functions.
【請求項2】 書き込み時には誤り訂正符号を付加して
データを書き込み、読み出し時にはこの誤り訂正符号に
基づいて誤り検出及び訂正を行う誤り検出・訂正回路を
メモリーと同一のチップ上に持つ半導体メモリー回路に
おいて、 誤り訂正符号を付加する場合、ブロックごとに誤り訂正
符号を付加し、アクセス速度に応じてブロック長を可変
するようにしたことを特徴とする半導体メモリー回路。
2. A semiconductor memory circuit having an error detection / correction circuit on the same chip as a memory, which adds an error correction code at the time of writing and writes data, and at the time of reading, performs error detection and correction based on the error correction code. In the above, in the case of adding the error correction code, the error correction code is added for each block, and the block length is made variable according to the access speed.
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