JP3295448B2 - テレビジョン方式変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、テレビジョン方式変
換装置に関する。

【０００２】

【従来の技術】現在、世界で採用されているテレビジョ
ン（ＴＶ）方式は、複合映像信号の構造上、主に次の３
方式に分けられる。

【０００３】 方式名 走査線／コマ数 色副搬送波 変調方式 ＮＴＳＣ ５２５／６０ ３．５８ＭＨｚ 直交２相変調 ＰＡＬ ６２５／５０ ４．４３ＭＨｚ 直交２相変調 ただし、１走査線毎にＶ軸位相反転 ＳＥＣＡＭ 同上 ４．２５ＭＨｚ ４．２０６ＭＨｚ ＦＭ変調 さらに、ＮＴＳＣとＰＡＬには、お互いに走査線／コマ
数と、色変調方式の組み合せが存在し、以下のようにな
っている。

【０００４】 方式名 走査線／コマ数 色副搬送波 １走査線毎のＶ軸位相反転 ４．４３ＮＴＳＣ ５２５／６０ ４．４３ＭＨｚ なし Ｍ−ＰＡＬ ５２５／６０ ３．５８ＭＨｚ あり Ｎ−ＰＡＬ ６２５／５０ ３．５８ＭＨｚ あり ただし、ＮＴＳＣ、Ｍ−ＰＡＬ、Ｎ−ＰＡＬの３．５８
ＭＨｚは、各々少しずつ異なっている。

【０００５】これらから、各テレビジョン方式間の相互
変換に必要な要件は、次の２つに集約される。 （１）走査線／コマ数（ライン/フィールト゛)の変換 ５２５
／６０，６２５／５０ （２）色変調方式の変換 搬送波周波数（ｆsc） 直交２相変調，ＦＭ変調 Ｖ軸位相反転の有無 （２）は、色信号の復調、変調器として各方式に合った
ものを使用することで、容易に行なうことができる。し
かしながら、（１）は、変換前後の信号間に時間的ずれ
が生じるため、一般に画像メモリを必要とする。

【０００６】なお、テレビジョン受像機での視聴に用途
を限定して、（２）の変換処理のみをもって方式変換と
しているものもある。

【０００７】６２５／５０系ＴＶの垂直同期回路の許容
量が大きく、５２５／６０系のＴＶ信号にも充分対応可
能であることに期待したものであるが、若干の垂直同期
の再調整が必要であり、本質的に図形が上下につぶれて
偏平となる状態は避けられない。

【０００８】また、ＴＶ視聴のみに限ると述べた通り、
５２５／６０系のＴＶ信号による視聴はできても、それ
を６２５／５０系のＶＴＲ等に記録再生することは、垂
直同期の違いに対する許容量がＶＴＲでは小さいことか
ら不可能である。ただし、コスト面では、色信号の復変
調を行なうだけなので安価に実現できる。

【０００９】ところで、（１）の変換をも行なう場合
は、まずライン数の変換が必要となる。５２５／６０→
６２５／５０系の変換の場合、１フィールド当り１００
ライン増であり、５ラインに１ラインの割合で増加させ
る必要がある（図２２Ａに図示）。逆に６２５／５０→
５２５／６０系変換の場合、１フィールド当り１００ラ
イン減であり、６ラインに１ラインの割合で減少させる
必要がある（同図Ｂに図示）。このライン数の増減は、
単純には同一ラインの重複や、間引きで実現できる。

【００１０】厳密な計算から、単純な５ライン毎の重複
や、６ライン毎の間引きでは変換後のライン数が±５ラ
イン過不足が出るが、これは垂直ブランキング期間で吸
収させるものとする。

【００１１】図２２より明らかなように、ライン数変換
には１ライン分以上の画像メモリを必要とする。同図で
は１ライン分で事足りるかのように見えるが、１フィー
ルドすべてを変換するには、以下に示すように１フィー
ルド分以上の画像メモリが必要となる。

【００１２】図２３はフィールド数変換を示している。
同図Ａで、ｍ＋４→ｍ＋４′フィールドの変換部分を見
ると、ｍ＋４フィールドの最後のラインがｍ＋４′のフ
ィールドに移るのは（矢印Ｐ１）、ｍ＋５フィールドの
最後のラインのタイミングと一致する。そのため、ｍ＋
４フィールドの最後のラインを１フィールド遅延する必
要がある。

【００１３】一方、同図Ｂで、ｎ→ｎ′フィールドの変
換部分を見ると、ｎフィールドの最後のラインはｎ−
１′フィールドの最後のラインのタイミングと一致して
おり（矢印Ｐ２）、１フィールドの遅延が必要となる。
これと同様のことが、ｎ＋５→ｎ＋５″フィールドの変
換部分でも発生する（矢印Ｐ３）。

【００１４】なお、厳密には、上述のラインの一致は、
わずかなライン差で完全には一致しないので、完全に１
フィールドの遅延量は必要ないが、ここでは簡略のため
１フィールドとする。

【００１５】１フィールドの遅延は、現在では信号をデ
ィジタル化し、ディジタルメモリを画像メモリとして使
用して実現するのが普通である。

【００１６】水平解像度が３２０本、輝度（Ｙ）Ｓ／Ｎ
が４６ｄＢ、色（Ｃ）Ｓ／Ｎが３６ｄＢ以上の標準的な
ＴＶ信号を方式変換する際に要する１フィールドのメモ
リ容量は、以下のようになる。ただし、Ｃ系は上述した
（２）の変換をも考慮し、既に色差信号Ｒ−Ｙ＝Ｖ、Ｂ
−Ｙ＝Ｕの状態に復調済みとして、２系統必要とする。

【００１７】ここで、Ｙ系、Ｃ系のサンプリング周波数
および階調は、次の設定値を考える。

【００１８】 Ｙ系 サンプリング周波数：８ＭＨｚ 階調：８ビット Ｃ系 サンプリング周波数：３ＭＨｚ 階調：６ビット また、５２５／６０系と６２５／５０系の相互変換を考
慮し、１フィールドは６２５／５０系を基準として考え
る（図２３Ｂの場合）。

【００１９】以上から、１フィールドのメモリ容量は次
式で得られる。 ｛８×８×１０⁶＋（６×３×１０⁶×２）｝÷５０ ＝１．８×１０⁶＝１．８Ｍビット なお、上述で設定した解像度、階調の改善が必要なとき
は、メモリ容量はより大容量化する。

【００２０】さらに、ライン数変換の様子をより詳しく
みると、ＴＶ信号は、５２５／６０系、６２５／５０系
のいずれもインタレースを行なっているので、図２２に
示したような単純なフィールド単位のライン数変換で
は、垂直方向の画質が損なわれることがある。

【００２１】図２４は５２５／６０系→６２５／５０系
の方式変換時に、同一画サイズに表示した場合の各ライ
ンの位置を詳細に表わしたものであり、実線は奇数フィ
ールドのライン位置、点線は偶数フィールドのライン位
置を示しており、インタレースをしているので両者は、
交互に配置されている。

【００２２】同図Ａは、フィールドメモリを用いた場合
の変換の様子を示しており、同種フィールド（奇数→奇
数または偶数→偶数）間を表わしている。ｚ″、ａ″ラ
インのように上下の位置関係が逆転している部分もあ
り、ａ′〜ａ″ラインのようにほぼ１ライン分、下に位
置がずれている部分もある。

【００２３】同図Ｂは、フィールドメモリを用いた場合
の変換の様子を示しており、異種フィールド（奇数→偶
数または偶数→奇数）間を表わしている。この場合も、
ｆ′〜ｅ″〜ｆ″ラインで上下逆転が、ｆ′〜ｆ″ライ
ンで下に位置が大幅にずれている。

【００２４】因みに、図２３で明らかなように、変換中
は、１フィールド重複（同図Ｂのｎ＋５″）、間引き
（同図Ａのｍ＋５）が生じるので、同種フィールド間変
換と異種フィールド間変換との周期的な移り変わりは避
けられない。

【００２５】１フィールド毎には、ａ→ｃ→ｅとインタ
レースしているが、目にはａ〜ｋへ連続して見えるの
で、図２４Ａ，Ｂのような上下ライン逆転や大幅なライ
ン位置ずれは垂直方向の図形歪みとして認識される。

【００２６】これに対して、同図Ｃでは、２フィールド
（１フレーム）から変換フィールドが形成されるため、
上下ラインの逆転もなく位置ずれも最大で０．５ライン
分に抑えられ、垂直方向の図形歪みは大幅に改善され
る。

【００２７】従来のＴＶ方式変換装置は、放送用、業務
用がほとんどであり、画質劣化を嫌うことから、１フィ
ールド当りのメモリ容量も多く、かつ上述した図２４Ｃ
のフレーム内でのライン数変換を行なうため、１フレー
ム分のメモリを必要としている。実際には、さらに高画
質化を図るため、数フレームのメモリを持つものが主流
である。

【００２８】また、図２３から明らかなように、ＴＶ方
式変換装置は、入力信号を即座に変換し出力する都合
上、このメモリへの書き込み（ライト）と読み出し（リ
ード）を同時に行えなくてはならず、しかも、各々のデ
ータ位置は時間に応じて順次変化するため、以上のフィ
ールドメモリ（またはフレームメモリ）は、非同期ライ
トリード２ポートを持つものでなくてはならない。この
条件に合致するメモリとしては、こうした画像処理の為
に開発されたビデオメモリ（Ｖ−ＲＡＭ）を使用する
か、あるいは汎用メモリをシリアル／パラレル変換によ
り多数個駆動することで見掛け上非同期動作を行なわせ
るしかなかった。

【００２９】各々の変換のメリットとデメリットをまと
めると、以下のようになる。 （ａ）ライン／フィールド変換＋色変調方式変換 メリット ： ＶＴＲ等への記録も可能な完全なＴＶ方
式変換となる。

【００３０】デメリット： 非同期ライトリード可能
で、画質を保証できる大容量メモリが必要で、高価かつ
複雑となる。 （ｂ）色変調方式のみの変換 メリット ： クロマ復変調回路だけなので、簡易かつ
安価となる。

【００３１】デメリット： 半分はＴＶ受像機の回路に
頼っているので、ＶＴＲ等への記録はできない。また、
ＴＶの垂直同期をとり直す必要がある。さらに、画面が
上下に偏平につぶれる。

【００３２】

【発明が解決しようとする課題】上述したようにＶＴＲ
への記録も可能なように、（ａ）の変換を行なうには、
大容量の高価な専用ビデオメモリか、多量の汎用メモリ
が必要となる不都合があった。

【００３３】そこで、この発明では、ライン／フィール
ド変換を行なうテレビジョン方式変換装置を大容量メモ
リを使用せずに実現するものである。

【００３４】

【課題を解決するための手段】この発明は、水平方向に
関して１／２水平期間分の記憶容量を有すると共に、垂
直方向に関して１垂直期間分の記憶容量を有する第１お
よび第２のメモリを備え、第１のメモリに各水平期間の
前半期間に入力映像信号を構成する１水平期間分のデー
タの前半部分を書き込むと共に、この第１のメモリより
各水平期間の後半期間に出力映像信号を構成する１水平
期間分のデータの前半部分を読み出すように制御し、第
２のメモリに各水平期間の後半期間に入力映像信号を構
成する１水平期間分のデータの後半部分を書き込むと共
に、この第２のメモリより各水平期間の前半期間に出力
映像信号を構成する１水平期間分のデータの前半部分を
読み出すように制御し、ライン数およびフィールド数を
変換することを特徴とするものである。

【００３５】

【作用】１／２水平期間毎に第１および第２のメモリを
交互に書き込み状態および読み出し状態に制御して、ラ
イン数およびフィールド数を変換するため、高価なビデ
オＲＡＭではなく、安価な汎用メモリ（０．５フィール
ド分の記憶容量）を２個使用するだけで構成し得る。

【００３６】

【実施例】以下、図１、図２を参照しながら、この発明
の一実施例について説明する。

【００３７】同図において、入力端子１Ｙには輝度信号
Ｙが供給される。この輝度信号Ｙは抵抗器２を介して加
算器３に供給される。書き込みタイミング発生器４より
出力されるウォブリングクロックＷＯＢが抵抗器５を介
して加算器３に供給される。そして、加算器３より出力
されるウォブリングクロックＷＯＢが加算された輝度信
号Ｙはスイッチ回路６に供給される。

【００３８】また、入力端子１Ｃには搬送色信号Ｃ^*が
供給される。この色信号Ｃ^*は色復調器７に供給され
る。色復調器７より出力される赤色差信号Ｒ−Ｙ（Ｖ信
号）および青色差信号Ｂ−Ｙ（Ｕ信号）はスイッチ回路
６に供給される。

【００３９】また、入力端子１Ｙに供給される輝度信号
Ｙは同期分離回路等を備えてなるＡＦＣ回路８に供給さ
れる。タイミング発生器４にはＡＦＣ回路８より水平同
期パルスＰＨ（周波数ｆｈ）が同期基準信号として供給
され、この同期信号ＰＨに基づいてクロック、ラッチパ
ルスおよび切換制御信号等が形成される。

【００４０】スイッチ回路６にはタイミング発生器４よ
り切換制御信号ＳＷ１，ＳＷ２が供給され、輝度信号Ｙ
とＶ信号、Ｕ信号が合成される。スイッチ回路６より出
力される合成信号はＡ／Ｄ変換器９に供給される。Ａ／
Ｄ変換器９にはタイミング発生器４よりクロックＣＬＫ
１（周波数は１１００ｆｈ）が供給され、合成信号は１
サンプル６ビットのディジタル信号に変換される。この
場合、Ｓ／Ｎ確保のために同期信号を除去した後に変換
が行なわれる。

【００４１】図３は、スイッチ回路６およびＡ／Ｄ変換
器９の部分を示している。

【００４２】同図において、６Ａ，６Ｂはスイッチ回路
６を構成する切換スイッチである。切換スイッチ６Ａの
ｖ側の固定端子にはＶ信号が供給され、そのｕ側の固定
端子にはＵ信号が供給される。切換スイッチ６Ａの切り
換えは切換制御信号ＳＷ１に基づいて行なわれ、１水平
期間交代でもってｖ側およびｕ側に接続される。これに
より、切換スイッチ６Ａからは１水平期間ごとに交互に
Ｖ信号およびＵ信号となる色信号Ｃが出力される。

【００４３】切換スイッチ６Ａより出力される色信号Ｃ
（図４Ｂ）は切換スイッチ６Ｂのｃ側の固定端子に供給
され、そのｙ側の固定端子には輝度信号Ｙ（同図Ａ）が
供給される。

【００４４】切換スイッチ６Ｂの切り換えは切換制御信
号ＳＷ２（同図Ｃ）に基づいて行なわれる。この場合、
ｙ側に１８／１１００ｆhの期間接続されることと、ｃ
側に２／１１００ｆhの期間接続されることとが交互に
行なわれる。つまり、切換スイッチ６Ｂからは、輝度信
号Ｙに、１／５５ｆhの周期で、２／１１００ｆHの期間
だけ色信号Ｃの挿入された合成信号が出力される（同図
Ｄ）。

【００４５】切換スイッチ６Ｂの出力信号はＡ／Ｄ変換
器９に供給される。このＡ／Ｄ変換器９では、１／１１
００ｆhの周期を有するクロックＣＬＫ１（同図Ｅ）で
もってディジタル信号に変換される（同図Ｆ）。

【００４６】図１に戻って、Ａ／Ｄ変換器９の出力信号
（図５Ａ）はラッチ回路１０に供給される。ラッチ回路
１０にはタイミング発生器４より輝度信号Ｙの各サンプ
ルデータのタイミングでラッチパルスＰ１が供給され
（同図Ｂ）、輝度信号Ｙがラッチされる（同図Ｃ）。

【００４７】ラッチ回路１０でラッチされて出力される
輝度信号Ｙはディジタルローパスフィルタ１１に供給さ
れる。このローパスフィルタ１１にはタイミング発生器
４よりクロックＣＬＫ１が供給されて、ローパス処理が
行なわれる。このローパス処理によって、ローパスフィ
ルタ１１からは７ビットの輝度信号Ｙ′が出力される
（同図Ｄ）。

【００４８】ローパスフィルタ１１より出力される輝度
信号Ｙ′は、ラッチ回路１２に供給される。ラッチ回路
１２にはタイミング発生器４より２７５ｆｈの周波数の
ラッチパルスＰ２が供給される（同図Ｅ）。ここで、ラ
ッチパルスＰ２は１水平期間毎に位相反転される。その
ため、ラッチ回路１２からはデータレートが２７５ｆｈ
のラインオフセットサブサンプリングされた輝度信号
Ｙ′が出力される（同図Ｆ）。

【００４９】また、Ａ／Ｄ変換器９の出力信号（図５
Ａ）はパラレル／シリアル変換器（Ｐ／Ｓ変換器）１３
に供給される。Ｐ／Ｓ変換器１３にはタイミング発生器
４より１／５５ｆｈの周期の色信号Ｃのサンプルデータ
のタイミングでラッチパルスＰ３が供給されて（同図
Ｇ）、色信号Ｃがラッチされる（同図Ｈ）。Ｐ／Ｓ変換
器１３には、さらにタイミング発生器４より２７５ｆｈ
の周波数のクロックＣＬＫ２が供給され（同図Ｉ）、ラ
ッチされた各サンプルデータの各ビットデータが順次出
力される（同図Ｊ）。この変換の際に、色信号Ｃの下位
１ビット（Ｃ0）が切り捨てられる。

【００５０】ラッチ回路１２より出力されるパラレルデ
ータ（７ビット）の輝度信号Ｙ′（図６Ａ）およびＰ／
Ｓ変換器１３より出力されるシリアルデータの色信号Ｃ
（同図Ｂ）は、８ビットのパラレルデータとしてスイッ
チ回路１４に供給される。この場合、１ビットの色信号
Ｃは輝度信号Ｙ′の下位ビット側に位置するようにされ
る。

【００５１】スイッチ回路１４にはタイミング発生器４
より切換制御信号ＳＷ３および情報データＩＮＦが供給
され、各水平期間のデータの先頭に情報データＩＮＦが
付加される。

【００５２】スイッチ回路１４の出力信号はスイッチ回
路１５に供給される。スイッチ回路１５にはタイミング
発生器４より切換制御信号ＳＷ４が供給される（同図
Ｃ）。スイッチ回路１５では、８ビットのパラレルデー
タが、１／５５０ｆｈの期間毎に交互に上位４ビットの
データおよび下位４ビットのデータが選択されて出力さ
れる（同図Ｄ）。

【００５３】なお、図６Ｄに示すように、情報データＩ
ＮＦは４ビットデータで構成される。ここで、ＯＸＥは
そのフィールドが奇数か偶数かを示し、ＵＸＶはそのラ
インの色信号ＣがＵ信号であるかＶ信号であるかを示
し、ＡＸＢはそのラインの輝度信号Ｙ′がラインオフセ
ットサブサンプリングのＡパターンであるかＢパターン
であるかを示している。さらに、ＬＤＥＣは次のライン
が間引きされることを示している。

【００５４】図７は、入力端子１Ｙからローパスフィル
タ１１までの輝度信号系の構成を示したものである。

【００５５】同図において、入力端子１Ｙに供給される
輝度信号Ｙは抵抗器２を介して加算器３に供給される。

【００５６】タイミング発生器４内では、クロックＣＬ
Ｋ１（１１００ｆｈ）がインバータ４Ａで位相反転され
たのち分周器４Ｂで２分周される。この分周器４Ｂの出
力信号は抵抗器５を介して加算器３にウォブリングクロ
ックＷＯＢとして供給される。この場合、加算器３にお
ける輝度信号ＹとウォブリングクロックＷＯＢとの加算
比率は、抵抗器２，５の抵抗値によって決定されるが、
加算器３に供給されるウォブリングクロックＷＯＢの振
幅（ピークツーピーク値）が、６ビット量子化ステップ
の１／２ステップ幅の奇数倍、本例においては１倍とな
るように設定される。

【００５７】加算器３からの輝度信号Ｙとウォブリング
クロックＷＯＢとの加算信号はＡ／Ｄ変換器９に供給さ
れて６ビットのディジタルデータＸn に変換される。こ
の場合、上述したようにＡ／Ｄ変換器９にはクロックＣ
ＬＫ１（１１００ｆｈ）が変換クロック（サンプリング
クロック）として供給される。

【００５８】なお、上述したようにウォブリングクロッ
クＷＯＢを形成するに際し、クロックＣＬＫ１をインバ
ータ４Ａで位相反転していることにより、ウォブリング
クロックＷＯＢの変化点（立ち上がりおよび立ち下がり
エッジ）がサンプリング点と一致しないようにされてい
る。

【００５９】Ａ／Ｄ変換器９より出力される６ビットの
ディジタルデータＸnは、ローパスフィルタ１１を構成
するディジタル加算器１１Ａに供給されると共に、Ｄフ
リップフロップ１１Ｂのデータ端子Ｄに供給される。Ｄ
フリップフロップ１１ＢにはクロックＣＬＫ１（１１０
０ｆｈ）が供給される。Ｄフリップフロップ１１Ｂから
は、ディジタルデータＸn より１クロック期間（１／１
１００ｆｈ）だけ遅延したディジタルデータＸn-1 が得
られ、このディジタルデータＸn-1 は加算器１１Ａに供
給される。

【００６０】加算器１１ＡではディジタルデータＸn と
Ｘn-1 とが加算されて７ビットのディジタルデータＹn
が出力され、このディジタルデータＹn がローパスフィ
ルタ１１の出力Ｙ′とされる。

【００６１】この場合、加算器１１ＡおよびＤフリップ
フロップ１１Ｂによって、実質的にクロックＣＬＫ１の
周波数の１／２の周波数を遮断周波数とするローパスフ
ィルタが構成される。そのため、加算器３で加算された
ウォブリングクロックＷＯＢは、このローパスフィルタ
１１で自動的に除去され、ディジタルデータＹn には現
われなくなる。

【００６２】ここで、ディジタルデータＹn がどのよう
に形成されるかについて説明する。

【００６３】図８は、通常のＡ／Ｄ変換器での量子化の
状態を示している。この図から明らかなように、通常の
Ａ／Ｄ変換器では、ビット数が６ビット（破線）から７
ビット（一点鎖線）に増加するにつれ、入力される輝度
信号Ｙ（実線）に近づき、良好な結果を得ることができ
る。これは、６ビットの量子化ステップ（Ｌn ）に比
べ、７ビットの量子化ステップ（Ｌn とＭn ）の方が細
かくなるからである。

【００６４】本例においては、加算器３で輝度信号Ｙ
（図９Ａに破線図示）にウォブリングクロックＷＯＢが
加算され、Ａ／Ｄ変換器９に供給される信号（Ｙ＋ＷＯ
Ｂ）は、６ビット量子化ステップの１／２ステップ幅を
もって、繰り返しシフトされたものとなる（同図に実線
図示）。そのため、Ａ／Ｄ変換器９より出力されるディ
ジタルデータＸn は、同図に「・」点で示すような配置
となる。

【００６５】Ｄフリップフロップ１１Ｂでは、このディ
ジタルデータＸn がクロックＣＬＫ１の１クロック分遅
延されるので、ディジタルデータＸn-1 は、図９Ｂに
「○」点で示すような配置となる。したがって、加算器
１１Ａより出力される７ビットのディジタルデータＹn
は、同図に「×」点で示すような配置となる。

【００６６】結局、７ビットのディジタルデータＹn
は、７ビットＡ／Ｄ変換器による量子化と同様の結果と
なる（図８の一点鎖線参照）。

【００６７】図１に戻って、スイッチ回路１５より出力
される４ビットのディジタルデータＤＷはメモリへの書
き込み信号として切換スイッチ２１の可動端子に供給さ
れる。切換スイッチ２１のａ側およびｂ側の固定端子
は、それぞれ切換スイッチ２２のａ側およびｂ側の固定
端子に接続される。

【００６８】切換スイッチ２１，２２のａ側の固定端子
の接続点はメモリ２３Ａに接続されると共に、切換スイ
ッチ２１，２２のｂ側の固定端子の接続点はメモリ２３
Ｂに接続される。

【００６９】また、ＡＦＣ回路８よりメモリ書き込みタ
イミング発生器２４に書き込み水平スタート信号ＷＨＳ
が供給されると共に、書き込み垂直スタート信号ＷＶＳ
が供給される。タイミング発生器２４ではスタート信号
ＷＨＳ，ＷＶＳに基づいて書き込みアドレス信号ＷＡＤ
が形成され、このアドレス信号ＷＡＤはスイッチ回路２
５を介してメモリ２３Ａまたは２３Ｂに供給される。

【００７０】さらに、ＡＦＣ回路８より同期発生器２６
に各水平期間の中間位置で出力される信号ＨＭＤＰが供
給される。そして、同期発生器２６よりメモリ読み出し
タイミング発生器２７に読み出し水平スタート信号ＲＨ
Ｓが供給されると共に、読み出し垂直スタート信号ＲＶ
Ｓが供給される。タイミング発生器２７ではスタート信
号ＲＨＳ，ＲＶＳに基づいて読み出しアドレス信号ＲＡ
Ｄが形成され、このアドレス信号ＲＡＤはスイッチ回路
２５を介してメモリ２３Ｂまたは２３Ａに供給される。

【００７１】切換スイッチ２１，２２にはタイミング発
生器２４より切換制御信号ＳＷ５が供給される。切換ス
イッチ２１は、各水平期間の前半期間はａ側に接続さ
れ、その後半期間はｂ側に接続される。一方、切換スイ
ッチ２２は、各水平期間の前半期間はｂ側に接続され、
その後半期間はａ側に接続される。

【００７２】また、スイッチ回路２５にもタイミング発
生器２４より切換制御信号ＳＷ５が供給される。これに
より、各水平期間の前半期間ではメモリ２３Ａに書き込
みアドレス信号ＷＡＤが供給されると共にメモリ２３Ｂ
に読み出しアドレス信号ＲＡＤが供給される。一方、各
水平期間の後半期間ではメモリ２３Ｂに書き込みアドレ
ス信号ＷＡＤが供給されると共にメモリ２３Ａに読み出
しアドレス信号ＲＡＤが供給される。

【００７３】メモリ２３Ａ，２３Ｂは、水平方向に関し
て１／２水平期間分の記憶容量を有し、その垂直方向に
関して１垂直期間分の記憶容量を有している。メモリ２
３Ａには各水平期間の前半期間に前半のデータが書き込
まれると共に、このメモリ２３Ａより各水平期間の後半
期間に前半のデータが読み出される。メモリ２３Ｂには
各水平期間の後半期間に後半のデータが書き込まれると
共に、このメモリ２３Ｂより各水平期間の前半期間に後
半のデータが読み出される。

【００７４】ここで、ライン数およびフィールド数の変
換は、メモリ２３Ａ，２３Ｂへの書き込みアドレス信号
ＷＡＤおよび読み出しアドレス信号ＲＡＤを制御するこ
とによって実現される。

【００７５】すなわち、ＮＴＳＣ方式（５２５／６０
系）からＰＡＬ方式（６２５／５０系）に変換する際は
（図２２Ａ、図２３Ａ参照）、読み出し時に６フィール
ドに１フィールドの割合で間引かれると共に、各フィー
ルドにおいて５ラインに１ラインの割合で同一ラインが
２度読みされる。

【００７６】逆に、ＰＡＬ方式からＮＴＳＣ方式に変換
する際は（図２２Ｂ、図２３Ｂ参照）、書き込み時に６
ラインに１ラインの割合で間引かれると共に、読み出し
時に５フィールドに１フィールドの割合で同一フィール
ドが繰り返し読み出される。なお、メモリ２３Ａ，２３
Ｂの記憶容量は、５２５／６０系の２６２または２６３
ラインが基本とされる。６２５／５０系の３１２または
３１３ラインを取り込む場合は、垂直方向に圧縮伸張さ
れる。

【００７７】また、直接画面に関係ない水平、垂直のブ
ランキング期間の大部分はメモリ２３Ａ，２３Ｂに格納
しない。これにより、メモリ２３Ａ，２３Ｂの記憶容量
は全画面に対して有効画面分の８４％で済む。

【００７８】上述したことから、本例において必要とす
るメモリ容量は以下のようになり、メモリ２３Ａ，２３
Ｂとして、例えば汎用２５６ＫビットのＤＲＡＭを使用
して構成できる。

【００７９】 ｛（７×２７５）＋（５×５５）｝×２６３×０．８４＝４８６Ｋビット ところで、汎用２５６ＫビットのＤＲＡＭのサイクルタ
イムは、ロウおよびコラムのアドレスストローブを指定
してからデータの書き込みまたは読み出しが終了するま
でに２００nsec以上要する。このサイクルタイムはスイ
ッチ回路１５より出力される書き込みデータＤＷのデー
タ周期（１／５５０ｆｈ）より長く、リアルタイムでの
書き込み読み出しが不可能となる。

【００８０】そこで本例においては、データの書き込み
および読み出しに際し、ページモードと称されるライト
サイクルおよびリードサイクル方式が採用される。

【００８１】すなわち、通常のライトモードでは、図１
０Ａに示すように、ロウアドレスストローブおよびコラ
ムアドレスストローブの双方を指定する関係上、これら
を指定してからデータＤＷを書き込むまでに要するサイ
クルタイムは２００nsecである。

【００８２】これに対し、ぺージモードによるライトモ
ードでは、同図Ｂに示すように、各水平ラインの最初の
セルに対してのみロウアドレスストローブおよびコラム
アドレスストローブを指定し、その後のセルに対しては
コラムアドレスストーブのみを指定すればよいので、２
番目以降のセルに対するサイクルタイムは１００nsecと
なる。

【００８３】なお、図１０において、ＲＡＳバーはロウ
アドレスストローブパルス、ＣＡＳバーはコラムアドレ
スストローブパルス、ＷＡＤは書き込みアドレス信号、
ＤＷは書き込みデータである。

【００８４】リードモードに関しても同様であって、図
１１Ａは通常のリードモードのタイミングを示し、同図
Ｂはページモードによるタイミング関係を示している。
図１１において、ＲＡＳバーはロウアドレスストローブ
パルス、ＣＡＳバーはコラムアドレスストローブパル
ス、ＲＡＤは読み出しアドレス信号、ＤＲは読み出しデ
ータである。

【００８５】ページモードによれば、そのサイクルタイ
ムが書き込みデータＤＷのデータ周期（１／５５０ｆ
ｈ）より短くなるので、上述した汎用ＤＲＡＭの使用が
可能となる。

【００８６】図１、図２に戻って、切換スイッチ２２よ
り出力される読み出しデータＤＲはデマルチプレクサ３
１に供給される。同期発生器２６より読み出しタイミン
グ発生器３２に水平同期パルスＰＨ′が供給される。デ
マルチプレクサ３１にはタイミング発生器３２より切換
制御信号ＳＷ６、ラッチパルスＰ４〜Ｐ６および制御信
号ＣＮＰが供給される。デマルチプレクサ３１からは、
切換スイッチ２２の出力信号より分離された情報データ
ＩＮＦ、輝度信号Ｙ′および色信号Ｃが出力される。

【００８７】図１２はデマルチプレクサ３１の具体構成
を示す図である。同図において、切換スイッチ２２より
出力される読み出しデータＤＲ（図１３Ａ）は切換スイ
ッチ３１Ａの可動端子に供給される。切換スイッチ３１
Ａには切換制御信号ＳＷ６が供給され、各水平期間の先
頭に付加された情報データＩＮＦの期間に対応してａ側
に接続され、その他の期間はｂ側に接続される。切換ス
イッチ３１Ａのａ側の固定端子には情報データＩＮＦが
得られる。

【００８８】切換スイッチ３１Ａのｂ側の固定端子に得
られる信号はラッチ回路３１Ｂ，３１Ｃのデータ端子Ｄ
に供給される。ラッチ回路３１Ｂには４ビットのデータ
Ｙ6′〜Ｙ3′のタイミングでラッチパルスＰ４が供給さ
れ（図１３Ｂ）、ラッチ回路３１Ｂからは４ビットのデ
ータＹ6′〜Ｙ3′が２７５ｆｈのデータレートで出力さ
れる（同図Ｃ）。ラッチ回路３１Ｃには４ビットのデー
タＹ2′〜Ｙ0′，Ｃ（Ｃ5〜Ｃ1のいずれか）のタイミン
グでラッチパルスＰ５が供給され（同図Ｄ）、ラッチ回
路３１Ｃからは４ビットのデータＹ2′〜Ｙ0′，Ｃ（Ｃ
5〜Ｃ1のいずれか）が２７５ｆｈのデータレートで出力
される（同図Ｅ）。

【００８９】ラッチ回路３１Ｂより出力される４ビット
のデータＹ6′〜Ｙ3′およびラッチ回路３１Ｃより出力
される３ビットのデータＹ2′〜Ｙ0′はラッチ回路３１
Ｄのデータ端子Ｄに供給される。ラッチ回路３１Ｃより
出力される１ビットのデータＣ（Ｃ5〜Ｃ1のいずれか）
はラッチ回路３１Ｅのデータ端子Ｄに供給される。

【００９０】ラッチ回路３１Ｄ、３１Ｅには、２７５ｆ
ｈの周波数のラッチパルスＰ６が供給される（同図
Ｆ）。これにより、ラッチ回路３１Ｄからは２７５ｆｈ
のデータレートで７ビットの輝度信号Ｙ′が出力され
（同図Ｇ）、ラッチ回路３１Ｅからは５ビットの色信号
Ｃ（データレートが５５ｆｈ）がシリアルデータとして
出力される（同図Ｈ）。

【００９１】ラッチ回路３１Ｄより出力される輝度信号
Ｙ′は位相調整器３１Ｆを介して出力される。この位相
調整器３１Ｆには、情報データＩＮＦに含まれるデータ
ＡＸＢに基づいて制御信号ＣＮＰが供給され、各水平期
間の輝度信号Ｙ′のサンプルデータの位相調整が行なわ
れる。これにより、輝度信号Ｙ′の各ラインのデータ
は、ラインオフセットの位相関係を維持して出力され
る。

【００９２】図２に戻って、デマルチプレクサ３１より
出力される情報データＩＮＦは同期発生器２６およびタ
イミング発生器３２に供給される。

【００９３】デマルチプレクサ３１より出力される輝度
信号Ｙ′は、フィルタ回路３３に供給されると共に、切
換スイッチ３４のａ側の固定端子に供給される。切換ス
イッチ３４にはタイミング発生器３２より切換制御信号
ＳＷ７が供給される。切換スイッチ３４の出力信号は１
水平期間の遅延時間を有する遅延回路３５に供給され
る。遅延回路３５の出力信号はフィルタ回路３３に供給
されると共に、切換スイッチ３４のｂ側の固定端子に供
給される。フィルタ回路３３にはタイミング発生器３２
より切換制御信号ＳＷ８が供給される。

【００９４】図１４は、フィルタ回路３３、切換スイッ
チ３４および遅延回路３５の部分の具体構成を示してお
り、ラインオフセットサブサンプリングされた輝度信号
Ｙ′の処理回路である。

【００９５】ここで、ある位相でサンプリングされたラ
インの信号をＡパターンのライン信号とし、その反転位
相でサンプリングされたラインの信号をＢパターンのラ
イン信号とする。これらのパターンは、上述したように
情報データＩＮＦに含まれるデータＡＸＢでもって識別
される。

【００９６】同図において、入力信号Ｓin（輝度信号
Ｙ′）はフィルタ回路３３を構成するハイパスフィルタ
３３Ａに供給され、このハイパスフィルタ３３Ａで抜き
出される信号Ｓinの高域成分ＳHは減算器３３Ｂおよび
切換スイッチ３３Ｃのａ側の固定端子に供給される。

【００９７】また、入力信号Ｓinは、時間調整用の遅延
回路３３Ｄを介して減算器３３Ｂに供給される。遅延回
路３３Ｄの遅延時間は、ハイパスフィルタ３３Ａにおけ
る遅延量と等しくなるように設定される。

【００９８】減算器３３Ｂでは遅延回路３３Ｄより出力
される映像信号Ｓinよりハイパスフィルタ３３Ａで抽出
される高域成分ＳHが減算され、信号Ｓinの低域成分ＳL
が出力される。

【００９９】また、入力信号Ｓinは切換スイッチ３４の
ａ側の固定端子に供給され、この切換スイッチ３４の出
力信号は遅延回路３５に供給され、遅延回路３５の出力
信号は切換スイッチ３４のｂ側の固定端子に供給され
る。切換スイッチ３４の切り換えは切換制御信号ＳＷ７
に基づいて行なわれる。すなわち、切換スイッチ３４
は、入力信号ＳinとしてＡパターンあるいはＢパターン
のライン信号が２ライン以上連続して供給されるとき、
連続するラインの第１ラインから最終ラインの１つ前の
ラインまでの各水平期間はｂ側に接続され、その他の水
平期間はａ側に接続される。

【０１００】ここで、ＡパターンあるいはＢパターンの
ライン信号が２ライン以上連続するのは、ライン数変換
における２度読みによってライン数を増やす場合や間引
きによってライン数を減らす場合がある。本例において
は６２５／５０系の信号をメモリ２３Ａ，２３Ｂに取り
込む際に記憶容量の関係から垂直方向の圧縮伸張処理を
行うが、この圧縮伸張処理によっても同一パターンの信
号が２ライン以上連続することがある。

【０１０１】なお、同一パターンが２ライン以上連続し
ているか否かの判断は、デマルチプレクサ３１で分離さ
れる情報データＩＮＦに含まれるデータＡＸＢによって
判断される。

【０１０２】遅延回路３５より出力される１水平期間前
の信号Ｓin′はハイパスフィルタ３３Ｅに供給され、こ
のハイパスフィルタ３３Ｅで抜き出される高域成分Ｓ
H′は切換スイッチ３３Ｃのｂ側の固定端子に供給され
る。切換スイッチ３３Ｃで選択されて出力される高域成
分ＳH2は加算器３３Ｆに供給される。

【０１０３】切換スイッチ３３Ｃは、タイミング発生器
３２より供給される切換制御信号ＳＷ８に基づいて、１
／２サンプリング周期交代でもってａ側およびｂ側に交
互に切り換えられる。この場合、ハイパスフィルタ３３
Ａより出力される高域成分ＳHのサンプリングタイミン
グに対応してａ側に接続される。高域成分ＳHのサンプ
リングタイミングは、デマルチプレクサ３１で分離され
る情報データＩＮＦに含まれるデータＡＸＢで判断され
る。

【０１０４】減算器３３Ｂより出力される信号Ｓinの低
域成分ＳLは、加算器３３Ｇに供給されると共に、切換
スイッチ３３Ｈのａ側の固定端子に供給される。

【０１０５】ハイパスフィルタ３３Ｅより出力される信
号Ｓin′の高域成分ＳH′は減算器３３Ｉに供給され、
この減算器３３Ｉには遅延回路３５より出力される信号
Ｓin′が時間調整用の遅延回路３３Ｊを介して供給され
る。遅延回路３３Ｊの遅延時間は、ハイパスフィルタ３
３Ｅにおける遅延量と等しくなるように設定される。

【０１０６】減算器３３Ｉでは、遅延回路３３Ｊより出
力される信号Ｓin′からハイパスフィルタ３３Ｅより出
力される高域成分ＳH′が減算される。減算器３３Ｉか
らは信号Ｓin′の低域成分ＳL′が出力され、この低域
成分ＳL′は加算器３３Ｇに供給される。

【０１０７】加算器３３Ｇでは映像信号ＳinおよびＳi
n′の低域成分ＳLおよびＳL′が加算平均され、その出
力信号（ＳL＋ＳL′）／２は切換スイッチ３３Ｈのｂ側
の固定端子に供給される。

【０１０８】切換スイッチ３３Ｈで選択される低域成分
は加算器３３Ｆに供給され、切換スイッチ３３Ｃで選択
された高域成分ＳH′と加算される。そして、加算器３
３Ｆの出力信号がフィルタ回路３３の出力信号Ｓout
（Ｙ″）とされる。

【０１０９】以上の構成において、まず切換スイッチ３
３Ｈがａ側に接続される場合について説明する。信号Ｓ
inとしてＡパターンおよびＢパターンのライン信号が交
互に供給されるときは（図１５参照）、以下のようにな
る。

【０１１０】信号Ｓinがｎ−１ラインの信号であると
き、遅延回路３５より出力される信号Ｓin′はｎ−２ラ
インの信号となる。切換スイッチ３３Ｃからは、ｎ−１
ラインの信号の高域成分ＳHとｎ−２ラインの信号の高
域成分ＳH′とが１／２サンプリング周期でもって交互
に選択された高域成分ＳH2が出力される。出力ラインの
信号Ｓoutは、この高域成分ＳH2とｎ−１ラインの信号
の低域成分ＳLの加算信号となる（図１６Ａ参照）。

【０１１１】信号Ｓinがｎラインの信号であるとき、遅
延回路３５より出力される信号Ｓin′はｎ−１ラインの
信号となる。切換スイッチ３３Ｃからは、ｎラインの信
号の高域成分ＳHとｎ−１ラインの信号の高域成分ＳH′
とが１／２サンプリング周期でもって交互に選択された
高域成分ＳH2が出力される。出力ラインの信号Ｓout
は、この高域成分ＳH2とｎラインの信号の低域成分ＳL
の加算信号となる（図１６Ｂ参照）。

【０１１２】このように信号Ｓoutに含まれる高域成分
ＳH2は、実質的に１／２のサンプリング周期でもってサ
ンプリングされたものとなり、高域の改善されたものと
なる。

【０１１３】信号Ｓinとして同一パターンのライン信号
が連続して供給されるときは（図１７参照）、以下のよ
うになる。

【０１１４】例えば、図１７に示すように、ｎ−１ライ
ンおよびｎラインが連続してＢパターンのライン信号と
なる場合には、ｎ−１ラインおよびｎラインで同一パタ
ーンのライン信号が連続するので、ｎ−１ラインの信号
が供給される水平期間には、切換スイッチ３４がｂ側に
接続される。そのため、ｎ−１ラインおよびｎラインの
信号が供給される２水平期間、遅延回路３５からはｎ−
２ラインの信号が連続して出力される。

【０１１５】したがって、信号Ｓinとしてｎ−２〜ｎ＋
２ラインの信号が供給されるとき（図１７参照）、遅延
回路３５からは信号Ｓin′としてｎ−３〜ｎ−１ライン
の信号が出力され（図１８参照）、各水平期間における
信号ＳinおよびＳin′のライン信号のパターンは互いに
異なったものとなる。

【０１１６】そのため、ハイパスフィルタ３３Ａおよび
３３Ｅより出力される高域成分ＳHおよびＳH′のサンプ
リングタイミングは必ず交互となり、切換スイッチ３３
Ｃからは実質的に１／２のサンプリング周期でサンプリ
ングされた高域成分ＳH2が得られる。

【０１１７】信号Ｓinがｎ−１ラインの信号（Ｂパター
ン）であるとき、遅延回路３５より出力される信号Ｓi
n′はｎ−２ラインの信号（Ａパターン）となる。切換
スイッチ３３Ｃからは、ｎ−１ラインの信号の高域成分
ＳHとｎ−２ラインの信号の高域成分ＳH′とが１／２サ
ンプリング周期でもって交互に選択された高域成分ＳH2
が出力される。出力ラインの信号Ｓoutは、この高域成
分ＳH2とｎ−１ラインの信号の低域成分ＳLが加算され
た信号となる（図１９Ａ参照）。

【０１１８】信号Ｓinがｎラインの信号（Ｂパターン）
であるときも、遅延回路３５より出力される信号Ｓin′
はｎ−２ラインの信号（Ａパターン）となる。切換スイ
ッチ３３Ｃからは、ｎラインの信号の高域成分ＳHとｎ
−２ラインの信号の高域成分ＳH′とが１／２サンプリ
ング周期でもって交互に選択された高域成分ＳH2が出力
される。出力ラインの信号Ｓoutは、この高域成分ＳH2
とｎラインの信号の低域成分ＳLが加算された信号とな
る（図１９Ｂ参照）。

【０１１９】このように信号Ｓinとして同一パターンの
ライン信号が連続して供給されるときも、切換スイッチ
３３Ｃからは実質的に１／２のサンプリング周期でもっ
てサンプリングされた高域成分ＳH2が出力され、高域の
改善された信号Ｓoutを得ることができる。

【０１２０】次に、切換スイッチ３３Ｈがｂ側に接続さ
れる場合について説明する。高域成分に関しては、上述
した切換スイッチ３３Ｈがａ側に接続される場合と同様
であるので説明は省略する。

【０１２１】低域成分に関しては、加算器３３Ｇで信号
ＳinおよびＳin′の低域成分ＳLおよびＳL′が加算平均
され、この加算平均された低域成分（ＳL＋ＳL′）／２
が切換スイッチ３３Ｈのｂ側を介して加算器３３Ｆに供
給される。

【０１２２】したがって、加算器３３Ｆより出力される
信号Ｓoutは、低域成分（ＳL＋ＳL′）／２と高域成分
ＳH2とが加算されたものとなる。

【０１２３】信号Ｓinがｎ−１ラインの信号であると
き、遅延回路３５より出力される信号Ｓin′はｎ−２ラ
インの信号となる。切換スイッチ３３Ｃからは、ｎ−１
ラインの信号の高域成分ＳHとｎ−２ラインの高域成分
ＳH′とが１／２サンプリング周期でもって交互に選択
された高域成分ＳH2が出力される。また、加算器３３Ｆ
からは、ｎ−１ラインの信号の低域成分ＳLとｎ−２ラ
インの信号の低域成分ＳL′との加算平均された低域成
分（ＳL＋ＳL′）／２が出力される。出力信号Ｓout
は、この高域成分ＳH2と低域成分（ＳL＋ＳL′）／２が
加算された信号となる（図２０Ａ参照）。

【０１２４】信号Ｓinがｎラインの信号であるとき、遅
延回路３５より出力される信号Ｓin′はｎ−２ラインの
信号となる。切換スイッチ３３Ｃからは、ｎラインの信
号の高域成分ＳHとｎ−２ラインの高域成分ＳH′とが１
／２サンプリング周期でもって交互に選択された高域成
分ＳH2が出力される。また、加算器３３Ｆからは、ｎラ
インの信号の低域成分ＳLとｎ−２ラインの信号の低域
成分ＳL′との加算平均された低域成分（ＳL＋ＳL′）
／２が出力される。出力信号Ｓoutは、この高域成分ＳH
2と低域成分（ＳL＋ＳL′）／２が加算された信号とな
る（図２０Ｂ参照）。

【０１２５】このように出力信号Ｓoutの高域成分はＳH
2となるので高域の改善されたものとなり、また低域成
分は（ＳL＋ＳL′）／２となり、垂直方向に信号が平均
化されてギザが改善される。

【０１２６】なお、垂直方向に信号が平均化されること
により、一般に垂直方向の解像度が劣化する。したがっ
て、図１４の例においては、２度読みによるライン数の
増加でギザが問題となる場合にのみ、切換スイッチ３３
Ｈをｂ側に接続して効果的なものとなる。

【０１２７】図２に戻って、フィルタ回路３３より出力
される８ビットパラレルデータの輝度信号Ｙ″は切換ス
イッチ３６のａ側の固定端子に供給される。３７はペデ
スタルレベルおよび同期レベルの信号を発生する信号発
生器である。信号発生器３７には同期発生器２６よりそ
れぞれの信号を発生させるタイミング信号ＳＴ１が供給
される。信号発生器３７の出力信号は切換スイッチ３６
のｂ側の固定端子に供給される。

【０１２８】切換スイッチ３６には同期発生器２６より
切換制御信号ＳＷ９が供給される。切換スイッチ３６で
は、同期信号およびペデスタル信号の期間ではｂ側に接
続され、その他の期間ではａ側に接続される。そのた
め、切換スイッチ３６からは同期信号等の付加された輝
度信号が出力される。

【０１２９】切換スイッチ３６より出力される輝度信号
はＤ／Ａ変換器３８でアナログ信号に変換された後、ロ
ーパスフィルタ３９で帯域制限されて加算器４０に供給
される。

【０１３０】また、デマルチプレクサ３１で分離される
１ビットシリアルデータの色信号Ｃはシリアル／パラレ
ル変換器（Ｓ／Ｐ変換器）４１に供給される。Ｓ／Ｐ変
換器４１にはタイミング発生器３２より色信号Ｃの各ビ
ットデータに同期したクロックＣＬＫ３が供給される共
に、５ビット（Ｃ5〜Ｃ1）毎のタイミングでラッチパル
スＰ７が供給される。

【０１３１】Ｓ／Ｐ変換器４１で５ビットパラレルデー
タに変換された色信号Ｃは、切換スイッチ４２，４３の
ａ側の固定端子に供給されると共に、切換スイッチ４４
のｂ側の固定端子に供給される。

【０１３２】切換スイッチ４２の出力信号は１水平期間
の遅延時間を有する遅延回路４５に供給され、その遅延
回路４５の出力信号は切換スイッチ４２のｂ側の固定端
子に供給される。切換スイッチ４２には、タイミング発
生器３２より切換制御信号ＳＷ１０が供給される。

【０１３３】上述したようにメモリ２３Ａ，２３Ｂへの
書き込み読み出しによってライン数を変換する前の色信
号Ｃは１水平期間毎にＶ信号およびＵ信号となる線順次
信号であるが、ライン数を変換した後の色信号Ｃは間引
きあるいは２度読みによって同一色のラインが周期的に
２ライン連続したものとなる。

【０１３４】切換スイッチ４２は切換制御信号ＳＷ１０
に基づいて切り換えられ、連続する２ラインの第１ライ
ンの期間はｂ側に接続され、その他の期間はａ側に接続
される。切換制御信号ＳＷ１０は、例えば書き込み時に
ラインが間引かれる場合はデマルチプレクサ３１で分離
される情報データＩＮＦに含まれるデータＬＤＥＣに基
づいて形成され、読み出し時に同一ラインが２度読みさ
れる場合には、その情報に基づいて形成される。

【０１３５】遅延回路４５の出力信号は切換スイッチ４
３のｂ側の固定端子に供給されると共に、切換スイッチ
４４のａ側の固定端子に供給される。切換スイッチ４
３，４４にはタイミング発生器３２より切換制御信号Ｓ
Ｗ１１が供給される。切換スイッチ４３，４４は、Ｓ／
Ｐ変換器４１からの色信号ＣがＵ信号である１水平期間
はａ側に接続され、逆にＶ信号である１水平期間はｂ側
に接続される。切換制御信号ＳＷ１１は、デマルチプレ
クサ３１で分離された情報データＩＮＦに含まれるデー
タＵＸＶに基づいて形成される。

【０１３６】ここで、５ラインに対して１ラインの割合
で同一ラインが２度読みされてライン数が増やされる場
合について説明する。このとき、Ｓ／Ｐ変換器４１よ
り、図２１Ａに示すように同一色のラインが周期的に２
ライン連続した色信号Ｃが出力される。

【０１３７】このとき、切換制御信号ＳＷ１０，ＳＷ１
１は、それぞれ同図Ｂ，Ｃに示すように形成される。そ
のため、遅延回路４５の出力信号は同図Ｄに示すように
なり、切換スイッチ４３，４４からは、それぞれ同時化
されたＵ信号、Ｖ信号が得られる（同図Ｅ，Ｆに図
示）。

【０１３８】なお、説明は省略するが、６ラインに対し
て１ラインの割合で間引きされてライン数が減らされ、
同一色のラインが周期的に２ライン連続した色信号Ｃが
Ｓ／Ｐ変換器４１より出力される場合にも、同様にして
切換スイッチ４３，４４からは、それぞれ同時化された
Ｕ信号、Ｖ信号が得られる。

【０１３９】切換スイッチ４３より出力されるＵ信号は
切換スイッチ４６のａ側の固定端子に供給される。４７
はバーストレベルおよびブランキングレベルの信号を発
生する信号発生器である。信号発生器４７には同期発生
器２６よりそれぞれの信号を発生させるタイミング信号
ＳＴ２が供給される。信号発生器４７の出力信号は切換
スイッチ４６のｂ側の固定端子に供給される。

【０１４０】また、切換スイッチ４４より出力されるＶ
信号は切換スイッチ４８のａ側の固定端子に供給され
る。４９はバーストレベルおよびブランキングレベルの
信号を発生する信号発生器である。信号発生器４９には
同期発生器２６よりそれぞれの信号を発生させるタイミ
ング信号ＳＴ２が供給される。信号発生器４９の出力信
号は切換スイッチ４８のｂ側の固定端子に供給される。

【０１４１】切換スイッチ４６，４８には同期発生器２
６より切換制御信号ＳＷ１２が供給される。切換スイッ
チ４６，４８ではバースト期間およびブランキング期間
ではｂ側に接続され、その他の期間ではａ側に接続され
る。そのため、切換スイッチ４６，４８からはバースト
レベル信号等の付加されたＵ信号、Ｖ信号が出力され
る。

【０１４２】切換スイッチ４６，４８より出力されるＵ
信号、Ｖ信号は色変調器５０に供給される。色変調器５
０では、ＮＴＳＣ方式よりＰＡＬ方式に変換するときは
４．４３ＭＨｚの色副搬送波が使用され、一方ＰＡＬ方
式よりＮＴＳＣ方式に変換するときは３．５８ＭＨｚの
色副搬送波が使用される。

【０１４３】色変調器５０より出力される６ビットのパ
ラレルデータの搬送色信号はＤ／Ａ変換器５１でアナロ
グ信号に変換された後、バンドパスフィルタ５２を介し
て加算器４０に供給される。そして、加算器４０では輝
度信号と搬送色信号が加算されて、出力端子５３には方
式変換された映像信号ＳＶが導出される。

【０１４４】本例においては、１／２水平期間毎にメモ
リ２３Ａ，２３Ｂを交互に書き込み状態および読み出し
状態に制御して、ライン数およびフィールド数を変換す
るものである。そのため、メモリ２３Ａ，２３Ｂとして
それぞれ汎用２５６ＫビットのＤＲＡＭを使用して構成
することができ、ライン／フィールド変換をも行なう方
式変換装置を安価に構成できる。

【０１４５】また本例においては、データレートの低減
とメモリ２３Ａ，２３Ｂの容量節約のために書き込み側
で輝度信号Ｙ′に対してラインオフセットサブサンプリ
ング処理が行なわれ、読み出し側で切換スイッチ３４、
遅延回路３５、フィルタ回路３３を使用して現ラインと
１ライン前の信号の高域成分を１／２サンプリング周期
でもって交互に選択して高域の改善が行なわれるが、ラ
インの間引きや２度読みによって同一パターンのライン
信号が連続するときでも、第１および第２のパターンが
交互に選択されて良好に高域改善を行なうことができ
る。

【０１４６】さらに本例においては、メモリ２３Ａ，２
３Ｂの容量を節約するために、Ｕ信号およびＶ信号が線
順次とされて書き込み読み出しが行なわれ、読み出し側
で切換スイッチ４２〜４４、遅延回路４５を使用して同
時化されるが、ラインの間引きや２度読みによって同一
色のライン信号が連続するときでも、同時化を良好に行
なうことができる。

【０１４７】

【発明の効果】この発明によれば、１／２水平期間毎に
第１および第２のメモリを交互に書き込み状態および読
み出し状態に制御してライン数およびフィールド数の変
換を行なうものであるため、それぞれのメモリとして高
価なビデオＲＡＭではなく安価な汎用メモリ（０．５フ
ィールド分の記憶容量）を使用して構成でき、ライン／
フィールド変換をも行なう方式変換装置を安価に構成す
ることができる。

【図面の簡単な説明】

【図１】実施例の構成を示すブロック図である。

【図２】実施例の構成を示すブロック図である。

【図３】Ａ／Ｄ変換処理部の構成を示す接続図である。

【図４】図３の例の動作を説明するための図である。

【図５】実施例の動作を説明するための図である。

【図６】実施例の動作を説明するための図である。

【図７】輝度信号の量子化処理部の構成を示す接続図で
ある。

【図８】通常のＡ／Ｄ変換器における量子化の説明のた
めの図である。

【図９】図７の例における量子化の説明のための図であ
る。

【図１０】通常モードおよびページモードにおけるメモ
リのライトサイクルを説明するための図である。

【図１１】通常モードおよびページモードにおけるメモ
リのリードサイクルを説明するための図である。

【図１２】デマルチプレクサの構成を示す接続図であ
る。

【図１３】デマルチプレクサの動作の説明のための図で
ある。

【図１４】サブサンプリングデータの処理回路の構成を
示す接続図である。

【図１５】サブサンプリングデータを示す図である。

【図１６】図１４の例の信号処理を説明するための図で
ある。

【図１７】サブサンプリングデータ（２度読み）を示す
図である。

【図１８】図１４の例の処理回路の要部のデータを示す
図である。

【図１９】図１４の例の信号処理を説明するための図で
ある。

【図２０】図１４の例の信号処理を説明するための図で
ある。

【図２１】色信号の同時化処理を説明するための図であ
る。

【図２２】方式変換におけるライン数変換を説明するた
めの図である。

【図２３】方式変換におけるフィールド数変換を説明す
るための図である。

【図２４】方式変換におけるライン数変換を説明するた
めの図である。

【符号の説明】

１Ｙ，１Ｃ 入力端子 ２，５ 抵抗器 ３，４０ 加算器 ４ 書き込みタイミング発生器 ６，１４，１５，２５ スイッチ回路 ７ 色復調器 ８ ＡＦＣ回路 ９ Ａ／Ｄ変換器 １０，１２ ラッチ回路 １１ ディジタルローパスフィルタ １３ Ｐ／Ｓ変換器 ２１，２２，３４，３６，４２〜４４，４６，４８ 切
換スイッチ ２３Ａ，２３Ｂ メモリ ２４ メモリ書き込みタイミング発生器 ２６ 同期発生器 ２７ メモリ読み出しタイミング発生器 ３１ デマルチプレクサ ３２ 読み出しタイミング発生器 ３３ フィルタ回路 ３５，４５ 遅延回路 ３７，４７，４９ 信号発生器 ３８，５１ Ｄ／Ａ変換器 ３９ ローパスフィルタ ４１ Ｓ／Ｐ変換器 ５０ 色変調器 ５２ バンドパスフィルタ ５３ 出力端子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 水平方向に関して１／２水平期間分の記
   憶容量を有すると共に、垂直方向に関して１垂直期間分
   の記憶容量を有する第１および第２のメモリを備え、 上記第１のメモリに各水平期間の前半期間に入力映像信
   号を構成する１水平期間分のデータの前半部分を書き込
   むと共に、この第１のメモリより各水平期間の後半期間
   に出力映像信号を構成する１水平期間分のデータの前半
   部分を読み出すように制御し、上記第２のメモリに各水
   平期間の後半期間に入力映像信号を構成する１水平期間
   分のデータの後半部分を書き込むと共に、この第２のメ
   モリより各水平期間の前半期間に出力映像信号を構成す
   る１水平期間分のデータの前半部分を読み出すように制
   御し、ライン数およびフィールド数を変換することを特
   徴とするテレビジョン方式変換装置。