JP3289478B2 - ビットシリアルデジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビットシリアル演算を
行うビットシリアルデジタル信号処理装置に関する。特
に、本発明はビットシリアルデータ信号処理のための回
路規模縮小化技術に関する。特に、この発明はデータ圧
縮伸張装置に適用される。そしてそのひとつの具体例と
しては、画像データの圧縮伸張装置として実現できる。
この応用例としては、各種画像機器、例えば電子カメラ
やテレビ電話装置などとして実現できる。

【０００２】

【従来の技術】従来より、各種分野においてデジタル信
号処理技術が採用されてきている。例えば、音声処理分
野、画像処理分野においては、デジタルフィルタや、デ
ジタル圧縮伸張処理（直交変換処理）などが各種用途に
用いられている。ところで、このようなデジタル信号処
理をパラレル演算で行うと回路規模が大きくなってしま
うという欠点がある。そこで、ビットシリアル演算によ
りデジタル信号処理を行うものが開発されている。この
ビットシリアル演算によるデジタル信号処理装置におい
ては、任意の係数の２のべき乗の和による乗算が、シフ
トレジスタ（フリップフロップの連結）と加／減算器と
の組合せによって実現される。その結果パラレル演算で
必要であった乗算器が不要となる。このようなビットシ
リアル演算では、シフトレジスタ（フリップフロップ）
の段数が数値精度を決めることになる。

【０００３】このようなデジタル信号処理の一分野に最
近注目されているディスクリートコサイン変換（ＤＣ
Ｔ）がある。これは、直交変換の一種であり、その定義
式は、数１、数２にあるとおりであり、数１は、フォワ
ード（順）ディスクリートコサイン変換（ＦＤＣＴ）、
数２はインバース（逆）ディスクリートコサイン変換
（ＩＤＣＴ）の定義式を示す。

【数１】

【数２】 そして、このＤＣＴについては、高速アルゴリズムが種
々研究されている。例えばIEEE TRANSACTION ON COMMUN
ICAIONS.VOL.COM-25.NO.11 NOVEMBER 1977（Adaptive C
oding of Monochrome and Color Image,WEN-HSIUNG CHE
N,C. HARRISON SMITH）もその一つであり、これにおい
て示されているＤＣＴフローに従い、これをビットシリ
アル演算により実行することについての提案が、特開平
３−１４５２７４号公報になされている。

【０００４】

【発明が解決しようとする課題】以上のように、デジタ
ル信号処理分野において、ビットシリアル演算を採用す
ると、回路規模が相当小さくなるものの、シリアル演算
にかかる時間が比較的長くなり改善が求められていた。
また、上記公報に示されているように、高速アルゴリズ
ムを直接的にハードウェア化すると、回路規模はまだ大
きく、更に改善が求められていた。加えて、ビットシリ
アル演算を行う信号処理装置の前段にパラレル−シリア
ル変換装置を必要とし、ビットシリアル演算を施して得
られた結果データを受け、パラレルデータとするための
シリアル−パラレル変換装置を前記信号処理装置の後段
に設けねばならないが、そのような付属回路部分の規模
も大きく、更なる改善が求められていた。そこで、本発
明は、小さな回路規模でしかも比較的高速にデジタル信
号処理を行える回路規模縮小化技術を適用したビットシ
リアルデジタル信号処理装置を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】この発明は、上記目的を
達成すべくなされたものであり、その一つの構成例に係
るビットシリアルデジタル信号処理装置によれば、デジ
タル化されたデータを供給する供給手段と、この供給手
段から供給されたデータに対して、ビットシリアル演算
操作にてデータ変換を行う演算手段とから成る。そし
て、この演算手段は、ビットシリアル演算操作を行うた
めのフリッフロフロップ、加／減算器の分散配置したス
トリングからなるビットシリアル手段を含み、このスト
リングは、前記データに対して、固定係数の真値を２の
べき乗によらない近似比率として乗じる演算を、ビット
シリアル演算操作にて、つまりビットパラレル乗算器を
用いることなく実行する。

【０００６】ここでいう分散配置したストリングとは、
一実施例として後に開示するディスクリートコサイン変
換装置にあっては、入力ｆｉ（又はＦｉ）と出力Ｆｊ
（ｆｊ）とをつなぐ複数の配線接続構造（ライン）のこ
とで、上述したとおり、複数のフリップフロップ、加／
減算器が各配線接続構造（ライン）に含まれる。従っ
て、このような構成をとることによって、演算手段は、
縮減された回路規模にて実現されることになる。

【０００７】このような構成は、後に詳述する原理Ｉと
よぶ考え方に基づいている。つまり、固定係数の真値、
例えば一つの構成例としてディスクリートコサイン変換
を考えた場合、デジタル化されたデータに対して、cos
｛πｌ（２ｋ＋１）／２Ｎ｝を乗じるが、この値が、こ
こで言う固定係数の真値（この場合、本来無理数であ
る）である。そして、この固定係数を、２進表現で表わ
す場合に、２のべき乗を乗じて近似値を作らずに、整数
の、それも出来るだけ小さな整数の近似比率（又は近似
値）によることを特徴としている。

【０００８】このような構成例にあっては、例えば画像
データを圧縮するフォワード（順）変換のモードをとる
ことができる。逆に、圧縮された例えば画像データを伸
張するインバース（逆）変換モードをとることもでき
る。つまり、変換されていない領域（例えば実画像デー
タ）から変換された領域（例えば空間周波数成分デー
タ）へとフォワード変換すること、またその逆に変換さ
れた領域から変換されていない領域へインバース変換す
ることができる。これは、夫々の装置が別々の変換を専
ら実行するようにしてもよく、又ひとつの装置がモード
切換で、フォワード変換とインバース変換との双方を、
切換えて実行するようにしてもよい。このようなデータ
変換は、その典型例としては、ディスクリートコサイン
変換に代表される直交変換である。その他の具体的な変
換技術としては、ＦＦＴ（Fast Fourier Transform）、
ＬＯＴ（Lapped Orthogonal Transform）等がある。そ
の他の例は、後述するとおりである。

【０００９】さて、フォワード変換とインバース変換と
をひとつの演算手段が実行するようにしたとき、上記固
定係数の真値を２のべき乗でない近似比率として乗じる
ように回路構成をとったがゆえに、フォワード変換とイ
ンバース変換とで回路構成が非対称、つまり一方の変換
においてのみ使用する回路要素を必要とするようにな
る。従って、このような非対称ハードウェアを有する演
算手段は、具体的には、フォワード変換モードにおいて
のみ使用される第１の所定回路要素と、インバース変換
モードにおいてのみ使用される第２の所定回路要素とを
含むようになる。また、本発明の一構成例による演算手
段は、ビットシリアル演算操作にてデータ変換を行うた
め、パラレル−シリアル変換手段を含んで、ビットシリ
アルデジタル信号処理装置は構成される。具体的には、
前記供給手段が、データをストアする記憶手段と、この
記憶手段からビットパラレル形式で前記データを受け取
り、前記ビットシリアル手段に適合するように、ビット
シリアル列（つまりシリアル形式で表現されるデータの
セット）へ変換するパラレル−シリアル変換手段とを有
して成る。

【００１０】また、本発明の一構成例による演算手段
は、上述のとおりビットシリアル演算操作にてデータ変
換を行うため、シリアル−パラレル変換手段を含んで、
ビットシリアルデジタル信号処理装置は構成される。具
体的には、前記ビットシリアル手段からデータ変換後の
データをビットシリアル列形式に変換するシリアル−パ
ラレル変換手段を更に有して成る。そして、このような
パラレル−シリアル変換手段とシリアル−パラレル変換
手段とを共通化する共通化手段を含み、両変換手段を共
通のハードウェアにて実現するように構成することも可
能である。これは、後に詳述する原理Ｖとよぶ考え方に
基づいている。さて、本発明は、上述したデータ変換を
行うほか、デジタルフィルタやデジタル音声処理、デジ
タル画像処理など一般のデジタル信号処理技術にも適用
出来る。このような構成にあっては、演算手段が、供給
手段から供給されたデータに対してビットシリアル演算
操作にてデジタル信号処理を行うようになる。

【００１１】更に、本発明の一つの構成例に係るビット
シリアルデジタル信号処理装置にあっては、デジタル化
されたデータを記憶し、供給するビットパラレル形式で
アクセスされる第１の記憶手段と、この第１の記憶手段
からの前記データのビットシリアル列に対してビットシ
リアル演算操作を実行し、処理されたデータのビットシ
リアル列を供給するビットシリアル演算手段と、前記処
理されたデータを受け取り記憶するビットパラレル形式
でアクセスされる第２の記憶手段と、前記第１の記憶手
段からビットパラレル形式でデジタルデータを受け取
り、前記ビットシリアル演算手段に適合するようにビッ
トシリアル列へ変換する第１の変換手段と、前記ビット
シリアル演算手段から前記処理されたデータのビットシ
リアル列を受け取り、前記第２の記憶手段へ送るべくビ
ットパラレル形式に変換する第２の変換手段と、前記第
１の変換手段と前記第２の変換手段とを共通化する共通
化手段と、を有し、前記第１、第２の記憶手段は共通の
ハードウェアにより実現されて成る。

【００１２】更に、この発明は、フォワード変換のみを
実行するビットシリアルデジタル信号処理装置として実
現することができ、このような装置にあっては、演算手
段は、供給手段から供給されたデータに対して、ビット
シリアル演算操作にてデータ圧縮のためのフォワード変
換を行う。同様に、この発明は、インバース変換のみを
実行するビットシリアルデジタル信号処理装置として実
現することができ、このような装置にあっては、演算手
段は、供給手段から供給されたデータに対して、ビット
シリアル演算操作にてデータ伸張のためのインバース変
換を行う。

【００１３】また、ひとつのハードウェアで、フォワー
ド変換とインバース変換とをモード切換で選択的に実行
するビットシリアルデジタル信号処理装置を実現するこ
とが出来る。即ち、このような装置においては、ビット
シリアル演算手段のビットシリアル演算操作を実行する
回路要素の分散配置したストリングの相互連結の状態
を、第１の動作モードではフォワード変換を行ってデー
タ圧縮するよう設定し、第２の動作モードではインバー
ス変換を行ってデータ伸張するように設定するモード制
御手段を含んで成る。更に、本発明の別の構成例によれ
ば、デジタル化された信号を供給する供給手段と、この
供給された信号に対してビットシリアル演算操作にてデ
ジタル信号処理を行うビットシリアルタイプの回路規模
が縮減された演算手段とを有する。そして、この回路規
模が縮減された演算手段は、全体的な機能が本質的に等
しいビットシリアルタイプで、且つプロトタイプ（ある
いはベーシック）なアレンジメントより縮減された回路
規模を有する。

【００１４】ここで、プロトタイプなアレンジメント
は、フリップフロップ、加／減算器の組合せから成る分
散配置したストリングを有し、且つ回路規模を縮減化可
能な部分を有する。そして、前記回路規模が縮減された
演算手段は、前記プロトタイプなアレンジメントに対し
て回路規模を縮減化する設計方式（デザイン）を適用し
て実現されて成る。例えば、前記プロトタイプなアレン
ジメントとは、基になるアルゴリズム（高速ディスクリ
ートコサイン変換アルゴリズム等）に従って直接的に形
成される信号処理装置又はそのシグナルフローである。
あるいは、後述するように、データ変換演算装置のバー
ジョンを改良してゆくことにより、順次回路規模を小さ
くすることになるが、その場合の直前のバージョンが、
当該バージョンに対するプロトタイプなアレンジメント
となる。このようにプロトタイプなアレンジメントに対
し、種々の回路規模を縮減する設計方式を適用すること
で、装置の回路規模が小さくなる。

【００１５】この設計方式の一例としては、プロトタイ
プなアレンジメントの回路規模を縮減化可能な部分を発
見的に（ヒューリスティックに）見出す手段と、この部
分の回路規模を縮減することにより、前記回路規模が縮
減された演算手段を実現する手段とを有して成る。ま
た、本発明の一つの構成例によれば、プロトタイプなア
レンジメントから回路規模が縮減された演算手段を導く
にあたり、前記プロトタイプなアレンジメントは、直列
に相互接続されて信号をビットシリアル処理する複数の
ステージのハードウェアを含み、この夫々のステージ
は、回路要素のストリングを有し、所定のストリング
は、クロックパルスに同期動作するサンプルホールド要
素を備えたクロック同期の加／減算器を含んで成り、回
路規模が縮減された演算手段は、プロトタイプなアレン
ジメントから、クロック同期の加／減算器を、同期動作
するサンプルホールド要素を有しないクロック非同期の
加／減算器に代えることで達成される。つまり、これ
は、後に詳述する原理IIIとよばれる考え方に基づいて
いる。

【００１６】また、本発明の別の構成例によれば、プロ
トタイプなアレンジメントから回路規模が縮減された演
算手段は導かれるものであって、プロトタイプなアレン
ジメントは、回路要素のストリングを含む第１、第２の
ハードウェアステージを有し、第１のハードウェアステ
ージは、制御手段の制御の下に、第２のハードウェアス
テージに機能的に接続され、第２のハードウェアステー
ジはプロトタイプなアレンジメントからの出力デジタル
信号を供給する複数の出力ポートを含んで成り、プロト
タイプなアレンジメントの機能は入力デジタル信号と出
力デジタル信号との間について、縮減できる２のべき乗
の乗数を含んで成る第１の関係式として表現されて成
る。そして、回路規模が縮減された演算手段は、プロト
タイプなアレンジメントの回路規模よりも小さい回路規
模をもち、入力デジタル信号と出力デジタル信号との間
について第２の関係式として表現されて成る。この第２
の関係式は、前記プロトタイプなアレンジメントの２の
べき乗の乗数よりも縮減された乗数を含んで成り、前記
回路規模が縮減された演算手段は、前記プロトタイプな
アレンジメントに要する回路要素の数よりも少ない数の
回路要素を有して成る。

【００１７】これは、後述する原理Ｉとよぶ考え方に基
づきなされている。更に具体的に述べるならば、前記第
１の関係式は、 ［Ｉ_B］×２^N×［Ｔ］＝［Ｏ_B］ で与えられる。ここで、［Ｉ_B］は、プロトタイプなア
レンジメントに対する入力デジタル信号を表現する入力
ベクトルであって、例えば、フォワードディスクリート
コサイン変換の際は、［Ｉ_B］は（ｆｏ，ｆ１，ｆ２，
……）である。次に、２^NはＮを正の整数として、前記
縮減できる２のべき乗の乗数である。［Ｔ］は、変換マ
トリクスであり、前記フォワードディスクリートコサイ
ン変換などの直交変換の場合は、直交マトリクスとなっ
ていて、逆変換例えばインバースディスクリートコサイ
ン変換では、その転置マトリクスが逆変換マトリクスと
なる。そして、このマトリクスには、有限ビット長で近
似したディスクリートコサイン係数が含まれて成る。
［Ｏ_B］は、プロトタイプなアレンジメントからの出力
デジタル信号を表現する出力ベクトルであって、例えば
フォワードディスクリートコサイン変換の際は、
［Ｏ_B］は（Ｆ０，Ｆ１，Ｆ２，……）である。

【００１８】そして、前記第２の関係式を具体的に述べ
るならば、 ［Ｉ］×２^M×［Ｔ］＝［Ｏ］ で与えられる。ここで、［Ｉ］は、前記［Ｉ_B］に対応
し、［Ｏ］は、前記［Ｏ_B］に対応し、回路規模が縮減
された演算手段の入、出力ベクトルである。そして、２
^Mは、Ｍを整数として、０≦Ｍ＜Ｎであって、前記２の
べき乗の乗数である。つまりＭがＮより小であることに
よって演算手段の回路規模は縮減される。ここで、２^M
×［Ｔ］が、回路規模が縮減された演算手段の伝達関数
であって、例えばｌ番目の係数がＫｌで夫々与えられる
整数近似の係数を含んで成る。このＫｌは、２のべき乗
の整数の線型結合に（因数）分解して、 Ｋｌ＝ΣＣｉ×２ⁿⁱ と表記でき、ｎｉは整数、Ｃｉは２のべき乗ではない整
数とすることができる。その結果、前記回路規模が縮減
された演算手段は、２のべき乗でない整数Ｃｉに対応す
る第１の部分と、２ⁿⁱに対応し、第１の部分の出力信号
を受け取る第２の部分とを含んで成る構成とすることが
可能である。これは後述する原理IIとよぶ考え方に基づ
くものである。

【００１９】更に、本発明の別の一構成例に係るビット
シリアルデジタル信号処理装置によれば、ビットシリア
ルの分散演算タイプの演算手段と、この演算手段に対し
周期性のクロックパルスを与えて、動作させるクロック
手段を含む制御手段とから構成される。そして、前記演
算手段は、その機能が本質的に等しいビットシリアル
で、且つ分散演算タイプのプロトタイプなアレンジメン
トから導かれる。そしてこのプロトタイプなアレンジメ
ントは、第１の所定要素が、前記クロックパルスで動作
し、第２の所定要素がクロックパルスでは動作しないク
ロック非同期である回路要素のストリングを含むハード
ウェアステージを複数有し、夫々のハードウェアステー
ジが夫々カスケード状態で連結されて構成されている。
そして、このプロトタイプなアレンジメントは、動作ス
ピードを制限してしまうところの、比較的大きなクロッ
クスキューをもつデジタル信号パスであるクリティカル
パスを含んでいる。これに対して、このプロトタイプな
アレンジメントから導かれる前記演算手段は、前記クリ
ティカルパスのクロックスキューを縮減するスキュー縮
減手段を含んで成ることを特徴とする。

【００２０】これは、後述する原理IVとよぶ考え方に基
づいている。そして具体的には、このスキュー縮減手段
は、前記クリティカルパス上のクロック非同期の回路要
素の直後に、クロックにて動作するフリップフロップを
挿入接続して構成される。以上説明した本発明に係るビ
ットシリアル演算手段を有するデータ変換装置のひとつ
の応用例としては、画像機器がある。例えば、画像デー
タをデータ圧縮してから転送又は記録し、その再生時に
はデータ伸張して、元の画像データとする。具体例とし
ては、電子カメラやテレビ電話装置として、本発明を適
用し、構成することが可能である。

【００２１】

【作用】本発明のビットシリアルデジタル信号処理装置
は、上述した種々の態様にて構成されて成ることによ
り、従来から考えられている、あるいは、プロトタイプ
な（ベーシックな）ビットシリアル演算による分散配置
した回路構成（フリップフロップや加／減算器が複数ラ
インに分布した構成）のタイプの信号処理装置の回路規
模を縮減又は最小化することになる。これは、とりもな
おさず、ビットシリアル演算による信号処理の高速化
（演算のスピードアップ）を意味する。そして、このよ
うなビットシリアルデジタル信号処理装置としては、好
適な実施例としてはディスクリートコサイン変換の如き
直交変換装置があるが、それに限らず、デジタルフィル
タ装置、デジタルオーディオ処理装置、デジタル画像処
理装置の各種信号処理装置として実現される。また、直
交変換装置として、本発明を実現したとき、固定係数の
真値の２のべき乗によらない近似比率（近似値）を用い
ることによって、フォワード変換とインバース変換と
で、ハードウェアの対称性を失う可能性があるが、その
ような場合は一方の変換においてのみ使用する回路要素
を付加することで、ひとつのハードウェアを、両変換に
おいてモード切替して使用することが可能となり、ＬＳ
Ｉ化する場合には、両変換に共用できる回路構成の実現
が可能となり、各変換毎に別々の専用回路を製造する場
合に比べてコストダウンが図れる。

【００２２】更に、本発明の一構成例によれば、ビット
シリアル演算のための固定係数を（因数）分解すること
で、ビットシリアル演算手段の回路規模の縮減を図り得
ることになり、結果として高速演算（演算のスピードア
ップ）を実現する。加えて、本発明の一構成例によれ
ば、演算回路のなかのフリップフロップなどのクロック
に同期して動作する回路要素を省略する、つまりクロッ
クに非同期で動作する回路要素とすることにより、更に
高速演算を図り得ることになる。逆に、プロトタイプな
ビットシリアル演算装置において生ずるクリティカルパ
スの誤動作、つまりクロックスキューの問題を、未然に
防ぐべく同期用フリップフロップを挿入する構成とする
ことができる。このような構成をとることで、誤動作せ
ずに、しかも高速演算スピードのデジタル信号処理装置
を実現できる。更にまた、本発明の一構成例によれば、
ビットシリアル演算手段に対する周辺回路としてのパラ
レル−シリアル変換手段、シリアル−パラレル変換手段
を共通化する、つまり一つのハードウェアで両変換をモ
ード切替えにして実現してしまうことになり、全体回路
構成の縮減化を可能とする。

【００２３】このように、本発明によれば、ビットシリ
アル演算処理タイプの演算手段を有するデジタル信号処
理装置において、プロトタイプな（ベーシックな）アレ
ンジメントに対して、回路規模を縮減できそうな部分を
見出して、縮減化する設計方式（デザイン）を適用し
て、回路規模を縮減化することを可能とする。そのひと
つの手法は発見的（ヒューリスティック）であり、別の
手法としてはコンピュータエイディッドデザインいわゆ
るＣＡＤによることも可能である。いずれにしても、従
来のあるいはプロトタイプな（ベーシックな）回路構成
から、回路規模が縮減された、いわゆるダウンサイジン
グな回路構成とすることが可能である。

【００２４】

【実施例】以下、本発明を図面に基づいて説明する。 〈基本説明〉データ変換演算装置の説明先ず、本発明に
係るビットシリアルデジタル信号処理装置の前提となる
データ変換演算装置について説明する。それは、データ
変換をシリアル演算にて行う。これは、先に述べた特開
平３−１４５２７４号にて開示したディスクリートコサ
イン変換装置に基づくものである。図１は、シリアル演
算によるフォワード（順）ディスクリートコサイン変換
（ＦＤＣＴ）を行う回路図、図２は、シリアル演算によ
るインバース（逆）ディスクリートコサイン変換（ＩＤ
ＣＴ）を行う回路図を示している。この図１、図２が基
としているＦＤＣＴ、ＩＤＣＴの変換数式は数１、数２
にて先に定義したＦＤＣＴ、ＩＤＣＴの数式に基づいて
いるが、高速演算を実現するために、次に述べる高速ア
ルゴリズムに従っている。

【００２５】即ち、Ｎ＝８の場合、ＤＣＴ行列［Ｃｋ
ｌ］つまり、Ｆ０〜Ｆ７をｆ０〜ｆ７について求めるＦ
ＤＣＴの変換行列は、図７のように定義され、各出力デ
ータＦ０、Ｆ４、Ｆ２、Ｆ６、Ｆ１、Ｆ７、Ｆ５、Ｆ３
の順にそれを書き下すと、数３〜数１０のようになる。

【数３】

【数４】

【数５】

【数６】

【数７】

【数８】

【数９】

【数１０】

【００２６】ここで、各式の下にあるI、II、III、IV
は、図１に示すステージに対応する（後に、詳述す
る）。そして、このＤＣＴの関係を行列で表現すると、
全体的には後述する図７の行列となり、それをステージ
I、II、III、IVに分解すると、数１１のごとくなる。但
し、図７の行列全体にかかる１／２は無視している。

【数１１】 ここで、［I＊］、［II＊］、［III＊］、［IV＊］は、
夫々次に定義する行列であり、図１に示す各ステージに
ついての回路構成（シグナルフロー）に相当する。な
お、図７の行列はＦ０〜Ｆ７の出力の順に、ｆ０〜ｆ７
の入力について示した行列であり、数１１とは入力、出
力夫々の配列の順番が違っていることに注意されたい。
この図７の行列は後の説明でも明らかなように、直交行
列であって、ｆ０〜ｆ７をＦ０〜Ｆ７にて求めるＩＤＣ
Ｔの場合、図７の転置行列がその変換行列となる。

【００２７】なお、図１を含め、図面で使用しているシ
ンボルのうちのいくつかの説明が、図３〜図５にあり、
図３の回路シンボルは、ａ入力を１ビットシフトする構
成で２倍する演算を行う要素である。具体的な構成とし
てはフリップフロップＦＦによる。図４の回路シンボル
は、ａ、ｂ入力を加算してさらにその値を２倍する演算
を行う要素である。具体的な構成としては１ビットシリ
アルのフルアダーＦＡとフリップフロップＦＦである。
図５の回路シンボルは、水平方向から与えられるｂ入力
を、もう一方のａ入力から引き、それを２倍する演算を
行う要素である。つまり出力は（ａ−ｂ）×２となり、
具体的な構成としては、１ビットシリアルのフルサブト
ラクターＦＳとフリップフロップＦＦである。従って、
一例として図６のようにこれら回路シンボルを組合せて
構成すると、この要素は入力データを７６倍する機能を
実現することになる。

【００２８】さて、図１のＦＤＣＴの構成において、ま
ずステージIの演算は、行列[Ｉ＊]の演算に相当する。
つまり、数１２、数１３の関係となっている。

【数１２】

【数１３】 ここで、図１のステージIの要素Ｐ１０、Ｐ１３、Ｐ１
１、Ｐ１２、Ｐ１７、Ｐ１４、Ｐ１６、Ｐ１５の出力
が、ａ０、ａ３、ａ１、ａ２、ｂ３、ｂ０、ｂ２、ｂ１
となっている。次のステージIIについては、同様に行列
［II＊］の演算に相当する演算が行われる。つまり数１
４、数１５の関係となっている。

【数１４】

【数１５】

【００２９】ここで、図１のステージIIの要素Ｐ２０、
Ｐ２１、Ｐ２３、Ｐ２２、Ｐ２７、Ｐ２４、Ｐ２６、Ｐ
２５の出力が、ｙ０、ｙ１、ｙ２、ｙ３、ｙ４、ｙ５、
ｙ６、ｙ７となっている。なお、Ｐ２６、Ｐ２５の要素
における演算つまり７２４を乗算することがα＝ｃｏｓ
（４／１６）πの乗算になることは、後述する。なお、
１．０の乗算が、この図１の構成では１０２４＝２¹⁰倍
することによって実現されるため、要素Ｐ２０、Ｐ２
１、Ｐ２３、Ｐ２２、Ｐ２７、Ｐ２４では１０２４倍し
ている。

【００３０】続くステージIIIにおいては、行列［III
＊］の演算に相当する演算が行われる。つまり、数１
６、数１７の関係となっている。

【数１６】

【数１７】 ここで、図１のステージIIIの要素Ｐ３０、Ｐ３１、Ｐ
３３、Ｐ３２、Ｐ３７、Ｐ３４、Ｐ３６、Ｐ３５の出力
がｚ０、ｚ１、ｚ２、ｚ３、ｚ４、ｚ５、ｚ６、ｚ７、
ｚ８となっている。

【００３１】そして最後のステージIVにおいては、行列
［IV＊］の演算に相当する演算が行われる。つまり、数
１８、数１９の関係となっている。

【数１８】

【数１９】 ここで、図１のステージIVの要素Ｐ４０、Ｐ４１、Ｐ４
３、Ｐ４２、Ｐ４７、Ｐ４４、Ｐ４６、Ｐ４５の出力が
最終出力Ｆ０、Ｆ４、Ｆ２、Ｆ６、Ｆ１、Ｆ７、Ｆ５、
Ｆ３となっている。なお、数１９に表われる行列要素の
演算に、上述した各要素の演算が対応していることにつ
いては、後述する。

【００３２】このように、入力データｆｉに対して、数
１１で定義した行列演算を施すと、出力データＦｊが得
られるが、各ステージの行列［I＊］、［II＊］、［III
＊］、［IV＊］は、実は、拡張された(Extendedな)直交
行列となっており（転置行列ともとの行列との積が、単
位行列となる行列のことを直交行列というが、ここでは
転置行列ともとの行列との積が単位行列の整数倍となる
行列のことを拡張された直交行列ということにする。）
その逆行列は、（整数倍の値をのぞいて）転置行列と等
しいことになる。更に、これらの行列［I＊］、［II
＊］、［III＊］、［IV＊］の転置行列は、自身の行列
と等しい対称行列であり、結局各逆行列［I＊］^-1、［I
I＊］^-1、［III＊］^-1、［IV＊］^-1は、数２０の関係と
なる。ここでは、整数倍の値は、説明の便宜上のぞくこ
とにする。

【数２０】 ゆえに、図１のＦＤＣＴの逆変換ＩＤＣＴは、数１１か
ら次の数２１の関係が得られる。

【数２１】 そして、最終的には、数２２の関係となる。

【数２２】

【００３３】従って、逆変換ＩＤＣＴを実行する回路構
成（シグナルフロー）は、図１に示すI、II、III、IVの
各ステージを逆に接続して、IV、III、II、Iのステージ
の演算を順に行わせることで実現でき、それは、図２に
示すとおりとなる。図２において図１と同じ要素には、
同じ番号を付してある。従って、ＦＤＣＴとＩＤＣＴと
は、全く同じ構成の要素の接続をかえればよいことにな
る。これは、図８に示してあるとおりであり、ＦＤＣＴ
の場合は、入力ｆｉに対してステージI、II、III、IVを
スイッチＳＷ０〜ＳＷ４を上側にたおすことでシリアル
接続し、出力Ｆｊを得る。ＩＤＣＴの場合は、入力Ｆｊ
に対してステージIV、III、II、Iの順に接続するよう
に、スイッチＳＷ０〜ＳＷ４を下向きにたおして接続す
る。

【００３４】以上、図１、図２の構成を、元になるＦＤ
ＣＴ、ＩＤＣＴの高速演算の数式に対応づけて説明し
た。更に、詳細には、ＦＤＣＴの場合、図１の出力Ｆ
０、Ｆ４、Ｆ２、Ｆ６、Ｆ１、Ｆ７、Ｆ５、Ｆ３と、入
力ｆ０〜ｆ７との関係は、数２３〜数３０に規定すると
おりとなる。

【数２３】

【数２４】

【数２５】

【数２６】

【数２７】

【数２８】

【数２９】

【数３０】

【００３５】ここで、各式の下に示してあるのは、ステ
ージ番号と要素番号である。また、同様に、ＩＤＣＴの
場合、図２の出力ｆ０、ｆ３、ｆ１、ｆ２、ｆ７、ｆ
４、ｆ６、ｆ５と入力Ｆ０〜Ｆ７との関係は数３１〜数
３８に規定されるとおりである。

【数３１】

【数３２】

【数３３】

【数３４】

【数３５】

【数３６】

【数３７】

【数３８】 ここで、各式の下に示してあるのは、図１同様、ステー
ジ番号と要素番号である。

【００３６】そして、出力Ｆ０、Ｆ１、Ｆ２、Ｆ３、Ｆ
４、Ｆ５、Ｆ６、Ｆ７に対する入力ｆ０、ｆ１、ｆ２、
ｆ３、ｆ４、ｆ５、ｆ６、ｆ７の行列（数３９）の各要
素の値は、図９のようになる。この図でかっこの中に書
いてある数値は、２¹³＝８１９２で実際の行列の要素を
割った値であり、このかっこの数と図１０の値とを見比
べると、丁度図７で示したオリジナルの行列に図９の行
列は相当することが判明する。つまり、図９の行列は、
オリジナルの行列同様に直交行列であることがわかる。
従って、ＩＤＣＴの際の出力ｆ０、ｆ１、ｆ２、ｆ３、
ｆ４、ｆ５、ｆ６、ｆ７に対する入力Ｆ０、Ｆ１、Ｆ
２、Ｆ３、Ｆ４、Ｆ５、Ｆ６、Ｆ７の行列は、この図９
の転置行列となる。

【数３９】

【００３７】次に、図１、図２に表われた乗算値がｃｏ
ｓ（ｉ／１６）πの値に相当することを、図１０を参照
して説明する。すなわち、図１、図２の回路構成（シグ
ナルフロー）にあっては、基になっている高速演算アル
ゴリズムのｃｏｓ（ｉ／１６）πの値を、１０２４＝２
¹⁰を１．０とおいて近似的に図１０の近似値の欄の値と
したものであり、２進表現の上位１０ビットをｃｏｓ
（ｉ／１６）πとしたものである。例えば、先に図１に
関連して要素Ｐ２６、Ｐ２５が７２４を乗ずる演算を実
行することにより、ｃｏｓ（４／１６）πを乗ずる演算
を実行することになると説明したが、そのことはこの図
１０から明らかである。

【００３８】図１１は、図１のＦＤＣＴの入力と出力の
タイムチャート、換言すれば、ＦＤＣＴに要する演算時
間を示しており、ＦＤＣＴの演算開始の際に０を入れ
て、残っているデータをクリアする手法（いわゆるフラ
ッシングビットをパインプラインにいれること）をとっ
たとき、入力ビット数を８ビット（７ビット＋符号ビッ
ト）として、各２８クロックサイクル毎に１組の演算が
行え、入力のＬＳＢから出力のＭＳＢまでのクロック数
をラインサイクル数（パイプライン長）と言うことにす
ると、この例では図示のとおり３４クロックサイクルと
なる。即ち、図１のＦ３の出力については、図９の行列
による行列係数の乗算が、各ｆｉに対して行われるが、
そのとき、ｆｉが最大値を全てとったと仮定すると、乗
算される結果としては、図９のｌ＝３の行の係数（ｋ＝
０〜７）となり、その絶対値の和は（６９７９５８４＋
１６４４９２８＋８２２４６４０＋４６５３０５６）×
２＝４３００４４１６となり、これを２進数で表現する
と２６ビット必要となる（２²⁶＝６７１０８８６４であ
るので）。

【００３９】従って、入力を８ビットとし乗算する値が
２６ビット表現なので、上記パイプライン長は３４クロ
ックとなる。また、図１のＦ３出力をみると、入力が最
短で出力するのは、ステージＩでフリップフロップ１個
つまり１クロック、ステージIIでフリップフロップ２個
つまり２クロック、ステージIIIでフリップフロップ１
個つまり１クロック、ステージIVでフリップフロップ３
個つまり３クロックかかり、結局入力から７クロック目
から出力開始する。これは図１１の出力ＯＵＴの欄に−
１７と示している位置である。そして、小数点位置（Bi
nary Point又はDecimal Point）を入力ＩＮについては
入力の０の左側の位置とすると、出力ＯＵＴ（Ｆ３）に
ついては、図示の０で示す位置と−１で示す位置の間と
なる。

【００４０】つまり、オリジナルのＦＤＣＴの行列にた
ちかえり、Ｆ３の出力については、ｆｉが最大値をとっ
たとしたとき、乗算される値は、図７のｌ＝３の行の係
数（ｋ＝０〜７）となり、その絶対値の和は｛cos(3π/
16)＋cos(7π/16)＋cos(1π/16)＋cos(5π/16)｝×1/2
×2となり、約２．５であり、出力の小数点以上のビッ
ト数は入力に対して２ビット増加する。従って、入力ビ
ット数を８とすると、小数点以上は１０ビットとなり、
上述した位置に小数点がくることになる。以上の説明で
明らかなように、入力データのビット数に依存して、出
力データのビット数は変化し、またパイプライン長も変
化することになる。詳細な説明は省略するが、出力ビッ
ト数（符号ビット入れて）が１０までなら、フラッシン
グビットを使用するときは、２８クロックサイクル毎の
演算が行え、それ以上ならば出力ビット数を（９＋ｎ）
として、２７＋ｎクロック数となる。以上はフラッシン
グビットを用いたときであるが、強制的に図１の全ての
フリップフロップのリセットがかけられる構成をとった
ときは、図１１のフラッシングビットを不要として、つ
まり図１１では１クロック分早めて、２７クロック毎に
演算を行うことができる。

【００４１】画像処理装置の説明 次に、上述したデータ変換演算装置（図１、図２、図８
参照）を用いて構成されるデータ圧縮伸張装置（本発明
に係るビットシリアルデジタル信号処理装置の前提とな
るもので、後述する図１２Ｂ参照）を採用した画像処理
装置のひとつの構成例を説明する。図１２Ａは、その全
体構成を示し、供給される画像信号は、デコーダ１によ
り輝度信号Ｙと色差信号Ｒ−Ｙ、Ｂ−Ｙとに分離され、
Ｙ、Ｒ−Ｙ、Ｂ−Ｙに分離された画像信号は、Ａ／Ｄ変
換器２で３組のデジタル信号に変換されて、一たん画像
メモリ３に格納される。画像メモリ３に格納されたデー
タは、８×８画素毎にデータ圧縮伸張装置４により、Ｆ
ＤＣＴの処理がなされた後、適当な量子化テーブル（一
例は後述する）で量子化演算される。更に、符号化／復
号化装置５にて適当な符号化、例えばハフマン（Ｈｕｆ
ｆｍａｎ）符号化されて圧縮画像信号となる。

【００４２】この圧縮画像信号は、記憶されたり、伝送
されたりするが、その応用例は後述するとおりである。
逆に、このような圧縮画像信号を元の画像に復元する際
は、上述した圧縮時と逆ルートの信号処理が行われる。
つまり符号化／復号化装置５で復号化処理がなされ、デ
ータ圧縮伸張装置４において、逆量子化がなされた後、
ＩＤＣＴの処理が施されて、デジタル画像信号となる。
そして、このデジタル画像信号は、画像メモリ３に格納
され、しかる後、Ｄ／Ａ変換器６で３組のアナログ信号
Ｙ、Ｒ−Ｙ、Ｂ−Ｙとなり、エンコーダ７で画像信号に
復元される。

【００４３】本発明の前提となるデータ圧縮伸張装置の
全体構成とこの装置に用いたパラレル−シリアル／シリ
アル−パラレル変換装置の説明 図１２Ｂは、図１２Ａにおいて用いられるデータ圧縮伸
張装置４の全体構成を示しており、データの圧縮と伸張
とが動作切換えにて選択的に実現できるようになってい
る。即ち、Ａはデータ記憶装置であり、データ圧縮の場
合は、圧縮すべきデータが、パラレル形式で記憶され
る。例えば、８ライン分のマルチビットのパラレルデー
タである。このパラレルデータは、パラレル−シリアル
変換装置Ｂにおいて、シリアルデータに変換される。即
ち、上述の例では、８ラインのマルチビットのシリアル
データとなる。この８ラインのマルチビットシリアルデ
ータは、データ変換演算装置Ｃに、シリアルに送られて
データ圧縮処理が行われる。このデータ変換演算装置Ｃ
の具体例は、図１、図２、図８などを参照して既に説明
したとおりであり、シリアル演算によるＦＤＣＴが実行
される。そして、その演算結果はシリアルのマルチビッ
トデータとして、８ライン分出力される。

【００４４】次に、その演算結果データは、シリアル−
パラレル変換装置Ｄに与えられ、上記シリアルデータを
パラレルデータに変換して再びデータ記憶装置Ａに供給
する。上述したのは、１次元データの場合であり、画像
データのような２次元データのときは、上述したＦＤＣ
Ｔの処理を最初に横方向のデータについて行い、次に縦
方向のデータについて行う（この逆に、縦方向のデータ
の処理を先に行い、横方向のデータの処理を後に行うこ
とでもよい。）即ち、画像データの場合、例えば８×８
ドットの原画像のマルチビットパラレルデータＸｉｊに
ついて、図２０に示すように横方向（ｊを固定）につい
ての８サンプルのシリアルデータに変換した後、ＦＤＣ
Ｔを行いその結果をパラレル形式に変換して記憶する。
これをｊを順番に０〜７までインクリメントして８回繰
返して行えば、横方向のＦＤＣＴが完了である（ｙｉｊ
のデータとなる）。

【００４５】続いて、このＦＤＣＴが実行されたパラレ
ルデータｙｉｊを、縦方向（ｉを固定）について８サン
プルのシリアルデータに変換した後、ＦＤＣＴを行い、
その結果をパラレル形式に変換して記憶する。これをｉ
を順番に０〜７までインクリメントして８回繰返して行
えば、縦方向のＦＤＣＴが完了である（ｚｉｊのデータ
となる）。そして、データ記憶装置に蓄えられた２次元
のＦＤＣＴ処理が行われた画像データ（つまり２次元の
周波数成分のデータ）に対し、量子化装置Ｅで、量子化
テーブルを用いて線形量子化（割算）する。つまり、視
角的に感度が低い高周波成分を抑えることで、画質の劣
化を最小限にしながら情報圧縮をする。この量子化テー
ブルの一例は、図２１に示されている。

【００４６】また、逆にデータ伸張を行う場合は、伸張
すべきデータが、量子化装置Ｅを介して逆量子化された
後、データ記憶装置Ａにパラレル形式で与えられるた
め、上記同様に、パラレル−シリアル変換を行った後、
データ変換演算装置ＣでＩＤＣＴを実行し、シリアル−
パラレル変換を行って、データ記憶装置Ａへもどす。こ
の場合も、画像データのような２次元データについて
は、ＩＤＣＴを、ジグザグに２回行うことになる。この
ような演算動作は、制御装置Ｆの制御のもとに実行され
る。図１３は、上記データ圧縮伸張装置のパラレル−シ
リアル変換装置Ｂの構成図であり、入力データが１２ビ
ットＰ０〜Ｐ１１のパラレルデータで与えられ、出力ラ
インＳ０〜Ｓ７から８本のシリアルデータとして出力す
ることになる。なお、１２ビットのうちの下位側の所定
数のビットが有効ビットであり、それ以上のビットはサ
インビットｓｉｇｎとなる。各セルには、図１４に示す
ように、パラレルデータの入力端子Ｐ、シリアルデータ
の入力端子Ｓ、これらの入力データをホールドするため
のホールド信号ＨＬＤの制御端子、シリアルデータの取
込みを許可するイネーブル信号ＩＥ（実際には８ライン
分ＩＥ０〜ＩＥ７として独立制御される）の制御端子及
び出力端子Ｏが設けられており、各セルは入力セレクタ
付フリップフロップＦＦとなる（詳細は後述）。

【００４７】従って、このセルが８ライン分×１２ビッ
ト＝９６個、図１３には設けられている。従って、各ラ
インを３０１〜３０８とし、夫々のセルを３０１ａ〜３
０１ｌ、３０２ａ〜３０２ｌ……、３０８ａ〜３０８ｌ
と名前をつけると、この各ラインがシフトレジスタ構成
となっていることがわかる。つまり、パラレルデータと
して与えられる８サンプル分のデータを、どのラインの
セルに記憶させるかイネーブル信号ＩＥ０〜ＩＥ７で選
択制御し、各ラインに全てのパラレルデータがセットさ
れた後（つまり８回、パラレルデータを順番にシフトレ
ジスタに取込んだ後）、８ラインのシリアルデータＳ０
〜Ｓ７として最下位ビット側からシフト出力する。つま
り１セルずつ図１３の右方向へビットシフトしてゆく。
このような操作で、８ライン×１２ビットのパラレルデ
ータが８ライン×１２ビットのシリアルデータに変換さ
れる。

【００４８】図１５は、図１４に示すセルの具体的な回
路構成を示し、上述した入力信号、制御信号が与えら
れ、パラレルデータもしくはシリアルデータをラッチし
て、後段のセルへ出力信号を送出する動作を行う。即
ち、Ｄタイプのフリップフロップ３１７に対しては、入
力端子Ｐのパラレルデータがアンドゲート３１４を介
し、入力端子Ｓのシリアルデータがアンドゲート３１５
を介し、そしてＤフリップフロップ３１７のフィードバ
ックループの出力がアンドゲート３１３を介し、更にこ
れらアンドゲート３１３、３１４、３１５に接続された
オアゲート３１６を経て選択的にデータが供給される。
このアンドゲート３１３、３１４、３１５の開閉動作を
制御するために、ホールド信号ＨＬＤ、イネーブル信号
ＩＥがアンドゲート３１１、３１２を介して供給され
る。

【００４９】つまり、図示の回路接続から明らかなよう
に、ホールド信号ＨＬＤが１のときは、フリップフロッ
プ３１７の出力がフィードバックしてクロックに同期し
てラッチされるためにデータホールド状態となる。ま
た、ホールド信号ＨＬＤが０のとき、イネーブル信号Ｉ
Ｅが０のときはパラレルデータがフリップフロップ３１
７へクロックに同期してラッチされる。更に、ホールド
信号ＨＬＤが０であって、イネーブル信号ＩＥが１のと
きは、シリアルデータがフリップフロップ３１７へクロ
ックに同期してラッチされることになる。

【００５０】図１６は、シリアル−パラレル変換装置Ｄ
の構成図であり、入力データが１２ビットのシリアルデ
ータであり、入力ラインＳ０〜Ｓ７に８本のシリアルデ
ータとして与えられる。なお、１２ビットデータのうち
何ビットを有効データとするかは、ＦＤＣＴ、ＩＤＣＴ
の演算に依存して決められる。そして、これらのシリア
ルデータが、８ラインの１２ビットのパラレルデータＰ
０〜Ｐ１１として出力することになる。

【００５１】各セルには、図１７に示すように、シリア
ルデータの入力端子Ｓ、データをホールドするためのホ
ールド信号ＨＬＤの制御端子ＨＬＤ、パラレルデータの
出力を許可するイネーブル信号ＯＥ（実際には、８ライ
ン分ＯＥ０〜ＯＥ７として独立制御される）の制御端
子、パラレルのデータの出力端子Ｐ、シリアルのデータ
の出力端子Ｏが設けられており、各セルは３ステート
（トライステート）アウトプット付フリップフロップＦ
Ｆとなる（詳細は後述）。従って、このセルが８ライン
分×１２ビット＝９６個、図１６には設けられていて、
図１３のパラレル−シリアル変換装置Ｂと同様各ライン
を４０１〜４０８とし、夫々のセルを４０１ａ〜４０１
ｌ、４０２ａ〜４０２ｌ、……４０８ａ〜４０８ｌと名
前をつけると、この各ラインがシフトレジスタ構成とな
っていることがわかる。

【００５２】つまり、シリアルデータとして与えられる
８サンプル分のデータをこの８本のシフトレジスタが図
面の右方向へ順次シフトしながらセットしてゆき、１２
ビット分セットされたら、どのラインの信号をパラレル
データとして出力するかをイネーブル信号ＯＥ０〜ＯＥ
７で順次選択制御しながら、８回くりかえす。このよう
な操作によって８ライン×１２ビットのシリアルデータ
が、８ライン×１２ビットのパラレルデータに変換され
る。図１８は、図１７に示すセルの具体的な回路構成を
示し、上述した入力信号、制御信号が与えられ、シリア
ルデータをラッチして、後段のセルへ出力信号として送
出するか、パラレルデータとして出力するか、選択的に
動作する。即ち、Ｄタイプのフリップフロップ４１６に
対しては、入力端子Ｓのシリアルデータがアンドゲート
４１４を介し、あるいはＤフリップフロップ４１６のフ
ィードバックループの出力がアンドゲート４１３を介
し、更に、これらアンドゲート４１３、４１４に接続さ
れたオアゲート４１５を経て選択的にデータが供給され
る。

【００５３】このアンドゲート４１３、４１４の開閉動
作を制御するために、ホールド信号ＨＬＤ、イネーブル
信号ＯＥがオアゲート４１１、アンドゲート４１２を介
して与えられる。つまり、図示の接続から明らかなよう
に、ホールド信号ＨＬＤまたはイネーブル信号ＯＥが１
のときは、フリップフロップ４１６の出力がフィードバ
ックしてクロックに同期してラッチされるため、データ
ホールド状態となる。また、ホールド信号ＨＬＤが０の
とき、イネーブル信号ＯＥが０のときに限り、シリアル
データを入力端子Ｓからクロックに同期してフリップフ
ロップ４１６はラッチする。そして、フリップフロップ
４１６の出力は、端子Ｏを介して後段のセルに与えられ
るとともに、トライステートバッファ４１７を介して、
パラレルデータとして送出されるが、それは、イネーブ
ル信号ＯＥが１のときに限る。

【００５４】図１９は、パラレル−シリアル変換装置
Ｂ、シリアル−パラレル変換装置Ｄの動作タイミングを
示してある。この場合、図１１で先に説明したように、
パイプライン長が３４クロックの場合の演算をデータ変
換演算装置Ｃが行う場合のタイムチャートである。な
お、図１３及び図１６の各セルにはリセット端子が設け
られてはなかったが、動作開始時にその都度全セル内の
Ｄフリップフロップ３１７、４１６の内容をリセットす
ることで、以前のデータが残っていておかしな値を出力
しないようにすることができる。これは、既に説明した
データ変換演算装置Ｃの各フリップフロップについても
同様で、一斉に１セットのデータのパラレル−シリアル
変換動作開始時点（あるいは１セットのデータのシリア
ル−パラレル変換動作終了時点）でリセットをかける
（図１９参照）構成とすることができる。

【００５５】なお、各ラインの先頭に、０データをつけ
て各セルに対して必ず０を最初に通してから、意味のあ
る最下位ビットのデータからデータを送ってゆくこと
（いわゆるパイプライン処理のフラッシングビットの入
力）で、同様のリセット機能の実現が可能となること
は、既に説明したとおりである。以上本発明に係るビッ
トシリアルデジタル信号処理装置の前提となるデータ圧
縮伸張装置につき説明したが、シリアル演算にてＦＤＣ
Ｔ、ＩＤＣＴを行うため、パラレル演算によるものに比
べて回路規模は格段に小さくなったが、後述するよう
に、従来から考えられていたＤＣＴの高速アルゴリズム
を直接的にシリアル演算回路にて実現しているため、回
路規模は大きく改善の余地がある。

【００５６】また、フリップフロップの段数に応じて、
演算時間が長くなり、上述したように相当程度の演算時
間を必要とする。更に、シリアル−パラレル変換とパラ
レル−シリアル変換とを別々の変換器で構成しており、
この部分においても改善が求められる。そこで、本発明
では、更にこれらの点をふまえて改良を重ね、以下に説
明するデータ変換演算装置について第１バージョン（Ｖ
ｅｒ．１）、第２バージョン（Ｖｅｒ．２）、第３バー
ジョン（Ｖｅｒ．３）、第３．１バージョン（Ｖｅｒ．
３．１）、第４バージョン（Ｖｅｒ．４）を提供し、更
にパラレル−シリアル／シリアル−パラレル変換装置を
用いたデータ圧縮伸張装置も提供することとする。以
下、順にその説明を進める。まず、本発明に係るビット
シリアルデジタル信号処理装置の一実施例であるデータ
変換演算装置を構成するうえで、基礎になっている考え
方を原理Ｉとよぶことにし、この原理Ｉについて以下に
説明することにする。

【００５７】原理Ｉの説明 図１、図２に示したＦＤＣＴ、ＩＤＣＴの構成は、従来
から考えられていたＤＣＴの高速アルゴリズムに基づ
き、シリアル演算方式で直接的に実現したものである。
つまりcos(i/16)πの値を、図１０に示したように２の
べき乗をかけて（図１０では２¹⁰＝１０２４倍してい
る）、近似値を求め、この近似値を、直接的に２のべき
乗の和又は差の積に表現してシフト回路で実現した。具
体的に言うならば、要素Ｐ２６ではcos(4/16)πに相当
する７２４を乗じなければならないことは、元々のＤＣ
Ｔフローから自明である。そして、この７２４は、例え
ば次のように書くことができる。 ７２４＝［（２⁵−２¹）×（２²＋２¹）×２¹＋２¹］×２¹ 従ってこの関係から７２４を乗じる要素Ｐ２６の構成が
図１に示すようにフリップフロップによるシフト乗算器
（２のべき乗演算器）と加／減算器との組合せとなるこ
とは明らかである。（従って、乗算器は不要となる。）

【００５８】この結果、ステージＩ〜IVについて、もと
のＤＣＴ高速アルゴリズムによるシグナルフローを直接
的に、実現する、つまり、上述したフリップフロップと
加／減算器の組合せでcos(i/16)πの係数の乗算をする
ことで実現し、またバタフライ演算の部分もそのまま残
すかたちで回路構成をしている。そのため、図１のＦＤ
ＣＴ、図２のＩＤＣＴでは回路規模が相当大きくなって
しまっている。またフリップフロップを多く使ってお
り、ＦＤＣＴ又はＩＤＣＴの変換処理に、フリップフロ
ップの段数に依存した演算時間を必要とし、結果とし
て、演算に相当な時間がかかるということになる。そこ
で、従来から知られている高速アルゴリズムのことは、
いったん無視し、本来のＤＣＴの演算式及び図１、図２
の具体的な計算式に注目する。

【００５９】本来のＤＣＴの演算式は、すでに数３〜数
１０に定義してあるとおりであり、図１のＦＤＣＴの演
算式は、ステージＩの２項和を数４０のように定義する
と、数４１のように書き下すことができる。

【数４０】

【数４１】 この数４１を更に簡単な式に近似し、その係数、つまり
cos(i/16)πを出来るだけ少ない桁数の整数比で表現し
て、近似誤差が減少する数式を発見的に（ヒューリステ
ィックに）見つけることにする。その結果、数４２を見
出すことに成功した。

【数４２】 そして、更に、この数４２を式変形して、数４３のよう
にする。

【数４３】 この数４３に基づいて、後述するデータ変換演算装置の
第１バージョン（Ｖｅｒ．１）が構成される。ここで、
上述した数４１と数４２の対比をすることにする。

【００６０】図１のＦＤＣＴのうちのＦ０の式（数４
１）では、（ｆ０＋ｆ１＋……＋ｆ７）を１８１×１６
３８４×２＝７２４×２¹³倍している。ここで７２４は
（１／√２）×２¹⁰の近似値であった。これは本来のＦ
ＤＣＴのＦ０の式（数３）について着目すれば、（ｆ０
＋……ｆ７）を√２／４倍（＝１／２・cos(4/16)π）
していることから明らかである。同様に数４２のＦ０の
式については（ｆ０＋ｆ１＋……ｆ７）を９２×１２８
＝２３×５１２＝２３×２⁹倍している。

【００６１】そこで、図１のＦＤＣＴと、数４２のＦＤ
ＣＴとの出力比相対ゲインＧを考察すると、２のべき状
の項は、データの出力時の小数点位置の問題（データの
取込みのタイミングをずらすことで解消できる）である
ので、無視できる。従って、相対ゲインＧは、２３÷
（１／√２）＝２３√２となる。従ってＤＣＴ演算１回
あたりゲインの変化は数４４となる。

【数４４】 このため、画像処理のように２次元ＤＣＴを行う場合は
その２乗つまり４２３２／４０９６倍≒１．０３３２０
３１倍量子化テーブルを変更しておく必要がある。

【００６２】このように変更された量子化テーブルを備
えた量子化装置Ｅ（図１２Ｂ、図５６参照）を、これ以
後の実施例では用いる。次に、数４２のような式変更に
よって、cos(i/16)πがどのような値をとるようになる
か、以下に説明する。上述したように、相対ゲインＧに
よって、図１、図２のようなＦＤＣＴ、ＩＤＣＴの場合
とちがい、１．０を２のべき乗で表現するのではなく、
１．０を２のべき乗×相対ゲインＧで表現することにな
る。即ち、数４２のように式変更することで、この場合
は１．０を２⁸×Ｇ＝２６０．２１５３で表現するよう
になる。そのため、cos(i/16)πは後に使用する図２４
のように表現されることになる。なお、cos(i/16)πの
うち、ｉ＝奇数の場合、近似値を３で割った値、ｉ＝偶
数の場合、近似値を４で割った値を、後に説明するＦＤ
ＣＴ、ＩＤＣＴの各ステージの行列の演算のときに、対
応づけて使用する。ところで、このように原理Ｉによっ
てcos(i/16)πの値が図１０の値から図２４の値に変更
されたが、誤差％は、さほど変化なく、特に問題になら
ない近似であることが判明する。

【００６２】さて、このようにcos(i/16)πの値を整数
値の比におきかえることにより、回路規模は、小さくな
り、また演算時間も早くなるものの、ＦＤＣＴとＩＤＣ
Ｔの対称性が部分的に崩れてしまうことになる。つま
り、ＦＤＣＴとＩＤＣＴとは複数のステージの結合で表
わした場合、特定のステージにおいては非対称となって
しまう。その為、ＦＤＣＴとＩＤＣＴとを、同一のステ
ージ回路構成をとり、ステージの接続関係を切換えるこ
とで実現することは困難となる。そこで、ＦＤＣＴの際
にのみ使用する固有回路部（又は専用回路部、後述のＦ
で示す部分）と、ＩＤＣＴの際にのみ使用する固有回路
部（又は専用回路部、後述のＩで示す部分）とを設ける
ことにより、この問題の解決を図る。つまり、前者は、
ＦＤＣＴの際は使用し、ＩＤＣＴの際はバイパスする。
後者は逆に、ＩＤＣＴの際は使用し、ＦＤＣＴの際はバ
イパスするのである。

【００６３】〈データ変換演算装置Ｖｅｒ．１〉次に上
述した原理Ｉに基づき構成されるデータ変換演算装置の
具体的回路構成（シグナルフロー）の第１バージョン
（Ｖｅｒ．１）について説明する。図２２がＦＤＣＴを
行う回路図、図２３がＩＤＣＴを行う回路図である。図
２２のアルゴリズムは、数４３に基づいている。更に、
この数４３を式変形するとともに、出力Ｆ０、Ｆ４、Ｆ
６、Ｆ２、Ｆ７、Ｆ３、Ｆ５、Ｆ１について入力ｆ０、
ｆ１、ｆ２、ｆ３、ｆ４、ｆ５、ｆ６、ｆ７で、直接的
に、そしてステージＩ、II（偶）、III（偶）、II＆III
（奇）、IVとの関係、要素番号との関係を示しながら書
き下すと、数４５〜数５２のとおりとなる。

【数４５】

【数４６】

【数４７】

【数４８】

【数４９】

【数５０】

【数５１】

【数５２】

【００６４】なお、図２２において、各要素の表記は、
先に説明した図３〜図５によっているが、特に、フリッ
プフロップの中にＦとあるのはすでに説明したＦＤＣＴ
のときのみ使用する固有回路部である。また、図２３に
おいてあらわれるＩも同様にＩＤＣＴのときのみ使用す
る固有回路部である。その詳細は後述する。さて、この
ＦＤＣＴの各ステージについて、行列を求め、その変換
特性を考察することにする。先ず、ステージIについて
は、先に説明した、数１２、数１３のとおりであり、直
交行列（拡張された意味での直交行列も、以下単に直交
行列と書くことにする。）となっている。

【００６５】次に、ステージIVのＦ７、Ｆ３、Ｆ５、Ｆ
１について、つまり奇数側についての行列［IV（奇）］
は、数５３で規定されるとおり、直交行列である。

【数５３】 更に、ステージII＆III（奇）についての行列［II＆III
（奇）］は数５４で規定される。

【数５４】 これは、図２４に従い、８５がcos(1/16)πに、７２がc
os(3/16)πに、４８がcos(5/16)πに、１７がcos(7/16)
πに対応するので、オリジナルの世界では、数５５のよ
うになり、これも、計算によると直交行列であることが
判明する。

【数５５】

【００６６】次に、ステージII（偶）、III（偶）、IV
の偶数側（Ｆ０、Ｆ４、Ｆ６、Ｆ２）については、数５
６にて規定される行列［II・III・IV（偶）］となる。

【数５６】 これも、図２４に従い、６０がcos(2/16)πに、４６がc
os(4/16)πに、２５がcos(6/16)πに対応するので、オ
リジナルの世界では、数５７のようになり、これも、計
算によると直交行列であることが判明する。

【数５７】 このように、本実施例においても、先に説明した図１、
図２の回路構成（シグナルフロー）による場合と同様
に、上述した回路単位での各行列の直交性の概念は保存
されている。しかし、各ステージ毎の直交性は、失われ
ている。

【００６７】従って、便宜上以降の説明でもステージと
いう表記をするが、図１、図２の場合とは、意味が異な
っている。さて、今後のために、図２２のII＆III
（奇）のステージについての入力ｂ０、ｂ１、ｂ２、ｂ
３と出力Ｘ０、Ｘ１、Ｘ２、Ｘ３との関係を数５８のと
おり書き下しておくことにする。

【数５８】 これは、数５４の行列を書き下したにすぎない。さて、
図２２のＦＤＣＴに対して、ＩＤＣＴは図２３の如く構
成できる。

【００６８】この図２３の出力ｆ０、ｆ３、ｆ２、ｆ
１、ｆ６、ｆ５、ｆ４、ｆ７について入力Ｆ０、Ｆ２、
Ｆ６、Ｆ４、Ｆ５、Ｆ３、Ｆ７、Ｆ１で直接的に、そし
てステージI、II（偶）、III（偶）、II＆III（奇）、I
Vとの関係、要素番号との関係を示しながら書き下す
と、数５９から数６６のとおりとなる。

【数５９】

【数６０】

【数６１】

【数６２】

【数６３】

【数６４】

【数６５】

【数６６】

【００６９】この図２３のＩＤＣＴにおいても、図２２
のＦＤＣＴと同様に各回路単位の行列を計算すること
で、直交性の概念が保存されており、図２２のＦＤＣＴ
に対応するＩＤＣＴであることが理解できる。即ち、図
２２については、ａ０、ａ１、ａ２、ａ３（数４０参
照）に対しては、［II・III・IV（偶）］の行列の演算
がなされてＦ０、Ｆ４、Ｆ６、Ｆ２が得られたわけであ
り、その逆行列の関係からＦ０、Ｆ４、Ｆ６、Ｆ２に対
して、［II・III・IV（偶）］^-1の行列の演算を施せば
よい。ここで、この行列は直交行列ゆえ、転置行列がそ
の逆行列となる。以上の関係を数６７〜数６９に示す。

【数６７】

【数６８】

【数６９】

【００７０】ここで、［II・III・IV（偶）］^tは、図２
３のステージIV、III（偶）、II（偶）の行列［IV・III
・II（偶）］ＩＤＣＴに相当し、数７０となる。

【数７０】 次に、図２２についてはｂ０、ｂ１、ｂ２、ｂ３（数４
０参照）に対しては、［II＆III（奇）］［IV（奇）］
の行列の演算がなされてＦ７、Ｆ３、Ｆ５、Ｆ１が得ら
れたわけであり、その逆行列の関係からＦ５、Ｆ３、Ｆ
７、Ｆ１に対して、［IV（奇）］^-1［II＆III（奇）］
^-1の行列の演算を施せばよい。なお、図２３では、図２
２に対してＦ７とＦ５とをいれかえる操作を必要とす
る。

【００７１】そして、各行列は、直交行列ゆえ、転置行
列が夫々の逆行列となる。以上の関係を数７１〜数７３
に示す。

【数７１】

【数７２】

【数７３】 そして、［IV（奇）］^tの行列は［IV（奇）］の行列つ
まり数５３の行列と等しい。また［II＆III（奇）］^tの
行列は図２３の行列［II＆III（奇）］ＩＤＣＴに相当
し、数７４となる。

【数７４】 以上の説明から理解されるとおり、図２２のＦＤＣＴと
図２３のＩＤＣＴとは完全な対応関係にあることが理解
される。

【００７２】ここで、図２３につき、II＆III（奇）の
ステージの演算を具体的に書き下すと、次のようにな
る。なお、要素４６、４５、４４、４７の出力をＸ１、
Ｘ２、Ｘ０、Ｘ３とし、要素３５、３６、３４、３７の
出力をｂ２、ｂ１、ｂ０、ｂ３として、数７５のように
なる。

【数７５】 ここで、数５８で定義された式つまりＦＤＣＴでのステ
ージII＆III（奇）の演算と、数７５で定義されたステ
ージII＆III（奇）の演算とを比較すると、ｂ０をＸ０
に、ｂ１をＸ２に、ｂ２をＸ１に、ｂ３をＸ３に読みか
えると、数７５から数５８となる。

【００７３】従って、このことは、図２３のＩＤＣＴに
おいては、Ｆ７の入力に対してＦＤＣＴのｂ０、Ｆ３の
入力に対してＦＤＣＴのｂ２、Ｆ５の入力に対してＦＤ
ＣＴのｂ１、Ｆ１の入力に対してＦＤＣＴのｂ３の夫々
の入力に相当する信号線を接続すればよいことが判明す
る。図２５は、図２２のＦＤＣＴの出力Ｆ０、Ｆ１、Ｆ
２、Ｆ３、Ｆ４、Ｆ５、Ｆ６、Ｆ７に対応する入力ｆ
０、ｆ１、ｆ２、ｆ３、ｆ４、ｆ５、ｆ６、ｆ７の行列
（数７６）の各要素の値を示している。

【数７６】 この図２５の行列のなかで、かっこの中に書いてある数
値は、２⁷＝１２８で夫々の値を割った値であり、この
かっこの数値と図２４のcos(i/16)πの近似値とを見比
べると、丁度図７で示したオリジナルの行列に図２５の
行列は相当することが判明する。つまり、図２５の行列
は、オリジナルの行列と同様に直交行列であることがわ
かる。従って、ＩＤＣＴの際の出力ｆ０、ｆ１、ｆ２、
ｆ３、ｆ４、ｆ５、ｆ６、ｆ７に対する入力Ｆ０、Ｆ
１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、Ｆ６、Ｆ７の行列は、こ
の図２５の転置行列となる。

【００７４】以上説明したデータ変換演算装置を、具体
的に構成することにつき以下に説明する。即ち、図２２
のＦＤＣＴ、図２３のＩＤＣＴにおいては、先に説明し
たとおり、固有回路部（Ｆと図中のフリップフロップに
記してあるのが、ＦＤＣＴにおいてのみ使用する固有回
路部、Ｉと図中のフリップフロップに記してあるのがＩ
ＤＣＴにおいてのみ使用する固有回路部である）をのぞ
き、各ステージＩ、II（偶）、III（偶）、II＆III
（奇）、IVの回路構成は共通に使用できる。

【００７５】具体的に言うならば、Ｆ０、Ｆ４、Ｆ６、
Ｆ２について、つまり偶数側は、ＦＤＣＴのときは、ス
テージＩ、II（偶）、III（偶）、IVの順に信号処理を
行えばよい。ＩＤＣＴのときは、ステージIV、III
（偶）、II（偶）、Ｉの順に信号処理を行う。これに対
し、Ｆ７、Ｆ３、Ｆ５、Ｆ１について、つまり奇数側
は、ＦＤＣＴのときは、ステージＩ、II＆III（奇）、I
Vの順に信号処理を行えばよい。そしてＩＤＣＴのとき
は、ステージIV、II＆III（奇）、Ｉの順に信号処理を
行う。従って、各ステージを構成する回路部分の前段
に、信号ラインのセレクタを設け、ＦＤＣＴとして機能
させるか、ＩＤＣＴとして機能させるかに応じて、信号
ラインの接続関係を変更してやれば、ひとつの回路構成
で、ＦＤＣＴもＩＤＣＴも実現できることになる。

【００７６】このような考え方をもとに構成したのが図
２６である。図２６において、ステージＩを構成する回
路６２、ステージII（偶）を構成する回路６４、ステー
ジIII（偶）を構成する回路６６、ステージIVを構成す
る回路６８、ステージII＆III（奇）を構成する回路６
９は、夫々図２７、図２８、図２９、図３０、図３１に
詳細に示されているとおりである。なお、図２２、図２
３において、番号のあとにＦまたはＩとして表示してあ
る要素は、図２６の詳細図つまり図２７〜図３１におい
ては、ＦやＩをとった番号として示してある。例えば要
素２２Ｆ（図２２のステージII（偶）参照）と要素２２
Ｉ（図２３のステージII（偶）参照）とは、図２８では
要素２２として表示してある。

【００７７】更に、図２６において、ＦＤＣＴとＩＤＣ
Ｔとを切換えて実現するためのバスセレクタ６１、６
３、６５、６７がステージＩの回路６２、ステージII
（偶）の回路６４とステージII＆III（奇）の回路６
９、ステージIII（偶）の回路６６、ステージIVの回路
６８の夫々手前側に設けられている。またバスセレクタ
７０が最終段に設けられている。この各バスセレクタ６
１、６３、６５、６７、７０の詳細構成が図３２、図３
３と図３６、図３４、図３５、図３７に示されており、
白の三角マークがＦＤＣＴのときにオープンするゲート
であり、黒の三角マークがＩＤＣＴのときにオープンす
るゲートである。そして、各バスセレクタの入力ライン
のシンボルと、各ステージの出力ラインのシンボル及
び、各バスセレクタの出力ラインと、各ステージの出力
ラインの関係は、いずれも図示のとおりである。従っ
て、各ステージ間の接続関係は明らかであるので、詳細
に説明することは行わない。以上で、本発明のデータ変
換演算装置の第１バージョンの説明を終えるが、図３８
において、ＦＤＣＴのときの入力信号と、出力信号（特
にＦ１について）のタイムチャートを示しておく。

【００７８】すなわち、図３８は、図２２の入力と出力
（Ｆ１）についてのタイムチャートを示し、先に説明し
た図１についてのタイムチャートである図１１と対応す
るものである。図２２にあっては、入力データを８ビッ
トとしたとき、例えば出力Ｆ１については、乗じられる
値は数４２から明らかなように、全入力ｆ０〜ｆ７を最
大値としたとき、（８５＋７２＋４８＋１７）×１９２
×２×２＝１７０４９６となり、１８ビット表現となる
（２¹⁸＝２６２１４４であるので）。従って、既に説明
したパイプライン長は、２６クロックとなる。また図２
２のＦ１については、最短のコースは、入力してからフ
リップフロップ７個であり、図３８で−９と示したとこ
ろからデータ出力がなされる。

【００７９】また、小数点位置（Binary Point又はDeci
mal Point）は、出力については、元々のＦ３のＦＤＣ
Ｔの式より図７のｌ＝１の行の係数（ｋ＝０〜７）の絶
対値の和が｛cos(1π/16)＋cos(3π/16)＋cos(5π/16)
＋cos(7π/16)｝×1/2×2であり、約２．５であるの
で、入力に対して２ビット増加する。従って、上述した
ように入力ビット数を８として、小数点以上は１０ビッ
トとなり、図３８に示す位置、つまり０と−１との間に
くる。以上の説明から理解されるとおり、そして、図１
と図２２の比較から明らかとなるように、相当程度の回
路規模の縮減が可能となり、演算速度も図１１と図３８
とにあるパイプライン長の比較から明らかなように相当
高速化が図れることになる。

【００８０】〈データ変換演算装置Ｖｅｒ．２〉次に、
データ変換演算装置の具体的回路構成（シグナルフロ
ー）の第２バージョン（Ｖｅｒ．２）について説明す
る。この第２バージョンは、先に説明した図２２、図２
３による第１バージョンを更に改良したものであり、ま
ずその考え方を説明する。以下この考え方を原理IIとよ
ぶことにする。

【００８１】原理IIの説明 図２２のＦＤＣＴ、図２３のＩＤＣＴの処理速度を、更
に速くすることを考える。そのために、図２２のＦＤＣ
Ｔのなかで、複雑そうな部分を発見的（ヒューリスティ
ック）に見つけることにする。つまり、入力信号に対し
て、シリアルの演算処理に時間がかかる部分、換言する
とラインあたり（データワードあたり）のクロックサイ
クル数が大きい部分を見つける。そして、これは、図２
２のステージII＆III（奇）の部分であることがわか
る。そこで、この部分の入出力関係を数式化してみる。
実は、これはすでに求めてある数５８で与えられてい
る。そこで、この数式を次の数７７のように書き直す
と、より考察しやすくなる。

【数７７】

【００８２】このｂ０〜ｂ３の各係数をながめると、共
通に２⁴があるので、フリップフロップ４段分まで減ら
すことが出来ることが予想される。次に、のこりの各係
数はＫ１＝１７０、Ｋ２＝１４４、Ｋ３＝９６、Ｋ４＝
３４となる。そこで、これらＫ１〜Ｋ４の係数を、数７
８に従い因数分解することを検討する。

【数７８】 すると、Ｋ１〜Ｋ４は、次の数７９に示すように書きあ
らわせる。

【数７９】 このように分解するとｂｉ×Ｃｊ（Ｃｊは１、２、６、
１８、４２のいずれか）の乗算と、この乗算結果に対し
て２のべき乗をして加算する演算とに分離出来ること
が、容易に理解される。

【００８３】具体的構成 次に、このデータ変換演算装置の具体的構成を以下に説
明する。図３９は、改良されたＦＤＣＴの構成を示し、
図４０は同じくＩＤＣＴの構成を示す。ここで、図２
２、図２３の構成と同じ要素は、同一の符号をふること
にする。図２２のステージII＆III（奇）の構成に対応
する部分が図３９では、シリアル回路１００であり、こ
の具体的構成は図４１にある。すなわち、上述した原理
IIに従い、各ライン毎に２つの演算ブロックにわかれ
る。つまり、入力ｂ０、ｂ１、ｂ２、ｂ３に対して、
１、２、６、１８、４２の乗算を夫々行う要素１０１ｅ
〜１０１ｈと、出力Ｘ３、Ｘ２、Ｘ１、Ｘ０につなが
り、２のべき乗の計算と、上述した数７７に従って行う
加減算とを実行する要素１０２ｅ〜１０２ｈとである。
なお、このシリアル回路１００での演算は、数８０のと
おりであり、数７７とは、２³倍異なっている。言いか
えると、このＦ７、Ｆ３、Ｆ５、Ｆ１の奇数ラインにつ
いて、フリップフロップ３段分縮減したことになるの
で、Ｆ０、Ｆ４、Ｆ６、Ｆ２の偶数ラインについても同
様にフリップフロップ３段分とりのぞく必要がある。

【数８０】

【００８４】そこで、次にＦＤＣＴに関し図２２と図３
９とを比較すると、図２２のステージＩと図３９のステ
ージＩとが対応し、図２２のステージIVと図３９のステ
ージIIIとが対応する（完全に等しい）。そして、上述
したように、奇数ライン側（Ｆ７、Ｆ３、Ｆ５、Ｆ１）
でフリップフロップを３段のぞいたので、偶数ライン側
（Ｆ０、Ｆ４、Ｆ６、Ｆ２）においてもフリップフロッ
プを３段とりのぞく。これは、図２２の要素３０、３
１、３２Ｆ、３３Ｆについて夫々４段のフリップフロッ
プ構成となっていたのを、１段のフリップフロップ構成
とすること、つまり図３９のように、要素２３０、２３
１、２３２、２３３とすることで、実現される。従っ
て、図２２のステージII（偶）、III（偶）の直列接続
構成が図３９のステージIIと対応することが判明する。

【００８５】次にＩＤＣＴに関して図２３と図４０とを
比較すると、当然のことながら、図２３のステージＩと
図４０のステージＩとが対応し、図２３のステージIVと
図４０のステージIIIとが対応する（完全に等しい）。
そして、図２３のステージII（偶）の要素２０、２３
Ｉ、２２Ｉ、２１の４段のフリップフロップ構成を１段
のフリップフロップ構成とする。このような変更を行う
ことで、図２３のステージIII（偶）、II（偶）の直列
接続構成が、図４０のステージIIと対応することがわか
る。ただし、図２３の要素３３Ｉは、２段構成フリップ
フロップであるので、図４０の要素２２１Ｉの４段フリ
ップフロップのうち、ＩＤＣＴのときは２段しか使用し
ないようにしなければならない。

【００８６】このことを記憶して、図３９のＦＤＣＴと
図４０のＩＤＣＴとを比較すると、ステージIIについ
て、ＦＤＣＴとＩＤＣＴとは、フリップフロップの中に
Ｆと記してあるＦＤＣＴの際にしか使用しない固有回路
部をのぞき全く等しい構成となる。従って、例えば図４
２に示すとおり、ＦＤＣＴの要素２２１ＦとＩＤＣＴの
要素２２１Ｉとを、共通の要素２２１で構成し、２入力
１出力のマルチプレクサＭＰＸで、ＦＤＣＴの場合とＩ
ＤＣＴの場合とで出力を切換えるようにすればよい。従
って、図３９のＦＤＣＴでは、図のとおりステージＩ、
II、IIIの順序で信号処理を行い、図４０のＩＤＣＴで
は、図のとおりステージIII、II、Ｉの順序で、つまり
ＦＤＣＴとは完全に逆の順序で信号処理を行えばよい。
従って、図４３に示すように、図３９、図４０に示すス
テージＩを構成する回路６２Ａ、ステージIIを構成する
回路６４Ａ、ステージIIIを構成する回路６６Ａの手前
側にバスセレクタ６１Ａ、６３Ａ、６５Ａ、最終段にバ
スセレクタ６７Ａを、上述した図２６と同様にして設け
る。

【００８７】そして、このバスセレクタ６１Ａ、６３
Ａ、６５Ａ、６７Ａ及び固有回路部の後段に設けたマル
チプレクサに対して、ＦＤＣＴのときとＩＤＣＴのとき
とで接続関係を切り換えるようにすれば、同一の回路構
成でＦＤＣＴとＩＤＣＴとを切換えて実現できる。さ
て、図３９のようにシリアル回路１００を構成し、全体
的にフリップフロップの段数を、図２２のものに比べて
３段分減少したので、そのタイムチャートは、図４４の
如くなる。つまり、図３８に示したものより３クロック
分入力から出力まで短縮することになる。パイプライン
長は２３クロックである。

【００８８】〈データ変換演算装置Ｖｅｒ．３〉次に、
データ変換演算装置の具体的回路構成（シグナルフロ
ー）の第３バージョン（Ｖｅｒ．３）について説明す
る。この第３バージョンは、既に説明した図３９、図４
０の第２バージョンを更に改良したものであり、その考
え方を原理IIIとよんで、先ず説明する。

【００８９】原理IIIの説明 これまでの構成では、図３〜図５の回路シンボルの要素
を用いていた。特に、図４のシンボルは、１ビットシリ
アルフルアダーＦＡとフリップフロップＦＦの組合せと
なっており、また図５のシンボルは、１ビットシリアル
フルサブトラクタＦＳとフリップフロップＦＦの組合せ
となっている。そしていずれもＦＡ、ＦＳの内部にキャ
リーやボローをラッチする回路が、後段のフリップフロ
ップＦＦの読込みクロックＣＬＫに同期して動作するよ
うになっている。さて、このような回路シンボルの要素
を用いてたが故に、加減算を行うだけでも、フリップフ
ロップＦＦのクロックＣＬＫの遅延分だけ時間おくれが
生ずる。そこで、タイミングあわせ用のフリップフロッ
プＦＦを省略して、高速演算を行うこととする。

【００９０】具体的構成 次に、このデータ変換演算装置の具体的回路構成を、以
下に説明する。図４５は、改良されたＦＤＣＴの構成を
示し、図４６は同じくＩＤＣＴの構成を示す。そして図
４７は、シリアル回路１００Ａの構成を示す。ここで、
第２バージョンのＦＤＣＴを示す図３９、ＩＤＣＴを示
す図４０、シリアル回路１００の内部構成を示す図４１
と同じ要素には同一符号を付すことにする。先ず、シリ
アル回路１００Ａの演算について説明する。なお、新た
に使用する回路シンボルは、図４８、図４９に示すとお
りとなっている。即ち、１ビットシリアルフルアダーと
して図４８のシンボルを用いる。この内部に１ビットデ
ィレイのキャリーフィードバックループがある。同様に
１ビットシリアルフルサブトラクターとして図４９の内
部に１ビットディレイのポローフィードバックループが
ある。夫々の回路出力はａ＋ｂとａ−ｂである。

【００９１】さて、図４７の構成によれば、Ａ、Ｂ、
Ｃ、Ｄの入力（これはこの順に、図４１のｂ０、ｂ１、
ｂ２、ｂ３に対応する。）に対し、Ｏ１、Ｏ３、Ｏ５、
Ｏ７の出力（これはこの順に、図４１のＸ３、Ｘ１、Ｘ
２、Ｘ０に対応する。）は数８１の関係になっている。

【数８１】 この数８１と数８０と比較すると、４（＝２²）倍だけ
小さくなっており、フリップフロップが２段分省略でき
て、演算の高速化がはかられる。更に詳細に述べるなら
ば、既に説明した原理IIに従い、各ライン毎に２つのブ
ロックに分けて数８１の演算を行っている。つまり、入
力Ａ、Ｂ、Ｃ、Ｄに対して、１、８、１２、１８、４２
の乗算を行う要素１６１ｅ〜１６１ｈと、出力Ｏ１、Ｏ
３、Ｏ５、Ｏ７につながり、２のべき乗の計算と、数８
１の加減算を行う要素１６２ｅ、１６２ｇ、１６２ｆ、
１６２ｈとを含んで、シリアル回路１００Ａは成る。

【００９２】この場合、数８１の各係数Ｋ１´＝８５、
Ｋ２´＝７２、Ｋ３´＝４８、Ｋ４´＝１７は数７８に
従って因数分解することができる。つまり、数８２のよ
うになる。

【数８２】 従って、要素１６１ｅ〜１６１ｈは、夫々対応する入力
データを１、８、１２、１８、４２倍する構成となって
いる。以上のことから判明するように、数８１は、数８
０に比べて２^-2倍されている関係であり、回路構成的に
はシリアル回路１００Ａは各信号ラインで２個のフリッ
プフロップが図３９のシリアル回路１００に比べて削減
できている。つまり２クロックサイクル数分だけ高速演
算ができる。

【００９３】このように、各奇数ラインでは、シリアル
回路１００Ａで、フリップフロップ２個ずつ削減してい
るために、それとタイミングをあわせるべくステージII
の偶数ラインについても、フリップフロップを２個ずつ
削減する必要がある。図４５のＦＤＣＴにおいては、図
３９のＦＤＣＴと比較して要素４２０、４２１Ｆ、４２
２Ｆ、４２３Ｆが夫々要素２０、２２１Ｆ、２２２Ｆ、
２２３Ｆに比べてフリップフロップ１個ずつ少ない関係
となっており、更に、要素２３０、２３１、２３２、２
３３に対し要素４３０、４３１、４３２、４３３が、ア
ダー又はサブトラクタと、フリップフロップとの組合せ
からアダー又はサブトラクタへと変更されている関係と
なっている。従って、図４５のＦＤＣＴの奇数ラインに
おいても、偶数ラインと同じように、２クロックサイク
ル数分だけ図３９のＦＤＣＴに比べて高速の演算処理が
可能となる。

【００９４】次に、図４５のＦＤＣＴに対応するＩＤＣ
Ｔを検討する。このＩＤＣＴは図４６に示されていると
おりである。この場合も、図４０のＩＤＣＴから、各ラ
イン毎にフリップフロップ２個分ステージIIにおいて削
減しておればよい。このことは、図４０の要素２０、２
２１Ｉ、２２２Ｉ、２２３Ｉが、図４６の要素４２０、
４２１Ｉ、４２２Ｉ、４２３Ｉに変更され、図４０の要
素２３０、２３１、２３２、２３３が図４６の要素４３
０、４３１、４３２、４３３に変更されていることから
わかる。この関係は、ＦＤＣＴの場合と同様である。図
５０は、図４５の入力に対する出力の関係を示すタイム
チャートである。図４０に示されたＦＤＣＴの場合のタ
イムチャート（図４４）に比較して２クロック数分だけ
高速演算が行われることが表現されている。

【００９５】〈データ変換演算装置Ｖｅｒ．３．１〉次
にデータ変換演算装置の具体的回路構成（シグナルフロ
ー）のバージョン３．１（Ｖｅｒ．３．１）について説
明する。これは、先に説明した第３バージョン（Ｖｅ
ｒ．３）の図４５のＦＤＣＴ、図４６のＩＤＣＴを、わ
ずかに改良したものにすぎない。すなわち、図４５のＦ
ＤＣＴ、図４６のＩＤＣＴにあってはステージIIの演算
速度を速くすることについてのみ改良がなされていた
が、この実施例においては、ステージＩ、ステージIII
についてもフリップフロップとアダー又はサブトラクタ
の組合わせ構成をフルアダー又はフルサブトラクタ単独
の構成にすることを検討する。

【００９６】即ち、図４５と図５１とを比較すると理解
出来るとおり、ＦＤＣＴにおいては、ステージＩにおい
て、要素１０〜１７が、要素４１０〜４１７に変更さ
れ、１クロックサイクル分高速化がはかられている。ま
た、ステージIIIにおいては、要素４０、４１、４２
Ｆ、４３Ｆ、４４〜４７が要素４４０、４４１、４４２
Ｆ、４４３Ｆ、４４４〜４４７に変更され、ここでも１
クロックサイクル分高速化がはかられている。このＦＤ
ＣＴのタイムチャートは省略するが、図５０にて示した
ものに比べて、更に２クロックサイクル分高速演算が行
なえる。図５２は、ＩＤＣＴを示すが、これも図４６の
ＩＤＣＴからの変更がなされており、２クロックサイク
ル分高速演算が行なえる。図５２と図４６との関係は、
既に説明した図５１と図４５との関係と同じである。従
って、図５２の説明はこれ以上する必要はないであろ
う。

【００９７】〈データ変換演算装置Ｖｅｒ．４〉以上の
ように、データ変換演算装置は、フリップフロップを削
減したり、フルアダーまたはフルサブトラクタとフリッ
プフロップの組合せから、フルアダーまたはフルサブト
ラクタ単独の構成に変更することで、バージョン３．１
（Ｖｅｒ．３．１）のＦＤＣＴ、ＩＤＣＴを構成するこ
とができた。しかし、このように回路変更してゆくと、
演算速度の向上は図れるものの、データ入力から出力ま
でに、クロック数が少なくなることに起因して、各ステ
ージの間できわどいところが出てきた。つまり、クリテ
ィカルパスが発生するおそれが生じた。つまり、ＦＤＣ
ＴとＩＤＣＴとを、図４３に示したように、バスセレク
タの動作によって、同一回路の入出力関係を切換えて選
択的に実現する場合、特にステージ間の配線遅延の問題
が生じる。このような場合、クリティカルパスの発生
で、誤ったデータを取込んでしまう不具合がおこる。こ
のような不具合が改良された第４バージョン（Ｖｅｒ．
４）のデータ変換演算装置を実現する考え方を原理IVと
よんで、先ず説明する。

【００９８】原理IVの説明 即ち、上述したように高速演算をめざした場合にクリテ
ィカルパスが生じるおそれがある。そこで、クリティカ
ルパスの部分に遅延用素子、例えばフリップフロップを
挿入し、クロックスキューを減らして、クリティカルパ
スを解消し安定した動作をすることをめざす。

【００９９】具体的構成 次に、このデータ変換演算装置の具体的回路構成を以下
に説明する。図５３は、改良されたＦＤＣＴの構成を示
し、図５４は同じくＩＤＣＴの構成を示す。また図５５
は、改良されたシリアル回路１００Ｂを示す。なお、こ
れまで説明した要素と同一箇所には、同一符号を付し
て、その説明は省略する。さて、まずシリアル回路１０
０Ｂと、シリアル回路１００Ａとの関係を対比してみ
る。このシリアル回路１００Ｂにおいても、既に説明し
た原理IIによっており、各ライン毎に２つのブロックに
分けて数８３の演算をしている。

【数８３】

【０１００】つまり、図４７のシリアル回路１００Ａと
比較してみると、要素１６１ｅ〜１６１ｈは、全く同一
であるが、要素１６２ｅ、１６２ｇ、１６２ｆ、１６２
ｈが、２２２ｅ、２２２ｇ、２２２ｆ、２２２ｈに変更
されている。この変更点は、上述した原理IVによってお
り、フルアダーまたはフルサブトラクタを、フリップフ
ロップ付のフルアダーまたはフルサブトラクタに変更し
ているのである。従って、図４７のシリアル回路１００
Ａに比較して、図５５のシリアル回路１００Ｂの出力は
２倍するだけ（数８３と数８１とを比較するとわか
る）、１クロックサイクル分おそくなる。このように、
シリアル回路１００Ｂを構成したこと、及び上記原理IV
に従って、先ずステージIIの偶数ライン側の要素４３０
〜４３３（図５１参照）は、２３０〜２３３（図５３参
照）に変更される。これは、図３９の要素２３０〜２３
３にもどされたことと同じである。

【０１０１】従って、ステージIIについては、ステージ
の最終出力段が全てクロックで同期して信号を読み込む
フリップフロップとなったことがわかる。更に、ステー
ジＩについて、図５３をみればわかるように、図５１で
はフルアダーまたはフルサブトラクタ４１０〜４１７で
あったが、元の（図４５参照）フリップフロップ付のフ
ルアダーまたはフルサブトラクタ１０〜１７と変更され
ている。これも、上述した原理IVによっていることは明
らかである。続いて、ステージIIIについても、図５３
と図５１とを対比してみれば理解されるとおり、要素４
４０、４４１、４４２Ｆ、４４３Ｆ、４４４〜４４７が
元の（図４５参照）要素４０、４１、４２Ｆ、４３Ｆ、
４４〜４７に変更されている。これを上述した原理IVに
よっていることは明らかである。以上は、ＦＤＣＴの場
合であったが、ＩＤＣＴについても対応して変更がなさ
れており、図５２と図５４とを対比すれば、変更点は明
らかであるので、その詳細な説明は省略する。

【０１０２】〈パラレル−シリアル／シリアル−パラレ
ル変換装置を用いた構成〉以上、データ変換演算装置に
ついての各種バージョンの構成例を説明したが、このほ
かにもデータ圧縮伸張装置の回路規模を大きくしている
要素として、パラレル−シリアル変換装置とシリアル−
パラレル変換装置とがある。そこで、これらの変換装置
の規模を縮減する考え方を原理Ｖとよんで、先ずそれを
説明する。

【０１０３】原理Ｖの説明 即ち、パラレル−シリアル変換装置（図１３）とシリア
ル−パラレル変換装置（図１６）とは、各セルの中にＤ
フリップフロップを含む点で非常に似ており、入出力ゲ
ートの開閉及び与える制御信号をパラレル−シリアル変
換のときと、シリアル−パラレル変換のときとで適宜切
換えてやることにより回路の共通化がはかれることが予
測される。つまり、データのシリアル−パラレル、パラ
レル−シリアルの両変換を可能とする変換回路を構成
し、この変換回路をデータ変換演算装置とリング状に接
続することで、データ圧縮伸張処理の全体回路規模を縮
減する。

【０１０４】具体的構成 図５６は、パラレル−シリアル／シリアル−パラレル変
換装置Ｇを用い、かつ本発明に係るビットシリアルデジ
タル信号処理装置を適用したデータ圧縮伸張装置の全体
構成を示し、この変換装置Ｇがデータ変換演算装置Ｃに
接続されている。上述したように、データ記憶装置Ａの
パラレルデータが、先ず変換装置Ｇによって順次シリア
ルデータに変換されて、データ変換装置Ｃに与えられ、
データ変換装置Ｃにてシリアル演算によるデジタル信号
処理が施された後供給されるシリアルデータを、今度は
変換装置Ｇによってパラレルデータに変換されて、再び
データ記憶装置Ａに格納されることになる。図５６のそ
の他の構成は、図１２Ｂのそれと同様であり、特に説明
は必要でないであろう。図５７は、パラレル−シリアル
／シリアル−パラレル変換装置Ｇの詳細を示しており、
８ライン×１２ビット＝９６個のセルが設けられてい
る。この各ライン５０１〜５０８は、シフトレジスタ構
成となっていることは、図１３、図１６において説明し
たのと同じである。

【０１０５】そして、各セルに対して、パラレル−シリ
アル変換を行わせる際には、パラレルデータＰ０〜Ｐ１
１が、８組分各セルに読み込まれた後、クロックに同期
して、図面の右方向へ順次ビットシフトしてゆく。最終
段のセル５０１ｌ、５０２ｌ、……５０８ｌからの出力
がシリアル出力ＳＯ１〜ＳＯ７となる。なお、後述する
説明から明らかになるとおり、パラレルデータＰ０〜Ｐ
１１の対応するセルへの取込みはイネーブル信号Ｂ（Ｂ
０〜Ｂ７）が０となり、イネーブル信号Ａ（Ａ０〜Ａ
７）も０となることで実行される。そして、一旦ラッチ
されたデータをビットシフトしてゆくときは、イネーブ
ル信号Ａが１で、イネーブル信号Ｂが０とセットされ
る。また、各セルに対して、シリアル−パラレル変換を
行わせる際には、シリアルデータＳＩ０〜ＳＩ７が最下
位ビットから順次８ライン分供給され、１２ビット分の
データが図面の右方向へビットシフトしながら、各セル
にラッチされた後、パラレルデータＰ０〜Ｐ１１とし
て、８組分順次パラレル出力されることになる。

【０１０６】これも、後述する説明から明らかになると
おり、シリアルデータＳＩ０〜ＳＩ７の入力時は、イネ
ーブル信号Ａが１でイネーブル信号Ｂも１であるように
セットされる。そして、全ビットのデータが対応するセ
ルにシフト動作しながらラッチされた後、パラレルデー
タＰ０〜Ｐ８として出力する際は、イネーブル信号Ａが
１、イネーブル信号Ｂも１としてセットされる。図５８
は、イネーブル信号Ａ、Ｂと、各セルの動作の関係を示
している。また、図５９は各セルの入出力関係を示し、
パラレルの入出力Ｉ／Ｏ端子がＰで示され、シリアル入
力端子がＩで示され、シリアル出力端子がＯで示され、
イネーブル信号Ａ、Ｂの端子が夫々Ａ、Ｂで示されてい
る。この各セルの具体的構成が、図６０にあり、Ｄのタ
イプフリップフリップ５１８に対して入出力ゲートが設
けられている。具体的には、フリップフリップ５１８の
入力端子Ｉには、アンドゲート５１４、５１５、５１６
の出力がオアゲート５１７を介して与えられるようにな
っている。アンドゲート５１４には、パラレルデータの
入出力端子Ｐからの信号が入力している。

【０１０７】次のアンドゲート５１５には、フリップフ
リップ５１８の出力端子Ｏからの信号がフィードバック
して与えられている。アンドゲート５１６には、シリア
ル信号の入力端子Ｉからの信号が与えられている。この
アンドゲート５１４、５１５、５１６には、ゲート開閉
制御信号として、アンドゲート５１２出力、イネーブル
信号Ｂ、アンドゲート５１３出力が夫々与えられてい
る。このアンドゲート５１２、５１３は図示のとおりイ
ネーブル信号Ａ、Ｂが論理レベルを制御された後、夫々
与えられている。また、フリップフリップ５１８の出力
端子Ｏは、トライステートバッファ５１９を介して、パ
ラレルの入出力端子Ｐへ接続されており、このトライス
テートバッファ５１９の開閉制御は、イネーブル信号
Ａ、Ｂがともに与えられるアンドゲート５１１の出力に
基づいてなされる。

【０１０８】以上の説明及び図５８の動作状態図から、
このパラレル−シリアル／シリアル−パラレル変換装置
Ｇが、パラレル−シリアル変換と、シリアル−パラレル
変換との双方を行うことが可能であることが理解され
る。図６１は、８ライン分のパラレルデータＰ０〜Ｐ１
１が、順次シフトレジスタ５０１〜５０８へイネーブル
信号Ｂ０〜Ｂ７が順次０となるときに、ラッチしてゆく
動作状態を示している。このように全ライン分のデータ
がシフトレジスタ５０１〜５０８にセットされた後、ク
ロックＣＬＫに同期して、１ビットずつ最下位ビットか
らシリアル出力することになる。図６２は、各シフトレ
ジスタ５０１〜５０８にシフトされながら記憶された８
ライン分のシリアルデータが、イネーブル信号Ａ０〜Ａ
７が１となるタイミングで順次パラレルデータＰ０〜Ｐ
１１として出力する動作を示している。図６３は、パラ
レル−シリアル、シリアル−パラレル変換の連続動作を
示すタイムチャートである。

【０１０９】つまり、パラレル−シリアル／シリアル−
パラレル変換装置Ｇからシリアル入力が、例えば８ビッ
トで下位ビット側から入ってくると、そのシリアル入力
に対し、データ変換演算装置Ｃにおいてデータ変換演算
がなされる。つまり、上述した種々のバージョンのデー
タ変換演算装置によって異なるが、いずれにしてもパイ
プライン長分のクロック数の時間をかけて、シリアル変
換出力が下位ビット側からデータ変換演算装置Ｃから出
力してくることになり、それが再びパラレル−シリアル
／シリアル−パラレル変換装置Ｇに与えられる。そし
て、パラレル変換データとしてデータ記憶装置Ｃに格納
される。そして、図１３、図１６に関連して説明したよ
うに、一連の動作の後に、全フリップフリップのリセッ
トを、データ変換装置Ｃについて行なう。あるいは、リ
セット動作を行わないならば、パインプライン処理のフ
ラッシングビットの入力で、同様に各フリップフリップ
の内容がおかしなものとはならないようにすることが出
来る。このように、パラレル−シリアル変換と、シリア
ル−パラレル変換とを一つの回路で行う（図６０）た
め、別々にこれらの２つの変換器を設けた場合（図１
５、図１８）に比べて、フリップフリップ１個といくつ
かのゲートが、セル１個について減るので全体では、そ
のセルの個数（９６）倍だけ、回路規模の削減ができ
る。

【０１１０】〈応用例〉次に本発明に係るビットシリア
ルデジタル信号処理装置が適用されたデータ圧縮伸張装
置を適用した応用例を説明する。デジタルスチルカメラの例の説明 まず、第１の応用例として、デジタルスチルカメラに本
発明を適用した実施例につき説明する。図６４は電子カ
メラの外観図、図６５は図６４の電子カメラの正面図、
図６６は図６４に示した電子カメラの概略構成を示すブ
ロック図である。図６４及び図６５において、電子カメ
ラ７００は、携帯しての利用が可能な軽量小型の電子カ
メラであり、その筐体７００ａが奥行きの薄い直方体に
形成され、筐体７００ａは横方向に細長い薄型の直方体
の形状に形成されている。筐体７００ａの左側には、カ
メラ部７１０が取り付けられ、そのカメラ部７１０前面
にはレンズ７１１（図６５）が、その側面にはレンズ切
り替えスイッチ７１０ａが夫々取り付けられている。

【０１１１】また、筐体７００ａの裏面には液晶表示部
７５０が、筐体７００ａの上面にはシャッターボタンを
有するキー入力部７２０が設けられており、液晶表示部
７５０は、図６６で後述するようにＤＤ（Display Driv
er）、ＬＣＤ（LiquidCrystal Display）とから構成さ
れ、キー入力部７２０は、電子カメラ７００における各
種処理の選択に際してオペレータが指示するための複数
のキースイッチから構成されている。すなわち、キー入
力部７２０は、シャッターボタン７２１、画像データを
切り替えるプラス／マイナスキー７２２、各種モード等
を切り替えるモードキー７２３、ディスプレイキー７２
４、ズームキー７２５、セルフタイマーキー７２６から
構成される。また、上記液晶表示部７５０は、例えば画
面サイズが１．４インチのＴＦＴ方式のアクティブマト
リクス型液晶表示装置を用いる。さらに、筐体７００ａ
の上面には、電子カメラ７００のメイン電源のオン／オ
フを行なう電源スイッチ７２７、ファンクションスイッ
チ７２８が設けられている。

【０１１２】図６６において、電子カメラ（画像機器）
７００は、カメラ部７１０、キー入力部７２０、制御部
７３０、画像処理部７４０、液晶表示部７５０から構成
されており、制御部７３０、画像処理部７４０は、バス
７６０に接続されている。カメラ部７１０は、レンズ７
１１、ＣＣＤ（Charge Coupled Device）７１２とから
構成されている。レンズ７１１は、電子カメラ７００本
体に設けられた、ガラスまたはプラスチックからなる光
学レンズであり、ＣＣＤ７１２はレンズ７１１によって
結像された光の強度に基づいて電気信号を発生し、この
電気信号（アナログ信号）を画像処理部７４０に出力す
るものである。キー入力部７２０は、シャッターボタン
や複数のキースイッチから構成され、シャッタ、記録、
再生などの指示を行なう。

【０１１３】制御部７３０は、ＣＰＵ（Central Proces
sing Unit）、ＲＡＭ（RandomAccess Memory）、ＲＯＭ
（Read Only Memory）から構成されている。制御部７３
０は、キー入力部７２０からの指示に従って各種プログ
ラムを実行しバス７６０を介して各種制御信号を各部に
出力して電子カメラ７００内の各部を制御する。画像処
理部７４０は、画像データ圧縮伸張回路７４１、Ａ／Ｄ
変換回路７４２、ＣＣＤドライバ７４３、ワークＲＡＭ
７４４、７４５、フラッシュメモリ７４６、信号処理回
路７４７から構成されている。ＣＣＤドライバ７４３
は、タイミング発生器（図示略）からの動作タイミング
によりカメラ部７１０の撮像動作を制御（例えば、ＣＣ
Ｄ７１２のタイミング制御、シャッタ制御、Ａ／Ｄ変換
のサンプリング制御等）する。ＣＣＤ７１２により撮像
された画像信号はＣＣＤドライバ７４３及びワークＲＡ
Ｍ７４４に出力され、ここで入力された画像信号は輝度
信号ＹＨと色差信号Ｃに分離されて画像データ圧縮伸張
回路７４１に出力される。

【０１１４】Ａ／Ｄ変換回路７４２は、カメラ部７１０
から入力される画像信号（アナログ信号）を画像処理部
７４０内で処理可能な信号（ディジタル信号）に変換し
てワークＲＡＭ７４４、７４５、画像データ圧縮伸張回
路７４１等に出力するものである。画像データ圧縮伸張
回路７４１は、すでに詳述した各データ変換演算装置
（第１バージョン〜第４バージョン）を用いて構成し、
ワークＲＡＭ７４４、７４５に格納された画像データ
を、シリアルデータに変換してシリアル演算により圧縮
する、または、フラッシュメモリ７４６に格納された圧
縮画像データをシリアル演算により伸張し、その伸張さ
れた画像データをワークＲＡＭ７４４、７４５に出力す
る。ワークＲＡＭ７４４、７４５は、処理途中の撮像デ
ータや圧縮時画像データを一時的に格納する半導体メモ
リであり、ワークＲＡＭ７４４は撮像データを画像デー
タに変換する処理時、ワークＲＡＭ７４５は圧縮伸張処
理の途中で用いるワークＲＡＭである。

【０１１５】フラッシュメモリ７４６は、ワード単位や
セル単位で一括消去が可能な不揮発性メモリであり、画
像データ圧縮伸張回路７４１により圧縮・伸張された画
像データを格納するための画像メモリである。信号処理
回路７４７は、画像データ圧縮伸張回路７４１により圧
縮・伸張された画像データを液晶表示部７５０で表示で
きるように処理する。液晶表示部７５０は、例えば液晶
ドライバ（ＤＤ（Display Driver））を内蔵したＴＦＴ
液晶表示モジュールから構成されている。

【０１１６】次に、本実施例の動作を説明する。キー入
力部７２０によるシャッターボタン７２１や複数のキー
スイッチ操作により、シャッタ、記録、再生などの制御
が行われる。レンズ７１１、ＣＣＤ７１２で撮像された
データは、画像処理部７４０に入力されてＡ／Ｄ変換回
路７４２でＡ／Ｄ変換され、ＣＣＤドライバ７４３を介
してフラッシュメモリからなる画像メモリ７４６に記憶
される。ＣＣＤドライバ７４３はこの動作を制御するも
ので、ＣＣＤ７１２のタイミング制御、シャッタ制御、
Ａ／Ｄ変換のサンプリング制御等を行ない、ワークＲＡ
Ｍ７４４を用いて撮像データを画像データに変換する。
すなわち、撮像時、ＣＣＤ７１２からの生の撮像データ
はワークＲＡＭ７４４に一旦記憶され、ここでＣＰＵ７
３０の制御により輝度信号ＹＨと色差信号Ｃの形にされ
て、画像データ圧縮伸張回路７４１に送られて圧縮処理
がなされた後、画像メモリとしてのフラッシュメモリ７
４６に記録される。

【０１１７】ビデオスルー時（ビューファインダでＣＣ
Ｄからの画像を見る場合等の撮影時以外の常時）は、Ｃ
ＣＤ７１２、ＣＣＤドライバ７４３、ワークＲＡＭ７４
４を介して映像信号の形にされた撮像データが、画像デ
ータ圧縮伸張回路７４１を介さずに信号処理回路７４７
を通って表示部７５０で表示されている。上記画像デー
タ圧縮伸張回路７４１には、パラレルデータが入力さ
れ、画像データ圧縮伸張回路７４１からはパラレルデー
タが出力されるが、内部では、前述したとおり、シリア
ルデータに変換されてシリアル処理がなされる。再生時
は、フラッシュメモリ７４６（画像メモリ）から読み出
したデータを画像データ圧縮伸張回路７４１で伸張し、
信号処理回路７４７で表示用の映像信号の形に変換し、
図示しない内部のＤ／Ａ変換器によってＤ／Ａ変換を行
なって表示部７５０で表示する。表示部７５０は、例え
ば液晶ドライバを内蔵したＴＦＴ液晶表示モジュールが
使用できるが、単純マトリクス型液晶表示装置の場合は
Ｄ／Ａ変換回路は必要ない。

【０１１８】以上説明したように、本実施例では画像デ
ータの圧縮・伸張を上記画像データ圧縮伸張回路７４１
を用いてシリアル処理で実行するようにしているので、
画像データの圧縮伸張回路の回路規模を大幅に小さくす
ることができ、かつ高速に処理を行なうことが可能にな
る。このように高い演算精度を持ちかつ回路規模の小さ
なデータ圧縮伸張装置が実現できることから、画像処理
部７４０を含む電子カメラ全体を大幅に小型化でき、低
コストを図ることができる。なお、本実施例では、本発
明に係るデータ圧縮伸張装置及び画像機器を電子カメラ
に適用した例を述べたが、ビデオカメラなどにも適用す
ることができることは言うまでもない。また、本実施例
では圧縮された画像データをフラッシュメモリ７４６に
記憶するようにしているが、画像データの圧縮・伸張に
上記画像データ圧縮伸張回路７４１を用いるものであれ
ば何でもよい。また、画像データの記録手段としてフラ
ッシュメモリに限らず、他の半導体メモリや光磁気（Ｍ
Ｏ）ディスク、フロッピーディスク等であってもよいこ
とは勿論である。

【０１１９】テレビ電話装置の例の説明 次に、本発明を適用した第２の応用例として、テレビ電
話装置を説明する。まず、その構成を説明する。図６７
はテレビ電話装置８００を示す外観図、図６８は図６７
に示した電子カメラの概略構成を示すブロック図であ
る。なお、以下、通信回線としてアナログ電話一般加入
者回線を使用する場合について説明する。図６７におい
て、テレビ電話装置８００は、画面サイズが３インチで
１１０×１６０画素のカラー液晶表示パネルを備え、ま
た、背面には、後述する入出力端子１Ｌ、１Ｔを備えて
いる。このテレビ電話装置８００は、入出力端子モジュ
ラージャック式コンセント８０１と電話機８０２との間
に設置され、両端にモジュラーフラグ８０３を有するモ
ジュラーケーブル８０４によって、モジュラージャック
式コンセント８０１と入出力端子１Ｌとをそれぞれ接続
し、また、入出力端子１Ｔと電話機８０２とをそれぞれ
接続している。

【０１２０】図６７において、テレビ電話装置８００の
筐体８００ａの上部中央には、カメラ部８１０が取り付
けられており、カメラ部１０２は、筐体８００ａの上端
部に設けられている。また、筐体８００ａの前面には、
液晶表示部８７０及びキー入力部８２０が設けられてお
り、液晶表示部８７０は、図６８で後述するようにＤＤ
（Display Driver）８７１、ＬＣＤ（Liquid Crystal D
isplay）８７２とから構成され、キー入力部８２０は、
テレビ電話装置８００における各種処理の選択に際して
オペレータが指示するための複数のキースイッチから構
成されている。上記液晶表示部８７０は、例えば画面サ
イズが１．４インチのＴＦＴ方式のアクティブマトリク
ス型液晶表示装置であり、色の三原色となるＲ（Ｒｅ
ｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）に対応する各
画素をデルタ状に配設した２２０×２７９＝６１３８０
画素の高解像度カラー液晶表示パネルを備えている。さ
らに、筐体８００ａの前面には、電源スイッチ８２１が
設けられており、電源スイッチ８２１は、テレビ電話装
置８００のメイン電源のオン／オフを行なうものであ
る。

【０１２１】本実施例のテレビ電話装置８００は、内部
にモデム（MODEM:MOdulation andDEModulation）及びＮ
ＣＵ（Network Control Unit）を備えた電話機能を有
し、図６７に示すように電話回線８０１と電話機８０２
との間に接続され、内蔵した電話機能によって画像デー
タと音声データを電話回線８０１を介して送・受信す
る。図６８は、図６７に示したテレビ電話装置８００の
概略構成を示すブロック図である。図６８において、テ
レビ電話装置８００は、カメラ部８１０、キー入力部８
２０、制御部８３０、画像処理部８４０、音声処理部８
５０、変復調部８６０、液晶表示部８７０から構成され
ており、キー入力部８２０、制御部８３０、画像処理部
８４０、音声処理部８５０、変復調部８６０は、バス８
８０に接続されている。

【０１２２】カメラ部８１０は、レンズ８１１、ＣＣＤ
（Charge Coupled Device）８１２とから構成されてい
る。レンズ８１１は、テレビ電話装置８００本体に設け
られた、ガラスまたはプラスチックからなる光学レンズ
であり、ＣＣＤ８１２はレンズ８１１によって結像され
た光の強度に基づいて電気信号を発生し、この電気信号
（アナログ信号）を画像処理部８４０に出力する。キー
入力部８２０は、複数のキースイッチから構成されてお
り、テレビ電話装置８００における各種処理の選択に際
してオペレータが指示するためのものである。制御部８
３０は、ＣＰＵ８３１、ＲＡＭ８３２、ＲＯＭ８３３か
ら構成されている。ＣＰＵ８３１は、テレビ電話装置８
００内の各部を制御する各種制御信号を、バス８８０を
介して各部に出力すると共に、接続される通信回線種に
応じた通信制御プログラムを実行するものであり、ま
た、ＣＰＵ８３１は、相手先のテレビ電話装置から多重
化して送信される画像・音声データを受信し、変復調部
８６０により復調されて入力されると、復調された画像
・音声データを分離処理し、圧縮画像データをバス８８
０を介して画像データ圧縮伸張回路８４１に出力すると
ともに、圧縮音声データをバス８８０を介して音声圧縮
・伸張回路８５１に出力するものである。さらに、ＣＰ
Ｕ８３１は、画像データ圧縮伸張回路８４１からバス８
８０を介して入力される圧縮画像データと音声圧縮・伸
張回路８５１からバス８８０を介して入力される圧縮音
声データとを多重化し、画像・音声データとしてバス８
８０を介して変復調部８６０に出力するものである。

【０１２３】ＲＡＭ８３２は、ＣＰＵ８３１により実行
されるプログラム処理において利用されるプログラムデ
ータや、圧縮した画像データ及び音声データ等を格納す
る半導体メモリである。ＲＯＭ８３３は、テレビ電話装
置８００内で利用されるプログラムやデータ等を格納す
る半導体メモリである。画像処理部８４０は、画像デー
タ圧縮伸張回路８４１、Ａ／Ｄ変換回路８４２、ビデオ
メモリ（ＶＲＡＭ）８４３、Ｄ／Ａ変換回路８４４から
構成されている。なお、８４５は画像入力端子である。
画像データ圧縮伸張回路８４１は、すでに詳述した各デ
ータ変換演算装置（第１バージョン〜第４バージョン）
を用いて構成し、ビデオメモリ８４３に格納された画像
データを、シリアルデータに変換してシリアル演算によ
り圧縮する、または、ビデオメモリ８４３に格納された
圧縮画像データをシリアル演算により伸張し、その伸張
された画像データを外部に出力する。

【０１２４】Ａ／Ｄ変換回路８４２は、カメラ部８１０
から入力される画像信号（アナログ信号）を画像処理部
８４０内で処理可能な信号（ディジタル信号）に変換し
てビデオメモリ８４３に出力する。ビデオメモリ８４３
は、ＶＲＡＭ（Video ＲＡＭ）から構成され、Ａ／Ｄ
変換回路８４２から出力される画像データ（ディジタル
データ）、または、画像データ圧縮伸張回路８４１によ
り圧縮・伸張された画像データ（ディジタルデータ）を
格納するための半導体画像メモリである。Ｄ／Ａ変換回
路８４４は、ビデオメモリ８４３に格納された画像デー
タの画像信号（ディジタル信号）を液晶表示部８７０に
よって表示可能な信号（アナログ信号）に変換して出力
するものである。なお、本実施例では、後述するＬＣＤ
８７２のデータドライバにアナログデータドライバを使
用しているために、Ｄ／Ａ変換回路を必要としている
が、データドライバにデジタルデータドライバを用いて
いる場合には、このＤ／Ａ変換回路８４４は不要とな
る。音声処理部８５０は、Ａ／Ｄ変換回路８５２、音声
圧縮・伸張回路８５１、Ｄ／Ａ変換回路８５３から構成
されている。Ａ／Ｄ変換回路８５２は、変復調部８６０
から入力される音声信号（アナログ信号）を音声処理部
８５０内で処理可能な信号（ディジタル信号）に変換し
て音声圧縮・伸張回路８５１に出力するものである。

【０１２５】音声圧縮・伸張回路８５１は、Ａ／Ｄ変換
回路８５２から入力されるデジタル音声データを、例え
ば、ＣＥＬＰ（Code-Excited Linear Prediction）アル
ゴリズムにより、一定時間の入力データに対して分析す
る手段、分析されたパラメータにより波形合成する手
段、入力波形及び合成波形の誤差算出手段等による所定
の符号化方式によって圧縮（符号化）処理を実行し、そ
の圧縮音声データをＤ／Ａ変換回路８５３に出力した
り、また、変復調部８６０によって復調された受信圧縮
音声データの伸張（復号化）処理を実行し、その伸張音
声データをＤ／Ａ変換回路８５３に出力するものであ
る。変復調部８６０は、モデム（MODEM,MOdulation and
DEModulation）８６１、ＮＣＵ（Network Control Uni
t）８６２とから構成されている。なお、１Ｌ、１Ｔ
は、通信回線（この場合、一般加入者回線）に対する入
出力端子であり、１Ｌはモジュラージャック式コンセン
ト側に、また、１Ｔは電話機側に、それぞれモジュラー
ケーブルを介して接続されている。

【０１２６】モデム８６１及びＮＣＵ８６２は、コンピ
ュータや端末装置から出力される直列のディジタル信号
を、通信回線で伝送可能な伝送信号（アナログ信号）に
変換・送信する「変調器（modulator）」としての機能
と、逆に通信回線を介して送られてきた伝送信号（アナ
ログ信号）を、再びコンピュータや端末装置の解読可能
なディジタル信号に戻す「復調器（demodulator）」と
しての機能とを備えたものであり、ＮＣＵ８６２によっ
て、利用する通信回線として一般加入者回線での使用が
可能となっている。また、本実施例におけるモデム８６
１及びＮＣＵ８６２は、アナログ公衆回線で利用できる
最大の伝送速度１４４００ｂｐｓによる信号伝送が可能
であり、処理単位となる１フレーム中に映像符号と音声
符号とを組み込むことにより画像データと音声データと
を同時に伝送し、１画面分の画像データを３秒に１コマ
の割合で間欠画像として伝送する。液晶表示部８７０
は、ＤＤ（Display Driver）８７１、ＬＣＤ（Liquid C
rystal Display）８７２とから構成されている。なお、
８７３は映像入力端子、８７４は映像出力端子である。

【０１２７】ＤＤ８７１は、画像処理部８４０から入力
される映像信号または映像入力端子８７３から入力され
る映像信号に基づいて、ＬＣＤ８７２によって画像表示
を行なうためにＬＣＤ８７２を駆動するものである。Ｌ
ＣＤ８７２は、アクティブマトリクス方式の１つである
ＴＦＴ（Thin FilmTransistor）型液晶表示パネルを有
するカラー液晶表示装置から構成され、ＤＤ８７１の駆
動によって、最大４０９６色（１２ビット）のカラー映
像信号を表示するものである。バス８８０は、キー入力
部８２０、制御部８３０、画像処理部８４０、音声処理
部８５０、変復調部８６０をそれぞれ接続する共通の信
号路であり、番地を指示するためのアドレスバスと、デ
ータを転送するためのデータバスとから構成されてい
る。

【０１２８】次に、本実施例の動作を説明する。まず、
制御部８３０による動作について説明する。なお、制御
部８３０内のＣＰＵ８３１の処理動作に対応するプログ
ラムは、同じく制御部８３０内のＲＯＭ８３３に格納さ
れている。まず、オペレータにより電話機の受話器が持
ち上げられてオフフック状態とし、通信相手の電話番号
が入力されることによりＮＣＵ８６２によりダイアル発
呼が行われる。そして、通信回線が接続されたかどうか
が判別され、通信回線が接続されなかった場合は、通信
回線が接続されるまでリダイヤルが実行される。通信回
線が接続された場合、以下に述べるような送信処理と受
信処理とが実行される。

【０１２９】なお、本実施例のテレビ電話装置８００
は、送信処理及び受信処理において、画像データ処理と
音声処理とを同時に並列して実行するため、以下では、
送信処理を画像送信処理と音声送信処理とにそれぞれ分
け、また、受信処理を画像受信処理と音声受信処理とに
それぞれ分けて説明する。画像送信処理では、カメラ部
８１０によって撮像された画像データがＡ／Ｄ変換回路
８４２を介してビデオメモリ８４３に格納され、画像デ
ータ圧縮伸張回路８４１によってビデオメモリ８４３内
に格納された画像データが所定の圧縮処理により圧縮さ
れる。そして、圧縮された画像データはバス８８０を介
して変復調部８６０に出力され、変復調部８６０によっ
て通信相手に伝送される。

【０１３０】音声送信処理では、電話機における受話器
から入力される音声データが変復調部８６０を介してＡ
／Ｄ変換回路８５２に出力され、音声圧縮・伸張回路８
５１によって音声データが所定の圧縮処理により圧縮さ
れる。そして、圧縮された音声データはバス８８０を介
して変復調部８６０内のモデム８６１に出力され、ＮＣ
Ｕ８６２及び入出力端子１Ｌを介して通信相手に伝送さ
れる。画像受信処理では、変復調部８６０によって画像
受信信号の有無が判別され、画像受信信号がある場合、
復調された画像データがバス８８０を介して画像処理部
８４０に出力され、受信された画像データが画像データ
圧縮伸張回路８４１により伸張される。そして、伸張さ
れた画像データがビデオメモリ８４３に格納されるとと
もに、Ｄ／Ａ変換回路８４４を介して液晶表示部８７０
に出力され、ＬＣＤ８７２に表示される。

【０１３１】音声受信処理では、変復調部８６０によっ
て音声受信信号の有無が判別され、音声受信信号がある
場合、復調された音声信号が音声処理部８５０に出力さ
れ、受信された音声データがバス８８０を介して音声圧
縮・伸張回路８５１に出力されて音声圧縮・伸張回路８
５１により伸張される。そして、伸張された音声データ
がＤ／Ａ変換回路８５３を介して変復調部８６０内のＮ
ＣＵ８６２に出力され、入出力端子１Ｔを介して電話機
に音声が出力される。以上の送信・受信処理が、電話機
の受話器が置かれたオンフック状態とされるまで繰り返
し実行される。

【０１３２】以上説明したように、本実施例では、相手
の顔を見ながら電話することができるというテレビ電話
装置本来の特長を生かしつつ、高品位な画像伝送が実現
できる。特に、ビデオメモリ８４３に格納された画像デ
ータを圧縮・伸張するデータ圧縮伸張回路として、すで
に説明したシリアル処理で画像データの圧縮・伸張を実
行する画像データ圧縮伸張回路８４１を用いているの
で、画像データの圧縮伸張回路８４１の回路規模を大幅
に小さくすることができ、かつ高速に処理を行なうこと
が可能になる。その結果、回路規模の小さなデータ圧縮
伸張装置が実現できることから、画像処理部８４０を含
むテレビ電話装置全体を大幅に小型化でき、低コスト化
を図ることができる。なお、音声データの圧縮方式とし
ては、本実施例におけるＣＥＬＰアルゴリズムに限ら
ず、例えば、ＡＤ−ＰＣＭ（Adaptive Differential Pu
lse CodeModulation）方式、ＶＳＥＬＰ（Vector Sum E
xcited Linear Prediction）方式等であってもよい。以
上、本発明のいくつかの実施例とその応用例につき詳述
した。この発明は、これらの実施例に限るものではな
い。

【０１３３】即ち、本発明は、ＤＣＴのほかに、種々の
変換処理に適用できる。具体的には、ＦＦＴ（fast Fou
rier transform）、ＬＯＴ（Lapped Orthogonal Transf
orm：重合直交変換）、ハール変換（Haar transfor
m）、スラント変換（slanttransform）、ＤＳＴ（discr
ete sine transform：離散サイン変換）、などに適用で
きる。つまり、各種の直交変換処理などの変換処理をビ
ットシリアル演算処理にて実現するタイプのものに本発
明は、適用できる。更に、本発明はビットシリアル演算
処理によるディジタルフィルタにも適用できる。そし
て、本発明において、信号処理の対象となる信号は上記
したような画像信号のほか、音声信号など各種の信号で
ある。更に上述した原理Ｉについては、基になるアルゴ
リズムに従って、固定係数を出来るだけ小さい整数比率
にて近似したことにより、回路規模の縮小化及び演算処
理時間の短縮化を図った。この固定係数の整数比近似
は、種々の係数値の組合せにより実現される。従って、
試行錯誤的に、係数値の組（セット）を発見すればよ
い。最適な係数値のセットは、基になるアルゴリズムに
従って決定される。

【０１３４】また、このような係数値を整数値で近似す
ることにより生ずるゲインの変化は、量子化部で上述し
たように吸収することができる。この場合の量子化部の
変更は、対応する係数値近似に応じて一意的に決定され
る。更に、この原理Ｉを適用することで、変換と逆変換
とで、ハードウェアのすくなくとも一部のブロックの対
称性がくずれることになる。そこで、特定のブロックに
おいて、変換のみに使用する固有（専用）回路要素、逆
変換のみに使用する固有（専用）回路要素を設けること
で、この問題を解消できる。このような専用回路要素に
より、変換と逆変換との双方に用いることのできる変換
回路を構成することができる。このような固有（専用）
回路要素は、基になるアルゴリズムに従って決定される
ことになり、種々の変換及びそれに対応する逆変換と、
近似した係数の組（セット）との関係で、一意的に決定
される。

【０１３５】次に、原理IIについては、上記実施例にお
いては、図２２、図２３のステージII＆III（奇）につ
いて適用し、係数を因数分解して、前段部分（ｂｉ×Ｃ
ｊの演算）と後段部分（２のべき乗を乗じた後加算す
る）とに分離する構成（図４１、図４７、図５５）をと
った。これは、基になるアルゴリズムに従い、どのステ
ージの演算に、この原理IIの考え方を適用するか検討す
ればよい。そして、係数の因数分解も、種々の組合せが
出来るが、最適な因数分解を試行錯誤的に発見すればよ
い。

【０１３６】更に、原理III、IVについては、１ビット
シリアルフルアダー、１ビットシリアルサブトラクター
の後段に同期用のフリップフロップを設けてあったのを
除去すれば、その分高速演算がはかれる。しかし、いく
つかの回路ブロックを夫々の単位として配線接続の変更
で複数のアルゴリズムを実現するような場合、つまり図
２６、図４３のようにステージの配線接続をかえること
でＦＤＣＴとＩＤＣＴとを実現するような場合、ひとつ
の回路ブロックと別の回路ブロックとの間の信号伝送に
時間遅れが生じる危険性がある。回路ブロック（ステー
ジ）内での上記同期用フリップフロップを除去し、回路
ブロック（ステージ）の最終段においては同期用フリッ
プフロップを残すようにすることで、クリティカルパス
の発生による誤動作を未然に防げる。高速演算を目ざし
ながら、なおかつ回路動作の安定性を図ることが、この
原理III、IVを適用することで実現できる。

【０１３７】最後に、原理Ｖについては、ビットシリア
ル演算処理の前処理としてのパラレル−シリアル変換と
後処理としてのシリアル−パラレル変換とがひとつの回
路構成で実現できる。このようなパラレル−シリアル／
シリアル−パラレル変換装置のビット数などは、デジタ
ル信号処理の精度にあわせて種々変更できる。この発明
は、更なる種々の変形、応用が可能であることは、勿論
である。

【０１３８】

【発明の効果】以上、詳述したように、本発明によれ
ば、ビットシリアル演算操作によるデジタル信号処理装
置の回路規模の縮減（いわゆるダウンサイジング）が可
能となる。即ち、請求項１〜６のビットシリアルデジタ
ル信号処理装置によれば、ビットシリアル演算操作によ
りデータ変換を行う演算手段の回路規模を縮減、又は最
小化することが可能となる。特に、請求項２によれば、
夫々回路規模が縮減されたフォワード変換のための装
置、インバース変換のための装置、フォワード変換とイ
ンバース変換との双法を選択的に実行する装置が提供さ
れる。また、特に、請求項３によれば、第１、第２の所
定回路要素を付加することで、フォワード変換とインベ
ース変換との非対称の問題を解決して、ひとつのハード
ウェアで、両変換に対応し得る装置が提供できる。更
に、特に、請求項６によれば、ビットシリアル演算操作
による演算手段の周辺回路であるパラレル−シリアル変
換手段、シリアル−パラレル変換手段の共通化により装
置の全体回路構成の縮減できる。次に、請求項７のビッ
トシリアルデジタル信号処理装置によれば、ビットシリ
アル演算操作によりデジタル信号処理を行う演算手段の
回路規模の縮減、又は最小化することが可能になる。請
求項８のビットシリアルデジタル信号処理装置によれ
ば、請求項１２と同様に演算手段の周辺回路を縮減する
ことで、装置全体の回路構成を縮減できる。請求項９、
１０、１１の夫々のビットシリアルデジタル信号処理装
置によれば、データ圧縮のためのフォワード変換、デー
タ伸張のためのインバース変換、その両変換を夫々実行
する演算手段の回路規模が縮減又は最小化される。請求
項１２、１３のビットシリアルデジタル信号処理装置に
よれば、プロトタイプな（ベーシックな）アレンジメン
トの回路規模を縮減可能な部分に対して、縮減化の設計
方式（デザイン）を適用して実現した回路規模が縮減さ
れた演算手段をもつ構成とすることができる。請求項１
４のビットシリアルデジタル信号処理装置によれば、プ
ロトタイプな（ベーシックな）アレンジメントより、回
路規模が縮減された演算手段を、クロック同期の加／減
算器を、クロック非同期の加／減算器に代えることで導
くことができる。請求項１５〜１９のビットシリアルデ
ジタル信号処理装置によれば、プロトタイプな（ベーシ
ックな）アレンジメントより、回路規模が縮減された演
算手段を、入出力デジタル信号の関係を規定する関係式
のなかの２のべき乗の部分を縮減化することで、実現す
る。特に、請求項１９によれば、伝達関数の係数を２の
べき乗の整数の線型結合に（因数）分解して、回路規模
の縮減、又は最小化を図る。最後に、請求項２０、２１
のビットシリアルデジタル信号処理装置によれば、クロ
ックスキューの問題を解消し、高速で且つ安定化したデ
ジタル信号処理を行う演算手段の実現を可能とする。

【図面の簡単な説明】

【図１】本発明に係るビットシリアルデジタル信号処理
装置の前提となるデータ変換演算装置のＦＤＣＴを行う
回路構成図である。

【図２】本発明に係るビットシリアルデジタル信号処理
装置の前提となるデータ変換演算装置のＩＤＣＴを行う
回路構成図である。

【図３】本発明の図面で用いる１ビットシフトを行う要
素の回路シンボルを示す図である。

【図４】本発明の図面で用いる２入力加算後に１ビット
シフトを行う要素の回路シンボルを示す図である。

【図５】本発明の図面で用いる２入力減算後に１ビット
シフトを行う要素の回路シンボルを示す図である。

【図６】回路シンボルの組合せでひとつの演算を行う要
素の回路シンボルを示す図である。

【図７】ＤＣＴの変換行列を示す図である。

【図８】ＦＤＣＴとＩＤＣＴとを各ステージの配列順序
をかえて、両方とも実現するシグナルフローを示す図で
ある。

【図９】図１、図２によるＤＣＴの変換行列を示す図で
ある。

【図１０】図１、図２にて表現されているｃｏｓ（ｉ／
１６）π、ｉ＝０〜７の値を示す図である。

【図１１】図１のＦＤＣＴの入力と出力とのタイムチャ
ートを示す図である。

【図１２】（Ａ）は本発明の前提となる画像処理装置の
一構成例を示す図、（Ｂ）は（Ａ）において用いられる
データ圧縮伸張装置の全体構成を示す図である。

【図１３】図１２Ｂの中のパラレル−シリアル変換装置
Ｂの構成例を示す図である。

【図１４】図１３の各セルの入出力端子を示す図であ
る。

【図１５】図１４のセルの具体的構成を示す図である。

【図１６】図１２Ｂのシリアル−パラレル変換装置Ｄの
構成例を示す図である。

【図１７】図１６の各セルの入出力端子を示す図であ
る。

【図１８】図１７のセルの具体的構成を示す図である。

【図１９】図１２Ｂの中のパラレル−シリアル変換装置
Ｂ、シリアル−パラレル変換装置Ｄの動作タイムチャー
トを示す図である。

【図２０】２次元の画像データをＦＤＣＴ処理して、２
次元の周波数成分データに変換する流れ図である。

【図２１】図１２Ｂの量子化装置において用いる量子化
テーブルを示す図である。

【図２２】本発明に係るビットシリアルデジタル信号処
理装置の一実施例であるデータ変換演算装置の第１バー
ジョン（Ｖｅｒ．１）のＦＤＣＴの回路構成図である。

【図２３】同第１バージョンのＩＤＣＴの回路構成図で
ある。

【図２４】本発明の一実施例であるデータ変換演算装置
において表現されているｃｏｓ（ｉ／１６）π、ｉ＝０
〜７の値を示す図である。

【図２５】図２２、図２３によるＤＣＴの変換行列を示
す図である。

【図２６】ＦＤＣＴとＩＤＣＴとを各ステージの配列順
序をかえて、両方とも実現するシグナルフローを示す図
である。

【図２７】図２６のステージIの回路６２の構成を示す
図である。

【図２８】図２６のステージII（偶）の回路６４の構成
を示す図である。

【図２９】図２６のステージIII（偶）の回路６６の構
成を示す図である。

【図３０】図２６のステージIVの回路６８の構成を示す
図である。

【図３１】図２６のステージII＆III（奇）の回路６９
の構成を示す図である。

【図３２】図２６のバスセレクタ６１とステージIの回
路６２の構成を示す図である。

【図３３】図２６のバスセレクタ６３とステージII
（偶）の回路６４の構成を示す図である。

【図３４】図２６のバスセレクタ６５とステージIII
（偶）の回路６６の構成を示す図である。

【図３５】図２６のバスセレクタ６７とステージIVの回
路６８の構成を示す図である。

【図３６】図２６のバスセレクタ６３とステージII＆II
I（奇）の回路６９の構成を示す図である。

【図３７】図２６のバスセレクタ７０の構成を示す図で
ある。

【図３８】図２２のＦＤＣＴの入力と出力とのタイムチ
ャートを示す図である。

【図３９】本発明のデータ変換演算装置の第２バージョ
ン（Ｖｅｒ.２）のＦＤＣＴの回路構成図である。

【図４０】同第２バージョンのＩＤＣＴの回路構成図で
ある。

【図４１】図４０、図４１のシリアル回路１００の回路
構成図である。

【図４２】図４０、図４１に現われる固有回路部を含む
回路接続を示す図である。

【図４３】ＦＤＣＴとＩＤＣＴとを、ステージI、II、I
IIの配列順序をかえて両方とも実現するシグナルフロー
を示す図である。

【図４４】図３９のＦＤＣＴの入力と出力とのタイムチ
ャートを示す図である。

【図４５】本発明のデータ変換演算装置の第３バージョ
ン（Ｖｅｒ.３）のＦＤＣＴの回路構成図である。

【図４６】同第３バージョンのＩＤＣＴの回路構成図で
ある。

【図４７】図４５、図４６のシリアル回路１００Ａの回
路構成図である。

【図４８】本発明の図面で用いる２入力加算を実行する
要素（１ビットシリアルフルアダー）の回路シンボルを
示す図である。

【図４９】本発明の図面で用いる２入力減算を実行する
要素（１ビットシリアルフルサブトラクター）の回路シ
ンボルを示す図である。

【図５０】図４５のＦＤＣＴの入力と出力とのタイムチ
ャートを示す図である。

【図５１】本発明のデータ変換演算装置の第３．１バー
ジョン（Ｖｅｒ.３．１のＦＤＣＴの回路構成図であ
る。

【図５２】同第３．１バージョンのＩＤＣＴの回路構成
図である。

【図５３】本発明のデータ変換演算装置の第４バージョ
ン（Ｖｅｒ，４）ＦＤＣＴの回路構成図である。

【図５４】同第４バージョンのＩＤＣＴの回路構成図で
ある。

【図５５】図５３、図５４のシリアル回路１００Ｂの回
路構成図である。

【図５６】本発明に係るビットシリアルデジタル信号処
理装置を適用したデータ圧縮伸張装置の全体構成を示す
図である。

【図５７】図５６のパラレル−シリアル／シリアル−パ
ラレル変換装置Ｇの具体的な回路構成を示す図である。

【図５８】図５７の１つのセルに対するイネーブル信号
Ａ、Ｂと動作状態を示す図である。

【図５９】図５７の各セルの入出力端子を示す図であ
る。

【図６０】図５７のセルの具体的構成を示す図である。

【図６１】図５６のパラレル−シリアル／シリアル−パ
ラレル変換装置Ｇにおいて、パラレルデータが順次ラッ
チされていく状態を示すタイムチャートである。

【図６２】図５６のパラレル−シリアル／シリアル−パ
ラレル変換装置Ｇにおいて、ラッチされているシリアル
データが順次パラレルデータとして出力されていく状態
を示すタイムチャートである。

【図６３】図５６のパラレル−シリアル／シリアル−パ
ラレル変換装置Ｇにおいて、パラレル−シリアル変換、
シリアル−パラレル変換の連続動作に係るタイムチャー
トを示す図である。

【図６４】本発明に係るビットシリアルデジタル信号処
理装置が適用されたデータ圧縮伸張装置を適用した第１
応用例としてのデジタルスチルカメラの外観図である。

【図６５】同デジタルスチルカメラの正面図である。

【図６６】同デジタルスチルカメラの内部回路構成図で
ある。

【図６７】本発明に係るビットシリアルデジタル信号処
理装置が適用されたデータ圧縮伸張装置を適用した第２
応用例としてのテレビ電話装置のシステムの外観図であ
る。

【図６８】同テレビ電話装置の内部回路構成図である。

【符号の説明】

６１、６３、６５、６７、７０ バスセレクタ ６２ ステージIの回路 ６４ ステージII（偶）の回路 ６６ ステージIII（偶）の回路 ６８ ステージIV（偶）の回路 ６９ ステージII＆III（奇）の回路 ６１Ａ、６３Ａ、６５Ａ、６７Ａ バスセレクタ ６２Ａ ステージIの回路 ６４Ａ ステージIIの回路 ６６Ａ ステージIIIの回路 １００、１００Ａ、１００Ｂ シリアル回路 Ａ データ記憶装置 Ｃ データ変換演算装置 Ｅ 量子化装置 Ｇ パラレル−シリアル／シリアル−パラレル変換装置 ７００ 電子カメラ ８００ テレビ電話装置

フロントページの続き (56)参考文献 特開 平１−276980（ＪＰ，Ａ) 特開 平２−105792（ＪＰ，Ａ) 特開 平３−145274（ＪＰ，Ａ) 特開 平４−222121（ＪＰ，Ａ) 特開 平４−222122（ＪＰ，Ａ) 特開 平６−204885（ＪＰ，Ａ) 特開 平７−193814（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/30 G06F 17/14 G06T 9/00 H04N 1/41 H04N 7/30

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】デジタル化されたデータを供給する供給手
   段と、 この供給手段から供給されたデータに対して、ビットシ
   リアル演算操作にてデータ変換を行う演算手段と、 を具備し、 前記演算手段は、前記ビットシリアル演算操作を行うた
   めのフリップフロップ、加／減算器の分散配置したスト
   リングからなるビットシリアル手段を含んで成り、 前記ストリングは、前記データに対して、固定係数の真
   値を２のべき乗によらない近似比率として乗じる演算
   を、ビットパラレル乗算器を用いることなくビットシリ
   アル演算操作で実行することによって、前記演算手段
   は、縮減された回路規模にて実現されることを特徴とす
   るビットシリアルデジタル信号処理装置。
2. 【請求項２】前記演算手段が実行するデータ変換は、フ
   ォワード変換とインバース変換との双方であり、 前記フォワード変換の際には、圧縮されていないデータ
   から変換領域のデータにデータ圧縮する変換を行い、 前記インバース変換の際には、前記変換領域のデータを
   圧縮されていない領域のデータにデータ伸張する変換を
   行うことを特徴とする請求項１記載のビットシリアルデ
   ジタル信号処理装置。
3. 【請求項３】前記演算手段が実行するデータ変換とし
   て、フォワード変換とインバース変換との双方のモード
   を有し、 前記演算手段は、前記フォワード変換モードにおける回
   路構成が前記インバース変換モードにおける回路構成と
   は非対称となる非対称ハードウェアを有して成り、 前記演算手段の第１の所定回路要素は、フォワード変換
   モードにおいてのみ使用され、前記演算手段の第２の所
   定回路要素は、インバース変換モードにおいてのみ使用
   されることを特徴とする請求項１記載のビットシリアル
   デジタル信号処理装置。
4. 【請求項４】前記供給手段は、 前記データをストアする記憶手段と、 前記記憶手段からビットパラレル形式で前記データを受
   け取り、前記ビットシリアル手段に適合するように、ビ
   ットシリアル列へ変換するパラレル−シリアル変換手段
   と、 を具備することを特徴とする請求項１記載のビットシリ
   アルデジタル信号処理装置。
5. 【請求項５】前記ビットシリアル手段からデータ変換後
   のデータをビットシリアル列形式で受け取り、ビットパ
   ラレル形式に変換するシリアル−パラレル変換手段を更
   に有して成ることを特徴とする請求項４記載のビットシ
   リアルデジタル信号処理装置。
6. 【請求項６】前記パラレル−シリアル変換手段と前記シ
   リアル−パラレル変換手段とを共通化する共通化手段を
   含み、前記両変換手段は共通のハードウェアにより実現
   されて成ることを特徴とする請求項５記載のビットシリ
   アルデジタル信号処理装置。
7. 【請求項７】デジタル化されたデータを供給する供給手
   段と、 この供給手段から供給されたデータに対して、ビットシ
   リアル演算操作にてデジタル信号処理を行う演算手段
   と、 を具備し、 前記演算手段は、前記ビットシリアル演算操作を行うた
   めのフリップフロップ、加／減算器の分散配置したスト
   リングからなるビットシリアル演算手段を含んで成り、 前記ストリングは、前記データに対して、固定係数の真
   値を２のべき乗によらない近似比率として乗じる演算
   を、ビットパラレル乗算器を用いることなくビットシリ
   アル演算操作で実行することによって、前記演算手段
   は、縮減された回路規模にて実現されることを特徴とす
   るビットシリアルデジタル信号処理装置。
8. 【請求項８】デジタル化されたデータを記憶し供給す
   る、ビットパラレル形式でアクセスされる第１の記憶手
   段と、 この第１の記憶手段からの前記データのビットシリアル
   列に対してビットシリアル演算操作を実行し、処理され
   たデータのビットシリアル列を供給するビットシリアル
   演算手段と、 前記処理されたデータを受け取り記憶するビットパラレ
   ル形式でアクセスされる第２の記憶手段と、 前記第１の記憶手段からビットパラレル形式でデジタル
   データを受け取り、前記ビットシリアル演算手段に適合
   するようにビットシリアル列へ変換する第１の変換手段
   と、 前記ビットシリアル演算手段から前記処理されたデータ
   のビットシリ列を受け取り、前記第２の記憶手段へ送る
   べくビットパラレル形式に変換する第２の変換手段と、 前記第１の変換手段と前記第２の変換手段とを共通化す
   る共通化手段と、 を具備し、前記第１、第２の変換手段は共通のハードウ
   ェアにより縮減された回路規模にて実現されて成ること
   を特徴とするビットシリアルデジタル信号処理装置。
9. 【請求項９】デジタル化されたデータを供給する供給手
   段と、 この供給されたデータに対して、ビットシリアル演算操
   作にてデータ圧縮のためのフォワード変換を行う演算手
   段と、 を具備し、 前記演算手段は、前記ビットシリアル演算操作を行うた
   めのフリップフロップ、加／減算器の分散配置したスト
   リングからなるビットシリアル手段を含んで成り、 前記ストリングは、前記データに対して、固定係数の真
   値を２のべき乗によらない近似比率として乗じる演算
   を、ビットパラレル乗算器を用いることなくビットシリ
   アル演算操作で実行することによって、前記演算手段
   は、縮減された回路規模にて実現されることを特徴とす
   るビットシリアルデジタル信号処理装置。
10. 【請求項１０】デジタル化されたデータを供給する供給
    手段と、 この供給されたデータに対して、ビットシリアル演算操
    作にてデータ伸張のためのインバース変換を行う演算手
    段と、 を具備し、 前記演算手段は、前記ビットシリアル演算操作を行うた
    めのフリップフロップ、加／減算器の分散配置したスト
    リングからなるビットシリアル手段を含んで成り、 前記ストリングは、前記データに対して、固定係数の真
    値を２のべき乗によらない近似比率として乗じる演算
    を、ビットパラレル乗算器を用いることなくビットシリ
    アル演算操作で実行することによって、前記演算手段
    は、縮減された回路規模にて実現されることを特徴とす
    るビットシリアルデジタル信号処理装置。
11. 【請求項１１】デジタル化されたデータが変換領域にお
    けるデータにフォワード変換されてデータ圧縮される第
    １の動作モードと、前記変換領域におけるデータがイン
    バース変換されてデータ伸張される第２の動作モードと
    を有するビットシリアルデジタル信号処理装置におい
    て、 前記デジタル化されたデータを供給する供給手段と、 この供給されたデータに対して、ビットシリアル演算操
    作を実行する回路要素の分散配置したストリングを含ん
    で成るビットシリアル演算手段と、 このビットシリアル演算手段の前記ストリングの相互連
    結の状態を、前記第１の動作モードでは、フォワード変
    換を行ってデータ圧縮するように設定し、前記第２の動
    作モードでは、インバース変換を行ってデータ伸張する
    ように設定するモード制御手段と、 を具備し、 前記ストリングは、処理すべきデータに対して、固定係
    数の真値を２のべき乗によらない近似比率として乗じる
    演算を、ビットパラレル乗算器を用いることなくビット
    シリアル演算操作で実行することによって、前記ビット
    シリアル演算手段は、縮減された回路規模にて実現され
    ることを特徴とするビットシリアルデジタル信号処理装
    置。
12. 【請求項１２】デジタル化された信号を供給する供給手
    段と、 この供給手段から供給された信号に対して、ビットシリ
    アル演算操作にてデジタル信号処理を行うビットシリア
    ルタイプの回路規模が縮減された演算手段と、 を具備し、 前記回路規模が縮減された演算手段は、全体的な機能が
    本質的に等しいビットシリアルタイプで、且つプロトタ
    イプなアレンジメントより縮減された回路規模を有し、 前記プロトタイプなアレンジメントは、フリップフロッ
    プ、加／減算器の組合せから成る分散配置したストリン
    グを有し、且つ回路規模を縮減化可能な部分を有し、 前記回路規模が縮減された演算手段は、前記プロトタイ
    プなアレンジメントに対して回路規模を縮減化する設計
    方式を適用して実現されて成ることを特徴とするビット
    シリアルデジタル信号処理装置。
13. 【請求項１３】前記プロトタイプなアレンジメントの前
    記回路規模を縮減化可能な部分を発見的に見出す手段
    と、 この部分の回路規模を縮減することにより、前記回路規
    模が縮減された演算手段を実現する手段と、 を有してなる設計方式を適用して構成されることを特徴
    とする請求項１２記載のビットシリアルデジタル信号処
    理装置。
14. 【請求項１４】デジタル化された信号を供給する供給手
    段と、 この供給された信号に対して、ビットシリアル演算操作
    にてデジタル信号処理を行うビットシリアルタイプの回
    路規模が縮減された演算手段と、 を具備し、 前記回路規模が縮減された演算手段は、全体的な機能が
    本質的に等しいビットシリアルタイプで、且つプロトタ
    イプなアレンジメントより縮減された回路規模を有し、 前記プロトタイプなアレンジメントは、直列に相互接続
    されて前記信号をビットシリアル処理する複数ステージ
    のハードウェアを含み、 夫々のステージは、回路要素のストリングを有し、所定
    のストリングは、クロックパルスに同期動作するサンプ
    ルホールド要素を備えたクロック同期の加／減算器を含
    んで成り、 前記回路規模が縮減された演算手段は、前記プロトタイ
    プなアレンジメントから、前記クロック同期の加／減算
    器を、同期動作するサンプルホールド要素を有しないク
    ロック非同期の加／減算器に代えることで導かれること
    を特徴とするビットシリアルデジタル信号処理装置。
15. 【請求項１５】ビットシリアル演算操作によりデジタル
    信号を処理する回路規模が縮減された演算手段と、 この回路規模が縮減された演算手段の操作のために、ク
    ロックパルスを供給する手段を含む制御手段と、 を具備し、 前記回路規模が縮減された演算手段は、ビットシリアル
    の分散演算タイプのプロトタイプなアレンジメントから
    導かれ、このプロトタイプなアレンジメントは、回路要
    素のストリングを含む第１、第２のハードウェアステー
    ジを有し、この第１のハードウェアステージは、前記制
    御手段の制御の下に第２のハードウェアステージに機能
    的に接続され、この第２のハードウェアステージは、前
    記プロトタイプなアレンジメントからの出力デジタル信
    号を供給する複数の出力ポートを含んで成り、前記プロ
    トタイプなアレンジメントの機能は、入力デジタル信号
    と出力デジタル信号との間について、縮減できる２のべ
    き乗の乗数を含んでなる第１の関係式として表現されて
    成り、 前記回路規模が縮減された演算手段は、前記プロトタイ
    プなアレンジメントの回路規模よりも小さい回路規模を
    もち、入力デジタル信号と出力デジタル信号との間につ
    いて、第２の関係式として表現されて成り、 前記第２の関係式は前記プロトタイプなアレンジメント
    の２のべき乗の乗数よりも縮減された乗数を含んで成
    り、前記回路規模が縮減された演算手段は、前記プロト
    タイプなアレンジメントに要する回路要素の数よりも少
    ない数の回路要素を有して成ることを特徴とするビット
    シリアルデジタル信号処理装置。
16. 【請求項１６】前記第１の関係式は、 ［Ｉ_Ｂ］×２^Ｎ×［Ｔ］＝［Ｏ_Ｂ］ で与えられ、 ここで、［Ｉ_Ｂ］は、前記プロトタイプなアレンジメン
    トに対する前記入力デジタル信号を表現する入力ベクト
    ルであり、 ２^Ｎは、Ｎを正の整数として、前記縮減できる２のべき
    乗の乗数であり、 ［Ｔ］は、変換マトリクスを表わし、 ［Ｏ_Ｂ］は、前記プロトタイプなアレンジメントからの
    前記出力デジタル信号を表現する出力ベクトルであり、 前記第２の関係式は、 ［Ｉ］×２^Ｍ×［Ｔ］＝［Ｏ］ で与えられ、 ここで、［Ｉ］は、［Ｉ_Ｂ］に対応し、前記回路規模が
    縮減された演算手段の入力ベクトルであり、 ２^Ｍは、Ｍを整数とし、０≦Ｍ＜Ｎとして、前記２のべ
    き乗の乗数であり、 ［Ｏ］は、［Ｏ_Ｂ］に対応し、前記回路規模が縮減され
    た演算手段の出力ベクトルであることを特徴とする請求
    項１５記載のビットシリアルデジタル信号処理装置。
17. 【請求項１７】前記［Ｔ］は、直交マトリクスを表わす
    ことを特徴とする請求項１６記載のビットシリアルデジ
    タル信号処理装置。
18. 【請求項１８】前記回路規模が縮減された演算手段の伝
    達関数である２^Ｍ×［Ｔ］は、ｌ番目の係数がＫｌにて
    夫々与えられる整数近似の係数を含んで成ることを特徴
    とする請求項１６記載のビットシリアルデジタル信号処
    理装置。
19. 【請求項１９】前記整数Ｋｌは、２のべき乗の整数の線
    型結合に分解して Ｋｌ＝ΣＣｉ×２^ｎｉ として成り、 ここで、ｎｉは整数、Ｃｉは２のべき乗ではない整数で
    あり、 前記回路規模が縮減された演算手段は、前記２のべき乗
    ではない整数Ｃｉに対応する第１の部分と、２^ｎｉに対
    応し、前記第１の部分の出力信号を受け取る第２の部分
    とを含んで成ることを特徴とする請求項１８記載のビッ
    トシリアルデジタル信号処理装置。
20. 【請求項２０】デジタル信号に対しビットシリアル演算
    操作を実行することによりデジタル信号処理された信号
    を供給するビットシリアルの分散演算タイプの演算手段
    と、 前記演算手段に対しその動作のために周期性のクロック
    パルスを供給するクロック手段を含む制御手段と、 を具備し、 前記演算手段は、その機能が本質的に等しいビットシリ
    アルで、且つ分散演算タイプのプロトタイプなアレンジ
    メントから導かれ、このプロトタイプなアレンジメント
    は、第１の所定要素が前記クロックパルスで動作し、第
    ２の所定要素がクロックパルスでは動作しないクロック
    非同期である回路要素のストリングを含むハードウェア
    ステージを複数有し、夫々のハードウェアステージが夫
    々カスケード状態で連結されて構成されており、 前記プロトタイプなアレンジメントは、動作スピードを
    制限してしまうところの、比較的大きなクロックスキュ
    ーをもつデジタル信号パスであるクリティカルパスを含
    み、 前記演算手段は、前記クリティカルパスのクロックスキ
    ューを縮減するスキュー縮減手段を含んで成ることを特
    徴とするビットシリアルデジタル信号処理装置。
21. 【請求項２１】前記スキュー縮減手段は、前記クリティ
    カルパス上の、クロック非同期の回路要素の直後に、１
    クロックにて動作するフリップフロップを挿入接続して
    成ることを特徴とするビットシリアルデジタル信号処理
    装置。