JP3289000B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP3289000B2 JP3289000B2 JP2000059411A JP2000059411A JP3289000B2 JP 3289000 B2 JP3289000 B2 JP 3289000B2 JP 2000059411 A JP2000059411 A JP 2000059411A JP 2000059411 A JP2000059411 A JP 2000059411A JP 3289000 B2 JP3289000 B2 JP 3289000B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- lead
- semiconductor device
- manufacturing
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にパッケージの表面に電気特性検査用のテス
トパッドを有する半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a test pad for inspecting electrical characteristics on a surface of a package.
【０００２】[0002]
【従来の技術】電子機器は、機能面から高密度実装化
が、実装面から軽量化，小型化，薄型化が要請されてい
る。この結果、組み込まれる電子部品の端子（リード，
ピン）のピッチが狭小化するとともに、端子数も増大し
て多ピン化傾向にある。また、電子部品の製造コスト低
減のために、パッケージ形態としては、材料が安くかつ
生産性が良好な樹脂封止（レジンパッケージ）型半導体
装置が多用されている。レジンパッケージ型半導体装置
としては、金属製のリードフレームを用いるもの、表面
にリードを形成した絶縁性フィルムを用いるもの（ＴＣ
Ｐ：Tape Carrier Package）等が知られている。2. Description of the Related Art Electronic devices are required to be mounted at a high density in terms of functions, and are required to be reduced in weight, size, and thickness in terms of mounting surfaces. As a result, the terminals (leads,
As the pitch of the pins decreases, the number of terminals increases, and the number of pins tends to increase. Further, in order to reduce the manufacturing cost of electronic components, a resin-encapsulated (resin package) type semiconductor device that is inexpensive and has high productivity is frequently used as a package. As a resin package type semiconductor device, a device using a metal lead frame, a device using an insulating film having leads formed on its surface (TC
P: Tape Carrier Package) and the like are known.
【０００３】リードフレームを用いた半導体装置につい
ては、日立評論社発行「日立評論」1992年第３号、平成
４年３月25日発行、Ｐ75〜Ｐ80に記載されている。この
文献には、より小型・薄型のパッケージとして、ＴＳＯ
Ｐ（Thin Small Outline Package），ＳＳＯＰ（Shrink
Small Outline Package），ＴＱＦＰ（Thin Quad Flat
Package），ＳＴＺＩＰ（Shrink Thin Zigzag Inline
Package)が開示されている。また、ＳＯＰ(Small Outli
ne Package）はパッケージの２辺にアウターリードを配
置し、ＱＦＰ(Quad Flat Package) はパッケージの４辺
にアウターリードを配置した構造となっている。A semiconductor device using a lead frame is described in "Hitachi Hyoron," issued by Hitachi Hyoron Co., Ltd., No. 3, 1992, published on March 25, 1992, pp. 75-80. This document states that TSO is a smaller and thinner package.
P (Thin Small Outline Package), SSOP (Shrink
Small Outline Package), TQFP (Thin Quad Flat)
Package), STZIP (Shrink Thin Zigzag Inline)
Package) is disclosed. Also, SOP (Small Outli
ne Package) has outer leads arranged on two sides of the package, and QFP (Quad Flat Package) has an outer lead arranged on four sides of the package.
【０００４】また、工業調査会発行「電子材料」１９８
４年９月号、昭和５９年９月１日発行、６４頁には、一
般のフラット・パッケージにおける端子形状の種類とし
て、（ａ）Ｊ型リード（Rolled-under)、（ｂ）ガルウ
ィング(Gull-wing)、（ｃ）バットリード(Butt-lead)、
（ｄ）フラットリード(Flat lead)がある旨記載されて
いる。[0004] Also, "Electronic Materials" published by the Industrial Research Institute, 198
September, 1984, published on September 1, 1984, p. 64, describes the types of terminal shapes in a general flat package as (a) J-type (Rolled-under), (b) Gull wing (Gull). -wing), (c) Butt-lead,
(D) It states that there is a flat lead.
【０００５】一方、オーム社発行「National Technical
Report」1993年４月号、同年４月18日発行、P104〜P11
2には、０．３ｍｍピッチＱＦＰ実装技術について記載
されている。この文献には、「検査，出荷，梱包，運送
時の危険に対してリード曲げ精度を保証する方法とし
て，・・・保護リング付きＱＦＰが，・・・ＴＰＱ（Te
st Pad with ＱＦＰ)タイプのパッケージがそれぞれ提
案されている。・・・また，ＴＰＱの方は，モールド部
の上部と下部の寸法差をつけ，両者の段差部に検査用端
子が配列したパッケージであり，・・・」旨記載されて
いる。また、ＴＰＱについては、日経ＢＰ社発行「日経
マイクロデバイス」1992年９月号、同年９月１日発行、
Ｐ15にも記載されている。この文献には「新構造の欠点
は，実装密度が少し低くなる点である。１４ｍｍ角パッ
ケージで約１４％ピン数が少ない。ただしこの比率はパ
ッケージ寸法が大きくなるほど小さくなる。」旨記載さ
れている。On the other hand, "National Technical" issued by Ohmsha
Report ”, April 1993, issued on April 18, 1993, P104-P11
2 describes a 0.3 mm pitch QFP mounting technology. This document states, "As a method of guaranteeing lead bending accuracy against dangers during inspection, shipping, packing, and transportation, a QFP with a protective ring, TPQ (Te
St Pad with QFP) type packages have been proposed. ... The TPQ is a package in which the dimensional difference between the upper and lower portions of the mold portion is provided, and the terminals for inspection are arranged at the step portions of both. Regarding TPQ, Nikkei BP published “Nikkei Micro Devices” September 1992, September 1, the same year,
It is also described on page 15. This document states that "the disadvantage of the new structure is that the mounting density is slightly lower. The number of pins is about 14% smaller in a 14 mm square package, but this ratio decreases as the package size increases." I have.
【０００６】[0006]
【発明が解決しようとする課題】リードの曲がりを防止
するために、前記文献にも記載されているように、検査
用端子（テストパッド）をパッケージの表面に設けた半
導体装置（テストパッド付き半導体装置）が開発されて
いる。本発明も前記同様な技術に関するものである。In order to prevent bending of a lead, as described in the above-mentioned document, a semiconductor device having a test terminal (test pad) provided on the surface of a package (semiconductor with test pad) Device) is being developed. The present invention also relates to the same technology as described above.
【０００７】本発明の目的は、リード曲がりを効果的に
防止できる半導体装置の製造方法を提供することにあ
る。本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。An object of the present invention is to provide a method of manufacturing a semiconductor device which can effectively prevent lead bending. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体装置の製
造方法によって製造された半導体装置は、パッケージ
と、このパッケージから突出する複数のリードとを有す
る外観構造の半導体装置であるが、前記リードはパッケ
ージ内の途中で曲がってパッケージ下面（第１の面）の
途中に突出するとともに突出箇所で曲がってパッケージ
の下面に張り付くように延在する構造となっている。ま
た、下面に突出して曲がったリードは下面および外端が
パッケージから露出し、側面部分はパッケージ内に埋設
されている。前記パッケージは単純な矩形体状となり、
パッケージの表裏面（第２の面及び第１の面）はそれぞ
れ平行な面となっている。また、前記リードの外端はパ
ッケージの縁から長く突出することなく略パッケージ縁
まで延在している。この露出するリード部分は外部端子
となるとともに、特性検査用の測定端子ともなってい
る。The following is a brief description of an outline of typical inventions disclosed in the present application. That is, the semiconductor device manufactured by the method of manufacturing a semiconductor device of the present invention is a semiconductor device having an external appearance structure having a package and a plurality of leads protruding from the package, and the leads are bent in the middle of the package. And protrudes in the middle of the lower surface (first surface) of the package, and bends at the protruding portion to extend so as to stick to the lower surface of the package. In addition, the lead that is bent to project to the lower surface has the lower surface and the outer end exposed from the package, and the side surface portion is embedded in the package. The package has a simple rectangular shape,
The front and back surfaces (the second surface and the first surface) of the package are parallel surfaces. Further, the outer ends of the leads extend substantially to the package edge without protruding long from the package edge. The exposed lead portions serve as external terminals and also serve as measurement terminals for characteristic inspection.
【０００９】このような半導体装置は以下の製造方法に
よって製造される。即ち、第１の面、第２の面及び側面
を有するパッケージ並びに複数のリードから構成され、
前記第１の面の周縁で前記リードの外端部分が前記第１
の面で露出する半導体装置を製造する方法において、前
記露出したリード外端部分を支え、前記第２の面から前
記第１の面に向かう方向から不要リードフレーム部分を
切断除去する工程を有する。前記リードの外端部分が前
記パッケージの前記側面から突出するように上記不要リ
ードフレーム部分を切断除去する。Such a semiconductor device is manufactured by the following manufacturing method. That is, the package includes a package having a first surface, a second surface and side surfaces, and a plurality of leads,
An outer end portion of the lead at the periphery of the first surface is the first end.
A method of manufacturing a semiconductor device exposed on a surface of a semiconductor device, the method further comprising a step of supporting the exposed outer end portion of the lead and cutting and removing an unnecessary lead frame portion from a direction from the second surface toward the first surface. The unnecessary lead frame portion is cut and removed so that an outer end portion of the lead protrudes from the side surface of the package.
【００１０】[0010]
【作用】上記した手段によれば、本発明の半導体装置の
製造方法によって製造した半導体装置は、パッケージ内
の裏面の途中からパッケージ外にリードが突出するとと
もに、突出箇所で曲がってパッケージの下面に埋め込む
ように張り付き、かつまたリード先端はパッケージの縁
から長く突出することなくパッケージの縁まで延在して
いることから、リードが他のものに引っ掛かるおそれも
なくリード曲がりが防止できる。また、パッケージの下
面に突出したリードは、突出箇所で曲がってパッケージ
の下面に埋め込むように張り付き、かつ一面を露出させ
る構造となっていることから、外部端子としても測定端
子としても使用できる。According to the above-described means, in the semiconductor device manufactured by the method of manufacturing a semiconductor device according to the present invention, the leads protrude from the middle of the back surface of the package to the outside of the package, and are bent at the protruding portions to be formed on the lower surface of the package. Since the leads are attached so as to be embedded and the tips of the leads extend to the edge of the package without protruding from the edge of the package, bending of the leads can be prevented without the possibility of the leads being caught by others. In addition, the lead projecting from the lower surface of the package is bent at the projecting portion and stuck so as to be embedded in the lower surface of the package, and has a structure in which one surface is exposed, so that it can be used as an external terminal or a measuring terminal.
【００１１】[0011]
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の一実施例による半導体装置
の製造方法によって製造された半導体装置（樹脂封止型
半導体装置）を示す断面図、図２は同じく底面図、図３
は本発明の半導体装置の製造に用いられるリードフレー
ムの平面図、図４は同じくリードフレームの断面図、図
５は同じく半導体装置の製造においてチップボンディン
グ，ワイヤボンディングが終了したリードフレームを示
す平面図、図６は同じくワイヤボンディングが終了した
リードフレームの断面図、図７は同じくトランスファモ
ールド状態のリードフレームの断面図、図８は同じくリ
ード切断状態を示す断面図である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view showing a semiconductor device (resin-sealed semiconductor device) manufactured by a method of manufacturing a semiconductor device according to one embodiment of the present invention, FIG.
4 is a plan view of a lead frame used for manufacturing the semiconductor device of the present invention, FIG. 4 is a cross-sectional view of the same lead frame, and FIG. 5 is a plan view of the same lead chip after completion of chip bonding and wire bonding in manufacturing the semiconductor device. 6, FIG. 6 is a cross-sectional view of the lead frame after wire bonding is completed, FIG. 7 is a cross-sectional view of the lead frame in the transfer molded state, and FIG. 8 is a cross-sectional view of the lead cut state.
【００１２】本発明の半導体装置の製造方法によって製
造された半導体装置（樹脂封止型半導体装置）は、図１
および図２に示すように、外観的にはエポキシレジンか
らなるパッケージ１の下面周縁にリード２の外端（外部
端子３）が埋め込まれた形状となっている。前記外部端
子３は、図２に示すように下面（第１の面）がパッケー
ジ１から露出し、実装時の端子や特性検査用の端子（テ
ストパッド）として使用される。パッケージ１は、矩形
体、すなわち偏平体となり、パッケージ１の上面（第２
の面）４と下面５は平行となっている。また、パッケー
ジ１の側面は、前記パッケージ１がトランスファモール
ドで形成されるため、モールド型からパッケージ１が抜
け易くするためにキャビティの側面を傾斜させた結果生
じる斜面となっている。A semiconductor device (resin-sealed semiconductor device) manufactured by the method for manufacturing a semiconductor device of the present invention is shown in FIG.
As shown in FIG. 2 and FIG. 2, the external shape (the external terminal 3) of the lead 2 is embedded in the periphery of the lower surface of the package 1 made of epoxy resin. The lower surface (first surface) of the external terminal 3 is exposed from the package 1 as shown in FIG. 2, and is used as a terminal at the time of mounting or a terminal (test pad) for characteristic inspection. The package 1 becomes a rectangular body, that is, a flat body, and the upper surface (the second
4) and the lower surface 5 are parallel. Further, since the package 1 is formed by transfer molding, the side surface of the package 1 is a slope formed as a result of inclining the side surface of the cavity so that the package 1 can be easily removed from the mold.
【００１３】前記パッケージ１内の中央にはタブ６が位
置し、このタブ６上に半導体チップ７が固定されてい
る。また、前記タブ６の周縁近傍には、リード２の内端
が臨んでいる。そして、このリード２の内端と、前記半
導体チップ７の図示しない電極は、導電性のワイヤ９に
よって電気的に接続されている。前記リード２は、タブ
６（半導体チップ７）の周縁近傍からパッケージ１の周
縁に向かって延在するが、パッケージ１内において途中
でパッケージ１の下面５側に曲がってパッケージ１の下
面５から突出する。また、パッケージ１から突出したリ
ード２は突出箇所で曲がってパッケージの下面に張り付
くように延在する構造となっている。下面５に突出して
曲がったリード２は下面および外端がパッケージから露
出し、側面部分はパッケージ内に埋設されている。この
露出したリード外端部分は、実装用の外部端子３となる
とともに、特性検査用の測定端子（テストパッド）とも
なる。A tab 6 is located at the center of the package 1 and a semiconductor chip 7 is fixed on the tab 6. The inner end of the lead 2 faces near the periphery of the tab 6. The inner ends of the leads 2 and electrodes (not shown) of the semiconductor chip 7 are electrically connected by conductive wires 9. The lead 2 extends from the vicinity of the periphery of the tab 6 (semiconductor chip 7) toward the periphery of the package 1, but is bent toward the lower surface 5 of the package 1 in the package 1 and protrudes from the lower surface 5 of the package 1. I do. Further, the leads 2 projecting from the package 1 are structured to bend at the projecting portions and extend so as to stick to the lower surface of the package. The lead 2 bent and projected to the lower surface 5 has the lower surface and the outer end exposed from the package, and the side surface portion is embedded in the package. The exposed outer ends of the leads serve as external terminals 3 for mounting and also serve as measurement terminals (test pads) for characteristic inspection.
【００１４】つぎに、本発明の半導体装置の製造方法に
ついて、図３乃至図８を参照しながら説明する。本発明
の半導体装置の製造においては、図３に示されるような
リードフレーム１５が用意される。このリードフレーム
１５は、０．１５ｍｍ〜０．２ｍｍの厚さのＦｅ−Ｎｉ
系合金あるいはＣｕ合金等からなる金属板をエッチング
または精密プレスによってパターニングすることによっ
て形成される。リードフレーム１５は、複数の単位リー
ドパターンを一方向に直列に並べた形状となっている。
単位リードパターンは、一対の平行に延在する外枠１６
と、この一対の外枠１６を連結しかつ外枠１６に直交す
る方向に延在する一対の内枠１７とによって形成される
枠１９内に形成されている。この枠１９の中央には、矩
形状のタブ（支持体）６が配設されている。また、前記
枠１９の四隅からは細いタブ吊りリード２０が延在し、
その先端で前記タブ６の四隅をそれぞれ支持している。Next, a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. In manufacturing the semiconductor device of the present invention, a lead frame 15 as shown in FIG. 3 is prepared. The lead frame 15 is made of Fe—Ni having a thickness of 0.15 mm to 0.2 mm.
It is formed by etching or patterning a metal plate made of a Cu alloy or the like by etching or precision press. The lead frame 15 has a shape in which a plurality of unit lead patterns are arranged in series in one direction.
The unit lead pattern is a pair of parallel extending outer frames 16.
And a pair of inner frames 17 connecting the pair of outer frames 16 and extending in a direction perpendicular to the outer frames 16. At the center of the frame 19, a rectangular tab (support) 6 is provided. Also, thin tab suspension leads 20 extend from the four corners of the frame 19,
The tip supports the four corners of the tab 6 respectively.
【００１５】一方、前記枠１９の各外枠１６および内枠
１７の内側からは、相互に平行となって枠１９の中央の
タブ６に向かって複数のリード２が延在している。リー
ドピッチは、たとえば０．３〜０．５ｍｍとなり、リー
ド幅は０．１〜０．１５ｍｍとなる。また、前記リード
２の多くは途中で屈曲してその先端をタブ６の近傍に臨
ませている。また、前記リード２の先端部およびタブ６
を含むタブ吊りリード２０の先端側は、図４に示すよう
に、屈曲して一段高くなっている。これは、最終的には
リード２の外端部が、パッケージ１の下面５の周縁に張
り付いた構造とするためである。On the other hand, from the inside of each of the outer frame 16 and the inner frame 17 of the frame 19, a plurality of leads 2 extend parallel to each other toward the central tab 6 of the frame 19. The lead pitch is, for example, 0.3 to 0.5 mm, and the lead width is 0.1 to 0.15 mm. In addition, most of the leads 2 are bent in the middle, and their ends face the vicinity of the tab 6. Further, the tip of the lead 2 and the tab 6
As shown in FIG. 4, the distal end side of the tab suspension lead 20 including the above is bent and raised one step. This is because the outer ends of the leads 2 are finally attached to the periphery of the lower surface 5 of the package 1.
【００１６】つぎに、このようなリードフレーム１５に
対して、図５および図６に示すように、チップボンディ
ングおよびワイヤボンディングが行われる。本発明のリ
ードフレームにおいては、図６に示すように、リードフ
レーム１５の中央部分は一段高くなっていることから、
チップボンディングやワイヤボンディングの際のリード
フレーム１５を支持するテーブル２５もこれに対応して
一段高くなり、一段高くなったタブ６やリード２の内端
部分を支えるようになっている。前記タブ６上には、常
用のチップボンディング装置により半導体チップ７が図
示しない接合材を介して固定される。また、常用のワイ
ヤボンディング装置によって、前記半導体チップ７の図
示しない電極と、リード２の内端は導電性のワイヤ９で
それぞれ接続される。Next, chip bonding and wire bonding are performed on such a lead frame 15 as shown in FIGS. In the lead frame of the present invention, as shown in FIG. 6, since the central portion of the lead frame 15 is one step higher,
The table 25 for supporting the lead frame 15 at the time of chip bonding or wire bonding is correspondingly raised by one step, and supports the tab 6 and the inner end portion of the lead 2 which are raised by one step. A semiconductor chip 7 is fixed on the tub 6 by a common chip bonding apparatus via a bonding material (not shown). The electrodes (not shown) of the semiconductor chip 7 and the inner ends of the leads 2 are connected by conductive wires 9 by a common wire bonding apparatus.
【００１７】つぎに、前記リードフレーム１５は、図７
に示すようにトランスファモールド装置のモールド上・
下型２６，２７に型締めされてモールドされる。モール
ドは前記モールド上・下型２６，２７によって形成され
たキャビティ２９内に図示しないゲートを介してレジン
を注入することによって行われる。リード２の外端部分
がパッケージ１の下面５周縁に露出するようにモールド
するため、モールド上・下型２６，２７においては、キ
ャビティ２９はモールド上型２６に設けられる。また、
モールド上型２６においては、モールド後、モールド上
型２６からパッケージ１が抜け易くなるように、前記キ
ャビティ２９の内周壁面３０はキャビティ２９の開口側
が広くなるような斜面となっている。したがって、形成
されたパッケージ１の周面は、前記キャビティ２９の内
周壁面３０に対面する斜面となっている。また、前記ト
ランスファモールドにおいて、リードフレーム１５の外
枠１６および内枠１７は、レジンの流出を防止するダム
の役割を果たす。Next, the lead frame 15 shown in FIG.
As shown in the figure above,
The lower molds 26 and 27 are clamped and molded. The molding is performed by injecting a resin into a cavity 29 formed by the upper and lower molds 26 and 27 through a gate (not shown). In the upper and lower molds 26 and 27, the cavity 29 is provided in the upper mold 26 in order to mold so that the outer end portion of the lead 2 is exposed to the peripheral edge of the lower surface 5 of the package 1. Also,
In the upper mold half 26, the inner peripheral wall surface 30 of the cavity 29 has a slope such that the opening side of the cavity 29 is widened so that the package 1 can be easily removed from the upper mold half 26 after molding. Therefore, the peripheral surface of the formed package 1 is a slope facing the inner peripheral wall surface 30 of the cavity 29. In the transfer mold, the outer frame 16 and the inner frame 17 of the lead frame 15 serve as a dam for preventing resin from flowing out.
【００１８】つぎに、トランスファモールドが終了した
リードフレーム１５において、不要リードフレーム部分
が切断除去され、図１および図２に示されるような半導
体装置が製造される。前記不要リードフレームの切断除
去においては、図８に示すように、ダイ３５およびポン
チ３６によってリード２やタブ吊りリード２０が切断さ
れるが、この切断においてリード２やタブ吊りリード２
０はパッケージ１の付け根部分で切断し、パッケージ１
の周縁からリード２やタブ吊りリード２０が突出しない
ようにする。実際には、ポンチ３６でパッケージ１の周
縁を切断しないようにパッケージ１の周縁からわずかに
離れた位置でリード切断が行われる。したがって、リー
ド２の外端はパッケージ１の周縁から、たとえば、０．
２ｍｍにも満たない程度突出することになる。しかし、
このような長さのリード突出は、リード外端が他のもの
に引っ掛かって曲がる原因にはなり難い。Next, in the lead frame 15 on which the transfer molding has been completed, unnecessary lead frame portions are cut and removed, and the semiconductor device as shown in FIGS. 1 and 2 is manufactured. In cutting and removing the unnecessary lead frame, as shown in FIG. 8, the lead 2 and the tab suspension lead 20 are cut by the die 35 and the punch 36. In this cutting, the lead 2 and the tab suspension lead 2 are cut.
0 is cut at the base of package 1 and package 1
To prevent the lead 2 and the tab suspension lead 20 from protruding from the periphery of the lead. In practice, the lead is cut at a position slightly away from the periphery of the package 1 so that the punch 36 does not cut the periphery of the package 1. Therefore, the outer ends of the leads 2 are, for example, 0.
It will protrude to less than 2 mm. But,
The lead protrusion having such a length is unlikely to cause the lead outer end to be caught and bent by another.
【００１９】[0019]
【発明の効果】（１）本発明の半導体装置の製造方法に
よって製造された半導体装置は、パッケージの下面周縁
にリードの外端を張り付けたような構造となり、この外
端は実装時の外部端子（テストパッド）として使用でき
るとともに、特性検査用の測定端子としても使用できる
という効果が得られる。(1) A semiconductor device manufactured by the method of manufacturing a semiconductor device according to the present invention has a structure in which outer ends of leads are attached to a peripheral edge of a lower surface of a package, and the outer ends are external terminals during mounting. (Test pad) and an effect that it can be used as a measurement terminal for characteristic inspection.
【００２０】（２）本発明の製法による半導体装置は、
パッケージの表面にテストパッドを有する構造となる
が、パッケージの表裏面が相互に平行となる単純な矩形
体となるため、パッケージを製造するモールド型は、一
方にキャビティを設ければ良く、モールド型の制作コス
トを安価とすることができるという効果が得られる。(2) The semiconductor device manufactured by the method of the present invention
Although it has a structure with test pads on the surface of the package, it is a simple rectangular body with the front and back surfaces of the package parallel to each other, so the mold for manufacturing the package only needs to provide a cavity on one side, and the mold The production cost can be reduced.
【００２１】（３）本発明の製法による半導体装置は、
リードの外部端子はパッケージの下面周縁に下面および
外端を露出させる以外は埋め込まれた構造となっている
とともに、パッケージの縁から殆ど突出しないことか
ら、リードの外端が他のものに引っ掛かって曲がるよう
なこともなく、リード曲がりが起き難いという効果が得
られる。(3) The semiconductor device according to the manufacturing method of the present invention comprises:
The external terminals of the leads are embedded in the periphery of the lower surface of the package except for exposing the lower surface and the outer end, and since they hardly protrude from the edge of the package, the outer ends of the leads are caught by other objects. There is obtained such an effect that the lead is hardly bent without bending.
【００２２】（４）上記（１）〜（３）により、本発明
によれば、リード曲がり不良が発生し難い安価な半導体
装置を提供することができるという相乗効果が得られ
る。(4) According to the above (1) to (3), according to the present invention, a synergistic effect that an inexpensive semiconductor device in which a lead bending defect is hardly generated can be provided can be obtained.
【００２３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記外部端子３は隣合う外部端子３を交互に千鳥状に部
分的に太くして配置して、特性検査用のテストパッドあ
るいは実装端子として使用してもよい。この場合、実装
基板のランドも前記外部端子に対応して千鳥状配列とす
る必要がある。千鳥状配列による接続は、リードピッチ
が狭くなっても、千鳥状の接続部分の間隔は広い状態に
あることから、外部端子３間を半田が繋げてしまう半田
ブリッジなる不良が発生し難くなる効果がある。また、
本発明はパッケージの下面両側縁にそれぞれリードの外
部端子をパッケージから突出させることなく張り付けた
状態で配置する構造としても良い。この半導体装置にお
いてもリード曲がりが起き難いものとなる。また、前記
実施例では、リード２の外部端子３の下面とパッケージ
１の下面５が略同一平面となっているが、外部端子３の
下面がパッケージ１の下面５よりも低い構造であっても
良い。The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say, for example,
The external terminals 3 may be used as test pads for characteristic inspection or mounting terminals by arranging adjacent external terminals 3 alternately in a partially staggered and thick manner. In this case, the lands on the mounting board must also be arranged in a staggered arrangement corresponding to the external terminals. In the connection in the staggered arrangement, even when the lead pitch is narrowed, the interval between the staggered connection portions is wide, so that the solder bridge that connects the external terminals 3 with solder is less likely to be defective. There is. Also,
The present invention may have a structure in which external terminals of leads are attached to both side edges of the lower surface of the package without projecting from the package. Also in this semiconductor device, lead bending hardly occurs. Further, in the above-described embodiment, the lower surface of the external terminal 3 of the lead 2 and the lower surface 5 of the package 1 are substantially flush with each other, but the lower surface of the external terminal 3 may be lower than the lower surface 5 of the package 1. good.
【００２４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置の製造技術に適用した場合について説明したが、そ
れに限定されるものではない。本発明は外部端子を有す
る電子部品などに適用できる。In the above description, mainly the case where the invention made by the present inventor is applied to the semiconductor device manufacturing technique, which is the application field of the background, is not limited thereto. The present invention is applicable to electronic components having external terminals.
【図１】本発明の一実施例による半導体装置の製造方法
によって製造された半導体装置を示す断面図である。FIG. 1 is a cross-sectional view illustrating a semiconductor device manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例による半導体装置の製造方法
によって製造された半導体装置を示す底面図である。FIG. 2 is a bottom view showing a semiconductor device manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図３】本発明の半導体装置の製造に用いられるリード
フレームの平面図である。FIG. 3 is a plan view of a lead frame used for manufacturing the semiconductor device of the present invention.
【図４】本発明の半導体装置の製造に用いられるリード
フレームの断面図である。FIG. 4 is a sectional view of a lead frame used for manufacturing the semiconductor device of the present invention.
【図５】本発明の半導体装置の製造においてチップボン
ディング，ワイヤボンディングが終了したリードフレー
ムを示す平面図である。FIG. 5 is a plan view showing a lead frame on which chip bonding and wire bonding have been completed in the manufacture of the semiconductor device of the present invention.
【図６】本発明の半導体装置の製造においてワイヤボン
ディング装置のテーブル上に載置されたリードフレーム
を示す断面図である。FIG. 6 is a cross-sectional view showing a lead frame mounted on a table of a wire bonding apparatus in manufacturing the semiconductor device of the present invention.
【図７】本発明の半導体装置の製造においてトランスフ
ァモールド状態のリードフレームを示す断面図である。FIG. 7 is a cross-sectional view showing a lead frame in a transfer molded state in manufacturing the semiconductor device of the present invention.
【図８】本発明の半導体装置の製造においてリードおよ
びタブ吊りリードを切断する状態を示す断面図である。FIG. 8 is a cross-sectional view showing a state in which a lead and a tab suspension lead are cut in manufacturing the semiconductor device of the present invention.
１…パッケージ、２…リード、３…外部端子、４…上
面、５…下面、６…タブ、７…半導体チップ、９…ワイ
ヤ、１５…リードフレーム、１６…外枠、１７…内枠、
１９…枠、２０…タブ吊りリード、２５…テーブル、２
６…モールド上型、２７…モールド下型、２９…キャビ
ティ、３０…内周壁面、３５…ダイ、３６…ポンチ。DESCRIPTION OF SYMBOLS 1 ... Package, 2 ... Lead, 3 ... External terminal, 4 ... Upper surface, 5 ... Lower surface, 6 ... Tab, 7 ... Semiconductor chip, 9 ... Wire, 15 ... Lead frame, 16 ... Outer frame, 17 ... Inner frame,
19 ... frame, 20 ... tab hanging lead, 25 ... table, 2
6: Upper mold, 27: Lower mold, 29: Cavity, 30: Inner peripheral wall, 35: Die, 36: Punch.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−257159（ＪＰ，Ａ) 特開 昭63−15453（ＪＰ，Ａ) 特開 昭62−298146（ＪＰ，Ａ) 特開 平１−255259（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-60-257159 (JP, A) JP-A-63-15453 (JP, A) JP-A-62-298146 (JP, A) JP-A-1- 255259 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) H01L 23/50
Claims (4)
ッケージ並びに複数のリードを有し、前記第１の面の周
縁で前記リードの外端部分が前記第１の面で露出する半
導体装置を製造する方法において、前記露出したリード
外端部分を支え、前記リードフレームの枠と前記パッケ
ージとの間を前記第２の面から前記第１の面に向かう方
向で不要リードフレーム部分を切断除去する工程を有す
ることを特徴とする半導体装置の製造方法。1. A first surface, having a package and a plurality of leads having a second surface and side surfaces, the outer end portion of the lead at the periphery of the first surface is exposed at the first surface In the method of manufacturing a semiconductor device, the exposed lead
Support the outer end portion and fit the frame of the lead frame and the package.
From the second surface to the first surface
A step of cutting and removing unnecessary lead frame portions in a direction .
ッケージ並びに複数のリードを有し、前記第１の面の周
縁で前記リードの外端部分が前記第１の面で露出する半
導体装置を製造する方法において、前記露出したリード
外端部分を支え、前記パッケージの周縁からわずかに離
れた位置で前記第２の面から前記第１の面に向かう方向
で不要リードフレーム部分を切断除去する工程を有する
ことを特徴とする半導体装置の製造方法。2. A first surface, having a package and a plurality of leads having a second surface and side surfaces, the outer end portion of the lead at the periphery of the first surface is exposed at the first surface a method of manufacturing a semiconductor device, supporting the lead outer end portion of the exposed, slightly away from the periphery of the package
Direction toward the first surface from the second surface at the position
And a step of cutting and removing an unnecessary lead frame portion.
パッケージ並びに複数のリード、タブ吊りリードを具備
し、前記第１の面の周縁で前記リードの一部分が前記第
１の面で露出し、かつ前記タブ吊りリードの一部分が前
記第１の面で露出する半導体装置を製造する方法であっ
て、前記露出したリードの一部分を支え、前記パッケー
ジの周縁からわずかに離れた位置で前記第２の面から前
記第１の面に向かう方向で不要なリードやタブ吊りリー
ドを切断除去する工程を有することを特徴とする半導体
装置の製造方法。3. A semiconductor device having a first surface, a second surface, and a side surface.
Equipped with package and multiple leads and tab suspension leads
A part of the lead at the periphery of the first surface;
1 and a portion of the tab suspension lead is
The method for manufacturing a semiconductor device exposed on the first surface.
To support a portion of the exposed lead, and to protrude from the second surface at a position slightly away from the periphery of the package.
Unnecessary leads or tab suspension leads in the direction toward the first surface
Method of manufacturing a semi-conductor device you further comprising a step of cutting and removing the de.
前記パッケージの側面からわずかに突出するように切断
することを特徴とする請求項１乃至請求項３のいずれか
１項に記載の半導体装置の製造方法。 4. An outer end portion or a part of said lead
Cut to protrude slightly from the side of the package
4. The method according to claim 1, wherein
2. The method for manufacturing a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000059411A JP3289000B2 (en) | 1993-08-09 | 2000-03-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000059411A JP3289000B2 (en) | 1993-08-09 | 2000-03-03 | Method for manufacturing semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05196626A Division JP3136029B2 (en) | 1993-08-09 | 1993-08-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269397A JP2000269397A (en) | 2000-09-29 |
| JP3289000B2 true JP3289000B2 (en) | 2002-06-04 |
Family
ID=18579865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000059411A Expired - Lifetime JP3289000B2 (en) | 1993-08-09 | 2000-03-03 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3289000B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879028B2 (en) * | 2003-02-21 | 2005-04-12 | Freescale Semiconductor, Inc. | Multi-die semiconductor package |
-
2000
- 2000-03-03 JP JP2000059411A patent/JP3289000B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000269397A (en) | 2000-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2875139B2 (en) | Method for manufacturing semiconductor device | |
| US5250841A (en) | Semiconductor device with test-only leads | |
| KR101267148B1 (en) | semiconductor device | |
| JPH08222681A (en) | Resin sealed semiconductor device | |
| US6448107B1 (en) | Pin indicator for leadless leadframe packages | |
| JPH0823042A (en) | Semiconductor device, its manufacture and mold used for it | |
| JP3046630B2 (en) | Semiconductor integrated circuit device | |
| JPH07161876A (en) | Semiconductor integrated circuit device and its manufacture, and mold used for its manufacture | |
| JP3136029B2 (en) | Semiconductor device | |
| JPH08139257A (en) | Surface mount semiconductor device | |
| JP3289000B2 (en) | Method for manufacturing semiconductor device | |
| JPH04299851A (en) | Lead frame for semiconductor device | |
| JP3224224B2 (en) | Method for manufacturing semiconductor device | |
| JPH06104364A (en) | Lead frame and method and metallic mold for molding semiconductor chip using it | |
| JP2507852B2 (en) | Semiconductor device | |
| JPH0661378A (en) | Semiconductor device | |
| JPH0653399A (en) | Resin-sealed semiconductor device | |
| JPH11233709A (en) | Semiconductor device, its manufacture and electronic equipment | |
| JP2504194B2 (en) | Method for manufacturing resin-sealed semiconductor device | |
| KR950006435B1 (en) | Lead frame | |
| KR900001988B1 (en) | Leadframe for semiconductor device | |
| JP2004200719A (en) | Semiconductor device | |
| JP2001077136A (en) | Manufacture of plastic molded semiconductor device | |
| JPH05243448A (en) | Package for integrated circuit | |
| JPH0661412A (en) | Resin-sealed semiconductor device and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080315 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090315 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20100315 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110315 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110315 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120315 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130315 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130315 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20140315 |
|
| EXPY | Cancellation because of completion of term |