JP3283964B2 - モデムサージ保護回路およびサージ保護方法 - Google Patents
モデムサージ保護回路およびサージ保護方法Info
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- JP3283964B2 JP3283964B2 JP13204293A JP13204293A JP3283964B2 JP 3283964 B2 JP3283964 B2 JP 3283964B2 JP 13204293 A JP13204293 A JP 13204293A JP 13204293 A JP13204293 A JP 13204293A JP 3283964 B2 JP3283964 B2 JP 3283964B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/18—Automatic or semi-automatic exchanges with means for reducing interference or noise; with means for reducing effects due to line faults with means for protecting lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M11/00—Telephonic communication systems specially adapted for combination with other electrical systems
- H04M11/06—Simultaneous speech and data transmission, e.g. telegraphic transmission over the same conductors
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Protection Of Static Devices (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【０００１】
【発明の背景】この出願は同一の発明者による「ディジ
タルアイソレーション付モデム（MODEM WITH DIGITAL I
SOLATION) 」と表題をつけられ、共通の譲受人に譲渡さ
れた、同時出願の米国特許出願に関する。
タルアイソレーション付モデム（MODEM WITH DIGITAL I
SOLATION) 」と表題をつけられ、共通の譲受人に譲渡さ
れた、同時出願の米国特許出願に関する。
【０００２】
【発明の分野】この発明は、モデムを含む電子装置を、
高レベルの、かつ高速に上昇するサージを感知したとき
に電源および／または電話回線システムから絶縁する。
高レベルの、かつ高速に上昇するサージを感知したとき
に電源および／または電話回線システムから絶縁する。
【０００３】
【先行技術】先行技術において、電話回線とモデムとの
間をインタフェースするデータアクセス装置（ＤＡＡ）
は、新式の「クレジットカード状の」最小モデムカード
には大きすぎかつ重すぎる絶縁変圧器を使用している。
間をインタフェースするデータアクセス装置（ＤＡＡ）
は、新式の「クレジットカード状の」最小モデムカード
には大きすぎかつ重すぎる絶縁変圧器を使用している。
【０００４】データ速度が増すのにつれて、モデムのサ
イズは縮小しつつある。モデムは、すべてのラップトッ
プ／パームトップコンピュータにとって不可欠な部分と
なってきている。これらのコンピュータは小型であるた
め、大きさと重量とが重んじられる。データ速度が増す
につれて、歪みを最小限に抑えることが絶対に必要であ
る。歪みは、高速モデムを制限する要素である。
イズは縮小しつつある。モデムは、すべてのラップトッ
プ／パームトップコンピュータにとって不可欠な部分と
なってきている。これらのコンピュータは小型であるた
め、大きさと重量とが重んじられる。データ速度が増す
につれて、歪みを最小限に抑えることが絶対に必要であ
る。歪みは、高速モデムを制限する要素である。
【０００５】ＤＡＡ絶縁変圧器は電子回路を保護する
が、それはまた、歪みを導入し、回路面積を消費し、か
つモデム部分の最も重い部分である。ポータブルコンピ
ュータの場合、重量を最小にすることは優先度の高い条
件である。
が、それはまた、歪みを導入し、回路面積を消費し、か
つモデム部分の最も重い部分である。ポータブルコンピ
ュータの場合、重量を最小にすることは優先度の高い条
件である。
【０００６】アナログ光学的アイソレーションを使用す
ることによって、絶縁変圧器を排除したモデムもある。
しかしながら、歪みとコストと複雑性とが、本当の問題
点として残っている。
ることによって、絶縁変圧器を排除したモデムもある。
しかしながら、歪みとコストと複雑性とが、本当の問題
点として残っている。
【０００７】モデムは、非常にコストが高く、またその
回路は小さいだけでなく、基本的な設計が現在の集積回
路技術と互換性があるかまたは適合させ得るものでなけ
ればならない。
回路は小さいだけでなく、基本的な設計が現在の集積回
路技術と互換性があるかまたは適合させ得るものでなけ
ればならない。
【０００８】トランスおよびそれに伴う歪みを排除する
ことによって、モデムのデータ速度能力の向上が実現さ
れる。サイズ、重量およびコストもまた、目覚ましく減
じられる。
ことによって、モデムのデータ速度能力の向上が実現さ
れる。サイズ、重量およびコストもまた、目覚ましく減
じられる。
【０００９】モデムの性能の向上とサイズの縮小とにお
いて、目覚ましい進歩がとげられてきているにもかかわ
らず、ＤＡＡのインタフェース回路には、比較的に変化
がないままである。実際、ラップトップコンピュータの
設計の中には、モデムの回路の中でＤＡＡがそれ以外の
残りの部分とほぼ同じくらいの場所をとっているものも
ある。
いて、目覚ましい進歩がとげられてきているにもかかわ
らず、ＤＡＡのインタフェース回路には、比較的に変化
がないままである。実際、ラップトップコンピュータの
設計の中には、モデムの回路の中でＤＡＡがそれ以外の
残りの部分とほぼ同じくらいの場所をとっているものも
ある。
【００１０】今までは、設計者たちは部品をより密着さ
せて詰込むことにより、実装の制限範囲内にとどまるこ
とができた。しかしながら、設計者たちは今やＵＬおよ
びパート６８の高電圧絶縁破壊テストを満たすにあたっ
ての問題を経験しているため、急速に限界に達しつつあ
る。加えて、ＤＡＡ構成要素の物理的サイズが、新型の
ポケットコンピュータにモデムを設置することを妨げて
いる。
せて詰込むことにより、実装の制限範囲内にとどまるこ
とができた。しかしながら、設計者たちは今やＵＬおよ
びパート６８の高電圧絶縁破壊テストを満たすにあたっ
ての問題を経験しているため、急速に限界に達しつつあ
る。加えて、ＤＡＡ構成要素の物理的サイズが、新型の
ポケットコンピュータにモデムを設置することを妨げて
いる。
【００１１】ＤＡＡの中で最も大きい構成要素の１つ
は、変圧器である。機能的には、変圧器は設計上の２つ
の要求を満たすものである。
は、変圧器である。機能的には、変圧器は設計上の２つ
の要求を満たすものである。
【００１２】第１に、それは電話回路網とユーザとの間
で必要な高電圧アイソレーションを提供する。米国で
は、ＦＣＣパート６８によりこれが特定されており、こ
れは１５００ボルトを必要とする。他の国々では、この
アイソレーションは３７５０ボルトにまで上がるかもし
れない。
で必要な高電圧アイソレーションを提供する。米国で
は、ＦＣＣパート６８によりこれが特定されており、こ
れは１５００ボルトを必要とする。他の国々では、この
アイソレーションは３７５０ボルトにまで上がるかもし
れない。
【００１３】第２に、それは通信ライン上に通常存在す
るノイズ信号の良好なコモンモード除去を提供するとと
もに、パート６８と適合するのに必要なバランスインタ
フェース回路を提供する。
るノイズ信号の良好なコモンモード除去を提供するとと
もに、パート６８と適合するのに必要なバランスインタ
フェース回路を提供する。
【００１４】これらの要求を両方とも支持し、かつ非常
に低い歪みレベルをなお維持すると、結果として変圧器
は比較的大型になる。たとえば、ｖ３２のような、新し
い高性能モデムは、−７０ｄＢｍまたはそれ以下の歪み
レベルを必要とする。これらのレベルに達するには、特
殊な磁気物質および大きな物理的サイズが必要である。
に低い歪みレベルをなお維持すると、結果として変圧器
は比較的大型になる。たとえば、ｖ３２のような、新し
い高性能モデムは、−７０ｄＢｍまたはそれ以下の歪み
レベルを必要とする。これらのレベルに達するには、特
殊な磁気物質および大きな物理的サイズが必要である。
【００１５】これらの問題に基づけば、絶縁変圧器の代
替物が必要であることが明らかである。
替物が必要であることが明らかである。
【００１６】アナログ回路の経路では、アイソレーショ
ン回路を付加えようとするなら、常に歪みを追加すると
いう問題があることを、実験は示している。
ン回路を付加えようとするなら、常に歪みを追加すると
いう問題があることを、実験は示している。
【００１７】
【発明の概要】この発明は、大きな絶縁変圧器が取除か
れた場合のサージの問題を除去する。
れた場合のサージの問題を除去する。
【００１８】モデムは、金属性電圧サージテストに合格
しなければならない。このテストは、モデムのＴＩＰと
ＲＩＮＧとの間に８００Ｖのパルスを与えるというもの
である。モデムがオンフック状態にあるときは、起動リ
レーはオフ（開）であり、したがってサージが電子回路
の中に入ることは妨げられるので、問題はない。この８
００Ｖのサージはモデムがオフフック状態の間にもまた
与えられるが、このときラインスイッチは閉じており、
８００Ｖのサージはこの電子回路に取返しのつかない損
傷を与える可能性がある。
しなければならない。このテストは、モデムのＴＩＰと
ＲＩＮＧとの間に８００Ｖのパルスを与えるというもの
である。モデムがオンフック状態にあるときは、起動リ
レーはオフ（開）であり、したがってサージが電子回路
の中に入ることは妨げられるので、問題はない。この８
００Ｖのサージはモデムがオフフック状態の間にもまた
与えられるが、このときラインスイッチは閉じており、
８００Ｖのサージはこの電子回路に取返しのつかない損
傷を与える可能性がある。
【００１９】ＴＩＰおよびＲＩＮＧのリードのうち１本
にＦＥＴが接続され、そのリードを開閉する。ＪＫフリ
ップ−フロップが、電圧感知回路に接続され、これは電
圧上昇の初期段階で電圧サージを感知しフリップ−フロ
ップをクロックする。これにより第１回路が活性化さ
れ、ＦＥＴゲートを接地し、ＦＥＴを開に保つ。一方、
ＲＣ回路がコンデンサを充電し、コンデンサはＦＥＴを
サージより長い期間、すなわち約１ｍ秒の間オフ状態に
維持し、その後コンデンサが所定の量を放電してからＪ
Ｋフリップ−フロップをクリアする。
にＦＥＴが接続され、そのリードを開閉する。ＪＫフリ
ップ−フロップが、電圧感知回路に接続され、これは電
圧上昇の初期段階で電圧サージを感知しフリップ−フロ
ップをクロックする。これにより第１回路が活性化さ
れ、ＦＥＴゲートを接地し、ＦＥＴを開に保つ。一方、
ＲＣ回路がコンデンサを充電し、コンデンサはＦＥＴを
サージより長い期間、すなわち約１ｍ秒の間オフ状態に
維持し、その後コンデンサが所定の量を放電してからＪ
Ｋフリップ−フロップをクリアする。
【００２０】上の発明が、集積化されたアナログとディ
ジタル信号プロセッサとの間の絶縁のために（アナログ
ＤＡＡ内よりもむしろ）ディジタルインタフェースにお
いて、パルストランスおよびマルチプレクサ／デマルチ
プレクサ、もしくは光学またはそれ以外のアイソレーシ
ョンを使用する、トランスなしのＤＡＡ回路と結合され
るなら、相乗的な効果が得られ、その結果、アナログ歪
みを最小限に抑え、またコモンモードと非コモンモード
との双方が保護されるので、データ速度を向上させるこ
とになる。従来の重い絶縁変圧器を排除することは、特
にラップトップ／パームトップコンピュータ用のカード
において有用である。
ジタル信号プロセッサとの間の絶縁のために（アナログ
ＤＡＡ内よりもむしろ）ディジタルインタフェースにお
いて、パルストランスおよびマルチプレクサ／デマルチ
プレクサ、もしくは光学またはそれ以外のアイソレーシ
ョンを使用する、トランスなしのＤＡＡ回路と結合され
るなら、相乗的な効果が得られ、その結果、アナログ歪
みを最小限に抑え、またコモンモードと非コモンモード
との双方が保護されるので、データ速度を向上させるこ
とになる。従来の重い絶縁変圧器を排除することは、特
にラップトップ／パームトップコンピュータ用のカード
において有用である。
【００２１】この発明は、サージの保護／除去をスタン
ドアロン回路として提供することができる。言い換えれ
ば、この発明はディジタルアイソレーションを補足する
一方で、他の応用の役に立つこともできる。
ドアロン回路として提供することができる。言い換えれ
ば、この発明はディジタルアイソレーションを補足する
一方で、他の応用の役に立つこともできる。
【００２２】
【好ましい実施例の説明】現在、ロックウェルのモデム
の集積化されたアナログ（ＩＡ）装置１１（図１）とデ
ィジタル信号プロセッサ１３（ＤＳＰ）とは、１５本の
個別のワイヤ１５によって接続され、マイクロプロセッ
サ１４は２本のワイヤ１６によりＤＳＰ１３に接続され
る。すべてのデータアクセス装置（ＤＡＡ）１７（図
２）は、電話回線１９、２１とモデムとの間で高電圧ア
イソレーションを必要とする。通常は、変圧器２１（Ｄ
ＡＡ部分９においての）が、このアイソレーションを提
供する。
の集積化されたアナログ（ＩＡ）装置１１（図１）とデ
ィジタル信号プロセッサ１３（ＤＳＰ）とは、１５本の
個別のワイヤ１５によって接続され、マイクロプロセッ
サ１４は２本のワイヤ１６によりＤＳＰ１３に接続され
る。すべてのデータアクセス装置（ＤＡＡ）１７（図
２）は、電話回線１９、２１とモデムとの間で高電圧ア
イソレーションを必要とする。通常は、変圧器２１（Ｄ
ＡＡ部分９においての）が、このアイソレーションを提
供する。
【００２３】図２、図４（Ａ）、図４（Ｂ）および図５
（Ｂ）は、ＤＡＡから従来の絶縁変圧器を排除し、この
発明との相乗的な組合わせを提供する、相互参照された
発明を詳しく説明する。これは図７と図８において最も
よく見られる。
（Ｂ）は、ＤＡＡから従来の絶縁変圧器を排除し、この
発明との相乗的な組合わせを提供する、相互参照された
発明を詳しく説明する。これは図７と図８において最も
よく見られる。
【００２４】図２では絶縁変圧器２１は排除されてお
り、その代わりとしてＩＡ装置１１´とＤＳＰ１３´と
の間で小型のパルストランス２５、２７が使用されてい
る。受信された集積化されたアナログ信号は、ディジタ
ル化され、ボックス２９内でマルチプレクスされ、ボッ
クス３１内でデマルチプレクスされるが、それに対して
送信された信号は、ボックス３１Ａ内でマルチプレクス
され、ボックス２９Ａ内でデマルチプレクスされる。し
たがって１５本のワイヤ配線とすべてのアナログの歪み
とは避けられる。
り、その代わりとしてＩＡ装置１１´とＤＳＰ１３´と
の間で小型のパルストランス２５、２７が使用されてい
る。受信された集積化されたアナログ信号は、ディジタ
ル化され、ボックス２９内でマルチプレクスされ、ボッ
クス３１内でデマルチプレクスされるが、それに対して
送信された信号は、ボックス３１Ａ内でマルチプレクス
され、ボックス２９Ａ内でデマルチプレクスされる。し
たがって１５本のワイヤ配線とすべてのアナログの歪み
とは避けられる。
【００２５】したがって、これらのリード線（１５）上
の並列の信号は、１つは入力、１つは出力という２つの
直列のデータの流れとして組合わせられることが見てと
れるだろう。このデータは、時分割多重の自己クロック
装置においてコード化される。すべての直列のコード化
とデコードとは、集積化されたアナログおよびディジタ
ル信号処理装置１１´および１３´に組込まれるので、
アイソレーション回路は２つのパルストランス２５およ
び２７、または２つの光結合器（図示せず）のみから構
成できるだろう。
の並列の信号は、１つは入力、１つは出力という２つの
直列のデータの流れとして組合わせられることが見てと
れるだろう。このデータは、時分割多重の自己クロック
装置においてコード化される。すべての直列のコード化
とデコードとは、集積化されたアナログおよびディジタ
ル信号処理装置１１´および１３´に組込まれるので、
アイソレーション回路は２つのパルストランス２５およ
び２７、または２つの光結合器（図示せず）のみから構
成できるだろう。
【００２６】また、パルス化された信号は、電力を節約
する。必要なのは、全波３９（図４（Ａ））を送るので
はなく、ただ元の波３９の上下の遷移を表す短いスパイ
ク３５、３７（図４（Ｂ））を送ることだけである。コ
モンモード除去は、高電圧アイソレーションと同じく、
パルストランスによって達成される。
する。必要なのは、全波３９（図４（Ａ））を送るので
はなく、ただ元の波３９の上下の遷移を表す短いスパイ
ク３５、３７（図４（Ｂ））を送ることだけである。コ
モンモード除去は、高電圧アイソレーションと同じく、
パルストランスによって達成される。
【００２７】図５（Ａ）および７は、たとえば厚さ０．
０６２インチの、従来のガラス製プリント回路基板４１
の上のパルストランス２５および２７の構造を示してい
る。基板中央のホール３６および３８はＵ状のバー４
０、４６の脚４２、４３および４４、４５を受け、それ
らが当接するところで「ギャップ」を形成する。それぞ
れの脚を囲むコイル３７および３９は、基板４１上に置
かれ、コイルを残すためにエッチ除去された金属の巻き
をいくつか含むのみであって、そのコイルの直径は約１
／８インチである。Ｕ状のバーは、長さにして約１／２
インチである。もう１つのパルストランス２７は、トラ
ンス２５と現実的に可能な限り間隔を空けておかれ、そ
の構成要素は同じであり、同じ参照番号に´をつけて示
している。磁気経路のためには、フェライトのような、
最も良い磁性材料が使われ、寸法が小さいので最小のス
ペースにも容易に適合する。
０６２インチの、従来のガラス製プリント回路基板４１
の上のパルストランス２５および２７の構造を示してい
る。基板中央のホール３６および３８はＵ状のバー４
０、４６の脚４２、４３および４４、４５を受け、それ
らが当接するところで「ギャップ」を形成する。それぞ
れの脚を囲むコイル３７および３９は、基板４１上に置
かれ、コイルを残すためにエッチ除去された金属の巻き
をいくつか含むのみであって、そのコイルの直径は約１
／８インチである。Ｕ状のバーは、長さにして約１／２
インチである。もう１つのパルストランス２７は、トラ
ンス２５と現実的に可能な限り間隔を空けておかれ、そ
の構成要素は同じであり、同じ参照番号に´をつけて示
している。磁気経路のためには、フェライトのような、
最も良い磁性材料が使われ、寸法が小さいので最小のス
ペースにも容易に適合する。
【００２８】動作周波数は、メガサイクルの範囲内にあ
り、また電力のロスは極端に少ない。なぜなら、パルス
技術が必要とする電力は、波全体を扱うのに必要な電力
よりずっと少ないからである。パルス技術は、コモンモ
ードの歪みの問題にも対処する。
り、また電力のロスは極端に少ない。なぜなら、パルス
技術が必要とする電力は、波全体を扱うのに必要な電力
よりずっと少ないからである。パルス技術は、コモンモ
ードの歪みの問題にも対処する。
【００２９】ディジタルインタフェースにおいて好まし
いパルストランスの代わりに、他のタイプのアイソレー
ションを用いてもよい。２つの光結合器もまた、１つが
入力、１つが出力という２つの直列のデータストリーム
に対して効果的である。しかしパルストランスによるア
イソレーションの方が、電力が少なくてすむ。
いパルストランスの代わりに、他のタイプのアイソレー
ションを用いてもよい。２つの光結合器もまた、１つが
入力、１つが出力という２つの直列のデータストリーム
に対して効果的である。しかしパルストランスによるア
イソレーションの方が、電力が少なくてすむ。
【００３０】たとえば落雷によるサージのような、すな
わち地上の電話システムにおける、非コモンモードにつ
いては、図３および図７のブロック図が、図２のＤＡＡ
装置１７で使用するためのサージ除去回路を示してい
る。図３では、ＴＩＰライン５１はこのラインを開くた
めのＦＥＴ５２（あるいは動作の早いトランジスタ）を
含んでいる。ＴＩＰリード５１とＲＩＮＧリード５４と
の間の検出器５３は、サージを感知し、ＦＥＴ５２を非
常に迅速に開く。
わち地上の電話システムにおける、非コモンモードにつ
いては、図３および図７のブロック図が、図２のＤＡＡ
装置１７で使用するためのサージ除去回路を示してい
る。図３では、ＴＩＰライン５１はこのラインを開くた
めのＦＥＴ５２（あるいは動作の早いトランジスタ）を
含んでいる。ＴＩＰリード５１とＲＩＮＧリード５４と
の間の検出器５３は、サージを感知し、ＦＥＴ５２を非
常に迅速に開く。
【００３１】図６は、たとえば電話回線５８および５９
に結合された５７のような、モデムのための先行技術の
型のサージ保護を示す。従来の絶縁変圧器６０が、電話
回線５８および５９とモデム５７との間に接続されて示
されている。ＭＯＶ６１（金属酸化物バリスタ）がサー
ジ吸収装置として作用するよう複数の回線にかかるよう
に接続されて示されている。ＲＩＮＧ検出器６２は、リ
ングが現れたことをモデム５７に示すために設けられて
おり、ＤＳＰ１３は、ＩＡ１１を介して回線起動リレー
６３を動作させる。
に結合された５７のような、モデムのための先行技術の
型のサージ保護を示す。従来の絶縁変圧器６０が、電話
回線５８および５９とモデム５７との間に接続されて示
されている。ＭＯＶ６１（金属酸化物バリスタ）がサー
ジ吸収装置として作用するよう複数の回線にかかるよう
に接続されて示されている。ＲＩＮＧ検出器６２は、リ
ングが現れたことをモデム５７に示すために設けられて
おり、ＤＳＰ１３は、ＩＡ１１を介して回線起動リレー
６３を動作させる。
【００３２】図７は、絶縁変圧器６０のない、この発明
の好ましいサージ保護回路を示す。サージ除去および回
線起動スイッチ６５についての詳細は、図８で後述され
る。
の好ましいサージ保護回路を示す。サージ除去および回
線起動スイッチ６５についての詳細は、図８で後述され
る。
【００３３】図８では、１０１においてオンフックおよ
びオフフックのリードが示され、これはオフフックのと
き＋５Ｖを供給し、またモデムがオンのときは、直流電
力リード１０３で接地１０５に対して＋５Ｖを受取る。
ＦＥＴ１０７（ＢＵＺ７８）は、予期しないサージのた
めの信号回路内のＴＩＰリードを開閉するのに使われ
る。
びオフフックのリードが示され、これはオフフックのと
き＋５Ｖを供給し、またモデムがオンのときは、直流電
力リード１０３で接地１０５に対して＋５Ｖを受取る。
ＦＥＴ１０７（ＢＵＺ７８）は、予期しないサージのた
めの信号回路内のＴＩＰリードを開閉するのに使われ
る。
【００３４】ＴＩＰリード１０９とＲＩＮＧリード１１
３にかかる、直列抵抗器１１２を含む並列リード１１１
中のコンデンサ１１０は、０．３３μｆ、２５０Ｖのコ
ンデンサであり、また抵抗器１１２は、１０，０００Ω
である。この対はＲＩＮＧ信号のためのダミー負荷を含
む。
３にかかる、直列抵抗器１１２を含む並列リード１１１
中のコンデンサ１１０は、０．３３μｆ、２５０Ｖのコ
ンデンサであり、また抵抗器１１２は、１０，０００Ω
である。この対はＲＩＮＧ信号のためのダミー負荷を含
む。
【００３５】次に、全波ブリッジ整流器は４つの位置Ｎ
４００６ダイオード１１５、１１７、１１９および１２
１を含んでＦＥＴ１０７のドレイン１２３上の正の電圧
を保障し、このときソース１２５はリード１２７を介し
て１０５において接地されている。
４００６ダイオード１１５、１１７、１１９および１２
１を含んでＦＥＴ１０７のドレイン１２３上の正の電圧
を保障し、このときソース１２５はリード１２７を介し
て１０５において接地されている。
【００３６】図８の回路は様々な状況下で保護を提供し
なければならない。 １） モデムの電力が１０３でオフであるとき。
なければならない。 １） モデムの電力が１０３でオフであるとき。
【００３７】このとき、ＦＥＴ１０７（Ｑ４）は、すで
にオフ状態である。オフ状態の間、ＦＥＴは高電圧が通
過するのをブロックする。速やかに上昇するサージが達
すると、それはＦＥＴ１０７の内部キャパシタンスを介
してＦＥＴゲート１２９を充電しようとする。普通、こ
れはＦＥＴをオンにする。しかしながら、ダイオード
（１Ｎ１１４８）Ｄ１２ １３１は、５Ｖ電源を介して
ゲート１２９を接地１０５にクランプすることにより、
ＦＥＴ１０７をオフに保ち、したがってゲート１２９上
でのいかなる電荷の結集をも防ぐ。
にオフ状態である。オフ状態の間、ＦＥＴは高電圧が通
過するのをブロックする。速やかに上昇するサージが達
すると、それはＦＥＴ１０７の内部キャパシタンスを介
してＦＥＴゲート１２９を充電しようとする。普通、こ
れはＦＥＴをオンにする。しかしながら、ダイオード
（１Ｎ１１４８）Ｄ１２ １３１は、５Ｖ電源を介して
ゲート１２９を接地１０５にクランプすることにより、
ＦＥＴ１０７をオフに保ち、したがってゲート１２９上
でのいかなる電荷の結集をも防ぐ。
【００３８】２） モデムの電力が１０３でオンであ
り、かつ１０１でオンフックであるとき。
り、かつ１０１でオンフックであるとき。
【００３９】この場合には、ＦＥＴ１０７がまだオフで
あり、ＤＣ電流がそれを介して流れないという意味で前
述のものに似ている。リード１０１を通過するオンフッ
ク信号がゲート１２９を接地レベル１０５に保つので、
ＦＥＴはオフである。このとき、ＪＫフリップ−フロッ
プ１３３（Ｕ２）（７４ＨＣ１１２）はリード１０３か
ら電力供給を受け、ＦＥＴ１０７をオフに保つのを助け
ることができる。
あり、ＤＣ電流がそれを介して流れないという意味で前
述のものに似ている。リード１０１を通過するオンフッ
ク信号がゲート１２９を接地レベル１０５に保つので、
ＦＥＴはオフである。このとき、ＪＫフリップ−フロッ
プ１３３（Ｕ２）（７４ＨＣ１１２）はリード１０３か
ら電力供給を受け、ＦＥＴ１０７をオフに保つのを助け
ることができる。
【００４０】サージが達すると、それは１３５（１００
ｐｆ）に見られるように、Ｃ４を介して通過し、ＪＫフ
リップ−フロップ１３３に対してクロックとなる。１６
１で示される抵抗器Ｒ６は、４７，０００Ωを有し、か
つ１６２で示される抵抗器Ｒ４は、１０，０００Ωを有
する。この５：１の割合は、リード１３７を介してＪＫ
フリップ−フロップ１３３をクロックするのに必要とさ
れるサージ電圧の程度を決定し、所望ならばそれは調整
可能にすることができる。結果としてＪＫ１３３のＱ出
力が上昇し、リード１３８および１２７、ならびに１３
１上でＱ２ １４０（２Ｈ１２２２）をオンにする。Ｑ
２ １４０は、Ｑ４ １４０のゲート１２９を、接地レ
ベルにクランプされた状態に保ち、それはＦＥＴ１０７
をオフ状態に保つ結果となる。
ｐｆ）に見られるように、Ｃ４を介して通過し、ＪＫフ
リップ−フロップ１３３に対してクロックとなる。１６
１で示される抵抗器Ｒ６は、４７，０００Ωを有し、か
つ１６２で示される抵抗器Ｒ４は、１０，０００Ωを有
する。この５：１の割合は、リード１３７を介してＪＫ
フリップ−フロップ１３３をクロックするのに必要とさ
れるサージ電圧の程度を決定し、所望ならばそれは調整
可能にすることができる。結果としてＪＫ１３３のＱ出
力が上昇し、リード１３８および１２７、ならびに１３
１上でＱ２ １４０（２Ｈ１２２２）をオンにする。Ｑ
２ １４０は、Ｑ４ １４０のゲート１２９を、接地レ
ベルにクランプされた状態に保ち、それはＦＥＴ１０７
をオフ状態に保つ結果となる。
【００４１】３） モデムの電力が１０３でオンであ
り、かつ１０１でオフフックであるとき。
り、かつ１０１でオフフックであるとき。
【００４２】ほぼこのときには、ＦＥＴ１０７は回線電
流を導通している。なぜならそのゲートが、５Ｖをリー
ド１０１から受取るからである。サージは、再び、Ｃ４
１３５を通過し、かつＪＫ１３３をクロックする。Ｊ
ＫのＱ出力は、上昇し、Ｑ２１４０をオンにする。Ｑ２
１４０は、電圧が高くなる前にできるだけ早くＦＥＴ
１０７をオフにする。
流を導通している。なぜならそのゲートが、５Ｖをリー
ド１０１から受取るからである。サージは、再び、Ｃ４
１３５を通過し、かつＪＫ１３３をクロックする。Ｊ
ＫのＱ出力は、上昇し、Ｑ２１４０をオンにする。Ｑ２
１４０は、電圧が高くなる前にできるだけ早くＦＥＴ
１０７をオフにする。
【００４３】４） モデムの電力が１０３でオンであ
り、１０１でオフフックであり、しかし電流はＴＩＰお
よびＲＩＮＧを介して流れないとき。
り、１０１でオフフックであり、しかし電流はＴＩＰお
よびＲＩＮＧを介して流れないとき。
【００４４】このとき、回路は、最後の例と同じように
動く。この状態は、モデムを普通に使っている間は起こ
りそうではないが、ＦＣＣ研究所はＴＩＰおよびＲＩＮ
Ｇ電流なしでモデムの電力をオンにするテストを行なっ
ている。
動く。この状態は、モデムを普通に使っている間は起こ
りそうではないが、ＦＣＣ研究所はＴＩＰおよびＲＩＮ
Ｇ電流なしでモデムの電力をオンにするテストを行なっ
ている。
【００４５】上の活動を支持して、Ｑ１２ １４２（２
Ｎ４４０３）は、ＪＫフリップ−フロップ１３３がクロ
ックされたときはいつでも、オンとなり、Ｑ１４ １４
４（ＭＪＤ４７）を非常に速やかにオンにする。この動
作は、浮遊キャパシタンスおよびＦＥＴ１０７のキャパ
シタンスを放電し、電圧が高くなるのを防ぐ。
Ｎ４４０３）は、ＪＫフリップ−フロップ１３３がクロ
ックされたときはいつでも、オンとなり、Ｑ１４ １４
４（ＭＪＤ４７）を非常に速やかにオンにする。この動
作は、浮遊キャパシタンスおよびＦＥＴ１０７のキャパ
シタンスを放電し、電圧が高くなるのを防ぐ。
【００４６】Ｒ１０ １４５（４７Ｋ）およびＣ６ １
４７（０．０１μｆ）は、ＪＫフリップ−フロップ１３
３のＱ出力を高レベルに保持し、約１ｍ秒の間ＦＥＴ１
０７をオフに保つ。この方法で、ＦＥＴ１０７はサージ
の予期される持続期間よりも長い期間オフにされる。
（１ＭＳ）を超えてサージが持続する場合、Ｒ７＆Ｒ５
Ｃ５の組合わせは、ＪＫをクロックされた状態に保つよ
うに設計され、これはＱ４ １０７をオフに保つ。
４７（０．０１μｆ）は、ＪＫフリップ−フロップ１３
３のＱ出力を高レベルに保持し、約１ｍ秒の間ＦＥＴ１
０７をオフに保つ。この方法で、ＦＥＴ１０７はサージ
の予期される持続期間よりも長い期間オフにされる。
（１ＭＳ）を超えてサージが持続する場合、Ｒ７＆Ｒ５
Ｃ５の組合わせは、ＪＫをクロックされた状態に保つよ
うに設計され、これはＱ４ １０７をオフに保つ。
【００４７】ＡＣの目的のために、接地１０５は＋５Ｖ
リードに接続され、このためＴＩＰ−ＲＩＮＧにかかる
高電位のスパイクまたはサージが、パルスの負側を電子
的インダクタボックス１５０内の何らかの、またはいく
つかの経路を介して接地１０５およびリード１０３まで
通過させるということに注目すべきである。したがっ
て、パルスは５：１の分圧器、Ｒ４ １６２、Ｒ６ １
６１を横切る。
リードに接続され、このためＴＩＰ−ＲＩＮＧにかかる
高電位のスパイクまたはサージが、パルスの負側を電子
的インダクタボックス１５０内の何らかの、またはいく
つかの経路を介して接地１０５およびリード１０３まで
通過させるということに注目すべきである。したがっ
て、パルスは５：１の分圧器、Ｒ４ １６２、Ｒ６ １
６１を横切る。
【００４８】またＦＥＴ１０７がオンからオフになると
きには、またそれを介して通されるいくらかのエネルギ
があり、電圧は、Ｑ１４ １４４を横切って上昇する。
クロックの後、トランジスタＱ１２ １４２は、Ｑバー
によりしっかりとオンになって、Ｑが上昇し、次にＱ１
４ １４４はしっかりとオンになり、エネルギーを吸収
する。
きには、またそれを介して通されるいくらかのエネルギ
があり、電圧は、Ｑ１４ １４４を横切って上昇する。
クロックの後、トランジスタＱ１２ １４２は、Ｑバー
によりしっかりとオンになって、Ｑが上昇し、次にＱ１
４ １４４はしっかりとオンになり、エネルギーを吸収
する。
【００４９】サージ保護回路は、いかなる回路またはモ
デム内でも動作して、たとえば商業製品（消費財）を非
コモンモードのサージから保護する。このように、ディ
ジタルパルス変圧器およびサージ保護回路と、トランス
なしのＤＡＡとの結合は、非コモンモードおよびコモン
モードの問題を両方とも排除する。
デム内でも動作して、たとえば商業製品（消費財）を非
コモンモードのサージから保護する。このように、ディ
ジタルパルス変圧器およびサージ保護回路と、トランス
なしのＤＡＡとの結合は、非コモンモードおよびコモン
モードの問題を両方とも排除する。
【図１】先行技術のモデムのブロック図である。
【図２】トランスなしのＤＡＡのブロック図である。
【図３】サージ検出器およびラインＦＥＴを示す図であ
る。
る。
【図４】波形を示す図であって、（Ａ）は典型的な方形
波を示す図であり、（Ｂ）は電力節約のための微分され
た波を示す図である。
波を示す図であり、（Ｂ）は電力節約のための微分され
た波を示す図である。
【図５】パルストランスを示す図であって、（Ａ）は従
来の絶縁変圧器の代わりとなるパルストランスのための
コイルを示す図であり、（Ｂ）はパルストランスの断面
図である。
来の絶縁変圧器の代わりとなるパルストランスのための
コイルを示す図であり、（Ｂ）はパルストランスの断面
図である。
【図６】先行技術における絶縁変圧器がある場合のサー
ジ保護回路を示す図である。
ジ保護回路を示す図である。
【図７】この発明の絶縁変圧器なしのサージ保護回路を
示す図である。
示す図である。
【図８】サージ保護付きでトランスなしのＤＡＡの回路
図である。
図である。
６５ 回線起動スイッチ １０７ ＦＥＴ １０９ ＴＩＰリード １１０ コンデンサ １１３ ＲＩＮＧリード １３３ ＪＫフリップ−フロップ
フロントページの続き (72)発明者 デイル・イー・フォルウェル アメリカ合衆国、92670 カリフォルニ ア州、プラセンティア、ウィングフッ ト、1113 (56)参考文献 特開 平６−98038（ＪＰ，Ａ) 特開 昭59−44159（ＪＰ，Ａ) 特開 平６−85963（ＪＰ，Ａ) 特開 平３−6164（ＪＰ，Ａ) 特開 昭61−123254（ＪＰ，Ａ) 特開 平３−80509（ＪＰ，Ａ) 特表 平４−502248（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04M 11/00 - 11/10 H02H 1/00 - 3/253 H02H 7/00 H02H 7/10 - 7/20
Claims (22)
- 【請求項１】 電話回線とモデムとの間の通信のための
ＴＩＰおよびＲＩＮＧリードと、 前記リードのうち１本を開閉するために接続されたＦＥ
Ｔと、 オフフックモードのときに前記ＦＥＴに動作電圧を供給
するためのオン／オフフック回路と、 接地に対して正である直流電圧のためのモデム電源と、 第１の回路および第２の回路と、 前記第１の回路を一の状況において活性化しかつ前記第
２の回路を他の状況において活性化するためのフリップ
−フロップ回路と、 前記リードにかかって接続され、サージ電圧を感知する
と前記フリップ−フロップ回路を前記一の状況に活性化
するための感知手段とを組合せとして備え、 前記第１の回路は、前記第１の回路が活性化されるとき
に前記ＦＥＴが電流を導通することを防ぎ、 前記第２の回路は、所定の時間の後フリップ−フロップ
回路をリセットする、モデムサージ保護回路。 - 【請求項２】 前記第１の回路は、サージに応答して前
記ＦＥＴのゲートを接地にクランプしてゲートに電荷が
結集するのを妨げるクランプ手段を含む、請求項１に記
載の回路。 - 【請求項３】 前記フリップ−フロップに接続され、フ
リップ−フロップがクロックされるときに飽和する第１
のトランジスタと、 第１のトランジスタに接続され、導通する第１のトラン
ジスタによって迅速にオンする第２のトランジスタと、 ＲＩＮＧリードから接地へ前記第１および第２のトラン
ジスタによって閉じられ、ＦＥＴキャパシタンスを含む
浮遊キャパシタンスを放電するための短絡経路とをさら
に備える、請求項２に記載の回路。 - 【請求項４】 ＴＩＰとＲＩＮＧとの間に接続され、Ｆ
ＥＴのドレインへの正の電圧を保証するための整流器ブ
リッジ回路をさらに備える、請求項３に記載の回路。 - 【請求項５】 ＴＩＰとＲＩＮＧとにかけて接続され、
ＲＩＮＧ信号に対するダミー負荷として働く抵抗器−コ
ンデンサ直列回路をさらに備える、請求項４に記載の回
路。 - 【請求項６】 前記第１のおよび第２のトランジスタと
並列抵抗器−コンデンサ回路とを含む前記モデムのため
のインダクタをさらに備える、請求項５に記載の回路。 - 【請求項７】 前記感知手段はコンデンサと２つの抵抗
器とからなる直列回路を含み、両方の抵抗器に共通の点
が前記ＪＫフリップ−フロップのクロック入力に接続さ
れており、前記抵抗器の相対的値がフリップ−フロップ
を活性化させるサージ上の点を決定する、請求項１に記
載の回路。 - 【請求項８】 前記第１の回路は、フリップ−フロップ
のＱ出力に接続されかつ前記ＦＥＴのソース−ゲートに
かかるように接続されてフリップ−フロップがクロック
されているときにゲートを接地するためのクランプトラ
ンジスタを含む、請求項１に記載の回路。 - 【請求項９】 前記第２の回路は、フリップ−フロップ
出力Ｑバーに接続されてコンデンサを充電しかつフリッ
プ−フロップのＣＬＥＡＲに接続されてサージが消えて
しまうまでの間ＦＥＴゲートの接地を維持するためにフ
リップ−フロップがクロックされているときに放電する
抵抗器−コンデンサネットワークを含む、請求項１に記
載の回路。 - 【請求項１０】 従来の絶縁変圧器を含まないモデムで
あって、組合せにおいて、 電話回線システムと通信するトランスなしのデータアク
セス装置と、 集積化されたアナログ装置と、 ディジタル信号プロセッサと、 マイクロプロセッサとを備え、 集積化されたアナログ装置はデータアクセス装置に接続
され、かつマイクロプロセッサはディジタル信号プロセ
ッサに接続され、 集積化されたアナログ装置とディジタル信号プロセッサ
との間に接続されたパルストランス手段と、 電話回線とモデムとの間の通信のためのＴＩＰおよびＲ
ＩＮＧリードと、前記リードのうち１本を開閉するため
に接続されたＦＥＴと、 オフフックモードのとき前記ＦＥＴに動作電圧を供給す
るためのオン／オフフック回路と、 第１の回路および第２の回路と、 前記第１の回路を一の状況において活性化しかつ前記第
２の回路を他の状況において活性化するためのフリップ
−フロップ回路と、 前記リードにかかって接続され、サージ電圧を感知する
と前記フリップ−フロップ回路を前記一の状況に活性化
するための感知手段と、 前記第１の回路は、前記第１の回路が活性化されるとき
に前記ＦＥＴが電流を導通することを防ぎ、 前記第２の回路は、所定の時間の後フリップ−フロップ
回路をリセットする、モデム。 - 【請求項１１】 受信された信号のための集積化された
アナログ装置中のマルチプレクサ手段および受信された
信号のためのディジタル信号プロセッサ中のデマルチプ
レクサ手段と、 送信された信号のためのディジタル信号プロセッサ中の
さらなるマルチプレクサ手段および送信された信号のた
めの集積化されたアナログ装置中のさらなるデマルチプ
レクサ手段とをさらに備え、パルストランスを通して送
られる前記信号はすべてディジタルであり、それによっ
てアナログの歪が防止される、請求項１０に記載の回
路。 - 【請求項１２】 サージに応答して前記ＦＥＴのゲート
を接地にクランプし、ゲートに電荷が結集するのを妨げ
る、クランプ手段をさらに備える、請求項１１に記載の
回路。 - 【請求項１３】 前記フリップ−フロップに接続され、
フリップ−フロップがクロックされるときに飽和する第
１のトランジスタと、 第１のトランジスタに接続され、導通する第１のトラン
ジスタによって迅速にオンする第２のトランジスタと、 ＲＩＮＧリードから接地へ前記第１および第２のトラン
ジスタによって閉じられ、ＦＥＴキャパシタンスを含む
浮遊キャパシタンスを放電するための短縮経路とをさら
に備える、請求項１２に記載の回路。 - 【請求項１４】 ＴＩＰとＲＩＮＧとの間に接続され、
ＦＥＴのドレインへの正の電圧を保証するための整流器
ブリッジ回路をさらに備える、請求項１３に記載の回
路。 - 【請求項１５】 ＴＩＰとＲＩＮＧとにかけて接続さ
れ、ＲＩＮＧ信号に対するダミー負荷として働く抵抗器
−コンデンサ直列回路をさらに備える、請求項１４に記
載の回路。 - 【請求項１６】 前記第１のおよび第２のトランジスタ
と並列抵抗器−コンデンサ回路とを含む前記モデムのた
めのインダクタをさらに備える、請求項１５に記載の回
路。 - 【請求項１７】 前記感知手段は、コンデンサと２つの
抵抗器とからなる直列回路を含み、両方の抵抗器に共通
の点が前記フリップ−フロップのクロック入力に接続さ
れており、前記抵抗器の相対的値がフリップ−フロップ
を活性化するサージ上の点を決定する、請求項１０に記
載の回路。 - 【請求項１８】 前記第１の回路は、そのベースがフリ
ップ−フロップのＱ出力に接続され、かつ前記ＦＥＴの
ソース−ゲートにかかって接続されてフリップ−フロッ
プがクロックされているときにゲートを接地するクラン
プトランジスタを含む、請求項１０に記載の回路。 - 【請求項１９】 前記第２の回路は、フリップ−フロッ
プ出力Ｑバーに接続されてコンデンサを充電しかつフリ
ップ−フロップのＣＬＥＡＲに接続されてサージが消え
てしまうまでの間ＦＥＴのゲートの接地を維持するため
にフリップ−フロップがクロックされているときに放電
する抵抗器−コンデンサネットワークを含む、請求項１
０に記載の回路。 - 【請求項２０】 １対の入力リードと、 前記リードのうち１本を開閉するために接続されたＦＥ
Ｔと、 前記ＦＥＴに動作電圧を供給するための端子と、 第１の回路および第２の回路と、 前記第１の回路を一の状況において活性化しかつ前記第
２の回路を他の状況において活性化するためのフリップ
−フロップ回路と、 前記リードにかかって接続され、サージ電圧を感知する
と前記フリップ−フロップ回路を前記一の状況に活性化
するための感知手段とを組合せとして備え、 前記第１の回路は、前記第１の回路が活性化されるとき
に前記ＦＥＴが電流を導通することを防ぎ、 前記第２の回路は、所定の時間の後フリップ−フロップ
回路をリセットする、サージ保護回路。 - 【請求項２１】 １対の入力線を横切るように接続され
た装置のためのサージ保護の方法であって、 入力線のうちの１本の中へＦＥＴを配置して前記入力線
を開閉するステップと、 サージ電圧を感知するステップと、 前記サージが感知されたときに前記ＦＥＴが電流を導通
することを防ぐステップと、 サージが通過してしまうまで前記導通の防止を維持する
ステップとを含み、 前記ＦＥＴが非導通もしくは導通のときにサージが発生
した場合、前記ＦＥＴのゲートに電荷が結集するのを妨
げるためにゲートを接地にクランプし、 前記ＦＥＴがオンからオフへと変えられる際に、前記Ｆ
ＥＴをエネルギが通過するための放電経路を提供する、
方法。 - 【請求項２２】 １対の入力線を横切るように接続され
た装置のためのサージ保護の方法であって、 入力線のうちの１本の中へＦＥＴを配置して前記入力線
を開閉するステップと、 サージ電圧を感知するステップと、 前記サージが感知されたときに前記ＦＥＴが電流を導通
することを防ぐステップと、 サージが通過してしまうまで前記導通の防止を維持する
ステップとを含み、 前記サージが感知されたときにＦＥＴキャパシタンスを
含む浮遊キャパシタンスの放電経路を能動化する、 方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US895969 | 1986-08-13 | ||
| US89596992A | 1992-06-09 | 1992-06-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685963A JPH0685963A (ja) | 1994-03-25 |
| JP3283964B2 true JP3283964B2 (ja) | 2002-05-20 |
Family
ID=25405381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13204293A Expired - Lifetime JP3283964B2 (ja) | 1992-06-09 | 1993-06-02 | モデムサージ保護回路およびサージ保護方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0576883B1 (ja) |
| JP (1) | JP3283964B2 (ja) |
| DE (1) | DE69309789T2 (ja) |
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|---|---|---|---|---|
| WO1998044687A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem |
| FR2799912B1 (fr) | 1999-10-19 | 2002-02-15 | St Microelectronics Sa | Transmission d'une horloge par une barriere d'isolement capacitive |
| KR20060044052A (ko) * | 2004-11-11 | 2006-05-16 | 주식회사 다토스 | 엑스디에스엘 모뎀의 낙뢰 및 서지 방지장치 |
| JP4378376B2 (ja) | 2006-12-07 | 2009-12-02 | 石川ガスケット株式会社 | 金属製ガスケット及びその製造方法 |
| JP2008164155A (ja) | 2007-01-05 | 2008-07-17 | Ishikawa Gasket Co Ltd | 金属製ガスケット及び金属製ガスケットの誤組立検出方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL174420C (nl) * | 1975-06-30 | 1984-06-01 | Philips Nv | Beveiligingsinrichting voor een telefoontoestel. |
| US4203006A (en) * | 1978-04-20 | 1980-05-13 | Prentice Corporation | Direct access coupler |
| FR2495866A1 (fr) * | 1980-12-10 | 1982-06-11 | Trt Telecom Radio Electr | Dispositif d'adaptation d'un modem a la ligne telephonique du reseau commute |
| US4398066A (en) * | 1981-08-19 | 1983-08-09 | Siemens Corporation | Automatic power denial circuit for a subscriber line interface circuit |
| US4433212A (en) * | 1982-06-21 | 1984-02-21 | Applied Spectrum Technologies, Inc. | Telephone line interface circuit |
| US4465903A (en) * | 1983-04-21 | 1984-08-14 | Ixo, Inc. | Electronic telephone interface circuit |
| AR241565A1 (es) * | 1984-12-19 | 1992-08-31 | Siemens Ag | Disposicion de circuito para proteger un circuito de alimentacion de abonado en una central de enlace telefonico, preferentemente digital |
| US4647721A (en) * | 1985-03-19 | 1987-03-03 | Dynatech Computer Power, Inc. | Telephone activated power controller |
| JP2754508B2 (ja) * | 1987-09-16 | 1998-05-20 | 三菱マテリアル 株式会社 | 半導体回路用の保護回路 |
| CA2092902A1 (en) * | 1990-10-12 | 1992-04-13 | Ian Paul Atkins | Circuit protection arrangement |
-
1993
- 1993-06-02 JP JP13204293A patent/JP3283964B2/ja not_active Expired - Lifetime
- 1993-06-08 DE DE1993609789 patent/DE69309789T2/de not_active Expired - Lifetime
- 1993-06-08 EP EP93109224A patent/EP0576883B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0576883A2 (en) | 1994-01-05 |
| DE69309789T2 (de) | 1997-11-20 |
| EP0576883A3 (en) | 1994-11-09 |
| EP0576883B1 (en) | 1997-04-16 |
| JPH0685963A (ja) | 1994-03-25 |
| DE69309789D1 (de) | 1997-05-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
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