JP3271825B2 - 立体画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、立体を表現した３次
元画像において、エイリアシングを除いて高品質な画像
を高速に表示する立体画像処理装置に関する。

【０００２】

【従来の技術】ＣＲＴデイスプレイ等の２次元（平面）
表示装置に３次元立体図形を透視変換処理、遠近処理等
によって表示する場合に、スキャンラインアルゴリズム
を使用し、表示する方法が知られている。

【０００３】このスキャンライン法は、最も一般的な隠
面消去アルゴリズムの一つであり、比較的高品質な絵を
比較的短時間で生成できるため、多くの立体画像処理装
置に用いられている。

【０００４】ところで、ＣＲＴ等のラスタディスプレイ
に図形を表示する場合にも、斜めの線分や、多角形の境
界部にジャギー（ｊａｇｇｙ）と呼ばれるぎざぎざが生
じることが知られている。これらの現象は、エイリアシ
ング（ａｌｉａｓｉｎｇ）と呼ばれる現象の一つであ
る。

【０００５】画像の生成においては、図形や物体などを
格子状に並べた有限個の点でサンプリングすることが多
いが、この場合にエイリアシングが発生する。

【０００６】このエイリアシングが発生すると次のよう
な問題が発生する。 （１）ジャギーが発生する。 （２）小さい物体や細長い物体が表示されないことがあ
る。 （３）マッピングなどのように周期的に分布する画像で
は、モアレパターンを生じる。 （４）ハイライトや模様などが部分的に欠如する。

【０００７】高品質な画像生成のためには、エイリアシ
ングの問題を解決する必要がある。このエイリアシング
を除くための手法として、アンチエイリアシング（ａｎ
ｔｉ−ａｌｉａｓｉｎｇ）がある。スキャンライン法で
のアンチエイリアシング法は、１画素中を数本のスキャ
ンラインを通し、１画素中の各ポリゴンの色の比を求め
て、その画素の色を求めることにより行われる。

【０００８】しかしながら、このスキャンライン法によ
るアンチエイリアシング法は１画素に対して複数のスキ
ャンライン処理を必要とするため、プログラムの複雑さ
も実行時間も非常に多く必要とし、リアルタイムに処理
を行う必要のあるシステムに用いることは難しい。

【０００９】一方、高速にアンチエイリアシングを行う
方法として、スクリーンに３×３フィルター等を使用し
たディジタルフィルターをかける方法がある。

【００１０】

【発明が解決しようとする課題】しかしながら、上記デ
ィジタルフィルター処理では、マッピングされたポリゴ
ン面にフィルター演算を行ってしまうため、ジャギーが
よりひどくなったり、モアレが発生する等の問題があ
る。これらの問題をなくすためには、マッピングデータ
の画素を増やすことである程度対応することができる
が、マッピングデータの画素を増加させることは、処理
時間を飛躍敵に増大させ、リアルタイムに処理を行う必
要のあるシステムに使用することは困難である。

【００１１】この発明は上述した問題点を解消するため
になされたものにして、マッピングされたポリゴン面に
対しても、モアレ等の発生をなくし、高速にアンチエイ
リアシング処理を行うことが可能な立体画像処理装置を
提供することをその目的とする。

【００１２】

【課題を解決するための手段】この発明の立体画像処理
装置は、ポリゴンを構成するＸ，Ｙの端点情報及び各ポ
リゴンの視点からの距離を格納する記憶手段と、この記
憶手段からの端点情報を幾何変換する幾何変換手段と、
この幾何変換手段からの端点情報に基づいて、ポリゴン
外形のアドレス情報をスキャンラインごとにポリゴン外
形部分の情報に変換する外形処理手段と、この外形処理
手段にて算出された対向する２辺間の各アドレス情報及
び各ポリゴンの視点からの距離に基づいて表示されるポ
リゴンか否か検出する手段と、上記外形処理手段にて算
出された対向する２辺間の各アドレス情報に基づいてポ
リゴンエッジか否か検出する手段と、表示されるポリゴ
ンのポリゴンエッジの画情報のみフィルター演算を行う
アンチエイリアシング処理手段と、このアンチエイアリ
シング処理手段からの画情報を表示する表示手段と、を
備えるとともに、上記アンチエイリアシング処理手段
は、ポリゴンの視点からの距離に応じてフィルター演算
の係数を変化させる手段を有し、遠方のポリゴンに対し
てはアンチエイリアシングを強く行い、近方のポリゴン
に対してはアンチエイリアシングを弱く行うことを特徴
とする。

【００１３】また、この発明の立体画像処理装置は、ポ
リゴンを構成するＸ，Ｙの端点情報及び各ポリゴンの視
点からの距離並びにポリゴン面に付与する模様の基本パ
ターンの領域を示す内部パターン端点情報を格納する記
憶手段と、この記憶手段からの各端点情報を幾何変換す
る幾何変換手段と、この幾何変換手段からの各端点情報
に基づいて、ポリゴン外形のアドレス情報及び内部パタ
ーン端点情報をスキャンラインごとにポリゴン外形部分
の情報に変換する外形処理手段と、この外形処理手段に
て算出された対向する２辺間の各アドレス情報及び各ポ
リゴンの視点からの距離に基づいて表示されるポリゴン
か否か検出する手段と、上記外形処理手段にて算出され
た対向する２辺間の各アドレス情報に基づいてポリゴン
エッジか否か検出する手段と、上記外形処理手段にて算
出された対向する２辺間の各アドレス情報に基づきポリ
ゴン内部の内部パターン情報を算出する内部描画処理手
段と、上記基本パターンのルックアップテーブルを構成
する内部パターンメモリと、上記内部描画処理手段から
与えられる情報に基づき上記内部パターンメモリをアク
セスし、このメモリから得られる画情報のうち表示され
るポリゴンのポリゴンエッジの画情報のみフィルター演
算を行うアンチエイリアシング処理手段と、このアンチ
エイアリシング処理手段からの画像情報を表示する表示
手段と、を備えるとともに、上記アンチエイリアシング
処理手段は、ポリゴンの視点からの距離に応じてフィル
ター演算の係数を変化させる手段を備え、遠方のポリゴ
ンに対してはアンチエイリアシングを強く行い、近方の
ポリゴンに対してはアンチエイリアシングを弱く行うこ
とを特徴とする。

【００１４】

【作用】この発明は、ポリゴンエッジにあたる画情報
（ドット）のみ、フィルタ演算を行い他の部分に対して
はフィルター演算を行わないので、ジャギー、モアレの
発生をなくし、高速にアンチエイリアシング処理を行う
ことが可能となり、リアルタイムにＣＲＴ等の表示装置
にポリゴンを表示することができる。

【００１５】更に、ポリゴンの視点からの距離に応じて
フィルター演算の係数を変化させ、遠方のポリゴンに対
してはアンチエイリアシングを強く行い、近方のポリゴ
ンに対してはアンチエイリアシングを弱く行うようにす
ることで、よりリアリテイのある表示を行うことができ
る。

【００１６】

【実施例】以下、この発明の実施例につき図面を参照し
て説明する。

【００１７】図１はこの発明を用いた疑似３次元画像処
理装置の全体構成を示すブロック図であり、この装置は
例えば、レーシングゲームや飛行機の操縦シュミレーシ
ョン等のゲーム用機器に用いて好適な一例が示されてい
る。図１に従いこの発明の全体構成につき説明する。

【００１８】この実施例においては、各種条件のシュミ
レーション画像を複数のポリゴン情報として、ポリゴン
端点メモリ１に各ポリゴンの端点情報がＸ，Ｙ，Ｚ座標
値として与えられる。更に、このポリゴン端点メモリ１
には、ポリゴン面に付与する模様の基本パターンのマッ
ピングパターン領域を示す端点情報が格納される。

【００１９】ＣＰＵは、あらゆる立体物（オブジェク
ト）を複数のポリゴンの集合体として表現し、このポリ
ゴンの各端点を示す端点情報を読み出し、ハンドルアク
セス等で構成された操作部（図示しない）の操作内容に
基づいて変換された電気信号に従いこの状況に応じた状
況データを演算し、幾何変換装置３にデータを与える。

【００２０】幾何変換装置３は、ＣＰＵからの命令に従
い各種ポリゴンデータを参照しながら、ポリゴン端点メ
モリ１から各ポリゴンの端点情報データを読み出し、ポ
リゴンの端点の値を視線方向に回転する視野変換、透視
投影変換により各ポリゴンの端点座標を幾何変換し、そ
のＸ，Ｙの２次元のスクリーンデータ及びポリゴン面に
付与するマッピングパターンの領域を示す端点データを
スクリーンメモリ４に与える。また、ポリゴン中心の視
野変換された代表値、すなわち、そのポリゴンの視点か
らの距離の代表値（Ｚ値）を決定し、そのデータをスク
リーンメモリ４に与える。

【００２１】外形処理装置７は、スクリーンメモリ４か
らのポリゴンを構成する各辺の端点、すなわちＸの始点
アドレス（ＸＳ）、終点アドレス（ＸＥ）、及びＹの始
点アドレス（ＹＳ）、終点アドレス（ＹＥ）、並びに基
本パターンを構成するマッピングパターンの始点アドレ
ス（ＭＸＳ）、Ｘ終点アドレス（ＭＸＥ）、Ｙ始点アド
レス（ＭＹＳ）、Ｙ終点アドレス（ＭＹＥ）を取り込
む。

【００２２】そして、この外形処理装置７は、ポリゴン
の外形処理のために、各辺の外形端点情報、マッピング
パターンのアドレスを補間しながら算出し、その算出し
た各データをフレームメモリ８に与える。この外形処理
装置７の詳細については、後述する。

【００２３】また、フレームメモリ８には、外形処理装
置７より与えられた各データ、すなわち、水平ライン
（スキャンライン）ごとにポリゴンの左辺Ｘ、右辺Ｘの
値と左辺のマッピングメモリアドレス、右辺のマッピン
グメモリアドレスとが夫々格納されている。

【００２４】フレームメモリ８に格納されている各デー
タは内部描画処理装置９へ与えられ、内部描画処理装置
９にて、ポリゴン内部の各データが補間される。この内
部描画処理装置９の詳細については後述する。

【００２５】内部描画処理装置９にて補間されたポリゴ
ン内部の各データがアンチエイリアシング処理装置１１
に与えられる。このアンチエイリアシング処理装置１１
には、マッピングパターンのルックアップテーブルアド
レスが格納されたマッピングパターンメモリ１０からの
アドレスデータと内部描画処理装置９からのデータが与
えられる。

【００２６】このアンチエイリアシング処理装置１１
は、各ポリゴンのポリゴンエッジの時にのみ、このポリ
ゴンエッジの回り数ドットにｎｘｎのフィルター演算を
行ってアンチエイリアシング処理を行い、そのデータを
ＣＲＴ１２に送る。また、ポリゴンエッジでない場合に
は、アンチエイリアシング処理を行わずにデータをＣＲ
Ｔ１２に送る。

【００２７】更に、この実施例のアンチエイリアシング
処理装置１１には、フィルター演算の際のパラメータを
視点からの距離、即ちポリゴンのＺ値に応じてフィルタ
ー演算パラメータを変更するように構成し、遠方の物体
に対してはアンチエイリアシングを強く行い、近方の物
体に対して、アンチエイリアシングを弱く行い、よりリ
アリティのある表示を行うようにしている。このアンチ
エイリアシング処理装置１１の詳細は後述する。

【００２８】アンチエイリアシング処理装置１１からポ
リゴンエッジにあたるドット部分のみフィルター演算を
行い、その他の部分に対して、フィルター演算処理を行
わない画像データがＣＲＴ１２に与えられ、ＣＲＴ１２
にジャギー，モアレ等のないリアルな画像がリアルタイ
ムに表示される。

【００２９】つぎに、この発明の外形処理装置７、内部
描画処理装置９につき図４及び図５を参照して説明す
る。

【００３０】この実施例においては、ポリゴンはスクリ
ーン端点座標（Ｘ，Ｙ）と、基本パターン、即ちマッピ
ングパターンの端点座標（ＭＸ，ＭＹ）を持つことによ
り、ポリゴン面に基本パターンを変形させてマッピング
する。

【００３１】まず、ポリゴン外形処理装置７にてポリゴ
ンの外形処理を行う。

【００３２】この外形処理のためにＣＰＵにて、スクリ
ーンメモリ４より読み出された各辺のＸＹアドレスの始
点及び終点に基づいて、ポリゴンを構成する各辺のベク
トルが図１３に示すどの方向に属するかを判断し、その
ベクトルの方向に応じて、右辺又は左辺が決定される。

【００３３】スクリーンメモリ１０には、スクリーン端
点座標（Ｘ，Ｙ）と、マッピングパターンの端点座標
（ＭＸ，ＭＹ）及びポリゴンのＺ値が格納されている。

【００３４】そして、ポリゴン外形処理回路６１にて、
スクリーンメモリ１０より読み出された各辺のＹアドレ
スの始点（ＹＳ）及び終点アドレス（ＹＥ）からＹ方向
の距離（ＤＹ）を算出する。即ち、ＤＹ＝ＹＥ−ＹＳの
演算を減算器６２で行う。続いて、このＤＹを用いて、
ポリゴンの外形を求めるために、各辺のＸ終点（ＸＥ）
からＸ始点（ＸＳ）までのアドレスをデジタル微分解析
（ＤＤＡ）により求め、そのデータをフレームメモリ８
に格納する。

【００３５】即ち、下記数式１の（１）式に示すよう
に、その微差分値を算出し、下記（２）式に示すよう
に、補間演算を行い各辺のＸ終点からＸ始点までのアド
レスを算出する。

【００３６】

【数１】 ＤＤＸ＝（ＸＥ−ＸＳ）／ＤＹ ・・・（１） Ｘ＝Ｘ＋ＤＤＸ ・・・（２）

【００３７】この演算は、ＤＤＡ演算回路６３にて行わ
れ、ＤＤＡ演算回路６３の減算器６４にて、ＸＥ−ＸＳ
の演算を行い、この演算結果が除算器６５に与えられ
る。除算器６５の一入力には、減算器６２よりＤＹ値が
与えられ、上記の（１）式の演算を行い、この演算結果
を補間演算を行う補間回路６６に与える。

【００３８】補間演算回路６６の加算器６７とレジスタ
６８にて上記（２）式の補間演算が行われ、各辺のＸを
始点（ＸＳ）からＸ終点（ＸＥ）までのポリゴンの外形
データを算出し、フレームメモリ８に格納する。

【００３９】また、マッピングパターンの外形処理回路
７１は、基本パターン情報の外形処理を行う。この処理
はスクリーンメモリ４に格納された基本パターンの端点
アドレス（ＭＸ，ＭＹ）を変化させる。

【００４０】スクリーンメモリ４より読み出された基本
パターンの始点アドレス（ＭＸＳ，ＭＹＳ），（ＭＸ
Ｅ，ＭＹＥ）のアドレスデータからポリゴンに対応する
データを下記数式２の（３），（４）式に基づいて、デ
ジタル微分解析（ＤＤＡ）により、ＤＤＡ演算回路７２
及び補間演算回路７５にて算出し、フレームメモリ８に
格納する。即ち、各辺の終点データ（ＭＸＥ，ＭＹＥ）
から始点データ（ＭＸＳ，ＭＹＳ）までのデータを減算
器７３及び除算器７４にてデジタル微分解析（ＤＤＡ）
し、そのデータを加算器７６、レジスタ７７にて補間演
算により求め、そのデータをフレームメモリ８に格納す
る。

【００４１】まず、（３），（４）式に示すように、そ
の微差分値を算出し、（５），（６）に示すように、補
間演算を行い各辺の終点から始点までのデータを算出す
る。この（５）式におけるＭＸの初期値は始点のデータ
（ＭＹＳ）であり、（６）式におけるＭＹの初期値は始
点のデータ（ＭＹＳ）である。（５），（６）式の演算
が０からＤＹまで繰り返される。

【００４２】

【数２】 ＤＭＸ＝（ＭＸＥ−ＭＸＳ）／ＤＹ ・・・（３） ＤＭＹ＝（ＭＹＥ−ＭＹＳ）／ＤＹ ・・・（４） ＭＸ＝ＭＸ＋ＤＭＸ ・・・（５） ＭＹ＝ＭＹ＋ＤＭＹ ・・・（６）

【００４３】この実施例においては、水平走査線に同期
して、その垂直位置を示すＹアドレスごとに、ポリゴン
の外形とそれに基づいて変形された基本パターンの外形
アドレス情報がフレームメモリ８に格納される。

【００４４】上記外形処理装置７の動作を図８ないし図
９の動作フローに基づき、図２の回路例に従い説明す
る。

【００４５】まず、コントローラがポリゴン数（Ｐ）を
ポリゴン端点メモリ１より読み出し、そして、処理する
ポリゴン角数を読み出し、その数を内部処理用メモリに
格納する（ステップＳ１，Ｓ２）。

【００４６】そして、スクリーンメモリ４より始点（Ｘ
Ｓ，ＹＳ，ＭＸＳ，ＭＹＳ）を、それぞれ読み出し（ス
テップＳ３）、スクリーンメモリ４のアドレスをインク
リメントする（ステップＳ４）続いて、スクリーンメモ
リ４より終点（ＸＥ，ＹＥ，ＭＸＥ，ＭＹＥ）をそれぞ
れ読み出す（ステップＳ５）。この読み出した端点の始
点（ＸＳ，ＹＳ）、終点（ＸＥ，ＹＥ）から方向ベクト
ルを算出し、この辺ベクトルを左辺または右辺に設定す
る（ステップＳ６）。

【００４７】そして、外形処理装置７のポリゴン外形処
理回路６１の差分回路を構成する減算器６２にスクリー
ンメモリ４からのＹＥ，ＹＳのデータが与えられ、両者
間の距離ＤＹが算出される（ステップＳ７）。このＤＹ
は微差分演算回路６３、マッピングパターン外形処理回
路７１の微差分演算回路７２にそれぞれ供給される。

【００４８】微差分演算回路６３内の減算器６４にはス
クリーンメモリ４から始点（ＸＳ）及び終点（ＸＥ）デ
ータが与えられ、この減算器６４からの減算結果ＸＥ−
ＸＳが除算器６５へ供給される。

【００４９】この除算器６５にて、（ＸＥ−ＸＳ）／Ｄ
Ｙの除算が行われ（ステップＳ８）、この値（ＤＤＸ）
が補間演算回路６６の加算器６７へ与えられる。この加
算器６７にて、Ｘ＋ＤＤＸの演算が行われ、この値がレ
ジスタ６８に書き込まれ、このレジスタ６８からフレー
ムメモリ２８にＸアドレスとして書き込まれる（ステッ
プＳ９）。

【００５０】また加算器６７の一方の入力はレジスタ６
８からの出力が与えられるため、この補間演算回路６６
にて、補間演算が行われる。

【００５１】続いて、ステップＳ１０において、マッピ
ングパターンの外形処理回路７１にて、スクリーンメモ
リ４より、読み出された基本パターンの端点アドレス
（ＭＸＳ，ＭＹＳ），（ＭＸＥ，ＭＹＥ）が入力され、
この減算器７３にて、ＭＸＥ−ＭＸＳ，及びＭＹＥ−Ｍ
ＹＳの演算が、減算器８３にて、ＴＰＥ−ＴＰＳの演算
が行われ、その演算結果が除算器７４と除算器８４に与
えられる。

【００５２】この除算器７４，８４には差分回路の減算
器６２からのＤＹが与えられ、上述の演算結果との間で
除算され、微差分値が算出される。

【００５３】この微差分演算回路７２にて、ＤＭＸ＝
（ＭＸＥ−ＭＸＳ）／ＤＹ，ＤＭＹ＝（ＭＹＥ−ＭＹ
Ｓ）／ＤＹの演算が行われ、この演算結果が補間演算回
路７５の加算器７６へ供給される。

【００５４】補間演算回路７５では、加算器７６に微差
分演算回路７２及び８２からの出力と、レジスタ７７及
び８７に設定された前のデータとの間で加算がなされ、
ＭＸ＝ＭＸ＋ＤＭＸ，ＭＹ＝ＭＹ＋ＤＭＹ，ＴＰ＝ＴＰ
＋ＤＴＰの演算が行われる（ステップＳ１１，１２）。

【００５５】この値がレジスタ７７に与えられ、このレ
ジスタ７７の値がマッピングパターンのアドレスデータ
としてフレームメモリ８に書き込まれる。

【００５６】また、加算器７６の一方の入力はレジスタ
７７及び８７からの出力が与えられるため、この回路７
５にて、補間演算が行われる。

【００５７】フレームメモリ８には、Ｙアドレス毎にポ
リゴン辺の左辺Ｘアドレス、右辺Ｘアドレス、マッピン
グパターンの左辺Ｘアドレス、右辺Ｘアドレス、マッピ
ングパターンの左辺Ｙアドレス、右辺Ｙアドレス、Ｚ値
が格納される（ステップＳ１３）。

【００５８】そして、ステップＳ１４にて、スキャンラ
インのＤＹ回動作を繰り返したか否か判断され、ＤＹ回
繰り返していない場合にはステップＳ９に戻り前述の動
作を繰り返す。ＤＹ回繰り返すと、ステップＳ１５へ進
み、ステップＳ１５にて、終点データを始点データへ移
し、そして端点数を一つインクリメントし（ステップＳ
１６），ステップＳ１７に進む。

【００５９】ステップＳ１７にて、ポリゴンの全ての辺
が終了したか否か判断され、終了していない場合には、
ステップＳ４へ戻り、前述の動作を繰り返す。

【００６０】ポリゴンの全ての辺が終了すると、ステッ
プＳ８へ進み、ステップＳ８にて、スクリーンメモリ４
のアドレスをインクリメントした後、ステップＳ９にて
ポリゴンのカウントをカウントアップし、ステップＳ１
０へ進む。

【００６１】ステップＳ１０にて、ポリゴンの全ての処
理が終了したか否か判断され、ポリゴンの全ての処理が
終了していない場合には、ステップＳ２に戻り、前述の
動作を繰り返す。そして、ポリゴン全ての処理が終了し
たと判断されると、外形処理動作が終了する。

【００６２】次に、この発明に用いられる内部描画処理
装置９の具体的実施例について、図３に従い更に説明す
る。前述した外形処理装置８にて算出したポリゴンの外
形、マッピングパターン情報に基づいて、Ｙアドレス毎
に始点から終点までのポリゴンのマッピングパターン情
報データを内部描画処理装置９で求める。

【００６３】フレームメモリ８よりポリゴン図形の始
点、終点アドレス（ＸＳ，ＸＥ）を読み出す毎に第３カ
ウンタ５０３をカウントアップし、ユニット部５０４、
パラメータ演算部５３０に夫々フレームメモリ８から読
み出したパラメータをセットする。

【００６４】ユニット部５０４の各ユニット番号はポリ
ゴンのＺ値の順番に対応し、各ユニットはユニット番号
に対応するＺ値の順番を持つポリゴンのポリゴン図形の
始点、終点アドレス（ＸＳ，ＸＥ）を持ち、第２カウン
タ５０２からのＣＲＴ１２の水平ドットアドレスを受取
り、そのポリゴンアドレスの始点（ＸＳ）と終点（Ｘ
Ｅ）が、アドレスの中に含まれるか否かをプライオリテ
ィエンコーダ６５０に転送する。

【００６５】このユニット部５０４の各ユニットは、例
えば図４のように構成される。第２カウンタ５０２より
ＣＲＴ１２の水平ドットアドレスが比較器５０４ｄ、５
０４ｅ、５０４ｇ、５０４ｆの一方に与えられる。ま
た、フレームメモリ８からのアドレスの始点（ＸＳ）、
終点（ＸＥ）がそれぞれレジスタ５０４ｂ、５０４ｃに
与えられる。そして、この始点、終点（ＸＳ，ＸＥ）値
が比較器５０４ｄ，５０４ｅ、５０４ｇ、５０４ｆの他
方の入力として与えられ、この比較器５０４ｄ，５０４
ｅにて、ＣＲＴ１２の水平ドットアドレスと始点（Ｘ
Ｓ）と終点（ＸＥ）アドレスとが比較され、その比較結
果をアンド回路５０４ｈに出力する。すなわち、始点
（ＸＳ）が水平ドットアドレスより小さいか否か、また
終点（ＸＥ）が水平ドットアドレスより大きいか否かを
比較し、その終点をアンド回路５０４ｈに出力する。そ
して、アンド回路５０４ｈは、そのポリゴンが表示され
るポリゴンか否かの結果をプライオリティエンコーダ６
５０に知らせる

【００６６】一方、比較器５０４ｄ，５０４ｅにて、水
平ドットアドレスと始点（ＸＳ）と終点（ＸＥ）アドレ
スとが比較され、両アドレスが一致したか否か、その結
果をオア回路５０４ｉに出力する。そして、オア回路５
０４ｉから出力（ＯＵＴ２）は水平ドットアドレスが始
点（ＸＳ）、終点（ＸＥ）のどちらかと等しいかをプラ
イオリティエンコーダ６５０に知らせる。

【００６７】また、比較器５０４ａにはＺ値番号とユニ
ット番号が与えられ、両者の比較結果をアンド回路５０
４ｈに出力する。

【００６８】このように、各ユニットは、ユニット番号
に対応するＺ値の順番を持つポリゴンのポリゴン図形の
始点、終点アドレス（ＸＳ，ＸＥ）が与えられ、第２カ
ウンタ５０２からのＣＲＴ１２の水平ドットアドレスを
受取り、そのアドレスの始点（ＸＳ）と終点（ＸＥ）
が、アドレスの中に含まれるか否かの結果、すなわち、
表示されるポリゴンか否かをアンド回路５０４ｆからプ
ライオリティエンコーダ６５０に転送する。また、オア
回路５０４ｉからポリゴンのエッジか否かを示す情報を
プライオリティエンコーダ６５０に転送する。

【００６９】プライオリティエンコーダ６５０は、各ユ
ニットより転送された信号の中で最もプライオリティの
高いユニットのアドレスをパラメータメモリ６００に転
送する。更に、このプライオリティエンコーダ６５０は
ポリゴンのエッジか否かを示す情報をアンチエイリアシ
ング処理装置１１に転送する。このプライオリティエン
コーダ６５０は、図６に示すように構成される。

【００７０】このプライオリティエンコーダ６５０は、
インバータ群６５１、アンド回路群６５２、６５３、６
５４、オア回路６５５、エンコーダ６５６を備える。ア
ンド回路群６５２の一方の入力には、ユニット５０４か
らのアンド回路５０４ｈからの出力（ＯＵＴ１）をイン
バータ群６５１にて反転された出力が与えられ、他方の
入力には、前段のアンド回路群６５２の出力が与えられ
る。アンド回路群６５３の一方の入力にはアンド回路群
６５２の毎段の出力が他方の入力にはアンド回路群６５
２のインバート出力が夫々与えられる。そして、アンド
回路群６５４の一方の入力にはユニット５０４のオア回
路５０４ｉからの出力（ＯＵＴ２）が他方の入力にはア
ンド回路群６５３の一方の入力が与えられる。

【００７１】更に、アンド回路群６５３からの出力はエ
ンコーダ６５６に与えられる。そして、アンド回路群６
５４からの出力はオア回路６５５に与えられる。エンコ
ーダ６５６からは、各ユニットから転送された信号の中
で最もプライオリティの高いユニットのアドレスをパラ
メータメモリ６００に転送する。また、オア回路６５５
からは、そのユニットがポリゴンのエッジであるか否か
を示す情報をアンチエイリアシング処理装置１１に送
る。

【００７２】パラメータ演算部５３０は、フレームメモ
リ８よりポリゴン図形の始点、終点アドレス（ＸＳ，Ｘ
Ｅ）、マッピングパターンメモリ１０の始点、終点アド
レス（ＭＸＳ，ＭＸＥ）（ＭＹＳ，ＭＹＳ）を受取り、
アドレス補間処理部８００に必要なパラメータに作り替
え、パラメータメモリ６００に転送する。

【００７３】このパラメータ演算部５３０は、例えば図
５のように構成される。このパラメータ演算部５３０で
は、下記数式３に示すように、ディジタル微分解析（Ｄ
ＤＡ）により、マッピングパターンの内部アドレスを算
出するための微差分値を演算する。即ち、数３の
（９），（１０），（１１）に従い、微差分値を演算す
る。

【００７４】

【数３】 ＤＸＹ＝ＸＥ（Ｙ）−ＸＳ（Ｙ） ・・・（９） ＤＤＭＸ＝（ＭＸＥ（Ｙ）−ＭＸＳ（Ｙ））／ＤＸＹ・・・（１０） ＤＤＭＹ＝（ＭＹ（Ｙ）−ＭＹＳ（Ｙ）））／ＤＸＹ ・・・（１１）

【００７５】このパラメータ演算部５３０は、Ｙアドレ
ス毎に対向する２辺間のＸアドレス及びマッピングパタ
ーンのアドレス（ＸＳ，ＸＥ，ＭＸＳ，ＭＸＥ）をフレ
ームメモリ８より読み出す。即ち、この実施例において
は、水平走査信号に同期して、その垂直位置としてのＹ
アドレスに対応するポリゴンの外形を示す２点のＸの始
点（ＸＳ）とＸの終点（ＸＥ）とマッピングパターンを
変形したマッピングアドレス（ＭＸＳ，ＭＹＳ）（ＭＸ
Ｅ，ＭＹＥ）をフレームメモリ８から読み出す。そし
て、レジスタ５３１にＸＳ，レジスタ５３２にＸＥ、レ
ジスタ５３３にＭＸＳ、レジスタ５３４にＭＸＥ、レジ
スタ５３５にＭＹＳ、レジスタ５３６にＭＹＥが書き込
まれる。

【００７６】そして、減算器５３７にレジスタ５３１、
レジスタ５３２からＸＳ、ＸＥのデータがそれぞれ与え
られ、両者間の距離ＤＸＹが算出される。このＤＸＹは
除算器５４０、５４１に供給される。

【００７７】また、減算器５３８には、レジスタ５３
３、レジスタ５３４からＭＸＳ、ＭＸＥがそれぞれ与え
られ、この減算器５３９からの演算結果ＭＹＥ−ＭＹＳ
が除算器５４１へ供給される。

【００７８】この除算器５４０、５４１にて、（ＭＸＥ
（Ｙ）−ＭＸＳ（Ｙ））／ＤＸＹ，（ＭＹＥ（Ｙ）−Ｍ
ＹＳ（Ｙ））／ＤＸＹの除算が夫々行われ、この値（Ｄ
ＤＭＸ）、（ＤＤＭＹ）とＭＸＳ、ＭＹＳ及びＸＳがパ
ラメータメモリ６００に書き込まれる。パラメータメモ
リ６００は、パラメータ演算部５５０で演算されたＸ
Ｓ，ＤＤＭＸ，ＤＤＭＹ，及びＭＸＳ，ＭＹＳの値をＺ
値の値の小さい順位で格納する。

【００７９】前述したように、第１カウンタ５０１は、
パラメータセットの信号を受けることにより、１カウン
トアップし、パラメータをセットするユニット部の選択
とパラメータメモリ６００のアドレスを生成する。

【００８０】第２カウンタ５０２はＣＲＴ１２の水平ド
ットアドレスを発生し、全てのユニット部５０４、アド
レス補間処理部８００に転送する。

【００８１】また、フレームメモリ８のアドレスは第３
カウンタ５０３にて生成され、カウンタ値に基づいてア
クセスする。

【００８２】このアドレス補間処理部８００は、パラメ
ータ演算部５３０にて算出した各パラメータを用いて、
次の数式４に従い、Ｙ軸の始点から終点まで補間演算す
る。

【００８３】

【数４】 ＭＸ＝ＭＸＳ（Ｙ）＋ＤＤＭＸ＊Ｘ・・・（１２） ＭＹ＝ＭＹＳ（Ｙ）＋ＤＤＭＹ＊Ｘ・・・（１３）

【００８４】さらに（１２）（１３）式におけるＸまの
値は０からＤＸＹまで変化する。

【００８５】上記アドレス補間処理部８００は、パラメ
ータメモリ６００からＸＳ，ＤＤＭＸ，ＤＤＭＹ，ＭＸ
Ｓ（Ｙ），ＭＹＳ（Ｙ）データと第２カウンタ５０２よ
り現処理点のＸアドレス値を取り込む。減算器８０１に
て、現処理点のＸアドレス値からＸＳを減算し、この値
が乗算器８０２，８０３へ与えられる。この乗算器８０
２の一方の入力には、パラメータメモリ６００からＤＤ
ＭＸが与えられ、乗算器８０２にて、ＤＤＭＸ＊（現処
理点のＸアドレス値−ＸＳ）の演算が行われ、この演算
結果が加算器８０５に供給される。そして、この加算器
８０５にはパラメータメモリ６００よりＭＸＳ（Ｙ）が
与えられ、乗算器８０２の演算結果に始点のデータが加
算され、補間演算が行われる。この補間されたデータが
マッピングアドレス合成装置９０へ送られる。

【００８６】また、乗算器８０３の一方の入力には、パ
ラメータメモリ６００からＤＤＭＹが与えられ、この乗
算器８０３にて、ＤＤＭＹ＊（現処理点のＸアドレス値
−ＸＳの演算が行われ、この演算結果が加算器８０４に
供給される。そして、この加算器８０４にはパラメータ
メモリ６００よりＭＹＳ（Ｙ）が与えられ、乗算器８０
３の演算結果に始点のデータが加算され、補間演算が行
われる。この補間されたデータがマッピングアドレス合
成装置９０に送られる。

【００８７】パラメータメモリ６００からの各セグメン
トのアドレスはセグメントアドレスレジスタ８９に与え
られる。このセグメントアドレスレジスタ８９に格納さ
れたセグメントアドレスがマッピングアドレス合成装置
９０に与えられる。

【００８８】このマッピングアドレス合成装置９０は、
補間演算回路８００から与えられる補間されたＭＸＳ
（Ｙ），ＭＹＳ（Ｙ）データとセグメントアドレスデー
タとが合成され、この合成データがアンチエイリアシン
グ処理装置１１に与えられる。

【００８９】前述したように、アンチエイリアシング処
理装置１１には、プライオリティエンコーダ６５０から
ポリゴンエッジか否かを示すポリゴンエッジ情報（フラ
グ）が与えられる。

【００９０】このアンチエイリアシング処理装置１１
は、プライオリティエンコーダ６５０から与えられるポ
リゴンエッジフラグが立っていれば、このポリゴンエッ
ジの回り数ドットにｎｘｎのフィルター演算を行ってア
ンチエイリアシング処理を行い、そのデータをＣＲＴ１
２に送る。また、ポリゴンエッジフラグが立っていない
場合には、アンチエイリアシング処理を行わずにデータ
をＣＲＴ１２に送る。

【００９１】この結果、ポリゴンエッジに対してのみ高
速にアンチエイリアシングを行う。そして、ＣＲＴ表示
時にポリゴンエッジにあたるドット時のみそのドットの
回り数ドットに対して、ｎ×ｎ、本実施例では２×３の
フィルター演算を行って、高速なアンチエイリアシング
が可能となる。

【００９２】更に、この実施例のアンチエイリアシング
処理装置１１には、フィルター演算の際のパラメータを
視点からの距離、即ちＺ値に応じてフィルター演算パラ
メータを変更するように構成し、遠方の物体に対しては
アンチエイリアシングを強く行い、近方の物体に対し
て、アンチエイリアシングを弱く行い、よりリアリティ
のある表示を行うようにしている。このアンチエイリア
シング処理装置１１の詳細は後述する。

【００９３】また、ＣＲＴ１２へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。

【００９４】これら各回路はコントローラ５０にて全体
をコントロールされ、このコントローラ５０は、図１
０、１１のフローチャートに従って全体をコントロール
する。

【００９５】次に、この実施例の内部描画処理装置９の
動作につき図１０及び図１１に従い更に説明する。図１
０はパラメータセット動作を示すフローチャート、図１
１はアドレス補間演算部の動作を示すフローチャートで
ある。

【００９６】この実施例においては、フレームメモリ８
には、Ｚ値の小さい順に５１２のポリゴンが格納されて
いる。内部描画処理装置９の動作を開始すると、まず、
フレームメモリ８のアドレスを生成する第３カウンタ５
０３及びパラメータメモリ６００のアドレスを生成する
第１カウンタ５０１を初期化し（ステップＳ２０）、続
いて、第１カウンタ５０１をカウントアップした後（ス
テップＳ２１）、この第１カウンタ５０１の値がパラメ
ータメモリ６００に格納されるポリゴン数以内か、この
実施例では２５５以内か否か判断され、格納されるポリ
ゴン数以内の場合にはステップＳ２３に進み、ポリゴン
数がオーバした場合にはこのパラーメタセット動作を終
了する（ステップＳ２２）。

【００９７】そして、ステップＳ２３にて、フレームメ
モリ８よりＸ始点アドレス（ＸＳ）及びＸ終点アドレス
（ＸＥ）を読み出し、ユニット部のレジスタ５０４ｂ，
５０４ｃにそれぞれ格納する。

【００９８】続いて、ステップＳ２４にて、フレームメ
モリ８よりＸ始点アドレス（ＸＳ）及びＸ終点アドレス
（ＸＥ）、マッピングパターンメモリの始点アドレス
（ＭＸＳ、ＭＹＳ）及び終点アドレス（ＭＸＥ、ＭＹ
Ｅ），ＤＤＭＸ，ＤＤＭＹをそれぞれ読み出し、パラメ
ータ演算部５３０に転送した後ステップＳ２５に進む。

【００９９】ステップＳ２５において、パラメータ演算
部５３０にて、各パラメータを演算し、算出された各パ
ラメータを第１カウンタ５０１が示すアドレス値に従い
パラメータメモリ６００に格納する。

【０１００】そして、第３カウンタ５０３をカウントア
ップし（ステップＳ２６）、第３カウンタ５０３の値が
フレームメモリ８に格納されているポリゴン数、すなわ
ち、この実施例においては５１２以内か否か判断され、
５１２以内の場合には、ステップＳ２１に戻り、前述し
た動作を繰り返す。第３カウンタ５０３が５１２を越え
るとパラメータセット動作を終了する。

【０１０１】続いて、アドレス補間演算が行われる。図
１１のフローチャートに示すように、まず、第２カウン
タ５０２のカウンタ値を初期化した後（ステップＳ３
０）、第２カウンタ５０２をカウントアップし（ステッ
プＳ３１）、その第２カウンタ５０２の値をユニット部
５０４の各ユニットに転送する（ステップＳ３２）。

【０１０２】ユニット部５０４の各ユニットにおいて、
レジスタ５０４ｂ，５０４ｃに格納されているＸ始点ア
ドレス（ＸＳ）及びＸ終点アドレス（ＸＥ）とＺ値、第
２カウンタ５０２に基づく出力をプライオリティエンコ
ーダ６５０に出力する（ステップＳ３３）。

【０１０３】そして、プライオリティエンコーダ６５０
は優先順位のもっとも高いアドレスをパラメータメモリ
６００へ転送すると共に、ポリゴンエッジフラグをアン
チエイリアシング処理装置１１へ転送する（ステップＳ
３４）。パラメータメモリ６００はプライオリティエン
コーダ６５０の示すアドレスのデータをアドレス補間演
算処理部８００へ出力する（ステップ３５）。

【０１０４】ステップＳ３６において、アドレス補間演
算処理部８００は、パラメータメモリ６００よりＸＳ，
ＤＤＭＸ，ＤＤＭＹ及びＭＸＳ，ＭＹＳデータを、また
第２カウンタ５０２より現処理点のＸアドレス値を取り
込む。そして、ＤＤＭＸ＊（現処理点のＸアドレス値
（第２カウンタ値）−ＸＳ）＋ＭＸＳの演算、ＤＤＭＹ
＊（現処理点のＸアドレス値−ＸＳ）＋ＭＹＳの演算が
それぞれ行われ、この補間されたデータはマッピングア
ドレス合成装置９０に与えられる。又、左辺、右辺のマ
ッピングパターンメモリ１０の値と補間されたマッピン
グパターンメモリアドレスもマッピングアドレス合成装
置９０へ与えられる。そして、マッピングアドレス合成
装置９０にて、セグメントアドレスと合成されたアドレ
スがアンチエイリアシング処理装置１１に送り、ステッ
プＳ３７に進む。

【０１０５】ステップＳ３７にて、第２カウンタ５０２
の値がＣＲＴ１２の水平ドットアドレスと等しくなった
か否か、この実施例では３２０になったか否か判断さ
れ、３２０に達していない場合にはステップＳ３１に戻
り前述の動作を繰り返す。そして、３２０に達すると、
この動作が終了する。

【０１０６】次に、この発明のアンチエイリアシング処
理装置の具体的実施例について、図７及び図１２を参照
して説明する。

【０１０７】このアンチエイリアシング処理装置１１
は、プライオリティエンコーダ６５０からのポリゴンエ
ッジフラグに応じて、アンチエイリアシング処理を行っ
たデータをＣＲＴ１２に出力するか否か決定する。すな
わち、ポリゴンエッジフラグが立っていれば、このポリ
ゴンエッジの回り数ドットにｎ×ｎのフィルター演算を
行ったデータをＣＲＴ１２に出力し、ポリゴンエッジフ
ラグが立っていない場合には、フィルター演算を行って
いないデータをＣＲＴ１２に出力する。

【０１０８】内部描画処理装置９のマッピングアドレス
合成装置９０から転送されるマッピングパターンメモリ
アドレス（ＭＸ，ＭＹ）は、レジスタ１１２に一時格納
されると共に、このマッピングパターンメモリアドレス
（ＭＸ，ＭＹ）は、マッピングパターンメモリ１０に与
えられる。

【０１０９】マッピングパターンメモリ１０からは、そ
のアドレスに従って、マッピングメモリデータが読み出
され、そのデータがマルチプレクサ１１３に与えられ
る。また、レジスタ１１１には、マッピングポリゴンか
否かをそのポリゴン属性フラグがマルチプレクサ１１３
に与えられ、マルチプレクサ１１３を制御する。マルチ
プレクサ１１３は、ポリゴン属性フラグがマッピングポ
リゴンを示すときには、マッピングパターンメモリ１０
からのマッピングメモリデータをルックアップテーブル
（ＬＵＴ）メモリ１１４に与え、マッピングポリゴン以
外の時にはレジスタ１１２に格納され、マッピングパタ
ーンメモリアドレスをＬＵＴメモリ１１４に与える。

【０１１０】ＬＵＴメモリ１１４には、Ｒ，Ｇ，Ｂ等の
データが格納されており、マッピングメモリデータ又は
マッピングパターンメモリアドレスに対応した色情報が
読み出され、レジスタ１１５及び乗算器１２２に与えら
れる。

【０１１１】また、ポリゴンのＺ値はレジスタ１１６に
一時的に格納され、このレジスタ１１６からＺ値がフィ
ルタ係数生成器１１９に与えられる。このフィルタ係数
生成器１１９は、与えられるＺ値に応じてフィルタ演算
パラメータを変更し、各乗算器１２２〜１２７にフィル
タ係数を与える。このフィルタ係数は、遠方の物体に対
してアンチエイリアシングを強く行い、近方の物体に対
してアンチエイリアシングを弱く行うように変更され
る。

【０１１２】レジスタ１１５に格納されたＬＵＴメモリ
１１４からの色情報はレジスタ１２１、スキャンライン
メモリ１２０及び乗算器１２３に転送される。スキャン
ラインメモリ１２０はレジスタ１１５からの出力を１ラ
イン分格納し、このスキャンラインメモリ１２０からの
色情報が乗算器１２５、１２６、１２７に与えられる。

【０１１３】そして、乗算器１２２〜１２７は、フィル
ター係数生成器１１９よりフィルター係数を受け取り、
各位値のドットの色情報に夫々係数を乗算し、加算器１
２８によって全ての乗算結果を加算することにより、フ
ィルター演算が行われ、その演算結果がマルチプレクサ
１２９に与えられる。

【０１１４】上記マルチプレクサ１２９にはレジスタ１
１５に格納された色情報即ち、フィルター演算処理を行
っていない色情報が与えられる。このマルチプレクサ１
２９は、ポリゴンエッジフラグによりその出力を制御さ
れる。即ち、プライオリティエンコーダ６５０からのポ
リゴンエッジフラグがフリップフロップ１１７、１１８
に一旦格納され、マルチプレクサ１２９に与えられる。
そして、ポリゴンエッジフラグが立っていれば、加算器
１２８からアンチエイリアシング処理された値をマルチ
プレクサ１２９から出力する。又、ポリゴンエッジフラ
グが立っていないときには、レジスタ１１５からの出
力、即ち、アンチエイリアシング処理を行っていない色
情報を出力する。

【０１１５】このアンチエイリアシング処理装置１１に
用いられるフィルターは、図１４に示すように配置さ
れ、Ｘ，Ｙ＝ｎ，ｍ、即ち、図１４のｋ５の部分のドッ
トカラーを求める為には、次の数式５に示す演算を行
う。

【０１１６】

【数５】 ｋ１＊（ｎ−１，ｍ−１）＋ｋ２＊（ｎ，ｍ−１） ＋ｋ３＊（ｎ＋１，ｍ＋１）＋ｋ４＊（ｎ−１，ｍ） ＋ｋ５＊（ｎ，ｍ）＋ｋ６＊（ｎ＋１，ｍ）

【０１１７】上記演算を行った結果がＣＲＴ１２に出力
される。

【０１１８】ポリゴンエッジの検出点は、図１５に示す
例では、５，８，１２，１４，１８，２１の６点でポリ
ゴンエッジフラグが立ち、フリップフロップ１１７にフ
ラグを与える。そして、この６点でアンチエイリアシン
グ処理され、その値をマルチプレクサ１２９からＣＲＴ
１２に出力する。

【０１１９】次に、この発明のアンチエイリアシング処
理装置１１の動作につき、図１２のフローチャートに従
い説明する。

【０１２０】アンチエイリアシング処理装置１１の動作
を開始すると、マッピングポリゴンか否かをそのポリゴ
ン属性フラグにより判断し、マッピングポリゴンを示す
ときにはステップＳ４２に進み、マッピングポリゴン以
外の時にはステップＳ４１に進む（ステップＳ４０）。
ステップＳ４２では、マッピングパターンメモリ１０か
らのマッピングメモリデータをＬＵＴメモリ１１４に与
え、ＬＵＴメモリ１１４からＲ，Ｇ，Ｂ等色情報が読み
出し、ステップＳ４３に進む。

【０１２１】ステップＳ４１では、マッピングパターン
メモリアドレスをＬＵＴメモリ１１４に与え、ＬＵＴメ
モリ１１４からＲ，Ｇ，Ｂ等色情報が読み出し、ステッ
プＳ４３に進む。

【０１２２】ステップＳ４３では、ポリゴンエッジフラ
グが０か否か、即ち、プライオリティエンコーダ６５０
からのポリゴンエッジフラグが立っているか否か判断さ
れ、ポリゴンエッジフラグが立っていればステップＳ４
４に進み、立っていない場合には、アンチエイリアシン
グ処理を行っていない色情報を出力するためにステップ
Ｓ４６に進む。

【０１２３】ステップＳ４４において、ポリゴンのＺ値
に応じて、遠方の物体に対してアンチエイリアシングを
強く行い、近方の物体に対してアンチエイリアシングを
弱く行うようにフィルタ係数を変更し、ステップＳ４５
に進む。

【０１２４】そして、ステップＳ４５において、各位値
のドットの色情報に夫々フィルター係数を乗算し、全て
の乗算結果を加算することにより、フィルター演算が行
われステップＳ４６に進む。

【０１２５】ステップＳ４６では、ポリゴンエッジの場
合にはアンチエイリアシング処理された値をＣＲＴ１２
に出力し、ポリゴンエッジでない場合にはアンチエイリ
アシング処理していない値をＣＲＴ１２に出力する。

【０１２６】

【発明の効果】以上説明したように、この発明は、ポリ
ゴンエッジにあたる画情報（ドット）のみ、フィルタ演
算を行い他の部分に対してはフィルター演算を行わない
ので、ジャギー、モアレの発生をなくし、高速にアンチ
エイリアシング処理を行うことが可能となり、リアルタ
イムにＣＲＴ等の表示装置にポリゴンを表示することが
できる。

【０１２７】更に、ポリゴンの視点からの距離に応じて
フィルター演算の係数を変化させ、遠方のポリゴンに対
してはアンチエイリアシングを強く行い、近方のポリゴ
ンに対してはアンチエイリアシングを弱く行うようにす
ることで、よりリアリテイのある表示を行うことができ
る。

【図面の簡単な説明】

【図１】この発明の立体画像表示装置の構成を示すブロ
ック図である。

【図２】この発明に用いられる外形処理装置の構成を示
すブロック図である。

【図３】この発明に用いられる内部描画処理装置の構成
を示すブロック図である。

【図４】この発明に用いられる内部描画処理装置のユニ
ット部の構成例を示すブロック図である。

【図５】この発明に用いられる内部描画処理装置のパラ
メータ演算部の構成例を示すブロック図である。

【図６】この発明に用いられる内部描画処理装置のプラ
イオリティエンコーダの構成例を示すブロック図であ
る。

【図７】この発明に用いられるアンチエイリアシング処
理装置の構成を示すブロック図である。

【図８】この発明の外形処理装置の動作を示すフローチ
ャートである。

【図９】この発明の外形処理装置の動作を示すフローチ
ャートである。

【図１０】この発明の内部描画処理装置の動作を示すフ
ローチャートである。

【図１１】この発明の内部描画処理装置の動作を示すフ
ローチャートである。

【図１２】この発明のアンチエイリアシング処理装置の
動作を示すフローチャートである。

【図１３】ポリゴンの辺ベクトル方向の関係を示す図で
ある。

【図１４】この発明のアンチエイリアシング処理装置に
用いられるフィルター係数を示す模式図である。

【図１５】複数のポリゴンとポリゴンエッジの関係を示
す模式図である。

【符号の説明】

１ ポリゴン端点メモリ ３ 幾何変換装置 ４ スクリーンメモリ ７ 外形処理装置 ８ フレームメモリ ９ 内部描画処理装置 １０ マッピングパターンメモリ １１ アンチエイリアシング処理装置 １２ ＣＲＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 達也 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (72)発明者 井澤 康浩 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特開 平３−59779（ＪＰ，Ａ) 特開 平５−143743（ＪＰ，Ａ) 特開 昭62−82470（ＪＰ，Ａ) 特開 昭62−82469（ＪＰ，Ａ) 特開 昭63−259778（ＪＰ，Ａ) 特開 平４−354073（ＪＰ，Ａ) 特開 平６−83955（ＪＰ，Ａ) 特開 平６−215092（ＪＰ，Ａ) 特開 平６−231273（ＪＰ，Ａ) 特開 平６−259573（ＪＰ，Ａ) 実開 平５−40951（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 15/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ポリゴンを構成するＸ，Ｙの端点情報及
   び各ポリゴンの視点からの距離を格納する記憶手段と、
   この記憶手段からの端点情報を幾何変換する幾何変換手
   段と、この幾何変換手段からの端点情報に基づいて、ポ
   リゴン外形のアドレス情報をスキャンラインごとにポリ
   ゴン外形部分の情報に変換する外形処理手段と、この外
   形処理手段にて算出された対向する２辺間の各アドレス
   情報及び各ポリゴンの視点からの距離に基づいて表示さ
   れるポリゴンか否か検出する手段と、上記外形処理手段
   にて算出された対向する２辺間の各アドレス情報に基づ
   いてポリゴンエッジか否か検出する手段と、表示される
   ポリゴンのポリゴンエッジの画情報のみフィルター演算
   を行うアンチエイリアシング処理手段と、このアンチエ
   イアリシング処理手段からの画情報を表示する表示手段
   と、を備えるとともに、上記アンチエイリアシング処理
   手段は、ポリゴンの視点からの距離に応じてフィルター
   演算の係数を変化させる手段を有し、遠方のポリゴンに
   対してはアンチエイリアシングを強く行い、近方のポリ
   ゴンに対してはアンチエイリアシングを弱く行うことを
   特徴とする立体画像処理装置。
2. 【請求項２】 ポリゴンを構成するＸ，Ｙの端点情報及
   び各ポリゴンの視点からの距離並びにポリゴン面に付与
   する模様の基本パターンの領域を示す内部パターン端点
   情報を格納する記憶手段と、この記憶手段からの各端点
   情報を幾何変換する幾何変換手段と、この幾何変換手段
   からの各端点情報に基づいて、ポリゴン外形のアドレス
   情報及び内部パターン端点情報をスキャンラインごとに
   ポリゴン外形部分の情報に変換する外形処理手段と、こ
   の外形処理手段にて算出された対向する２辺間の各アド
   レス情報及び各ポリゴンの視点からの距離に基づいて表
   示されるポリゴンか否か検出する手段と、上記外形処理
   手段にて算出された対向する２辺間の各アドレス情報に
   基づいてポリゴンエッジか否か検出する手段と、上記外
   形処理手段にて算出された対向する２辺間の各アドレス
   情報に基づきポリゴン内部の内部パターン情報を算出す
   る内部描画処理手段と、上記基本パターンのルックアッ
   プテーブルを構成する内部パターンメモリと、上記内部
   描画処理手段から与えられる情報に基づき上記内部パタ
   ーンメモリをアクセスし、このメモリから得られる画情
   報のうち表示されるポリゴンのポリゴンエッジの画情報
   のみフィルター演算を行うアンチエイリアシング処理手
   段と、このアンチエイアリシング処理手段からの画像情
   報を表示する表示手段と、を備えるとともに、上記アン
   チエイリアシング処理手段は、ポリゴンの視点からの距
   離に応じてフィルター演算の係数を変化させる手段を備
   え、遠方のポリゴンに対してはアンチエイリアシングを
   強く行い、近方のポリゴンに対してはアンチエイリアシ
   ングを弱く行うことを特徴とする立体画像処理装置。