JP3721951B2

JP3721951B2 - 画像生成方法及び装置

Info

Publication number: JP3721951B2
Application number: JP2000171460A
Authority: JP
Inventors: 早人中尾
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2000-06-08
Filing date: 2000-06-08
Publication date: 2005-11-30
Anticipated expiration: 2020-06-08
Also published as: JP2001351122A

Description

【０００１】
【発明の属する技術分野】
本発明は、コンピュータグラフィクスにおける３次元形状物体の画像生成方法及び装置に関する。
【０００２】
【従来の技術】
コンピュータグラフィックスによる３次元形状物体を隠面消去した画像を生成する方法としては、Ｚバッファ法が良く知られている。Ｚバッファ法は、視点からの距離である奥行き値を各画素毎に１画素分格納するＺバッファと、明るさを表す輝度値を各画素毎に１画素分格納するフレームバッファとを用い、各画素ごとにＺバッファ中の奥行き値と、新しく計算した３次元形状物体の奥行き値とを比較して、視点から近い方の奥行き値および輝度値をＺバッファおよびフレームバッファに残すことで、最終的に隠面消去された画像をフレームバッファ中に生成する方法である。
【０００３】
【発明が解決しようとする課題】
Ｚバッファ法は、３次元形状物体を画面に投影したときの投影像に含まれる各画素毎に計算・バッファアクセスを行うため、画素毎の処理の多さが画像生成を高速化する場合の問題となっていた。
本発明はこの点を改善するためになされたものであり、隠面消去された３次元形状物体の画像生成をより高速に行うことができる画像生成方法及び装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するため請求項１に記載の発明は、３次元空間中に配置した物体を基本形状であるポリゴンの集まりとして定義し、格子状に並んだ画素で構成される画面上の各画素位置に対応した、視点からの距離を表す奥行き値および輝度値をメモリに格納し、前記奥行き値に基づいて隠面消去した画像を生成する画像生成方法において、前記画面内に前記ポリゴンのデータがあるか否かを判別する第１ステップと、前記画面内に前記ポリゴンのデータがある場合は、前記ポリゴンの上端ラインより小さい値のラインと、前記ポリゴンの下端ラインより大きい値のラインエンドを算出する第２ステップと、前記ラインが前記ラインエンドと等しいか否かを判別する第３ステップと、前記ラインが前記ラインエンドと異なる場合は、前記画面のｍ（ｍは２以上の整数）ライン毎に前記ポリゴンの左辺の画素位置、右辺の画素位置、左辺の奥行き値、奥行き値の横１画素分の増分値、左辺の輝度値、輝度値の横１画素分の増分値を設定する第４ステップと、前記ｍライン毎に前記ポリゴンの前記左辺の画素位置のうち最小の画素位置とその画素位置のアドレスとを設定する第５ステップと、前記ｍライン全てにおいて、処理対象の画素位置が前記ポリゴンの前記左辺の画素位置と前記右辺の画素位置との間にある場合に「１」になるポリゴン内フラグが「０」であるか否かを判断する第６ステップと、前記ｍライン全てにおいて前記ポリゴン内フラグが「０」でない場合は、処理対象の画素位置に対応するｍライン分の前記奥行き値を前記ｍライン毎に前記メモリから読み出す第７ステップと、前記ポリゴン内フラグが「１」であり且つ現在の奥行き値が前記メモリから読み出した奥行き値の値より小さい場合に「１」になる前方フラグが「１」である画素のみ前記現在の奥行き値及び前記輝度値を前記メモリに格納する第８ステップと、前記画素位置の値とその画素位置のアドレスの値とを横１画素分増加させるとともに、前記ポリゴン内フラグが「１」であるラインのみ、現在の奥行き値及び前記輝度値に横１画素分の増分値を加算する第９ステップとを含み、前記ｍライン全ての前記ポリゴン内フラグが「０」になるまで前記第７ステップから前記第９ステップまでを繰り返すことを特徴とする。
【０００５】
請求項２に記載の発明は、３次元空間中に配置した物体を基本形状であるポリゴンの集まりとして定義し、格子状に並んだ画素で構成される画面上の各画素位置に対応した、視点からの距離を表す奥行き値および輝度値をメモリに格納し、前記奥行き値に基づいて隠面消去した画像を生成する画像生成装置において、前記画面内に前記ポリゴンのデータがあるか否かを判別し、前記画面内に前記ポリゴンのデータがある場合は、前記ポリゴンの上端ラインより小さい値のラインと、前記ポリゴンの下端ラインより大きい値のラインエンドを算出して、前記ラインが前記ラインエンドと等しいか否かを判別し、前記ラインが前記ラインエンドと異なる場合は、前記画面のｍ（ｍは２以上の整数）ライン毎に前記ポリゴンの左辺の画素位置、右辺の画素位置、左辺の奥行き値、奥行き値の横１画素分の増分値、左辺の輝度値、輝度値の横１画素分の増分値を設定し、前記画面のｍ（ｍは２以上の整数）ライン毎に、前記ポリゴンの前記左辺の画素位置のうち最小の画素位置とその画素位置のアドレスとを設定する制御手段と、前記ｍライン毎に設けられ、前記ｍライン毎に、処理対象の画素位置が前記ポリゴンの前記左辺の画素位置と前記右辺の画素位置との間にある場合に「１」になるポリゴン内フラグが「０」であるか否かを判断し、前記ポリゴン内フラグが「０」でない場合は、処理対象の画素位置に対応する前記メモリの奥行き値を読み出し、前記ポリゴン内フラグが「１」であり且つ現在の奥行き値が前記メモリから読み出した奥行き値の値より小さい場合に「１」になる前方フラグが「１」である画素のみ現在の奥行き値及び前記輝度値を前記メモリに格納して、前記画素位置の値とその画素位置のアドレスの値とを横１画素分増加させるとともに、前記ポリゴン内フラグが「１」であるラインのみ、現在の奥行き値及び前記輝度値に横１画素分の増分値を加算することを前記ポリゴン内フラグが「０」になるまで繰り返す前記ｍ個のライン処理手段とを有することを特徴とする。
【０００６】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は本発明の一実施形態にかかる画像生成装置の構成を示すブロック図である。この装置は、３次元空間中に配置した物体を基本形状であるポリゴンの集まりとして定義し、格子状に並んだ画素で構成される画面上の各画素位置に対応した、視点からの距離を表す奥行き値及び輝度値を格納するバッファを用いて、奥行き値に基づいて隠面消去した画像データを生成し、画像表示装置に表示するものである。
【０００７】
図１に示す装置は、全体的な制御を行うＣＰＵ（Central Processing Unit）１と、格子状に並んだ画素で構成される画面上の各画素位置に対応した、視点からの距離を表す奥行き値Ｚおよび輝度値Ｒ、Ｇ、Ｂを格納するバッファ９，１０と、これらのバッファ９，１０のデータの書き込み及び読み出しを制御するバッファ制御部１１と、画面のｍライン分（例えば８ライン分）の奥行き値Ｚ及び輝度値Ｒ、Ｇ、Ｂを格納するキャッシュメモリ７と、キャッシュメモリ７のデータの書き込み及び読み出しを制御するキャッシュ制御部８と、表示装置（図示せず）に画像データを出力する画像出力部１２と、ｍライン分のデータを並列に処理するライン処理ユニット２と、処理対象の画素の水平方向の位置を示すデータが格納されるＸレジスタ３と、Ｘレジスタ３の値を「１」ずつインクリメントするインクリメント部４と、Ｘレジスタ３に格納されているデータの、バッファ９または１０におけるアドレスを示すバッファアドレスが格納されるＢＡレジスタ５と、ＢＡレジスタ５の値を所定値ＤＢＡずつインクリメントするインクリメント部６とを備えている。
【０００８】
図２は、ライン処理ユニット２の構成を示すブロック図である。ライン処理ユニット２は、ＣＰＵ１、Ｘレジスタ３、キャッシュメモリ７及びキャッシュ制御部８に並列に接続されたｍ個のユニットからなり、各ユニットは、処理対象となっているポリゴンの左辺の画素位置を示すデータが格納されるＳＸレジスタ２１と、処理対象となっているポリゴンの右辺の画素位置を示すデータが格納されるＥＸレジスタ２２と、キャッシュメモリ７から読み込んだ奥行き値Ｚが格納されるＺＢレジスタ２３と、奥行き値Ｚが格納されるＺレジスタ２４、奥行き値Ｚの横１画素分の増分値ＤＺが格納されるＤＺレジスタ２５、赤緑青の各輝度値が格納されるＲレジスタ２６、Ｇレジスタ２８及びＢレジスタ３０と、これらの輝度値の横１画素分の増分値ＤＲ，ＤＧ，ＤＢが格納されるＤＲレジスタ２７、ＤＧレジスタ２９及びＤＢレジスタ３１と、比較器３２，３３と、処理対象の画素位置がポリゴン内にあることを「１」で示すポリゴン内フラグＡＬを出力するＡＮＤ回路３４と、処理対象であるポリゴン内の画素が、対応するキャッシュメモリ７内の画素より前方（より視点に近い位置）にあることを「１」で示す前方フラグＡＰを出力するＡＮＤ回路３６と、比較器３８と、加算器３９〜４２とによって構成されている。
【０００９】
図３は、図１，２に示す構成の画像処理装置による１フレームの画像の処理手順を示すフローチャートである。
ＣＰＵ１からバッファ切替えの指示が出ると、バッファ制御部１１はバッファの切替を行う（ステップＳ１１）。バッファ切替により、バッファ制御部１１によって初期化されたバッファが、キャッシュメモリ７を介してライン処理ユニット２を構成するｍ個のユニットからアクセス可能となる。２つのバッファ９，１０の内、キャッシュメモリ７がアクセスしないバッファから、画像出力部１２を介して画像データ(輝度データ)が読み出される。
【００１０】
次にフレーム内にポリゴンデータがあるか否かを判別し（ステップＳ１２）、無ければ処理を終了し、ポリゴンデータ有りの場合は、ＣＰＵ１はラインとラインエンドを算出する（ステップＳ１３）。ラインはポリゴンの上端ラインより小さい値で、ｍの倍数である。ラインエンドはポリゴンの下端ラインより大きい値で、ｍの倍数である。ラインとラインエンドはＣＰＵ１の内部レジスタに保持される。
【００１１】
ステップＳ１４では、ラインがラインエンドと等しいか否かを判別し、異なる場合は、ＣＰＵ１はｍ個のユニットの各レジスタにポリゴンの左辺の画素位置ＳＸ、右辺の画素位置ＥＸ、左辺の奥行き値Ｚ、奥行き値の横１画素分の増分値ＤＺ、左辺の輝度値Ｒ、Ｇ、Ｂ、輝度値の横１画素分の増分値ＤＲ，ＤＧ，ＤＢを設定する。ここでＣＰＵ１は、ポリゴンの上端ラインより上のラインやポリゴンの下端ラインより下のラインに対応するユニットのＳＸレジスタ２１には、処理対象画素位置Ｘの最大値に「１」を加算した値を設定して、常にポリゴン内フラグＡＬ＝０となるようにする。ポリゴン内フラグＡＬは、処理対象画素位置データＸがポリゴンの左辺と右辺の間にあるとき、すなわちＳＸ≦Ｘ≦ＥＸであるとき、「１」となるフラグである。
【００１２】
次にＣＰＵ１は、各ユニットのＳＸレジスタ２１に格納されているＳＸのうち最小のＳＸを、現在処理している画素位置Ｘとして、Ｘレジスタ３に設定し、その画素位置Ｘに対応するバッファアドレスＢＡをＢＡレジスタ５に設定する（ステップＳ１６）。このときＢＡレジスタ５に設定したバッファアドレスＢＡに対応したデータがキャッシュメモリ７に保持されていない場合、キャッシュ制御部８はキャッシュメモリ７の内容をバッファ９または１０に書き戻し、バッファアドレスＢＡに対応したデータをバッファ９または１０から読み出してキャッシュメモリ７に格納する。
【００１３】
次にステップＳ２０に進み、ｍ個のユニットのポリゴン内フラグＡＬのすべてが「０」となったか否かを判別し、１つでもＡＬ＝１のユニットがあるときは、ステップＳ１７に進む。ステップＳ１７では、キャッシュメモリ７の奥行き値Ｚを各ユニットのＺＢレジスタ２３に格納する。この処理はＣＰＵ１の専用命令として実現している。
【００１４】
次に前方フラグＡＰ＝１であるユニットのみ、奥行き値Ｚ及び輝度値Ｒ，Ｇ，Ｂをキャッシュメモリ７に格納する（ステップＳ１８）。前方フラグＡＰは、ポリゴン内フラグＡＬ＝１であってかつＺ＜ＺＢである、すなわちＺＢレジスタ２３に読み出された奥行き値よりＺレジスタ２４に格納されている奥行きＺの方が小さい場合に「１」となるフラグである。この処理により、ポリゴン内の画素であって、奥行き値Ｚがキャッシュメモリ７内に格納されている奥行き値より小さい画素のデータのみ、キャッシュメモリ７に書き込まれ、データが書き換えられる。この処理もＣＰＵ１の専用命令として実現している。
【００１５】
そして現在処理している画素位置Ｘ及びバッファアドレスＢＡを横１画素分の増分値を加算し、さらにポリゴン内フラグＡＬ＝１のユニットのみ奥行き値Ｚ及び輝度値Ｒ，Ｇ，Ｂに横１画素分の増分値ＤＺ，ＤＲ，ＤＧ，ＤＢを加算する（ステップＳ１９）。この処理もＣＰＵ１の専用命令として実現している。ステップＳ１６と同様に、バッファアドレスＢＡに対応したデータがキャッシュメモリ７に保持されていない場合、キャッシュ制御部８はキャッシュメモリ７の内容をバッファ９または１０に書き戻し、バッファアドレスＢＡに対応したデータをバッファ９または１０から読み出してキャッシュメモリ７に格納する。
【００１６】
ステップＳ２０で全てのユニットのポリゴン内フラグＡＬが「０」となると、ステップＳ２１でラインにｍを加算し、ラインとラインエンドを比較するステップＳ１４に戻る。そしてラインがラインエンドと等しくなったら、次のポリゴンがあるかチェックし、無ければ１フレームの処理を終了する。
【００１７】
以上のように本実施形態では、画面のｍライン分の奥行き値及び輝度値を格納するキャッシュメモリ７と、ｍライン分の画像データ処理を並列に実行するｍ個のユニットからなるライン処理ユニット２と、処理対象の画素位置Ｘが格納されるＸレジスタ３と、その画素に対応するバッファアドレスが格納されるＢＡレジスタ５とを設け、さらにライン処理ユニット２の各ユニットに、ポリゴンの左辺の画素位置が格納されるＳＸレジスタ２１と、ポリゴンの右辺の画素位置が格納されるＥＸレジスタ２２と、処理対象の画素位置に対応する奥行き値Ｚが格納されるＺレジスタ２４と、奥行き値Ｚの横１画素分の増分値ＤＺが格納されるＤＺレジスタ２５と、処理対象の画素位置に対応する輝度値Ｒ，Ｇ，Ｂが格納されるＲレジスタ２６，Ｇレジスタ２８及びＢレジスタ３０と、輝度値Ｒ，Ｇ，Ｂの横１画素分の増分値ＤＲ，ＤＧ，ＤＢが格納されるＤＲレジスタ２７，ＤＧレジスタ２９及びＤＢレジスタ３１と、キャッシュメモリ７から読み出した、処理対象の画素位置に対応する奥行き値Ｚが格納されるＺＢレジスタ２３とを設けるとともに、各ユニットは、処理対象の画素位置がポリゴンの左辺の画素位置と右辺の画素位置との間にある場合に「１」になるポリゴン内フラグＡＬと、該ポリゴン内フラグＡＬが「１」であり且つ前記奥行き値レジスタ２４の値が前記奥行き値バッファレジスタ２３の値より小さい場合に「１」になる前方フラグＡＰとを生成するように構成し、画像内のすべてのラインのポリゴン内フラグＡＬが「０」となるまで、下記ステップ１）〜４）を繰り返すようにした。
【００１８】
１）バッファアドレスＢＡに対応したデータがキャッシュメモリ７に保持されていない場合には、キャッシュメモリ７の内容をバッファ９または１０に書き戻し、バッファアドレスＢＡに対応したデータをバッファ９または１０から読み出してキャッシュメモリ７に格納し（図３，ステップＳ１６，Ｓ１９）、
２）処理対象の画素位置Ｘに対応するｍライン分の奥行き値Ｚをキャッシュメモリ７からＺＢレジスタ２３に読み込み（図３，ステップＳ１７）、
３）前方フラグＡＰが「１」であるラインのみＺレジスタの値及び輝度値レジスタＲ，Ｇ，Ｂの値をキャッシュメモリ７に格納し（図３，ステップＳ１８）、
４）Ｘレジスタ３の値、及びＢＡレジスタ５の値を横１画素分増加させるとともに、ポリゴン内フラグＡＬが「１」であるラインのみ、Ｚレジスタ２４，Ｒレジスタ２６，Ｇレジスタ２８及びＢレジスタ３０の値に横１画素分の増分値ＤＺ，ＤＲ，ＤＧ及びＤＢを加算する（図３，ステップＳ１９）。
したがって、ｍライン分でデータを同時に処理することが可能となり、隠面消去した３次元画像の生成をより高速に行うことが可能となる。
【００１９】
なお本発明は上述した実施形態に限るものではなく、種々の変形が可能である。例えば、上述した実施形態では、１つの画素に対応するデータとしては、奥行き値Ｚと輝度値Ｒ，Ｇ，Ｂとしたが、これに限るものではなく、色を示すデータ、法線ベクトルを示すデータ、及びテクスチャマッピング用画像の座標や解像度毎にテクスチャマッピング画像がある場合は解像度を示すデータなどのように画素毎に保持しうるデータを輝度値Ｒ，Ｇ，Ｂと同様に取り扱うようにしてもよい。その場合には、ライン処理ユニット２を構成する各ユニットに、色を示すデータ、法線ベクトルを示すデータ、及びテクスチャマッピング用画像の座標や解像度毎にテクスチャマッピング画像がある場合は解像度を示すデータなどのように画素毎に保持しうるデータを格納する画素データレジスタＱと、そのデータの横１画素分の増分値を格納する少なくとも１つの増分値レジスタＤＱとをさらに設け、図３のステップ１９においてポリゴン内フラグＡＬが「１」であるラインについて、画素データレジスタＱの値に増分値レジスタＤＱの値を加算するように構成すればよい。
【００２０】
【発明の効果】
以上詳述したように本発明は、画面のｍ（ｍは２以上の整数）ライン毎にポリゴンの左辺の画素位置、右辺の画素位置、左辺の奥行き値、奥行き値の横１画素分の増分値、左辺の輝度値、輝度値の横１画素分の増分値を設定し、ｍ（ｍは２以上の整数）ライン毎に、ポリゴンの左辺の画素位置のうち最小の画素位置とその画素位置のアドレスとを設定し、ｍライン毎に、処理対象の画素位置がポリゴンの左辺の画素位置と右辺の画素位置との間にある場合に「１」になるポリゴン内フラグが「０」であるか否かを判断し、ポリゴン内フラグが「０」でない場合は、処理対象の画素位置に対応するメモリの奥行き値を読み出し、ポリゴン内フラグが「１」であり且つ現在の奥行き値がメモリから読み出した奥行き値の値より小さい場合に「１」になる前方フラグが「１」である画素のみ現在の奥行き値及び輝度値をメモリに格納して、画素位置の値とその画素位置のアドレスの値とを横１画素分増加させるとともに、ポリゴン内フラグが「１」であるラインのみ、現在の奥行き値及び輝度値に横１画素分の増分値を加算することをポリゴン内フラグが「０」になるまで繰り返すようにしたので、ｍライン分でデータを同時に処理することが可能となり、隠面消去した３次元画像の生成をより高速に行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかる画像生成装置の構成を示すブロック図である。
【図２】図１のライン処理ユニットの構成を示すブロック図である。
【図３】図１及び２に示す装置における処理手順を示すフローチャートである。
【符号の説明】
１ＣＰＵ
２ライン処理ユニット
３Ｘレジスタ（画素位置レジスタ）
５ＢＡレジスタ（アドレスレジスタ）
７キャッシュメモリ
８キャッシュ制御部
９，１０バッファ
１１バッファ制御部
２１ＳＸレジスタ（左辺画素位置レジスタ）
２２ＥＸレジスタ（右辺画素位置レジスタ）
２３ＺＢレジスタ（奥行き値バッファレジスタ）
２４Ｚレジスタ（奥行き値レジスタ）
２５ＤＺレジスタ（奥行き値増分値レジスタ）
２６Ｒレジスタ（輝度値レジスタ）
２７ＤＲレジスタ（輝度値増分値レジスタ）
２８Ｇレジスタ（輝度値レジスタ）
２９ＤＧレジスタ（輝度値増分値レジスタ）
３０Ｂレジスタ（輝度値レジスタ）
３１ＤＢレジスタ（輝度値増分値レジスタ）

Claims

３次元空間中に配置した物体を基本形状であるポリゴンの集まりとして定義し、格子状に並んだ画素で構成される画面上の各画素位置に対応した、視点からの距離を表す奥行き値および輝度値をメモリに格納し、前記奥行き値に基づいて隠面消去した画像を生成する画像生成方法において、
前記画面内に前記ポリゴンのデータがあるか否かを判別する第１ステップと、
前記画面内に前記ポリゴンのデータがある場合は、前記ポリゴンの上端ラインより小さい値のラインと、前記ポリゴンの下端ラインより大きい値のラインエンドを算出する第２ステップと、
前記ラインが前記ラインエンドと等しいか否かを判別する第３ステップと、
前記ラインが前記ラインエンドと異なる場合は、前記画面のｍ（ｍは２以上の整数）ライン毎に前記ポリゴンの左辺の画素位置、右辺の画素位置、左辺の奥行き値、奥行き値の横１画素分の増分値、左辺の輝度値、輝度値の横１画素分の増分値を設定する第４ステップと、
前記ｍライン毎に前記ポリゴンの前記左辺の画素位置のうち最小の画素位置とその画素位置のアドレスとを設定する第５ステップと、
前記ｍライン全てにおいて、処理対象の画素位置が前記ポリゴンの前記左辺の画素位置と前記右辺の画素位置との間にある場合に「１」になるポリゴン内フラグが「０」であるか否かを判断する第６ステップと、
前記ｍライン全てにおいて前記ポリゴン内フラグが「０」でない場合は、処理対象の画素位置に対応するｍライン分の前記奥行き値を前記ｍライン毎に前記メモリから読み出す第７ステップと、
前記ポリゴン内フラグが「１」であり且つ現在の奥行き値が前記メモリから読み出した奥行き値の値より小さい場合に「１」になる前方フラグが「１」である画素のみ前記現在の奥行き値及び前記輝度値を前記メモリに格納する第８ステップと、
前記画素位置の値とその画素位置のアドレスの値とを横１画素分増加させるとともに、前記ポリゴン内フラグが「１」であるラインのみ、現在の奥行き値及び前記輝度値に横１画素分の増分値を加算する第９ステップとを含み、
前記ｍライン全ての前記ポリゴン内フラグが「０」になるまで前記第７ステップから前記第９ステップまでを繰り返すことを特徴とする画像生成方法。
３次元空間中に配置した物体を基本形状であるポリゴンの集まりとして定義し、格子状に並んだ画素で構成される画面上の各画素位置に対応した、視点からの距離を表す奥行き値および輝度値をメモリに格納し、前記奥行き値に基づいて隠面消去した画像を生成する画像生成装置において、
前記画面内に前記ポリゴンのデータがあるか否かを判別し、前記画面内に前記ポリゴンのデータがある場合は、前記ポリゴンの上端ラインより小さい値のラインと、前記ポリゴンの下端ラインより大きい値のラインエンドを算出して、前記ラインが前記ラインエンドと等しいか否かを判別し、前記ラインが前記ラインエンドと異なる場合は、前記画面のｍ（ｍは２以上の整数）ライン毎に前記ポリゴンの左辺の画素位置、右辺の画素位置、左辺の奥行き値、奥行き値の横１画素分の増分値、左辺の輝度値、輝度値の横１画素分の増分値を設定し、前記画面のｍ（ｍは２以上の整数）ライン毎に、前記ポリゴンの前記左辺の画素位置のうち最小の画素位置とその画素位置のアドレスとを設定する制御手段と、
前記ｍライン毎に設けられ、前記ｍライン毎に、処理対象の画素位置が前記ポリゴンの前記左辺の画素位置と前記右辺の画素位置との間にある場合に「１」になるポリゴン内フラグが「０」であるか否かを判断し、前記ポリゴン内フラグが「０」でない場合は、処理対象の画素位置に対応する前記メモリの奥行き値を読み出し、前記ポリゴン内フラグが「１」であり且つ現在の奥行き値が前記メモリから読み出した奥行き値の値より小さい場合に「１」になる前方フラグが「１」である画素のみ現在の奥行き値及び前記輝度値を前記メモリに格納して、前記画素位置の値とその画素位置のアドレスの値とを横１画素分増加させるとともに、前記ポリゴン内フラグが「１」であるラインのみ、現在の奥行き値及び前記輝度値に横１画素分の増分値を加算することを前記ポリゴン内フラグが「０」になるまで繰り返す前記ｍ個のライン処理手段と、
を有することを特徴とする画像生成装置。