JP3270920B2 - Manufacturing method of liquid crystal display device - Google Patents

Manufacturing method of liquid crystal display device

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JP3270920B2 JP17792894A JP17792894A JP3270920B2 JP 3270920 B2 JP3270920 B2 JP 3270920B2 JP 17792894 A JP17792894 A JP 17792894A JP 17792894 A JP17792894 A JP 17792894A JP 3270920 B2 JP3270920 B2 JP 3270920B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は液晶表示装置の製造方法
に関するものであり、特に、アクティブマトリクス型液
晶表示装置のTFT(薄膜トランジスタ)基板の端子部
の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly to a method for manufacturing a terminal portion of a TFT (thin film transistor) substrate of an active matrix type liquid crystal display device.

【0002】[0002]

【従来の技術】従来、薄型の情報端末表示装置として液
晶表示装置が使用されており、この液晶表示装置として
は、アクティブマトリクス型液晶表示装置と単純マトリ
クス型液晶表示装置がある。
2. Description of the Related Art Conventionally, a liquid crystal display device has been used as a thin information terminal display device. As the liquid crystal display device, there are an active matrix type liquid crystal display device and a simple matrix type liquid crystal display device.

【0003】この内、アクティブマトリクス型液晶表示
装置は、多数の画素をそれぞれ単独に駆動するのと同様
な動作をさせることができるので、表示容量の増大に伴
ってライン数が増加しても単純マトリクス型液晶表示装
置のようにデューティー比が低下し、コントラストの低
下や視野角の減少をきたすなどの問題が生じない。この
ため、アクティブマトリクス型液晶表示装置は、CRT
並のカラー表示が得られ、薄型のフラットディスプレイ
として用途を拡げつつある。
Among them, an active matrix type liquid crystal display device can perform the same operation as driving a large number of pixels independently, so that even if the number of lines increases with an increase in display capacity, it is simple. Unlike the matrix type liquid crystal display device, the duty ratio is reduced, and problems such as a decrease in contrast and a decrease in viewing angle do not occur. For this reason, the active matrix type liquid crystal display device has a CRT
Average color display can be obtained, and its use as a thin flat display is expanding.

【0004】従来のアクティブマトリクス型液晶表示装
置においては、タブ方式の外部端子と接続するドレイン
端子及びゲート端子は、接続後の信頼性のためITO
(インジウム・スズ酸化物からなる透明電極)であるこ
とが要求されており、そのためにその製造工程において
は、ドレインバスに電圧を印加する電気化学的堆積法を
用いることにより、少ないマスク数でITO端子を含む
端子両面取り出し対応のTFT基板を作製していた。
In a conventional active matrix type liquid crystal display device, a drain terminal and a gate terminal connected to an external terminal of a tab type are formed of ITO for reliability after connection.
(A transparent electrode made of indium tin oxide). Therefore, in the manufacturing process, an electrochemical deposition method that applies a voltage to the drain bus is used, so that the ITO can be formed with a small number of masks. A TFT substrate compatible with both-side extraction of terminals including terminals was manufactured.

【0005】図9乃至図12は、従来のアクティブマト
リクス型液晶表示装置を構成するTFT(薄膜トランジ
スタ)基板の電極、配線、及び、端子の製造工程を説明
する図である。なお、図10及び図11の中間工程にお
いては図9に示す一点鎖線内の要素についてのみ説明す
るが、全ての要素について要素の種類が同じであれば同
じ処理をし、同じ構成になるものである。
FIGS. 9 to 12 are views for explaining steps of manufacturing electrodes, wirings and terminals of a TFT (thin film transistor) substrate constituting a conventional active matrix type liquid crystal display device. In the intermediate steps of FIGS. 10 and 11, only the elements within the dashed line shown in FIG. 9 will be described. However, if all the elements have the same element type, the same processing is performed and the same configuration is obtained. is there.

【0006】先ず、図9に示すように、絶縁性基板上
に、ITO及びその上にCrを設け、通常のフォトリソ
グラフィー工程によってパターニングすることにより島
状のドレイン端子1、島状のゲート端子2、ドレインバ
ス3、及び、画素電極4を形成する。
First, as shown in FIG. 9, ITO and Cr are provided on an insulating substrate and patterned by a normal photolithography process to form an island-shaped drain terminal 1 and an island-shaped gate terminal 2. , A drain bus 3 and a pixel electrode 4 are formed.

【0007】次いで、図10(a)に示すように、ドレ
インバス3に電圧を印加する電気化学的堆積法、即ち、
電着レジスト法により、ドレインバス3上にレジスト膜
(図示せず)を堆積させ、このレジスト膜をマスクとし
てCrをエッチングすることにより、島状のドレイン端
子1、島状のゲート端子2、及び、画素電極4の各々の
下層導電膜であるITOを露出させる。
Next, as shown in FIG. 10A, an electrochemical deposition method for applying a voltage to the drain bus 3, that is,
A resist film (not shown) is deposited on the drain bus 3 by an electrodeposition resist method, and Cr is etched using the resist film as a mask, thereby forming an island-like drain terminal 1, an island-like gate terminal 2, and an island-like gate terminal 2. Then, the ITO which is the lower conductive film of each of the pixel electrodes 4 is exposed.

【0008】次いで、図10(b)に示すように、n+
型α−Si(アモルファスシリコン)等のコンタクト層
をCr及びITO上に選択的に堆積させ、続いて全面に
α−Si等の活性層、及び、SiN等のゲート絶縁膜を
連続成膜させた後、ドレインバス3とドレイン端子1と
を接続するためのコンタクトホール5,6、及び、ゲー
トバスとゲート端子2とを接続するためのコンタクトホ
ール7とを、通常のフォトリソグラフィー工程によって
形成する。
[0008] Then, as shown in FIG. 10 (b), n +
A contact layer such as type α-Si (amorphous silicon) was selectively deposited on Cr and ITO, and subsequently an active layer such as α-Si and a gate insulating film such as SiN were continuously formed on the entire surface. Thereafter, contact holes 5 and 6 for connecting the drain bus 3 and the drain terminal 1 and a contact hole 7 for connecting the gate bus and the gate terminal 2 are formed by a normal photolithography process.

【0009】次いで、図11に示すように、アルミニウ
ム等の導電膜を堆積したのち、通常のフォトリソグラフ
ィー工程によってパターニングすることによりゲート電
極8、ゲートバス9、及び、ドレイン端子1とドレイン
バス3とを接続する架橋10を形成する。
Next, as shown in FIG. 11, after a conductive film such as aluminum is deposited, patterning is performed by a normal photolithography process to form a gate electrode 8, a gate bus 9, and a drain terminal 1 and a drain bus 3. Is formed.

【0010】次いで、図12に示すように、アルミニウ
ム等の導電膜からなるゲート電極8、ゲートバス9、及
び、架橋10をマスクとしてゲート絶縁膜及び活性層を
エッチングすることによりTFT基板を完成するもので
ある。なお、各ドレインバス3が接続する基板の上下に
走る配線層は、TFT基板の完成後に切断して各ドレイ
ンバス単位に分離する必要がある。
Then, as shown in FIG. 12, the gate substrate 8 is completed by etching the gate insulating film and the active layer using the gate electrode 8, the gate bus 9, and the bridge 10 made of a conductive film of aluminum or the like as a mask. Things. The wiring layers running above and below the substrate to which each drain bus 3 is connected need to be cut and separated into drain bus units after the completion of the TFT substrate.

【0011】[0011]

【発明が解決しようとする課題】しかしながら、図12
の構造の場合に、ドレイン端子1間にドレインバス3が
存在することにより、ドレイン端子1間の実質的ギャッ
プW(即ち、ドレインバスの側端と隣接するドレイン端
子の前記側端に対向する側端との間隔)が狭くなり、外
部端子との接続の際に、高い位置合わせ精度が要求され
る等の問題があった。
However, FIG.
In the case of the structure described above, the existence of the drain bus 3 between the drain terminals 1 causes the substantial gap W between the drain terminals 1 (that is, the side opposite to the side end of the drain terminal adjacent to the side end of the drain bus). In other words, there has been a problem that a high alignment accuracy is required when connecting to an external terminal.

【0012】したがって、本発明は、製造工程を工夫す
ることにより、使用するフォトマスク数を増やすことな
く、ドレイン端子間のギャップの広い、端子両面取り出
し対応のアクティブマトリクス型液晶表示装置用のTF
T基板を製造することを目的とする。
Accordingly, the present invention provides a TF for an active matrix type liquid crystal display device with a wide gap between drain terminals and capable of taking out both terminals without increasing the number of photomasks to be used by devising the manufacturing process.
It is intended to manufacture a T substrate.

【0013】[0013]

【課題を解決するための手段】本発明は、液晶表示装置
の製造工程において、薄膜トランジスタの電極として、
絶縁性基板上にITO膜及びその上に設けた第1の導電
膜からなるドレイン端子(図4の1)、前記ドレイン端
子と一体に形成されたドレインバス(図4の3)、ゲー
ト端子(図4の2)、及び、画素電極(図4の4)を設
けたのち、少なくとも前記ドレインバス(図4の3)に
電圧を印加して電圧が印加された部位にマスク部材を選
択的に堆積させる電気化学的堆積法により、少なくとも
前記ドレインバス(図4の3)上に選択的にマスク部材
を堆積させ、前記マスク部材をマスクとして前記第1の
導電膜をエッチング除去して前記画素電極の下層導電膜
である前記ITO膜を露出させ、さらに、少なくとも前
記ドレイン端子(図4の1)上の前記第1の導電膜の一
部をエッチングにより除去して前記下層導電膜である前
記ITO膜を露出させることを特徴とするものである。
According to the present invention, there is provided a liquid crystal display device comprising:
A drain terminal (1 in FIG. 4) composed of an ITO film and a first conductive film provided thereon on an insulating substrate, a drain bus (3 in FIG. 4) formed integrally with the drain terminal, and a gate terminal ( After providing the pixel electrode (2 in FIG. 4) and the pixel electrode (4 in FIG. 4), a voltage is applied to at least the drain bus (3 in FIG. 4), and a mask member is selectively applied to a portion where the voltage is applied. A mask member is selectively deposited on at least the drain bus (3 in FIG. 4) by an electrochemical deposition method of depositing, and the first conductive film is removed by etching using the mask member as a mask. The ITO film, which is the lower conductive film, is exposed by exposing at least a part of the first conductive film on the drain terminal (1 in FIG. 4). Exposing membrane It is characterized in that to.

【0014】[0014]

【作用】画素電極の下層導電膜であるITO膜を露出さ
せる際に、電気化学的堆積法を用いているので、フォト
リソグラフィー工程において使用するフォトマスク数を
増加することがなく、且つ、電気化学的堆積法を用いな
いエッチング工程によりドレイン端子のITO膜を露出
させているので、ドレイン端子とドレインバスとを一体
に形成することができ、ドレインバスのドレイン端子と
平行に走る部分が不要になるので、端子両面取り出し対
応の液晶表示装置において、ドレイン端子間のギャップ
を広くすることができる。
Since the electrochemical deposition method is used to expose the ITO film as the lower conductive film of the pixel electrode, the number of photomasks used in the photolithography process is not increased, and the electrochemical Since the ITO film of the drain terminal is exposed by an etching process that does not use a static deposition method, the drain terminal and the drain bus can be integrally formed, and a portion running in parallel with the drain terminal of the drain bus is not required. Therefore, the gap between the drain terminals can be widened in the liquid crystal display device capable of taking both terminals out.

【0015】[0015]

【実施例】図1乃至図4は、本発明の第1実施例である
TFTを形成する前に電着レジスト工程を行う液晶表示
装置の製造工程を説明する図である。なお、従来例の説
明と同様に図2及び図3の中間工程においては図1に示
す一点鎖線内の要素についてのみ説明する。
1 to 4 are views for explaining a manufacturing process of a liquid crystal display device in which an electrodeposition resist process is performed before forming a TFT according to a first embodiment of the present invention. As in the description of the conventional example, only the elements within the dashed line shown in FIG. 1 will be described in the intermediate steps of FIGS.

【0016】先ず、図1に示すように、絶縁性基板上に
500ÅのITO及び1500ÅのCrをスパッタ法に
よって連続成膜し、通常のフォトリソグラフィー工程に
よってパターニングすることによりドレイン端子1、ゲ
ート端子2、ドレイン端子と一体に形成されたドレイン
バス3、及び、画素電極4を形成する。
First, as shown in FIG. 1, 500 ° ITO and 1500 ° Cr are continuously formed on an insulating substrate by sputtering, and are patterned by a usual photolithography process to form a drain terminal 1 and a gate terminal 2. , A drain bus 3 formed integrally with the drain terminal, and a pixel electrode 4.

【0017】なお、この場合、上記ITOの膜厚は、3
00〜700Åであれば良く、また、Crの膜厚は、1
000〜2000Åであれば良いものである。
In this case, the thickness of the ITO is 3
The film thickness of Cr may be 1 to 700 °.
It is good if it is 2,000 to 2,000Å.

【0018】次いで、基板を電着レジスト液に浸してド
レインバス3(従って、ドレイン端子1)とゲート端子
2とに6Vの電圧を20秒間印加することにより、ドレ
イン端子1、ドレインバス3、及び、ゲート端子2の上
面に電着レジストを付着させる(図示せず)。
Next, the substrate is immersed in the electrodeposition resist solution, and a voltage of 6 V is applied to the drain bus 3 (therefore, the drain terminal 1) and the gate terminal 2 for 20 seconds, so that the drain terminal 1, the drain bus 3, and the Then, an electrodeposition resist is attached to the upper surface of the gate terminal 2 (not shown).

【0019】次いで、図2(a)に示すように、付着さ
せた電着レジストをマスクとしてCrエッチャント、例
えば、硝酸第2セリウムアンモニウム及び過塩素酸を含
む水溶液を用いてエッチングすることによりCrを除去
し、画素電極4の下層導電膜であるITO膜を露出させ
る。
Then, as shown in FIG. 2A, Cr is etched by using a Cr etchant, for example, an aqueous solution containing ceric ammonium nitrate and perchloric acid using the electrodeposited resist as a mask. Then, the ITO film as the lower conductive film of the pixel electrode 4 is exposed.

【0020】次いで、図2(b)に示すように、電着レ
ジストを剥離したのち、プラズマCVD法により基板の
ITO膜及びCr膜上のみにn+ 型α−Siコンタクト
層を選択的に堆積させ、続いて全面にα−Si活性層、
及び、SiNゲート絶縁膜を連続成膜させる。次いで、
ドレイン端子1の中央の開口部11、ゲート端子2の中
央の開口部12、及び、ゲートバスとゲート端子2とを
接続するためのコンタクトホール13とを通常のフォト
リソグラフィー工程によって形成する。
Next, as shown in FIG. 2B, after the electrodeposition resist is removed, an n + type α-Si contact layer is selectively deposited only on the ITO film and the Cr film of the substrate by the plasma CVD method. Followed by an α-Si active layer on the entire surface,
Then, a SiN gate insulating film is continuously formed. Then
An opening 11 at the center of the drain terminal 1, an opening 12 at the center of the gate terminal 2, and a contact hole 13 for connecting the gate bus and the gate terminal 2 are formed by a usual photolithography process.

【0021】なお、上記のn+ 型α−Siコンタクト層
の選択的堆積工程は、連続的な水素プラズマ雰囲気中
に、間欠的にフォスフィン(PH3 )及びシラン(Si
4 )を導入するプラズマCVD法によるものであり、
水素プラズマの作用によって導電膜上への選択的堆積が
可能になる。
The selective deposition process of the n + -type α-Si contact layer is carried out intermittently in a continuous hydrogen plasma atmosphere by phosphine (PH 3 ) and silane (Si).
H 4 ) is introduced by a plasma CVD method,
The hydrogen plasma allows selective deposition on the conductive film.

【0022】次いで、図3(a)に示すように、スパッ
タ法により3000Åのアルミニウムを堆積したのち、
通常のフォトリソグラフィー工程によってパターニング
することによりゲート電極8及びゲートバス9を形成す
る。なお、上記アルミニウムの膜厚は、2000〜40
00Åであれば良い。
Next, as shown in FIG. 3A, after depositing 3000 ° of aluminum by a sputtering method,
The gate electrode 8 and the gate bus 9 are formed by patterning by a normal photolithography process. The thickness of the aluminum is 2000 to 40.
It is sufficient if it is 00Å.

【0023】次いで、図3(b)に示すように、基板を
Crエッチャントに浸し、ドレイン端子1の中央の開口
部11及びゲート端子2の中央の開口部12に露出して
いるCr膜を除去し、その下にあるITO膜を露出させ
る。この場合、ゲート絶縁膜が実質的にエッチングマス
クとなる。
Next, as shown in FIG. 3B, the substrate is immersed in a Cr etchant, and the Cr film exposed in the central opening 11 of the drain terminal 1 and the central opening 12 of the gate terminal 2 is removed. Then, the underlying ITO film is exposed. In this case, the gate insulating film substantially serves as an etching mask.

【0024】次いで、図4に示すように、アルミニウム
からなるゲート電極8及びゲートバス9をマスクとし
て、SiNゲート絶縁膜、α−Si活性層、及び、n+
型α−Siコンタクト層を一括エッチングすることによ
りTFT基板が完成する。なお、この場合も、各ドレイ
ン端子1が接続する基板の上下に走る配線層、及び、各
ゲート端子が接続する配線層は、TFT基板の完成後に
切断して各ドレイン端子単位及び各ゲート端子単位に分
離する必要がある。
Next, as shown in FIG. 4, using a gate electrode 8 and a gate bus 9 made of aluminum as a mask, a SiN gate insulating film, an α-Si active layer, and n +
The TFT substrate is completed by collectively etching the type α-Si contact layer. Also in this case, the wiring layers running above and below the substrate to which each drain terminal 1 is connected, and the wiring layer to which each gate terminal is connected are cut after completion of the TFT substrate, so that each drain terminal unit and each gate terminal unit are cut. Need to be separated.

【0025】次に示す、図5乃至図8は本発明の第2の
実施例であるTFTを形成した後に電着レジスト工程を
行う液晶表示装置の製造工程を説明する図であり、従来
例の説明と同様に図6及び図7の中間工程においては図
5に示す一点鎖線内の要素についてのみ説明する。
FIGS. 5 to 8 are views for explaining a manufacturing process of a liquid crystal display device in which a TFT according to a second embodiment of the present invention is formed and then an electrodeposition resist process is performed. As in the description, in the intermediate steps of FIGS. 6 and 7, only the elements within the dashed line shown in FIG. 5 will be described.

【0026】先ず、図5に示すように、第1の実施例と
同様に絶縁性基板上に500ÅのITO及び1500Å
のCrをスパッタ法によって連続成膜し、通常のフォト
リソグラフィー工程によってパターニングすることによ
りドレイン端子1、島状のゲート端子2、ドレイン端子
と一体に形成されたドレインバス3、及び、画素電極4
を形成する。
First, as shown in FIG. 5, similar to the first embodiment, 500 DEG of ITO and 1500 DEG of
Is continuously formed by sputtering, and is patterned by a normal photolithography process to form a drain terminal 1, an island-shaped gate terminal 2, a drain bus 3 formed integrally with the drain terminal, and a pixel electrode 4.
To form

【0027】なお、この場合も、上記ITOの膜厚は、
300〜700Åであれば良く、また、Crの膜厚は、
1000〜2000Åであれば良いものである。
Also in this case, the film thickness of the ITO is
It is sufficient that the thickness is 300 to 700 °, and the thickness of Cr is
It is good if it is 1000-2000 °.

【0028】次いで、図6(a)に示すように、プラズ
マCVD法によりCr上のみにn+型α−Siコンタク
ト層を選択的に堆積させ、続いて全面にα−Si活性
層、及び、SiNゲート絶縁膜を連続成膜させる。次い
で、ドレイン端子1の中央の開口部11、ゲート端子2
の中央の開口部12、及び、ゲートバスとゲート端子2
とを接続するためのコンタクトホール13とを、通常の
フォトリソグラフィー工程によって形成する。
Next, as shown in FIG. 6A, an n + -type α-Si contact layer is selectively deposited only on Cr by a plasma CVD method, and subsequently, an α-Si active layer and a A SiN gate insulating film is continuously formed. Next, the central opening 11 of the drain terminal 1 and the gate terminal 2
Central opening 12, and gate bus and gate terminal 2
Is formed by a normal photolithography process.

【0029】次いで、図6(b)に示すように、スパッ
タ法により3000Åのアルミニウムを堆積したのち、
通常のフォトリソグラフィー工程によってパターニング
することによりゲート電極8及びゲートバス9を形成す
る。なお、上記アルミニウムの膜厚は、2000〜40
00Åであれば良い。
Next, as shown in FIG. 6 (b), after depositing 3000 ° of aluminum by sputtering,
The gate electrode 8 and the gate bus 9 are formed by patterning by a normal photolithography process. The thickness of the aluminum is 2000 to 40.
It is sufficient if it is 00Å.

【0030】次いで、図7(a)に示すように、基板を
Crエッチャントに浸し、ドレイン端子1の中央の開口
部11及びゲート端子2の中央の開口部12に露出して
いるCr膜を除去し、その下にあるITO膜を露出させ
る。この場合も、ゲート絶縁膜が実質的にエッチングマ
スクとなる。
Next, as shown in FIG. 7A, the substrate is immersed in a Cr etchant, and the Cr film exposed in the central opening 11 of the drain terminal 1 and the central opening 12 of the gate terminal 2 is removed. Then, the underlying ITO film is exposed. Also in this case, the gate insulating film substantially serves as an etching mask.

【0031】次いで、図7(b)に示すように、アルミ
ニウムからなるゲート電極8及びゲートバス9をマスク
としてSiNゲート絶縁膜、α−Si活性層、及び、n
+ 型α−Siコンタクト層を一括エッチングすることに
よりCr膜を露出させる。
Next, as shown in FIG. 7B, using a gate electrode 8 and a gate bus 9 made of aluminum as a mask, an SiN gate insulating film, an α-Si active layer, and n
The Cr film is exposed by collectively etching the + type α-Si contact layer.

【0032】次いで、基板を電着レジスト液に浸してド
レインバス3(従って、ドレイン端子1)に6Vの電圧
を20秒間印加することにより、ドレイン端子1及びド
レインバス3の上に電着レジストを付着させる(図示せ
ず)。
Next, the substrate is immersed in the electrodeposition resist solution, and a voltage of 6 V is applied to the drain bus 3 (accordingly, the drain terminal 1) for 20 seconds. Attach (not shown).

【0033】次いで、図8に示すように、電着レジスト
をマスクとしてCrエッチャントにより露出しているC
r膜をエッチング除去して画素電極4の下層導電膜であ
るITO膜を露出させ、最後に、電着レジストを剥離す
ることによりTFT基板が完成する。なお、この場合
も、各ドレイン端子1が接続する基板の上下に走る配線
層は、TFT基板の完成後に切断して各ドレイン端子単
位に分離する必要がある。
Next, as shown in FIG. 8, C exposed by a Cr etchant using the electrodeposition resist as a mask.
The r film is removed by etching to expose the ITO film as the lower conductive film of the pixel electrode 4, and finally, the electrodeposition resist is peeled off to complete the TFT substrate. Also in this case, the wiring layers running above and below the substrate to which each drain terminal 1 is connected need to be cut and separated into drain terminal units after the completion of the TFT substrate.

【0034】なお、上記各実施例において、電気化学的
堆積法として電着レジスト法を用いているが、Cr及び
ITOに対して選択エッチング性のある導電膜を電解メ
ッキ法により選択的に付着させ、この導電膜をCrのエ
ッチングの際のマスクとしても良いものである。また、
この電解メッキ法は最初の電極パターン形成時に用いる
こともできる。即ち、上記実施例においては、ITOと
Crを堆積したのちパターニングしているが、ITOの
みを堆積させてパターニングしたのち電解メッキ法でI
TO上にCrを選択的に堆積させて、ITOとCrとか
らなる2層電極膜を形成してもよい。
In each of the above embodiments, the electrodeposition resist method is used as the electrochemical deposition method. However, a conductive film having a selective etching property is selectively deposited on Cr and ITO by electrolytic plating. Alternatively, this conductive film may be used as a mask when etching Cr. Also,
This electrolytic plating method can be used at the time of forming the first electrode pattern. That is, in the above embodiment, patterning is performed after depositing ITO and Cr. However, only ITO is deposited and patterned, and
Cr may be selectively deposited on TO to form a two-layer electrode film made of ITO and Cr.

【0035】更に、上記本発明の各実施例においては、
ゲート絶縁膜としてSiNを用いており、この「Si
N」は通常のSi3 4 或いはこれに組成の近いシリコ
ン窒化膜を表すものであるが、このようなシリコン窒化
膜に限定されるものでなく、シリコン酸化膜やアルミナ
等の他の絶縁膜でも良く、また、TFTの材料としては
α−Si以外に、Ge(ゲルマニウム)或いはC(炭
素)を含んだSiからなるアモルファス半導体でも良
い。
Further, in each embodiment of the present invention,
SiN is used as a gate insulating film.
"N" represents ordinary Si 3 N 4 or a silicon nitride film having a composition close to that of Si 3 N 4 , but is not limited to such a silicon nitride film, and may be another insulating film such as a silicon oxide film or alumina. Alternatively, as a material of the TFT, an amorphous semiconductor made of Si containing Ge (germanium) or C (carbon) may be used in addition to α-Si.

【0036】[0036]

【発明の効果】本発明によれば、従来の製造方法と同じ
フォトマスク数で、ドレイン端子間ギャップを広くする
ことができるので、アクティブマトリクス型液晶表示装
置を高精細化することができる。
According to the present invention, the gap between drain terminals can be widened with the same number of photomasks as in the conventional manufacturing method, so that the definition of the active matrix type liquid crystal display device can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例であるTFT基板の製造
方法の途中までの製造工程を説明する図である。
FIG. 1 is a view illustrating a manufacturing process up to a middle of a method of manufacturing a TFT substrate according to a first embodiment of the present invention.

【図2】本発明の第1の実施例であるTFT基板の製造
方法の図1以降の製造工程を説明する図である。
FIG. 2 is a view for explaining the manufacturing steps after FIG. 1 of the method for manufacturing a TFT substrate according to the first embodiment of the present invention.

【図3】本発明の第1の実施例であるTFT基板の製造
方法の図2以降の製造工程を説明する図である。
FIG. 3 is a view for explaining the manufacturing steps after FIG. 2 of the method for manufacturing a TFT substrate according to the first embodiment of the present invention.

【図4】本発明の第1の実施例であるTFT基板の製造
方法の図3以降の製造工程を説明する図である。
FIG. 4 is a view for explaining the manufacturing steps after FIG. 3 of the method for manufacturing a TFT substrate according to the first embodiment of the present invention.

【図5】本発明の第2の実施例であるTFT基板の製造
方法の途中までの製造工程を説明する図である。
FIG. 5 is a diagram illustrating a manufacturing process up to a middle of a method of manufacturing a TFT substrate according to a second embodiment of the present invention.

【図6】本発明の第2の実施例であるTFT基板の製造
方法の図5以降の製造工程を説明する図である。
FIG. 6 is a view for explaining the manufacturing steps after FIG. 5 of the method for manufacturing a TFT substrate according to the second embodiment of the present invention.

【図7】本発明の第2の実施例であるTFT基板の製造
方法の図6以降の製造工程を説明する図である。
FIG. 7 is a view for explaining the manufacturing steps after FIG. 6 of the method for manufacturing a TFT substrate according to the second embodiment of the present invention.

【図8】本発明の第2の実施例であるTFT基板の製造
方法の図7以降の製造工程を説明する図である。
FIG. 8 is a view for explaining the manufacturing steps after FIG. 7 of the method for manufacturing a TFT substrate according to the second embodiment of the present invention.

【図9】従来のTFT基板の製造方法の途中までの製造
工程を説明する図である。
FIG. 9 is a diagram illustrating a manufacturing process up to halfway in a conventional method of manufacturing a TFT substrate.

【図10】従来のTFT基板の製造方法の図9以降の製
造工程を説明する図である。
FIG. 10 is a view for explaining the manufacturing steps after FIG. 9 of the conventional method for manufacturing a TFT substrate.

【図11】従来のTFT基板の製造方法の図10以降の
製造工程を説明する図である。
FIG. 11 is a diagram illustrating a manufacturing process of the conventional method for manufacturing a TFT substrate after FIG. 10;

【図12】従来のTFT基板の製造方法の図11以降の
製造工程を説明する図である。
FIG. 12 is a diagram illustrating a manufacturing process of the conventional method of manufacturing a TFT substrate after FIG. 11;

【符号の説明】[Explanation of symbols]

1 ドレイン端子 2 ゲート端子 3 ドレインバス 4 画素電極 5 ドレインバスとドレイン端子とを接続するためのコ
ンタクトホール 6 ドレインバスとドレイン端子とを接続するためのコ
ンタクトホール 7 ゲートバスとゲート端子とを接続するためのコンタ
クトホール 8 ゲート電極 9 ゲートバス 10 架橋 11 ドレイン端子の中央の開口部 12 ゲート端子の中央の開口部 13 ゲートバスとゲート端子とを接続するためのコン
タクトホール
Reference Signs List 1 drain terminal 2 gate terminal 3 drain bus 4 pixel electrode 5 contact hole for connecting drain bus and drain terminal 6 contact hole for connecting drain bus and drain terminal 7 connecting gate bus and gate terminal Contact hole 8 for gate electrode 9 gate bus 10 bridge 11 central opening of drain terminal 12 central opening of gate terminal 13 contact hole for connecting gate bus and gate terminal

───────────────────────────────────────────────────── フロントページの続き (72)発明者 甫立 真理 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大形 公士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平6−194688(JP,A) 特開 平6−59117(JP,A) 特開 平4−365012(JP,A) 特開 平2−153325(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/1368 G02F 1/1343 G02F 1/1345 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Mari Hodachi 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Koji 1015 Kamikodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Fujitsu Stock In-company (56) References JP-A-6-194688 (JP, A) JP-A-6-59117 (JP, A) JP-A-4-365012 (JP, A) JP-A-2-153325 (JP, A) (58) Field surveyed (Int.Cl. 7 , DB name) G02F 1/1368 G02F 1/1343 G02F 1/1345

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 薄膜トランジスタの電極として、絶縁性
基板上にITO膜及びその上に設けた第1の導電膜から
なるドレイン端子、前記ドレイン端子と一体に形成され
たドレインバス、ゲート端子、及び、画素電極を設けた
のち、少なくとも前記ドレインバスに電圧を印加して電
圧が印加された部位にマスク部材を選択的に堆積させる
電気化学的堆積法により、少なくとも前記ドレインバス
上に選択的にマスク部材を堆積させ、前記マスク部材を
マスクとして前記第1の導電膜をエッチング除去して前
記画素電極の下層導電膜である前記ITO膜を露出させ
る工程、前記ドレイン端子上を含む基板上に前記薄膜ト
ランジスタのゲート絶縁膜を形成する工程、及び、少な
くとも前記ドレイン端子上の前記第1の導電膜の一部を
エッチングにより除去して前記ITO膜を露出させる工
程を有することを特徴とする液晶表示装置の製造方法。
1. An electrode of a thin film transistor, a drain terminal formed of an ITO film on a insulating substrate and a first conductive film provided thereon, a drain bus formed integrally with the drain terminal, a gate terminal, and After providing a pixel electrode, at least a mask member is selectively formed on at least the drain bus by an electrochemical deposition method of applying a voltage to at least the drain bus and selectively depositing a mask member on a portion to which the voltage is applied. Depositing and removing the first conductive film by etching using the mask member as a mask to expose the ITO film which is a lower conductive film of the pixel electrode; and forming the thin film transistor on a substrate including the drain terminal. Forming a gate insulating film, and removing at least a part of the first conductive film on the drain terminal by etching; And removing the ITO film by removing.
【請求項2】 上記画素電極の下層導電膜である上記I
TO膜を露出させる工程をゲート電極及びゲートバスの
形成前に行うことを特徴とする請求項1記載の液晶表示
装置の製造方法。
2. The method according to claim 1, wherein the first conductive film is a lower conductive film of the pixel electrode.
2. The method according to claim 1, wherein the step of exposing the TO film is performed before forming the gate electrode and the gate bus.
【請求項3】 上記ゲート電極及び上記ゲートバスがア
ルミニウムからなることを特徴とする請求項2記載の液
晶表示装置の製造方法。
3. The method according to claim 2, wherein the gate electrode and the gate bus are made of aluminum.
【請求項4】 上記の少なくとも上記ドレインバスに電
圧を印加する工程において、上記ゲート端子にも電圧を
印加して、前記ゲート端子上にも選択的に上記マスク部
材を堆積させることを特徴とする請求項2又は3記載の
液晶表示装置の製造方法。
4. A step of applying a voltage to at least the drain bus, wherein a voltage is also applied to the gate terminal, and the mask member is selectively deposited on the gate terminal. A method for manufacturing a liquid crystal display device according to claim 2.
【請求項5】 上記画素電極の下層導電膜である上記I
TO膜を露出させる工程をゲート電極及びゲートバスの
形成後に行うことを特徴とする請求項1記載の液晶表示
装置の製造方法。
5. The method according to claim 1, wherein the lower conductive film is
2. The method according to claim 1, wherein the step of exposing the TO film is performed after forming the gate electrode and the gate bus.
【請求項6】 上記ゲート電極及び上記ゲートバスがア
ルミニウムからなることを特徴とする請求項5記載の液
晶表示装置の製造方法。
6. The method according to claim 5, wherein the gate electrode and the gate bus are made of aluminum.
【請求項7】 上記の少なくとも上記ドレインバスに電
圧を印加する工程が、前記ドレインバスにのみ電圧を印
加する工程であり、上記画素電極の下層導電膜である上
記ITO膜を露出させる際に、上記ゲート端子上の上記
第1の導電膜も除去して前記ITO膜を露出させること
を特徴とする請求項5又は6記載の液晶表示装置の製造
方法。
7. The step of applying a voltage to at least the drain bus is a step of applying a voltage only to the drain bus, and exposing the ITO film, which is a lower conductive film of the pixel electrode, 7. The method according to claim 5, wherein the first conductive film on the gate terminal is also removed to expose the ITO film.
【請求項8】 上記電気化学的堆積法が電着レジスト法
であることを特徴とする請求項1乃至7のいずれか1項
に記載の液晶表示装置の製造方法。
8. The method according to claim 1, wherein said electrochemical deposition is an electrodeposition resist method.
【請求項9】 上記第1の導電膜がCr膜であることを
特徴とする請求項1乃至8のいずれか1項に記載の液晶
表示装置の製造方法。
9. The method for manufacturing a liquid crystal display device according to claim 1, wherein said first conductive film is a Cr film.
【請求項10】 上記ドレイン端子上の上記第1の導電
膜の一部を除去して上記ITO膜露出させる工程に先立
って、前記ドレイン端子、上記ドレインバス、上記ゲー
ト端子、及び、上記画素電極上にプラズマCVD法によ
って、コンタクト層を選択的に堆積させる工程を有する
ことを特徴とする請求項1記載の液晶表示装置の製造方
法。
10. The method according to claim 1, wherein prior to the step of removing a part of the first conductive film on the drain terminal to expose the ITO film, the drain terminal, the drain bus, the gate terminal, and the pixel electrode. 2. The method according to claim 1, further comprising the step of selectively depositing a contact layer thereon by a plasma CVD method.
【請求項11】 上記コンタクト層の堆積後に、アモル
ファスシリコン活性層及びゲート絶縁膜を連続的に堆積
させることを特徴とする請求項10記載の液晶表示装置
の製造方法。
11. The method according to claim 10, wherein an amorphous silicon active layer and a gate insulating film are continuously deposited after depositing the contact layer.
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