JP3263557B2 - Slice circuit of the character data - Google Patents

Slice circuit of the character data

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JP3263557B2
JP3263557B2 JP4864695A JP4864695A JP3263557B2 JP 3263557 B2 JP3263557 B2 JP 3263557B2 JP 4864695 A JP4864695 A JP 4864695A JP 4864695 A JP4864695 A JP 4864695A JP 3263557 B2 JP3263557 B2 JP 3263557B2
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昌也 太田
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三洋電機株式会社
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、映像信号の特定の1水平走査期間に重畳しているキャプションデータ等の文字データを正確に抜き取るのに好適な文字データのスライス回路に関する。 The present invention relates to a slice circuit suitable character data to extract the text data such as caption data superimposed on a specific one horizontal scanning period of the video signal exactly.

【0002】 [0002]

【従来の技術】現在、米国においては、聾唖者向けを目的として、文字情報を使用者の希望に応じてテレビ画面上に表示或いは無表示と切換表示できる所謂クローズドキャプションシステムが実施されている。 Presently, in the United States, for the purpose of for deaf, so-called closed caption system available or non-display and the switching display on a television screen as desired by the user character information is performed. 該クローズドキャプションシステムは、映像信号を構成する奇数フィールドの21番目の水平走査期間(以下21Hと称する)に文字情報をコード化したデジタルデータを重畳させ、この状態で例えば放送局側から送信されてきた重畳デジタルデータをテレビ受像機側で解読することによりテレビ画面上への表示を可能としたものである。 The closed caption system superimposes the digital data obtained by coding the text information 21 th horizontal scanning period in the odd fields constituting a video signal (hereinafter referred to as 21H), sent in this state for example from a broadcasting station it is obtained by allowing the display of the television screen by decoding the superimposed digital data in the television receiver side.

【0003】図3に21Hに重畳したデータを示している。 [0003] indicates the data superimposed on 21H in FIG. 図3において、21Hには、7周期のランインクロックと、「001」と固定された3ビットのスタートビットと、16ビットのキャプションデータ(文字情報をコード化したデジタルデータ)とが、シリアルに重畳されている。 In Figure 3, the 21H, 7 and run in clock cycle, the start bit of the 3 bits which is fixed as "001", the 16-bit caption data (digital data obtained by coding character information), but the serial It is superimposed. ここで、前記ランインクロックは503KH Here, the run in clock is 503KH
zで21Hに前記キャプションデータが重畳することを知らせる為の信号であり、前記スタートビットの各ビットの発生期間を1周期とすると、この1周期は前記ランインクロックと同様に503KHzであり、また前記キャプションデータの各ビットの発生期間を1周期とすると、この1周期も前記ランインクロックと同様に503 A signal for indicating that the caption data to 21H in z are overlapped, when one cycle of generation period of each bit of the start bit, the one period is 503KHz as in the run-in clock, also wherein when one cycle of generation period of each bit of caption data, the one period even as in the run-in clock 503
KHzである。 It is KHz. これらの前記ランインクロック、前記スタートビット及び前記キャプションデータは、後述するクランプ回路により映像信号のペデスタルレベルがVd These said run in clock, the start bit and the caption data, the pedestal level of the video signal Vd by later clamping circuit
d/2にクランプされる為、Vdd/2がローレベルとなる様に重畳されることになる。 d / 2 because it is clamped in, so that Vdd / 2 is superimposed As a low level.

【0004】ところで、映像信号に重畳したキャプションデータを解読してテレビ画面に表示するには、映像信号から、「0」及び「1」のバイナリデータから成るキャプションデータを誤り無く抜き取る必要がある。 [0004] To display decodes the caption data superimposed on the video signal to the television screen, from the video signal, it is necessary to withdraw without error caption data composed of binary data of "0" and "1". そこで、従来のキャプションデータのスライス回路を図2に示す。 Therefore, it shows a slice circuit of a conventional caption data in FIG. 尚、図2回路はマイクロコンピュータ内部に集積化されているものとする。 Incidentally, FIG. 2 circuit is assumed to be integrated in the microcomputer.

【0005】図2において、(1)は、マイクロコンピュータに外付けされたカップリングコンデンサ(2)を介したコンポジット映像信号が印加される映像信号入力端子である。 [0005] In FIG. 2, (1) is a video signal input terminal to which a composite video signal via a coupling capacitor (2) which is external to the microcomputer is applied. コンポジット映像信号は映像信号入力端子(1)に印加された後、クランプ回路(3)に印加され、該クランプ回路(3)にてコンポジット映像信号のペデスタルレベルがVdd/2にクランプされる。 After the composite video signal applied to the video signal input terminal (1), is applied to the clamp circuit (3), the pedestal level of the composite video signal by said clamping circuit (3) is clamped to Vdd / 2. 尚、 still,
上記したクランプ回路(3)としては、本願出願人による特願平5−48041号に一実施例が記載されており、その内部説明は省略する。 The clamping circuit (3) described above, an example in Japanese Patent Application No. 5-48041 filed by the present applicant are described, therein descriptions are omitted. (4)(5)(6) (4) (5) (6)
(7)は電源Vddと電源Vdd/2との間に直列接続された抵抗である。 (7) is a resistor connected in series between the power supply Vdd and the power supply Vdd / 2. ここで、抵抗(7)の一端(直列抵抗の最低電位)をVdd/2と接続したのは、コンポジット映像信号のペデスタルレベルがVdd/2であり、 Here, one end of the resistor (7) to (minimum potential of the series resistance) was connected to Vdd / 2, the pedestal level of the composite video signal is Vdd / 2,
キャプションデータがVdd/2をローレベルとしてコンポジット映像信号に重畳している為である。 It is because the caption data is superimposed on the composite video signal to Vdd / 2 as a low level.

【0006】(8)(9)(10)はトランスミッションゲート(スイッチ回路)であり、一端は各々抵抗(4)(5)(6)(7)の各接続点と接続され、他端は共通接続されている。 [0006] (8) (9) (10) is a transmission gate (switch circuit), one end each resistor (4) (5) (6) (7) is connected to the connection points of the other end is common It is connected. 該トランスミッションゲート(8)(9)(10)は後述するデコーダの解読出力により何れか1個がゲートを開く。 The transmission gate (8) (9) (10) opens either one is gated by the decode output of the decoder to be described later. (11)は21Hの期間のみで動作する比較器であり、+(非反転入力)端子にはクランプ回路(3)から出力されたコンポジット映像信号が印加され、−(反転入力)端子はトランスミッションゲート(8)(9)(10)の他端の共通接続点と接続されている。 (11) is a comparator which operates only in a period of 21H, + (non-inverting input) composite video signal output from the clamp circuit (3) to the terminal is applied, - (inverting input) terminal is a transmission gate (8) (9) is connected to the common connection point of the other end (10). 即ち、比較器(11)の−端子には、ゲートを開いた何れか1個の前記トランスミッションゲートと接続された抵抗(4)(5)(6)(7)の接続点電圧が基準電圧として印加される。 That is, comparator (11) - to the terminal, connected resistors with either one of the transmission gates open gate (4) (5) (6) as a connection point voltage is the reference voltage (7) It applied.

【0007】(12)は2ビット構成のレジスタであり、トランスミッションゲート(8)(9)(10)の何れか1個のゲートを開く為の制御データb0及びb1 [0007] (12) 2 a register bit configuration, the transmission gate (8) (9) (10) control data b0 and b1 for opening any one of the gates of
が内部バス(13)を介してセットされる。 There is set via an internal bus (13). 因みに制御データの2ビットは、3個のトランスミッションゲート(8)(9)(10)の何れか1個を選択するには必要最低限のビット数である。 Incidentally 2-bit control data are minimum number of bits required to select any one of the three transmission gates (8) (9) (10). (14)は前述したデコーダであり、レジスタ(12)にセットされた制御データb (14) is a decoder described above, control data b set in the register (12)
0及びb1を解読し、トランスミッションゲート(8) Decrypts 0 and b1, the transmission gate (8)
(9)(10)の何れか1個の制御端子にハイレベルとなるゲート制御信号を出力するものである。 (9) (10) and outputs a gate control signal which becomes a high level or to one control terminal of the.

【0008】(15)は判定手段であり、比較器(1 [0008] (15) is a determination means, a comparator (1
1)の比較出力が正常であるか否かを判定するものである。 Comparison output 1) is intended to determine whether it is normal. 具体的には、電源Vddと電源Vdd/2との間で選択される基準電圧は、ランインクロック、スタートビット及びキャプションデータのハイレベルより低いレベルに設定されることが条件である。 Specifically, the reference voltage is selected between the power supply Vdd and the power supply Vdd / 2 is run in clock, be set to a level lower than the high level of the start bit and the caption data is a condition. この条件に基準電圧が設定されていると、比較器(11)からは、キャプションデータの各ビットがハイレベルの時は「1」、ローレベルの時は「0」が出力され、キャプションデータの16ビットの内容が誤り無く抜き取られることになる。 When the reference voltage to the condition is set, from the comparator (11), "1" when the respective bit is high caption data, at a low level is output is "0", the caption data 16-bit contents will be is not withdrawn error.
そこで、判定手段(15)は、比較器(11)からスタートビットである「001」が正しく出力されているか、或いは、16ビットのキャプションデータを8ビットずつに分けた場合に両8ビットデータの最上位ビットに割り付けられたパリティビットが正常であるか否か等を判定し、異常であると判定した場合のみレジスタ(1 Therefore, the determination means (15) is a start bit from the comparator (11) or "001" is output correctly, or of both 8-bit data when the divided 16-bit caption data into 8-bit parity bits assigned to the most significant bit is determined such whether normal, if it is determined that the abnormal only register (1
2)の制御データb0及びb1の書き換えを行わせるものである。 It is intended to rewrite the control data b0 and b1 of 2). つまり、コンポジット映像信号の21Hに重畳してくる情報は、何らかの要因により振幅が変動して重畳されてくる場合がある。 That is, information transmitted superimposed on 21H of the composite video signal may come a modulation amplitude is varied for some reason. 例えば、スタートビットのハイレベルが基準電圧より低くなってしまった場合、本来、比較器(11)からは「001」が出力される筈であるが、実際には「000」が出力されてしまう。 For example, if the high level of the start bit has become lower than the reference voltage, originally, although from the comparator (11) should the "001" is output, in practice would be output is "000" . こういった場合には、より低い基準電圧が要求される為に、 In these cases, in order to lower the reference voltage is required,
現在の基準電圧より低い基準電圧を発生できる位置のトランスミッションゲートを開く為の制御データb0及びb1がレジスタ(12)にセットされる。 Control data b0 and b1 for opening the transmission gate of the position where it can generate the current reference voltage lower than the reference voltage is set in the register (12). ところで、判定手段(15)は比較器(11)の比較出力をプログラム処理で判定するソフトウエア手段であり、判定手段(15)の判定結果に基づき、内部バス(13)を介してレジスタ(12)に制御データb0及びb1がセットされる。 Incidentally, the determination means (15) is a software unit that determines a program processing comparison output of the comparator (11), based on the determination result of the determination means (15), the register (12 through the internal bus (13) ) control data b0 and b1 are set to. 尚、判定手段(15)をハード的に構成しても何ら問題はなく、この場合、判定手段(15)の出力により直接レジスタ(12)の値を変更すればよい。 The determination means (15) is not any problem with hardware configured, in this case, the output of the decision means (15) may be changed value of the direct register (12).

【0009】以上の構成により、映像信号の21Hへの情報の重畳状態に応じて基準電圧を変更できる為、比較器(11)から正しいキャプションデータを抜き取ることができる。 [0009] With the above arrangement, since it changes the reference voltage in response to the superimposed state of the information to 21H of the video signal, it is possible to extract the correct caption data from the comparator (11).

【0010】 [0010]

【発明が解決しようとする課題】さて、上記の従来の技術の項において、比較器(11)から正しいキャプションデータを抜き取ることができると記載したが、これは、あくまでも、判定手段(15)が比較器(11)の出力に異常が無いと判定した場合と、比較器(11)の出力に異常がある場合に判定手段(15)出力によりレジスタ(12)の値を変更した場合である。 [SUMMARY OF THE INVENTION Now, in the Background section above, it has been described to be able to extract the correct caption data from the comparator (11), which is merely the determination means (15) and if it is determined that there is no abnormality in the output of the comparator (11), a case where the change value determination unit (15) output by the register (12) if there is an abnormality in the output of the comparator (11). 従って、比較器(11)の出力に異常があることが判明してから基準電圧の変更が行われるまでの間は、例え短時間であっても比較器(11)からは誤ったキャプションデータの抜き取りが行われることになり、誤った文字表示を行う原因となる問題があった。 Therefore, the comparator (11) during the period from the found that there is an abnormality in the output to change the reference voltage is performed for, even if the comparator a short time (11) from the wrong caption data will be extraction is carried out, there has been a problem that causes to do the wrong character display. この問題は、抵抗(4)の一端と接続された電源Vdd(直列抵抗の最高電位)を固定してしまっていることに起因する。 This problem is due to the fact that I secure the (maximum potential of the series resistors) having one end and connected to the power supply Vdd of the resistor (4).

【0011】そこで、本発明は、映像信号の特定の1水平走査期間に重畳するキャプションデータ等の文字データの振幅が何らかの原因によって変動した場合でも、従来よりも正しい文字データを抜き取ることのできる文字データのスライス回路を提供することを目的とする。 [0011] Therefore, the present invention, even if the amplitude of the character data such as caption data to be superimposed on one particular horizontal scanning period of the video signal varies for some reason, a character that can extract the correct character data than conventional and to provide a slicing circuit data.

【0012】 [0012]

【課題を解決するための手段】本発明は、前記問題点を解決する為に成されたものであり、その特徴とするところは、ペデスタルレベルが所定電位にクランプされた映像信号の特定の1水平走査期間に重畳した文字データのピーク値を保持するピークホールド回路と、前記ピークホールド回路の出力とクランプされた前記映像信号のペデスタルレベルと同電圧との間に直列接続された複数の抵抗と、前記複数の抵抗の各接続点に一方の端子が接続されると共に他方の端子が共通接続され、何れか1個が選択的に信号路を形成する複数のスイッチ回路と、前記複数のスイッチ回路の何れか1個を介して前記複数の抵抗の接続点から得られた分圧値が基準電圧として一方の入力に印加され、他方の入力にクランプされた前記映像信号が印加される Means for Solving the Problems The present invention has been made in order to solve the above problems, and its features, 1 pedestal level of a particular clamped video signal to a predetermined potential a peak hold circuit for holding a peak value of the character data superimposed on the horizontal scanning period, and a plurality of resistors connected in series between the pedestal level and the same voltage output and clamped the video signal of the peak hold circuit , to the each connection point of the plurality of resistors with one terminal being connected to the other terminal connected in common, and a plurality of switching circuits any one to selectively form a signal path, said plurality of switching circuits wherein the plurality of divided voltage value obtained from the connection point of the resistors is applied to one input as a reference voltage, the video signal is applied which is clamped to the other input via any one of the 較器と、を備え、前記映像信号から前記文字データを「0」又は「1」のデジタルデータとして抜き取る点である。 Comprising a 較器, and the character data from the video signal is that withdrawn as digital data of "0" or "1".

【0013】 [0013]

【作用】本発明によれば、比較器の一方の入力に印加される基準電圧は直列接続された複数の抵抗の各接続点から得られるが、複数の抵抗の一端には映像信号の特定の1水平走査期間に重畳した文字データのピーク値を保持するピークホールド回路を設けた。 According to the present invention, the reference voltage applied to one input of the comparator is obtained from the connection points of the plurality of resistors connected in series, a particular video signal to one end of a plurality of resistors the peak hold circuit for holding a peak value of the character data superimposed to one horizontal scanning period is provided. これにより、文字データの振幅が変動すると、ピーク値も変動することから基準電圧も文字データの振幅変動に併せて瞬時に変動することになり、判定手段の判定出力を待たずして、常に正しい文字データを映像信号から抜き取ることができる。 Thus, the amplitude of the character data is changed, will be varied instantaneously in accordance with the amplitude variation of the reference voltage character data because varying the peak value, and without waiting for the determination output of the determination means, always right it can extract the text data from the video signal.

【0014】 [0014]

【実施例】本発明の詳細を図面に従って具体的に説明する。 Specifically described in accordance with EXAMPLES detail to the drawings of the present invention. 図1は本発明の文字データのスライス回路を示す図である。 Figure 1 is a diagram showing a slice circuit of the character data of the present invention. 尚、図1回路は図2回路と同様にマイクロコンピュータ内部に集積化されているものとする。 Incidentally, FIG. 1 circuit is assumed to be integrated in the microcomputer as in FIG. 2 circuit. また、図1において図2と同一部分については同一番号を記し、 Further, denoted by the same numerals for Figure 2 the same parts in FIG. 1,
その説明を省略するものとする。 And description thereof will be omitted.

【0015】図1において、(16)は比較器であり、 [0015] In FIG. 1, (16) is a comparator,
+端子にはペデスタルレベルがVdd/2にクランプされたコンポジット映像信号CVIDEOが印加される。 + Composite video signal CVIDEO the pedestal level is clamped to Vdd / 2 to the terminal is applied.
(17)はNANDゲートであり、一方の入力には比較器(16)の比較出力が印加され、他方の入力にはコンポジット映像信号の21H期間だけハイレベルとなる信号LN21が印加される。 (17) is a NAND gate, the one input is applied the comparison output of the comparator (16) to the other input signal LN21 which becomes high level only 21H period of the composite video signal is applied. (18)(19)はPチャンネル型MOSトランジスタ(以下PMOSトランジスタと称する)であり、ゲートはNANDゲート(17)の出力と共通接続され、各ドレインソース路は直列接続され、PMOSトランジスタ(18)のソースは電源Vd (18) (19) (hereinafter referred to as PMOS transistor) P-channel MOS transistors a and gate are commonly connected to the output of the NAND gate (17), each drain-source path is connected in series, the PMOS transistor (18) of the source power supply Vd
dと接続されている。 And it is connected to the d. また、PMOSトランジスタ(1 In addition, PMOS transistor (1
8)(19)のドレイン接続点は抵抗(20)を介して比較器(16)の−端子と接続されている。 8) the (drain connection point 19) of the resistor (20) via a comparator (16) - is connected to the terminal. (21) (21)
(22)は各々抵抗及びコンデンサであり、PMOSトランジスタ(19)のドレイン及び電源Vdd/2の間に直列接続されている。 (22) are each resistor and a capacitor are serially connected between the drain and source Vdd / 2 of the PMOS transistor (19). (23)は抵抗であり、コンデンサ(22)と並列接続されている。 (23) is a resistor, is connected in parallel with the capacitor (22). ここで、抵抗(2 Here, the resistance (2
1)及びコンデンサ(22)は、PMOSトランジスタ(18)(19)がオンした時の充電路を形成するものであり、この時の時定数は抵抗(21)の抵抗値及びコンデンサ(22)の容量で定まり、抵抗(21)の抵抗値を小さくして充電時の時定数は小さいものとしている。 1) and a capacitor (22), PMOS transistors (18) (19) is intended to form a charge path when turned on, the resistance and the capacitor of the time constant at this time is the resistance (21) (22) Sadamari by volume, time constant resistance value by reducing the charging resistor (21) is assumed small. 即ち、キャプションデータの変化に早く追従して充電動作を行える様に設定している。 In other words, it is set so as perform the charging operation to follow quickly to changes in the caption data. また、抵抗(23) In addition, resistance (23)
及びコンデンサ(22)は、PMOSトランジスタ(1 And a capacitor (22), PMOS transistors (1
8)(19)がオフした時の放電路を形成するものであり、この時の時定数は抵抗(23)の抵抗値及びコンデンサ(22)の容量で定まり、抵抗(23)の抵抗値を大きくして放電時の時定数を大きいものとしている。 8) (19) is intended to form a discharge path when turned off, Sadamari a volume resistance value and the capacitor (22) of the time constant resistance when the (23), the resistance value of the resistor (23) is made larger the larger is the time constant at the time of discharge. 即ち、キャプションデータが変化してもコンデンサ(2 In other words, even if the caption data is changed capacitor (2
2)の端子電圧の変化即ちピーク値の変化を極力抑える様にしている。 And in the manner minimize the change that is a change of the peak value of the terminal voltage of 2). (24)はボルテージホロワ型の演算増幅器であり、+端子は抵抗(21)及びコンデンサ(2 (24) is an operational amplifier of the voltage follower type, + terminal resistor (21) and a capacitor (2
2)の接続点と接続され、−端子はその出力が帰還されて接続され、更に出力は比較器(16)の−端子と接続されている。 Is connected to the node 2), - terminal connected the output is fed back, further output of the comparator (16) - is connected to the terminal. この演算増幅器(24)の出力には、コンデンサ(22)の端子電圧がそのまま現れる。 The output of the operational amplifier (24), as it appears at the terminal voltage of the capacitor (22). 換言すればキャプションデータのピーク値が現れる。 The peak value of the caption data appears in other words. 以上が、本願のピークホールド回路の一実施例である。 The above is an example of the peak hold circuit of the present application.

【0016】尚、抵抗(20)を設けた理由は以下の通りである。 [0016] The reason why the resistance (20) is provided is as follows. つまり、コンデンサ(20)の端子電圧がキャプションデータのピーク値に達した場合、PMOSトランジスタ(18)(19)は共にオフする。 That is, when the terminal voltage of the capacitor (20) reaches a peak value of the caption data, PMOS transistor (18) (19) are both turned off. この時、 At this time,
PMOSトランジスタ(19)がオフしていてもそのドレインソース路をリーク電流が僅かながら流れようとする。 The PMOS transistor (19) is not turned off the drain-source path is the leakage current tends to flow slightly. すると、コンデンサ(22)の端子電圧が影響を受けて変化する恐れがある。 Then, there is a possibility that the terminal voltage of the capacitor (22) changes under the influence. そこで、抵抗(20)を設けることにより、PMOSトランジスタ(19)がオフしていてもそのドレイン及びソース電圧は同じとなる為、 Therefore, by providing resistance to (20), PMOS transistors (19) for is turned off and even if the drain and source voltages are the same,
リーク電流を防止でき、コンデンサ(22)の端子電圧がリーク電流の影響を受けなくなるからである。 It prevents leakage current, because the terminal voltage of the capacitor (22) is not affected by the leak current.

【0017】以下、図1の動作について図3の波形図を用いて説明する。 [0017] Hereinafter will be described with reference to the waveform diagram of FIG. 3, the operation of FIG. 尚、16ビットのキャプションデータは例えば「0110010110110100」であるものとする。 Note that 16-bit caption data is assumed to be for example "0110010110110100". また、初期状態として例えばトランスミッションゲート(9)が開き、中間の基準電圧が比較器(11)の+端子に印加されているものとする。 Also open for example the transmission gate as an initial state (9) are intended to reference voltage of the intermediate is applied to the + terminal of the comparator (11). まず、 First of all,
映像信号の21Hが到来すると、信号LN21がハイレベルとなってNANDゲート(17)の一方の入力に印加され該NANDゲート(17)はイネーブル状態となる。 When 21H of the video signal arrives, the NAND gates (17) signal LN21 is applied at a high level to one input of NAND gate (17) is enabled. その後、ランインクロックが発生し始め、比較器(16)の+端子に印加されると、前記ピークホールド回路の充電時定数が小さく且つ放電時定数が大きい為に、図3の破線に示す様に、コンデンサ(22)の端子電圧はランインクロックの各周期が発生する毎に上昇する。 Thereafter, the run in clock begins to occur, when it is applied to the + terminal of the comparator (16), in order and discharge time constant smaller charging time constant of the peak hold circuit is large, as shown by the broken line in FIG. 3 , the terminal voltage of the capacitor (22) is raised each time the period of the run in clock is generated. その後、スタートビット「001」が発生し、これに引き続き16ビットのキャプションデータが発生すると、該キャプションデータが発生する期間では、コンデンサ(22)の端子電圧即ち演算増幅器(24)の出力は、キャプションデータのハイレベルをほぼ保持した状態となり、即ちキャプションデータが正常状態でハイレベルとローレベルとの間を変化した場合に、ハイレベル(ピーク値)をほぼ保持することになる。 Then, the start bit "001" occurs and it continued to 16-bit caption data are generated, in a period in which the caption data are generated, the output of the capacitor terminal voltage or an operational amplifier (22) (24), the caption It becomes almost is holding state high level of data, that is, when the caption data changes between a high level and a low level in the normal state, will substantially retain the high level (peak value). この演算増幅器(24)の出力が比較器(11)の+端子に基準電圧として印加される為、通常時において、キャプションデータを正確に「1」又は「0」の情報として抜き取ることができる。 Since the output of the operational amplifier (24) is applied as the reference voltage to the + terminal of the comparator (11), during normal, it is possible to extract the caption data as the information exactly "1" or "0".

【0018】また、21Hのキャプションデータが何らかの要因によってその振幅が低下してしまった場合、コンデンサ(22)の放電に伴い演算増幅器(24)の出力も低下する為、比較器(11)の+端子に印加される基準電圧も演算増幅器(24)の出力低下に追従してリニアに低下することになる。 Further, if the caption data of 21H is the amplitude had decreased by some factor, for decrease the output of capacitor discharge with operational amplifier (22) (24), comparator (11) + the reference voltage applied to the terminal also decreases linearly following the reduction in the output of the operational amplifier (24). これより、比較器(11) From this, the comparator (11)
において、−端子に印加されるキャプションデータのハイレベルよりも+端子に印加される基準電圧は常に低くなり、例え短時間にキャプションデータに異常が生じて振幅低下が生じた場合でも、確実にキャプションデータを抜き取ることができる。 In, - a reference voltage applied to the + terminal than the high level of caption data to be applied to the pin is always lower, even if the amplitude decrease occurs when an abnormality occurs in the caption data in a short time even reliably captions data can be withdrawn.

【0019】尚、本実施例において、トランスミッションゲート(8)(9)(10)を設けて基準電圧の切り換えを行う理由は、キャプションデータのローレベルが本来はVdd/2にクランプされているが、何らかの影響によりローレベルがVdd/2以上に上昇してしまった場合にキャプションデータの誤った抜き取りを防止する為である。 [0019] In the present embodiment, the reason for switching the reference voltage provided transmission gate (8) (9) (10) is a low level of caption data originally is clamped to Vdd / 2 , is to prevent the erroneous withdrawal of the caption data in the event of a low-level had increased to Vdd / 2 or more by some influence.

【0020】 [0020]

【発明の効果】本発明によれば、映像信号の特定の1水平走査期間に重畳した文字データを抜き取る際に必要とされる基準電圧を発生する為に、複数の抵抗の一端に文字データのピーク値を保持するピークホールド回路の出力を接続した。 According to the present invention, in order to generate a reference voltage which is required when extracting the character data superimposed on a specific one horizontal scanning period of the video signal, character data at one of a plurality of resistors connecting the output of the peak hold circuit for holding a peak value. これにより、文字データが異常状態で変動した場合でも、基準電圧は文字データのハイレベルより必ず小さい値となり、映像信号から文字データを確実に抜き取ることができる利点が得られる。 Accordingly, even when the character data is changed in the abnormal state, the reference voltage is necessarily less than the high level of the character data, benefits can be withdrawn to ensure character data from the video signal.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の文字データのスライス回路を示す図である。 1 is a diagram showing a slice circuit of the character data of the present invention.

【図2】従来の文字データのスライス回路を示す図である。 2 is a diagram showing a slice circuit of a conventional character data.

【図3】21Hの情報を示す図である。 FIG. 3 is a diagram showing the information of 21H.

【符号の説明】 DESCRIPTION OF SYMBOLS

(4)(5)(6)(7) 抵抗 (11)(16) 比較器 (17) NANDゲート (18)(19) PMOSトランジスタ (21)(23) 抵抗 (22) コンデンサ (24) 演算増幅器 (4) (5) (6) (7) resistor (11) (16) comparator (17) NAND gate (18) (19) PMOS transistor (21) (23) resistance (22) capacitors (24) operational amplifier

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 ペデスタルレベルが所定電位にクランプされた映像信号の特定の1水平走査期間に重畳した文字データのピーク値を保持するピークホールド回路と、 前記ピークホールド回路の出力とクランプされた前記映像信号のペデスタルレベルと同電圧との間に直列接続された複数の抵抗と、 前記複数の抵抗の各接続点に一方の端子が接続されると共に他方の端子が共通接続され、何れか1個が選択的に信号路を形成する複数のスイッチ回路と、 前記複数のスイッチ回路の何れか1個を介して前記複数の抵抗の接続点から得られた分圧値が基準電圧として一方の入力に印加され、他方の入力にクランプされた前記映像信号が印加される比較器と、 前記比較器の出力に基づき文字データの中に所定のデー [Claim 1 wherein said pedestal level specified in 1 and peak hold circuit for holding a peak value of the character data superimposed on the horizontal scanning period, the output and the clamping of the peak hold circuit of the video signal clamped to a predetermined potential a plurality of resistors connected in series between the pedestal level and the voltage of the video signal, the other terminal with the connection points of the plurality of resistors one terminal is connected are connected in common, one or a plurality of switching circuits but for selectively forming the signal path, to one input as said plurality of divided value is a reference voltage obtained from the connecting point of the resistors any one via of said plurality of switching circuits is applied, the other a comparator the video signal is applied which is clamped to the input, predetermined data into the character data based on the output of the comparator
    タがあるか否かを判定する判定手段と、 前記分圧点を所定のデータが得られるような基準電圧に Determination means for determining whether there is data, the dividing point to a reference voltage, such as predetermined data is obtained
    設定するため、前記判定手段の出力に基づき前記前記映 To set, said movies based on the output of said determining means
    像信号から前記複数のスイッチ回路の何れか1個を選択 Select any one of the plurality of switching circuits from the image signal
    して信号路を形成させる為の選択手段と、を備え、 前記映像信号から前記文字データを「0」又は「1」のデジタルデータとして抜き取ることを特徴とする文字データのスライス回路。 And comprising selection means for forming a signal path, the, the slice circuit of character data, wherein the extracting the digital data of "0" or "1" and the character data from the video signal.
  2. 【請求項2】 前記選択手段は、前記複数のスイッチ回 Wherein said selecting means, said plurality of switches times
    路の選択数に対応したビット数のレジスタと、該レジス The number of bits corresponding to the selected number of road registers, the register
    タの内容を解読して前記複数のスイッチ回路の何れか1 Either by decoding the contents of data of the plurality of switching circuits 1
    個を選択するデコーダとから成り、前記レジスタの値は Consists of a decoder for selecting a number, the value of the register
    前記判定手段の判定出力により変更されることを特徴と And characterized in that it is modified by the determination output of said determining means
    する請求項2記載の文字データのスライス回路。 Slice circuit of the character data according to claim 2.
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