JP3261068B2 - アナログ波形通信用縮小命令セットプロセッサ - Google Patents
アナログ波形通信用縮小命令セットプロセッサInfo
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、さまざ
まなアナログ波形の変調および／または復調用のプロセ
ッサに関し、特に、メインデジタル信号処理コアに結合
されたCORDIC三角法処理素子を組込んでいる、アナログ
波形の変調および／または復調用の集積回路デジタル信
号プロセッサに関する。
まなアナログ波形の変調および／または復調用のプロセ
ッサに関し、特に、メインデジタル信号処理コアに結合
されたCORDIC三角法処理素子を組込んでいる、アナログ
波形の変調および／または復調用の集積回路デジタル信
号プロセッサに関する。
【０００２】
【従来の技術】振幅変調（AM）波形や周波数変調（FM）
波形やFMステレオ波形や単側波帯抑制搬送波（SSB-SC）
波形のようなさまざまなアナログ波形は、送信のために
変調され、受信後に復調される。技術的によく理解され
ているように、変調は、信号の送信効率を増加させるた
めに信号を搬送波に重畳する技術である。受信機によっ
て信号が一旦受信されると、受信機は、後での処理のた
めに使用可能なデータを抽出するように、その信号を搬
送波から復調する。これらのタイプのアナログ波形は、
ビークルステレオシステムのような多くの異なる通信制
御システムで使用される。
波形やFMステレオ波形や単側波帯抑制搬送波（SSB-SC）
波形のようなさまざまなアナログ波形は、送信のために
変調され、受信後に復調される。技術的によく理解され
ているように、変調は、信号の送信効率を増加させるた
めに信号を搬送波に重畳する技術である。受信機によっ
て信号が一旦受信されると、受信機は、後での処理のた
めに使用可能なデータを抽出するように、その信号を搬
送波から復調する。これらのタイプのアナログ波形は、
ビークルステレオシステムのような多くの異なる通信制
御システムで使用される。
【０００３】技術的によく理解されているように、アナ
ログ波形を変復調するためには、直交座標を極座標にま
た極座標を直交座標に変換するためのさまざまな三角関
数を実行する構成部品を組込む必要がある。この変換を
実行するために、位相角からサインおよびコサイン値を
発生させることができ、またＸおよびＹ座標から位相角
および大きさの値を発生させることができるさまざまな
アルゴリズムが知られている。プロセッサベースの変復
調システムは、これらの三角関数を実行するために、必
要なアルゴリズムでプログラムされる。
ログ波形を変復調するためには、直交座標を極座標にま
た極座標を直交座標に変換するためのさまざまな三角関
数を実行する構成部品を組込む必要がある。この変換を
実行するために、位相角からサインおよびコサイン値を
発生させることができ、またＸおよびＹ座標から位相角
および大きさの値を発生させることができるさまざまな
アルゴリズムが知られている。プロセッサベースの変復
調システムは、これらの三角関数を実行するために、必
要なアルゴリズムでプログラムされる。
【０００４】アナログ波形用の変復調システムは、アナ
ログまたはデジタルベースのいずれかのシステムとして
知られている。デジタルベースシステムに対して、多周
波帯用プログラマブル波形変調器／復調器の既知の構成
は、いくつかのデジタル信号プロセッサ(DSP) 装置と、
ランダムアクセスメモリ(RAM) やリードオンリーメモリ
(ROM) やPLD ようなこれに関連するサポート集積回路を
使用することが必要である。これらの構成は一般的に、
これらの波形に対して要求される三角計算を実行するた
めに、ソフトウェアベースの一連の近似や、ROM ベース
のルックアップテーブルや、外部コプロセッサのいずれ
かを使用する。
ログまたはデジタルベースのいずれかのシステムとして
知られている。デジタルベースシステムに対して、多周
波帯用プログラマブル波形変調器／復調器の既知の構成
は、いくつかのデジタル信号プロセッサ(DSP) 装置と、
ランダムアクセスメモリ(RAM) やリードオンリーメモリ
(ROM) やPLD ようなこれに関連するサポート集積回路を
使用することが必要である。これらの構成は一般的に、
これらの波形に対して要求される三角計算を実行するた
めに、ソフトウェアベースの一連の近似や、ROM ベース
のルックアップテーブルや、外部コプロセッサのいずれ
かを使用する。
【０００５】デジタル回路においてアナログ波形を変復
調するための既知の方法は、変調器／復調器を、さらに
効率的に、さらに速く、そしてさらに安価にすることに
より改良することができる。
調するための既知の方法は、変調器／復調器を、さらに
効率的に、さらに速く、そしてさらに安価にすることに
より改良することができる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、既知
のこのタイプの変調器／復調器に対して非常に利点があ
るアナログ波形の変調器／復調器デジタル回路装置を提
供することである。
のこのタイプの変調器／復調器に対して非常に利点があ
るアナログ波形の変調器／復調器デジタル回路装置を提
供することである。
【０００７】
【課題を解決するための手段】本発明の教示にしたがう
と、アナログ波形を処理するために、簡単なプログラマ
ブルデジタル信号処理装置を形成するアナログ波形通信
用縮小命令プロセッサ(CRISP) が開示される。この装置
は、きちんと結合されたCORDICコプロセッサ素子を含ん
でいるメイン DSPコアを備えている。CORDICコプロセッ
サ素子は、極座標を直交座標にまた直交座標を極座標に
変換してアナログ波形を変復調するために三角演算を実
行する。三角演算は、そのＸおよびＹ座標からベクトル
の大きさと角度を計算する角度累算モードと、所定の位
相角のサインとコサインを決定するベクトル回転モード
とを含んでいる。この性質の三角変換により、処理装置
がアナログ波形を効率良く変復調することができるよう
になる。
と、アナログ波形を処理するために、簡単なプログラマ
ブルデジタル信号処理装置を形成するアナログ波形通信
用縮小命令プロセッサ(CRISP) が開示される。この装置
は、きちんと結合されたCORDICコプロセッサ素子を含ん
でいるメイン DSPコアを備えている。CORDICコプロセッ
サ素子は、極座標を直交座標にまた直交座標を極座標に
変換してアナログ波形を変復調するために三角演算を実
行する。三角演算は、そのＸおよびＹ座標からベクトル
の大きさと角度を計算する角度累算モードと、所定の位
相角のサインとコサインを決定するベクトル回転モード
とを含んでいる。この性質の三角変換により、処理装置
がアナログ波形を効率良く変復調することができるよう
になる。
【０００８】本発明の別の目的、効果、特徴は、添付し
た図面を考慮すると、以下の説明および特許請求の範囲
から明らかになるであろう。
た図面を考慮すると、以下の説明および特許請求の範囲
から明らかになるであろう。
【０００９】
【発明の実施の形態】アナログ波形の変調および／また
は復調のためのアナログ波形通信用縮小命令プロセッサ
に向けられている好ましい実施形態の以下の説明は、単
なる例示であって、本発明やその応用または用法を制限
することを意図しているものではない。
は復調のためのアナログ波形通信用縮小命令プロセッサ
に向けられている好ましい実施形態の以下の説明は、単
なる例示であって、本発明やその応用または用法を制限
することを意図しているものではない。
【００１０】図１は、本発明の実施形態にしたがった通
信用縮小命令プロセッサ(CRISP) 装置10のブロック図で
ある。 CRISP装置10は、デジタル入力データストリーム
の変調または復調を実行するために、以下に説明するさ
まざまな構成部品を含んでいる。このデータは、32ビッ
トＸデータバスおよび16ビットＹデータバスにおいてCR
ISP装置10により処理される。 CRISP装置10は、デジタ
ルデータの変調および／または復調を実行するための三
角関数のアルゴリズムに関して、直交座標から極座標へ
の変換と極座標から直交座標への変換を実行するさまざ
まなアルゴリズムを使用してプログラムすることができ
る。この実施形態では、 CRISP装置10の最初のビット幅
は16ビットに設定され、乗算プロセスは32ビット出力を
生成するが、データメモリと入出力(I/O) 機能は16ビッ
トに制限される。すべての演算は２の補数演算を使用し
て実行される。もちろん本発明の技術的範囲を逸脱する
ことなく、他の特定の構成設計に対する他の処理パラメ
ータを使用することも可能である。
信用縮小命令プロセッサ(CRISP) 装置10のブロック図で
ある。 CRISP装置10は、デジタル入力データストリーム
の変調または復調を実行するために、以下に説明するさ
まざまな構成部品を含んでいる。このデータは、32ビッ
トＸデータバスおよび16ビットＹデータバスにおいてCR
ISP装置10により処理される。 CRISP装置10は、デジタ
ルデータの変調および／または復調を実行するための三
角関数のアルゴリズムに関して、直交座標から極座標へ
の変換と極座標から直交座標への変換を実行するさまざ
まなアルゴリズムを使用してプログラムすることができ
る。この実施形態では、 CRISP装置10の最初のビット幅
は16ビットに設定され、乗算プロセスは32ビット出力を
生成するが、データメモリと入出力(I/O) 機能は16ビッ
トに制限される。すべての演算は２の補数演算を使用し
て実行される。もちろん本発明の技術的範囲を逸脱する
ことなく、他の特定の構成設計に対する他の処理パラメ
ータを使用することも可能である。
【００１１】CRISP装置10は、32ビットアキュムレータ1
2に基づいたアキュムレータである。アキュムレータ12
は、 CRISP装置10のメインデータレジスタとして機能す
る。すべてのデータ演算は、（以下に説明する）乗算お
よびバレルシフト処理を除き、オペランド（アドレス位
置）のソースまたは演算結果に対する宛先としてアキュ
ムレータ12を使用する。乗算は、乗数入力としてアキュ
ムレータ12の上位16ビットワードを使用し、32ビットア
キュムレータ12全体を使用してその出力を記憶する。
2に基づいたアキュムレータである。アキュムレータ12
は、 CRISP装置10のメインデータレジスタとして機能す
る。すべてのデータ演算は、（以下に説明する）乗算お
よびバレルシフト処理を除き、オペランド（アドレス位
置）のソースまたは演算結果に対する宛先としてアキュ
ムレータ12を使用する。乗算は、乗数入力としてアキュ
ムレータ12の上位16ビットワードを使用し、32ビットア
キュムレータ12全体を使用してその出力を記憶する。
【００１２】CRISP装置10に対する入力データおよび制
御信号は、17ビット入力として、64ワードの深さの入力
先入れ先出し装置(FIFO)14に供給される。 FIFO 14に供
給される入力データは、波形復調のために（図示されて
いない）チューナICから、また、波長変調のためにベー
スバンドデータソースから出力される。17ビットの１つ
は制御ビットとして機能し、制御フラグとしてFIFOレジ
スタ14から出力される。残りの16ビットは、入力FIFOレ
ジスタ14からＹマルチプレクサ16に出力される。Ｘバス
からの演算されるべきデータは、デュアルポート同期RA
M レジスタファイル18を構成するデータメモリに記憶さ
れる。レジスタファイル18は、16ビット幅で64ワードに
設定される。レジスタファイル18からの16ビット出力
も、制御信号出力アドレスに基づいてＹマルチプレクサ
16に供給される。
御信号は、17ビット入力として、64ワードの深さの入力
先入れ先出し装置(FIFO)14に供給される。 FIFO 14に供
給される入力データは、波形復調のために（図示されて
いない）チューナICから、また、波長変調のためにベー
スバンドデータソースから出力される。17ビットの１つ
は制御ビットとして機能し、制御フラグとしてFIFOレジ
スタ14から出力される。残りの16ビットは、入力FIFOレ
ジスタ14からＹマルチプレクサ16に出力される。Ｘバス
からの演算されるべきデータは、デュアルポート同期RA
M レジスタファイル18を構成するデータメモリに記憶さ
れる。レジスタファイル18は、16ビット幅で64ワードに
設定される。レジスタファイル18からの16ビット出力
も、制御信号出力アドレスに基づいてＹマルチプレクサ
16に供給される。
【００１３】Ｘバスからの32ビット出力はバレルシフタ
20に供給される。技術的によく理解されているようにバ
レルシフト処理は、バレルシフタ20に存在している位置
ならば、１クロックサイクルでデータビットをシフトさ
せることができるシフトを実行する動作である。バレル
シフタ20は、アキュムレータ12から32ビット入力を受
け、32ビット出力をアキュムレータ12に出力する。動作
は１クロック期間で起こる。バレルシフタ20は、シフト
の方向と大きさを特定する命令ワードで即値オペランド
を受ける。
20に供給される。技術的によく理解されているようにバ
レルシフト処理は、バレルシフタ20に存在している位置
ならば、１クロックサイクルでデータビットをシフトさ
せることができるシフトを実行する動作である。バレル
シフタ20は、アキュムレータ12から32ビット入力を受
け、32ビット出力をアキュムレータ12に出力する。動作
は１クロック期間で起こる。バレルシフタ20は、シフト
の方向と大きさを特定する命令ワードで即値オペランド
を受ける。
【００１４】Ｘバスからの上位ワード(MSW) 16ビット
は、Ｙバスからの16ビットとともに乗算器22に供給され
る。乗算器22は16ビット入力で演算し、32ビット出力を
供給する。１つの入力はアキュムレータ12により供給さ
れ、他の入力はレジスタファイル18から供給される。32
ビット出力は、32ビットアキュムレータ12全体に戻され
て、書き込まれる。乗算器22における演算は１クロック
サイクルで動作する。
は、Ｙバスからの16ビットとともに乗算器22に供給され
る。乗算器22は16ビット入力で演算し、32ビット出力を
供給する。１つの入力はアキュムレータ12により供給さ
れ、他の入力はレジスタファイル18から供給される。32
ビット出力は、32ビットアキュムレータ12全体に戻され
て、書き込まれる。乗算器22における演算は１クロック
サイクルで動作する。
【００１５】演算論理装置(ALU) 24も、Ｘバスから16ビ
ットMSW を、Ｙバスから16ビットデータを受ける。ALU
24は、２の補数の加算および減算を実行する。データ出
力の精度は入力オペランドの精度に等しく、16ビットで
ある。１つの入力オペランドはアキュムレータ12（MSワ
ード）から取られ、他のものは特定のレジスタファイル
位置から取られる。演算の出力はアキュムレータ12に戻
される。ALU 24は、入力レジスタファイル値を修正する
ことなく直接的にアキュムレータ12に送るためにも使用
される。
ットMSW を、Ｙバスから16ビットデータを受ける。ALU
24は、２の補数の加算および減算を実行する。データ出
力の精度は入力オペランドの精度に等しく、16ビットで
ある。１つの入力オペランドはアキュムレータ12（MSワ
ード）から取られ、他のものは特定のレジスタファイル
位置から取られる。演算の出力はアキュムレータ12に戻
される。ALU 24は、入力レジスタファイル値を修正する
ことなく直接的にアキュムレータ12に送るためにも使用
される。
【００１６】先に説明したさまざまな、FIFO、レジスタ
ファイル、マルチプレクサ、バレルシフタ、乗算器、ア
キュムレータ、ALU は、高性能デジタルプロセッサ装置
の一般的な構成部品として当業者によく知られている。
先に言及したこれらの構成部品に特定の動作は知られて
おり、したがってここでは特に詳細に説明しない。
ファイル、マルチプレクサ、バレルシフタ、乗算器、ア
キュムレータ、ALU は、高性能デジタルプロセッサ装置
の一般的な構成部品として当業者によく知られている。
先に言及したこれらの構成部品に特定の動作は知られて
おり、したがってここでは特に詳細に説明しない。
【００１７】CORDICプロセッサ26も、Ｘバスから16ビッ
トMSW を受け、Ｙバスから16ビットデータを受ける。CO
RDICプロセッサ26は、２つのタイプの三角演算を実行す
る。これらの演算は、角度累算演算モードとベクトル回
転演算モードを含んでいる。角度累算モードは、Ｘ−Ｙ
デカルト座標で与えられたベクトルの大きさと角度を計
算するために使用される。ベクトル回転モードは、所定
の位相角のサインとコサインを計算するために使用され
る。角度累算モードに対しては、アキュムレータ12とレ
ジスタファイル18の位置から入力が取られ、ベクトル回
転モードに対しては、アキュムレータ12だけから入力が
取られる。可能性がある３つのCORDICプロセッサ出力レ
ジスタ、すなわち、CORDICＸレジスタ28、CORDICＹレジ
スタ30、CORDICＺ位相レジスタ32の内の２つに出力が供
給される。角度累算モードでは、大きさはCORDICＸレジ
スタ28に出力され、位相はCORDICＺ位相レジスタ32に出
力される。ベクトル回転モードでは、コサイン出力はCO
RDICＸレジスタ28において利用可能であり、サイン出力
はCORDICＹレジスタ30において利用可能である。CORDIC
演算は、その計算を終了するためには16クロックサイク
ル必要である（１入力ビットごとに１クロックサイク
ル）。他の非CORDIC処理は、計算中のCORDICプロセッサ
26と同時に進行する。
トMSW を受け、Ｙバスから16ビットデータを受ける。CO
RDICプロセッサ26は、２つのタイプの三角演算を実行す
る。これらの演算は、角度累算演算モードとベクトル回
転演算モードを含んでいる。角度累算モードは、Ｘ−Ｙ
デカルト座標で与えられたベクトルの大きさと角度を計
算するために使用される。ベクトル回転モードは、所定
の位相角のサインとコサインを計算するために使用され
る。角度累算モードに対しては、アキュムレータ12とレ
ジスタファイル18の位置から入力が取られ、ベクトル回
転モードに対しては、アキュムレータ12だけから入力が
取られる。可能性がある３つのCORDICプロセッサ出力レ
ジスタ、すなわち、CORDICＸレジスタ28、CORDICＹレジ
スタ30、CORDICＺ位相レジスタ32の内の２つに出力が供
給される。角度累算モードでは、大きさはCORDICＸレジ
スタ28に出力され、位相はCORDICＺ位相レジスタ32に出
力される。ベクトル回転モードでは、コサイン出力はCO
RDICＸレジスタ28において利用可能であり、サイン出力
はCORDICＹレジスタ30において利用可能である。CORDIC
演算は、その計算を終了するためには16クロックサイク
ル必要である（１入力ビットごとに１クロックサイク
ル）。他の非CORDIC処理は、計算中のCORDICプロセッサ
26と同時に進行する。
【００１８】先に説明したタイプの三角関数を実行する
ために、さまざまなデジタル信号処理応用においてCORD
ICプロセッサを使用することは、技術的に知られてい
る。これらのタイプのプロセッサにより実行される三角
法の数学的導出は、論文でよく証明されている。CORDIC
プロセッサに対する座標回転で使用される三角アルゴリ
ズムの特定の導出の１例は、ブラウト・リチャード・Ｅ
氏著、エディソン−ウェズレー出版、“デジタル信号処
理のための高速アルゴリズム”、第３４８頁〜第３５０
頁である。
ために、さまざまなデジタル信号処理応用においてCORD
ICプロセッサを使用することは、技術的に知られてい
る。これらのタイプのプロセッサにより実行される三角
法の数学的導出は、論文でよく証明されている。CORDIC
プロセッサに対する座標回転で使用される三角アルゴリ
ズムの特定の導出の１例は、ブラウト・リチャード・Ｅ
氏著、エディソン−ウェズレー出版、“デジタル信号処
理のための高速アルゴリズム”、第３４８頁〜第３５０
頁である。
【００１９】CORDICプロセッサ26の構成のブロック図は
図２に示されている。CORDICプロセッサ26のこの特定の
構成は、制限するためのものでない例として図示されて
おり、アナログ波形の変調および／または復調を実行す
るために、本発明の技術的範囲を逸脱することなく、特
定の三角アルゴリズムの他の応用に対する他のCORDIC構
成を使用することもできる。Ｘバスからの16ビットMSW
は、マルチプレクサ40を介してＸレジスタ28にマルチプ
レクスされ、マルチプレクサ42を介してＺ位相レジスタ
32にマルチプレクスされる。Ｙバスからの16ビットデー
タワードは、マルチプレクサ44を介してＹレジスタ30に
マルチプレクスされる。Ｘレジスタ28からの出力はバレ
ルシフタ46に供給され、Ｙレジスタ30からの出力はバレ
ルシフタ48に供給される。さらに図示されているよう
に、Ｘレジスタ28からの出力は、バレルシフタ48からの
出力とともにALU 50に供給され、Ｙレジスタ30の出力
は、バレルシフタ46の出力とともにALU 52に供給され
る。ALU 50および52は、CORDICプロセッサ26において加
算と減算機能を実行する。同様に、Ｚ位相レジスタ32か
らの出力は、加算と減算機能を実行するためにALU 54に
供給される。ALU 50からの出力は、Ｘレジスタ28にマル
チプレクスされるようにマルチプレクサ40に供給され、
ALU 52の出力は、Ｙレジスタ30にマルチプレクスされる
ようにマルチプレクサ44に供給され、ALU 54の出力は、
マルチプレクサ42によりＺ位相レジスタ32にマルチプレ
クスされる。Ｙレジスタ30の１ビットＳレジスタ56とＺ
位相レジスタ32の１ビットＳレジスタ58の出力は、マル
チプレクサ60に供給される。図示されているようにこれ
らの信号は、マルチプレクサ60によって、ALU 50,52,54
にマルチプレクスされる。
図２に示されている。CORDICプロセッサ26のこの特定の
構成は、制限するためのものでない例として図示されて
おり、アナログ波形の変調および／または復調を実行す
るために、本発明の技術的範囲を逸脱することなく、特
定の三角アルゴリズムの他の応用に対する他のCORDIC構
成を使用することもできる。Ｘバスからの16ビットMSW
は、マルチプレクサ40を介してＸレジスタ28にマルチプ
レクスされ、マルチプレクサ42を介してＺ位相レジスタ
32にマルチプレクスされる。Ｙバスからの16ビットデー
タワードは、マルチプレクサ44を介してＹレジスタ30に
マルチプレクスされる。Ｘレジスタ28からの出力はバレ
ルシフタ46に供給され、Ｙレジスタ30からの出力はバレ
ルシフタ48に供給される。さらに図示されているよう
に、Ｘレジスタ28からの出力は、バレルシフタ48からの
出力とともにALU 50に供給され、Ｙレジスタ30の出力
は、バレルシフタ46の出力とともにALU 52に供給され
る。ALU 50および52は、CORDICプロセッサ26において加
算と減算機能を実行する。同様に、Ｚ位相レジスタ32か
らの出力は、加算と減算機能を実行するためにALU 54に
供給される。ALU 50からの出力は、Ｘレジスタ28にマル
チプレクスされるようにマルチプレクサ40に供給され、
ALU 52の出力は、Ｙレジスタ30にマルチプレクスされる
ようにマルチプレクサ44に供給され、ALU 54の出力は、
マルチプレクサ42によりＺ位相レジスタ32にマルチプレ
クスされる。Ｙレジスタ30の１ビットＳレジスタ56とＺ
位相レジスタ32の１ビットＳレジスタ58の出力は、マル
チプレクサ60に供給される。図示されているようにこれ
らの信号は、マルチプレクサ60によって、ALU 50,52,54
にマルチプレクスされる。
【００２０】インデックスレジスタ62の出力は、バレル
レジスタ46,48 と位相テーブル64に供給される。位相テ
ーブル64の出力は、位相増分信号としてALU 54に供給さ
れる。さらに、インデックスレジスタ62の出力はレジス
タ66に供給される。レジスタ66の出力は、インデックス
レジスタ62とレジスタ68に供給される。
レジスタ46,48 と位相テーブル64に供給される。位相テ
ーブル64の出力は、位相増分信号としてALU 54に供給さ
れる。さらに、インデックスレジスタ62の出力はレジス
タ66に供給される。レジスタ66の出力は、インデックス
レジスタ62とレジスタ68に供給される。
【００２１】図２に図示されているようなCORDICプロセ
ッサ26は、反復的な方法で演算する。CORDICプロセッサ
26に対するCORDICアルゴリズムの反復演算は技術的によ
く知られており（先に参照したブラウト氏の例を参
照）、したがってこの演算はここでは詳細に説明しな
い。
ッサ26は、反復的な方法で演算する。CORDICプロセッサ
26に対するCORDICアルゴリズムの反復演算は技術的によ
く知られており（先に参照したブラウト氏の例を参
照）、したがってこの演算はここでは詳細に説明しな
い。
【００２２】図１に戻ると、バレルシフタ20、乗算器2
2、ALU 24、CORDICＸレジスタ28、CORDICＹレジスタ3
0、CORDICＺ位相レジスタ32のそれぞれからの対応する
出力は、アキュムレータマルチプレクサ72に出力され
る。アキュムレータマルチプレクサ72からの適切な選択
出力は、32ビットワードとしてアキュムレータ12に供給
される。Ｘバスからの出力データは16ビットMSW として
出力FIFO 74 に出力される。出力FIFO 74 に供給される
制御信号は、16ビットワードとして出力データをもたら
す。
2、ALU 24、CORDICＸレジスタ28、CORDICＹレジスタ3
0、CORDICＺ位相レジスタ32のそれぞれからの対応する
出力は、アキュムレータマルチプレクサ72に出力され
る。アキュムレータマルチプレクサ72からの適切な選択
出力は、32ビットワードとしてアキュムレータ12に供給
される。Ｘバスからの出力データは16ビットMSW として
出力FIFO 74 に出力される。出力FIFO 74 に供給される
制御信号は、16ビットワードとして出力データをもたら
す。
【００２３】CRISP装置10は、本発明のプロセッサのデ
ータ部分を表している。図３は、 CRISP装置10を制御す
る制御装置80のブロック図を示している。制御装置80
は、 256ワード同期デュアルポートRAM であるマイクロ
コード記憶装置82を備えている。マイクロコード記憶装
置82は、アナログ波形の復調および変調に必要なアルゴ
リズムマイクロコードルーチンを記憶する。図示されて
いるようにマイクロコード記憶装置82は、マイクロコー
ド記憶装置82にロードするために、マイクロコードアド
レス、マイクロコードデータ、マイクロコード書込み(W
R)を含む、さまざまなマイクロコード入力を外部装置か
ら受ける。 CRISPマイクロコードアクセス回路が、マイ
クロコード記憶装置82のリードオンリー側とインターフ
ェイスしており、マイクロコード記憶装置82のライトオ
ンリー側は、マイクロコード記憶装置82にダウンロード
するために使用される制御バスとインターフェイスして
いる。
ータ部分を表している。図３は、 CRISP装置10を制御す
る制御装置80のブロック図を示している。制御装置80
は、 256ワード同期デュアルポートRAM であるマイクロ
コード記憶装置82を備えている。マイクロコード記憶装
置82は、アナログ波形の復調および変調に必要なアルゴ
リズムマイクロコードルーチンを記憶する。図示されて
いるようにマイクロコード記憶装置82は、マイクロコー
ド記憶装置82にロードするために、マイクロコードアド
レス、マイクロコードデータ、マイクロコード書込み(W
R)を含む、さまざまなマイクロコード入力を外部装置か
ら受ける。 CRISPマイクロコードアクセス回路が、マイ
クロコード記憶装置82のリードオンリー側とインターフ
ェイスしており、マイクロコード記憶装置82のライトオ
ンリー側は、マイクロコード記憶装置82にダウンロード
するために使用される制御バスとインターフェイスして
いる。
【００２４】一連の遅延レジスタ84,86,88,90 は、命令
パイプラインのタイミングを調整するために、１クロッ
クサイクルで、オペコード（操作コード）の値を命令シ
ーケンス中にクロック入力する。これらのレジスタは、
１クロックサイクルの間、命令オペコードとアドレスを
保持するために、１クロック動作を実行する。インクリ
メント装置92は、マイクロコード命令のシーケンシャル
な実行のために、PCレジスタ96の現在の値をインクリメ
ントする。プログラムカウンタ（PC）マルチプレクサ94
は、次のマイクロコードアドレスを選択するために使用
される。PCマルチプレクサ94により、所定のプログラム
に対する命令シーケンスを通してプログラムをステップ
させることができる。分岐デコーダ98は、図示されてい
るようなさまざまな入力と、遅延レジスタ84を介してマ
イクロコード記憶装置82からオペコードを受ける。分岐
デコーダ98は、PCマルチプレクサ94へのどの入力をPCレ
ジスタ96に供給させるかを制御することにより、PCレジ
スタ96に対する次の値のソースを選択する。これは、現
在のオペコードとアキュムレータ条件コードに基づい
て、どの命令を次に実行するかを決定する制御メカニズ
ムである。
パイプラインのタイミングを調整するために、１クロッ
クサイクルで、オペコード（操作コード）の値を命令シ
ーケンス中にクロック入力する。これらのレジスタは、
１クロックサイクルの間、命令オペコードとアドレスを
保持するために、１クロック動作を実行する。インクリ
メント装置92は、マイクロコード命令のシーケンシャル
な実行のために、PCレジスタ96の現在の値をインクリメ
ントする。プログラムカウンタ（PC）マルチプレクサ94
は、次のマイクロコードアドレスを選択するために使用
される。PCマルチプレクサ94により、所定のプログラム
に対する命令シーケンスを通してプログラムをステップ
させることができる。分岐デコーダ98は、図示されてい
るようなさまざまな入力と、遅延レジスタ84を介してマ
イクロコード記憶装置82からオペコードを受ける。分岐
デコーダ98は、PCマルチプレクサ94へのどの入力をPCレ
ジスタ96に供給させるかを制御することにより、PCレジ
スタ96に対する次の値のソースを選択する。これは、現
在のオペコードとアキュムレータ条件コードに基づい
て、どの命令を次に実行するかを決定する制御メカニズ
ムである。
【００２５】マイクロコード記憶装置82からのオペコー
ドとオペランドは、命令デコーダ100 に供給される。命
令デコーダ100 はオペランドとオペコードを取り入れ、
オペコードが何であるかに基づいて、 CRISP装置10周囲
のデータを動かすためにどの制御線が制御信号を発生さ
せるべきかを決定する。この動作は基本的に、オペコー
ドがするように示していることをデコードするものであ
る。命令デコーダ100からの出力は、現実には、 CRISP
装置10のさまざまな構成部品に供給される複数の出力で
ある。これらの構成部品に対するこれらの制御接続は、
本発明の対象を明確にするために示されていない。
ドとオペランドは、命令デコーダ100 に供給される。命
令デコーダ100 はオペランドとオペコードを取り入れ、
オペコードが何であるかに基づいて、 CRISP装置10周囲
のデータを動かすためにどの制御線が制御信号を発生さ
せるべきかを決定する。この動作は基本的に、オペコー
ドがするように示していることをデコードするものであ
る。命令デコーダ100からの出力は、現実には、 CRISP
装置10のさまざまな構成部品に供給される複数の出力で
ある。これらの構成部品に対するこれらの制御接続は、
本発明の対象を明確にするために示されていない。
【００２６】いま説明したようなさまざまな構成部品を
含んでいる制御装置80は、 CRISP装置10のような高性能
CPU 装置を制御するための周知な構成部品である。した
がって、これらの各構成部品の特定の動作はここでは説
明しない。当業者に理解されるように、 CRISP装置10を
制御するために、本発明の技術的範囲を逸脱することな
く制御装置の他の構成も使用することができる。
含んでいる制御装置80は、 CRISP装置10のような高性能
CPU 装置を制御するための周知な構成部品である。した
がって、これらの各構成部品の特定の動作はここでは説
明しない。当業者に理解されるように、 CRISP装置10を
制御するために、本発明の技術的範囲を逸脱することな
く制御装置の他の構成も使用することができる。
【００２７】マイクロコード記憶装置82中のCORDICアル
ゴリズムは、Ｑ14の２の補数フォーマットでＸおよびＹ
データを受け、そして返し、Ｑ15フォーマットでデータ
を取扱う。角度累算モードに対するＸおよびＹ入力デー
タは、オーバーフローを避けるために、１より小さい大
きさにしなければならない。Ｚデータはハイに正規化さ
れる。
ゴリズムは、Ｑ14の２の補数フォーマットでＸおよびＹ
データを受け、そして返し、Ｑ15フォーマットでデータ
を取扱う。角度累算モードに対するＸおよびＹ入力デー
タは、オーバーフローを避けるために、１より小さい大
きさにしなければならない。Ｚデータはハイに正規化さ
れる。
【００２８】特定の CRISP命令セットを以下の表Ｉに示
す。表Ｉは、命令コマンド、命令のオペランド、動作の
説明を示している。さらに、それぞれの命令に対してク
ロックサイクルの数を示している。命令長はすべての命
令に対して12ビットで固定されており、オペコードフィ
ールドは 4ビット、オペランドフィールドは 8ビットで
ある。
す。表Ｉは、命令コマンド、命令のオペランド、動作の
説明を示している。さらに、それぞれの命令に対してク
ロックサイクルの数を示している。命令長はすべての命
令に対して12ビットで固定されており、オペコードフィ
ールドは 4ビット、オペランドフィールドは 8ビットで
ある。
【００２９】 表Ｉ 命 令 オペランド 説 明 サイクル Load Rn又は入力FIFO Rn−＞アキュムレータ(MSW) 又は 1 入力FIFO−＞アキュムレータ(MSW) Store Rn又は出力FIFO アキュムレータ(MSW) −＞Rn又は 1 アキュムレータ(MSW) −＞出力FIFO Add Rn アキュムレータ(MSW) ＋Rn−＞ 1 アキュムレータ(MSW) Sub Rn アキュムレータ(MSW) −Rn−＞ 1 アキュムレータ(MSW) Mult Rn アキュムレータ(MSW) ＊Rn−＞ 16 アキュムレータ(MSW:LSW) Corda Rn CORDIC角度累算アキュムレータ 16 (MSW)(x)、Rn(y) −＞CORDIC_x （大きさ）、CORDIC_z（位相） Cordv 無 CORDICベクトル回転アキュムレータ 1 (MSW) （位相）−＞CORDIC_x （コサイン）、CORDIC_y（サイン） Shift 即値 オペランドがシフトの方向と大きさ 1 を特定：範囲 +16から-15 (+) 左シフト、(-) 右シフト Jmp 絶対値アドレス 絶対値アドレスにジャンプ 1 Jmpnz 絶対値アドレス アキュムレータMSワード＜＞０なら 1 ジャンプ Jmpz 絶対値アドレス アキュムレータMSワード＝＝０なら 1 ジャンプ Jmpge 絶対値アドレス アキュムレータMSワード＞＝０なら 1 ジャンプ Jmpgt 絶対値アドレス アキュムレータMSワード＞０なら 1 ジャンプ Jmple 絶対値アドレス アキュムレータMSワード＜＝０なら 1 ジャンプ Jmplt 絶対値アドレス アキュムレータMSワード＜０なら 1 ジャンプ Loadc 無 入力FIFOから制御ワードを読み出し、 1 制御ワードにより特定された位置に ジャンプ
【００３０】FIFO 14および74は、マイクロコード記憶
装置82に記憶されるプログラムに対する入力または出力
レジスタとして使用され、ロードまたは記憶命令を使用
してアクセスされる。各 FIFO 14および74の深さは64ワ
ードであり、データは16ビット幅である。入力 FIFO 14
は余分の非データフラグビットも持っており、その全幅
は17ビットである。フラグビットは、現在のFIFO出力が
データワードか制御ワード位置にある時に、制御回路に
そのことを示すために使用される。Loadc 命令によっ
て、制御ワードのために入力 FIFO 14が読み取られる。
制御ワードが見つかるまで、入力 FIFO 14は反復して読
み取られる。その後、制御ワードの下位 8ビットが、 C
RISP装置10にマルチプレクスされる。したがって入力 F
IFO 14に入力された制御ワードは、特定のマイクロコー
ド位置におけるルーチンを CRISP装置10に実行させるた
めに使用することができる。Loadc 命令は、入力 FIFO
14に含まれているデータおよび制御ワードが誤って命令
されるようになった場合に、残りの領域に分岐するのを
防ぐ。
装置82に記憶されるプログラムに対する入力または出力
レジスタとして使用され、ロードまたは記憶命令を使用
してアクセスされる。各 FIFO 14および74の深さは64ワ
ードであり、データは16ビット幅である。入力 FIFO 14
は余分の非データフラグビットも持っており、その全幅
は17ビットである。フラグビットは、現在のFIFO出力が
データワードか制御ワード位置にある時に、制御回路に
そのことを示すために使用される。Loadc 命令によっ
て、制御ワードのために入力 FIFO 14が読み取られる。
制御ワードが見つかるまで、入力 FIFO 14は反復して読
み取られる。その後、制御ワードの下位 8ビットが、 C
RISP装置10にマルチプレクスされる。したがって入力 F
IFO 14に入力された制御ワードは、特定のマイクロコー
ド位置におけるルーチンを CRISP装置10に実行させるた
めに使用することができる。Loadc 命令は、入力 FIFO
14に含まれているデータおよび制御ワードが誤って命令
されるようになった場合に、残りの領域に分岐するのを
防ぐ。
【００３１】図４は、命令１においてJumpを有する３段
命令パイプラインの例を示している。３段のパイプライ
ン実行は、命令フェッチ、命令デコード、命令実行を含
んでいる。最初の線は、各命令が実行される場所を示す
ためのクロックサイクルを示している。PC線はフェッチ
されるべき命令番号を示している。Jump命令は遅延ジャ
ンプを実行する。すなわちJump命令にすぐ続く２つの命
令が、ジャンプされるべき命令が実行される前に実行さ
れる。Jump命令の後に置かれる２つの非動作タイプ命令
を使用することにより、Jump命令の後にシーケンシャル
に続く２つの命令の実行を避けることができる。Loadま
たはStore 命令は、これらの非動作タイプの命令として
使用することができる。またJump命令は、少なくとも他
の２つの非Jump命令分だけ前のJump命令から間隔をあけ
なければならない。
命令パイプラインの例を示している。３段のパイプライ
ン実行は、命令フェッチ、命令デコード、命令実行を含
んでいる。最初の線は、各命令が実行される場所を示す
ためのクロックサイクルを示している。PC線はフェッチ
されるべき命令番号を示している。Jump命令は遅延ジャ
ンプを実行する。すなわちJump命令にすぐ続く２つの命
令が、ジャンプされるべき命令が実行される前に実行さ
れる。Jump命令の後に置かれる２つの非動作タイプ命令
を使用することにより、Jump命令の後にシーケンシャル
に続く２つの命令の実行を避けることができる。Loadま
たはStore 命令は、これらの非動作タイプの命令として
使用することができる。またJump命令は、少なくとも他
の２つの非Jump命令分だけ前のJump命令から間隔をあけ
なければならない。
【００３２】リセットの間に、 CRISP装置10にはゼロが
ロードされ、 FIFO 14および74はクリアされる。パイプ
ラインを完全にフラッシュアウトするために、少なくと
も３クロックサイクルだけリセット線をアクティブに保
持しなければならない。リセットの間に、最初の命令が
引き続いて実行される。したがって最初の命令は、例え
ばLoad RO のように、 CRISP装置10の所望の初期状態に
影響を与えないものを選択しなければならない。マイク
ロコード中の次の命令はLoadc 命令を含んでいる必要が
あり、入力 FIFO 14に書き込まれる最初のデータは、初
期化ルーチンへのポインタを含んでいる必要がある。し
たがって CRISP装置10は、データが利用できるようにな
るまでその入力 FIFO 14を読み出し、入力 FIFO 14から
読み出される最初のデータは制御ワードとしてフラグ化
され、初期化ルーチンの開始点にジャンプさせる。その
後、初期化ルーチンは一般的に入力 FIFO 14から初期値
をロードし、それらをレジスタファイル18の適切なレジ
スタファイル位置に記憶させる。このことは、最初の制
御ワードに続く FIFO 14中のデータが初期化データに含
まれていることを仮定している。したがって、リセット
後の入力 FIFO 14に含まれているデータの最初のブロッ
クは初期化フレームを構成し、最初のワードは初期化ル
ーチンを指す制御ワードであり、後続するデータはレジ
スタファイル18に対する初期化値を提供する。このよう
な初期化手順は、（図示されていない）外部プロセッサ
が制御データおよび初期化データを入力 FIFO 14に挿入
できることを要求する。
ロードされ、 FIFO 14および74はクリアされる。パイプ
ラインを完全にフラッシュアウトするために、少なくと
も３クロックサイクルだけリセット線をアクティブに保
持しなければならない。リセットの間に、最初の命令が
引き続いて実行される。したがって最初の命令は、例え
ばLoad RO のように、 CRISP装置10の所望の初期状態に
影響を与えないものを選択しなければならない。マイク
ロコード中の次の命令はLoadc 命令を含んでいる必要が
あり、入力 FIFO 14に書き込まれる最初のデータは、初
期化ルーチンへのポインタを含んでいる必要がある。し
たがって CRISP装置10は、データが利用できるようにな
るまでその入力 FIFO 14を読み出し、入力 FIFO 14から
読み出される最初のデータは制御ワードとしてフラグ化
され、初期化ルーチンの開始点にジャンプさせる。その
後、初期化ルーチンは一般的に入力 FIFO 14から初期値
をロードし、それらをレジスタファイル18の適切なレジ
スタファイル位置に記憶させる。このことは、最初の制
御ワードに続く FIFO 14中のデータが初期化データに含
まれていることを仮定している。したがって、リセット
後の入力 FIFO 14に含まれているデータの最初のブロッ
クは初期化フレームを構成し、最初のワードは初期化ル
ーチンを指す制御ワードであり、後続するデータはレジ
スタファイル18に対する初期化値を提供する。このよう
な初期化手順は、（図示されていない）外部プロセッサ
が制御データおよび初期化データを入力 FIFO 14に挿入
できることを要求する。
【００３３】初期化ルーチンの最後の命令はLoadc であ
る。入力 FIFO 14から次に読み出される制御ワードは、
データ処理ルーチンへジャンプさせ、このルーチンは処
理のために必要なデータを入力 FIFO 14から読み出す。
データ処理ルーチンの最後の命令は別のLoadc であり、
したがって次のデータ処理ルーチンを呼び出す。チュー
ナICからのデータおよび外部DSP からのデータは、フレ
ームで入力 FIFO 14に書き込まれる。最初のワードは特
定のマイクロコード処理ルーチンを呼び出す制御ワード
であり、フレーム中の後続ワードはこの特定されたルー
チンにより処理されるべきデータサンプルである。チュ
ーナICからのデータは、所定のチャンネルに対する適切
な処理を呼び出すためにフレーム化され、 DSPからの制
御メッセージも初期化または他の制御ルーチンを呼び出
すためにフレーム化される。
る。入力 FIFO 14から次に読み出される制御ワードは、
データ処理ルーチンへジャンプさせ、このルーチンは処
理のために必要なデータを入力 FIFO 14から読み出す。
データ処理ルーチンの最後の命令は別のLoadc であり、
したがって次のデータ処理ルーチンを呼び出す。チュー
ナICからのデータおよび外部DSP からのデータは、フレ
ームで入力 FIFO 14に書き込まれる。最初のワードは特
定のマイクロコード処理ルーチンを呼び出す制御ワード
であり、フレーム中の後続ワードはこの特定されたルー
チンにより処理されるべきデータサンプルである。チュ
ーナICからのデータは、所定のチャンネルに対する適切
な処理を呼び出すためにフレーム化され、 DSPからの制
御メッセージも初期化または他の制御ルーチンを呼び出
すためにフレーム化される。
【００３４】これを図示するために図５は、入力 FIFO
14に記憶されている一連のデータフレームヘッダを示し
ており、各ヘッダはマイクロコード記憶装置82に記憶さ
れているマイクロコードルーチンの開始点を指してい
る。
14に記憶されている一連のデータフレームヘッダを示し
ており、各ヘッダはマイクロコード記憶装置82に記憶さ
れているマイクロコードルーチンの開始点を指してい
る。
【００３５】ある CRISPアルゴリズムでは、レジスタフ
ァイル18に記憶されているさまざまな処理パラメータを
外部DSP により周期的に更新する必要がある。これは、
制御フレームを入力 FIFO 14に書き込むことによって、
外部DSP により実行される。フレームヘッダは制御ルー
チンを呼び出し、このルーチンは、レジスタファイル18
に記憶されているパラメータを更新するためにフレーム
中の残りのデータワードを使用する。このパラメータ更
新メカニズムは、先に説明した初期化メカニズムと同一
である。
ァイル18に記憶されているさまざまな処理パラメータを
外部DSP により周期的に更新する必要がある。これは、
制御フレームを入力 FIFO 14に書き込むことによって、
外部DSP により実行される。フレームヘッダは制御ルー
チンを呼び出し、このルーチンは、レジスタファイル18
に記憶されているパラメータを更新するためにフレーム
中の残りのデータワードを使用する。このパラメータ更
新メカニズムは、先に説明した初期化メカニズムと同一
である。
【００３６】マイクロコード記憶装置82はデュアルポー
ト化され、その書き込み側が DSPマイクロ制御装置イン
ターフェイスにより制御され、その読み出し側が CRISP
制御装置により制御されるので、マイクロコード記憶装
置82の内容は、外部DSP またはマイクロ制御装置により
いつでも更新することができる。マイクロコードの直接
的な修正は、コードの１行を更新するのに、例えばある
レジスタファイル位置から別のものにオペランドの参照
を変更するのに、効率的なメカニズムである。しかしな
がら、全アルゴリズムを置換するのにさらに効率的な戦
略は、マイクロコードRAM のどこかに既に記憶されてい
る異なるルーチンを指すために所定のチャンネルのフレ
ーム中で使用されている制御ワードを変更することであ
る。
ト化され、その書き込み側が DSPマイクロ制御装置イン
ターフェイスにより制御され、その読み出し側が CRISP
制御装置により制御されるので、マイクロコード記憶装
置82の内容は、外部DSP またはマイクロ制御装置により
いつでも更新することができる。マイクロコードの直接
的な修正は、コードの１行を更新するのに、例えばある
レジスタファイル位置から別のものにオペランドの参照
を変更するのに、効率的なメカニズムである。しかしな
がら、全アルゴリズムを置換するのにさらに効率的な戦
略は、マイクロコードRAM のどこかに既に記憶されてい
る異なるルーチンを指すために所定のチャンネルのフレ
ーム中で使用されている制御ワードを変更することであ
る。
【００３７】これまでの説明は、本発明の単なる例示的
な実施形態を開示および説明したものにすぎない。当業
者は、特許請求の範囲に規定されているような本発明の
技術的範囲を逸脱することなく、さまざまな変更、修正
および変形がなし得ることを、このような説明および添
付した図面ならびに特許請求の範囲から容易に理解でき
るであろう。
な実施形態を開示および説明したものにすぎない。当業
者は、特許請求の範囲に規定されているような本発明の
技術的範囲を逸脱することなく、さまざまな変更、修正
および変形がなし得ることを、このような説明および添
付した図面ならびに特許請求の範囲から容易に理解でき
るであろう。
【図１】図１は、本発明の実施形態にしたがったアナロ
グ波形を変復調するための CRISP装置のブロック図であ
る。
グ波形を変復調するための CRISP装置のブロック図であ
る。
【図２】図２は、図１の CRISP装置に関連したCORDICプ
ロセッサの構成のブロック図である。
ロセッサの構成のブロック図である。
【図３】図３は、図１に示されている CRISP装置に対す
る制御ブロック図である。
る制御ブロック図である。
【図４】図４は、 CRISP装置の３段命令実行パイプライ
ンの概略図である。
ンの概略図である。
【図５】図５は、本発明の CRISP装置のマイクロコード
ルーチンの開始に関係するFIFOデータフレームの概略図
である。
ルーチンの開始に関係するFIFOデータフレームの概略図
である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−284154（ＪＰ，Ａ) 特開 昭55−74646（ＪＰ，Ａ) 特開 平４−112320（ＪＰ，Ａ) 特開 平４−77852（ＪＰ，Ａ) 特開 平４−107732（ＪＰ，Ａ) 特開 昭57−55463（ＪＰ，Ａ) 特開 平１−109474（ＪＰ，Ａ) 特開 昭63−291262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03C 1/00 H03D 1/00 H04L 27/00 H04L 27/20 G06F 17/10 - 17/18 G06F 7/548
Claims (1)
- 【請求項１】 命令プロセッサ装置内の少なくとも１つ
のデータバスからのデータにデータ演算を実行する複数
のデジタル信号プロセッサ（ＤＳＰ）構成部品と、 前記ＤＳＰ構成部品に結合され、角度累算演算とベクト
ル回転演算を含む三角関数を実行する命令プロセッサ装
置内のＣＯＲＤＩＣプロセッサとを具備し、 前記ＤＳＰ構成部品は、 ３２ビットアキュムレータに３２ビットデータワードを
出力するバレルシフタに３２ビットデータワードを供給
し、命令プロセッサ装置のメインデータレジスタとして
動作し、命令プロセッサ装置のすべてのデータ演算に使
用される３２ビットアキュムレータと、 アナログ波形を表すデジタル入力データに応答し、１ビ
ットが制御フラグとして機能し、他の１６ビットがＹ−
マルチプレクサに供給される１７ビット出力データワー
ドを供給する先入れ先出し入力レジスタと、 変調されたデータまたは復調されたデータを出力する先
入れ先出し出力レジスタと、 ＣＯＲＤＩＣプロセッサの三角関数を実行するアルゴリ
ズムを記憶するデュアルポートランダムアクセスメモリ
（ＲＡＭ）であるマイクロコード記憶装置とを備え、 角度累算演算はデカルト座標に与えられたベクトルの大
きさと位相角を決定し、 ベクトル回転演算は所定の位相角のサインとコサインを
決定し、 前記ＣＯＲＤＩＣプロセッサは、 第１のマルチプレクサから１６ビットワードを受け取る
第１のレジスタと、 第２のマルチプレクサから１６ビットワードを受け取る
第２のレジスタと、 第３のマルチプレクサから１６ビットワードを受け取る
第３のレジスタとを備え、 前記角度累算演算に対して、前記大きさが前記第１のレ
ジスタに、前記位相角が前記第３のレジスタに供給さ
れ、 前記ベクトル回転演算に対して、前記所定の位相角のコ
サインが前記第１のレジスタに、前記所定の位相角のサ
インが前記第２のレジスタに供給され、 複数のアナログ波形を同時に変復調するように時分割多
重で動作し、 少なくとも１つのデータバスが３２ビットＸデータバス
と１６ビットＹデータバスであり、 Ｘデータバスからの演算されているデータは、１６ビッ
ト幅で６４ワードに設定されたデュアルポート同期ＲＡ
Ｍレジスタファイルを有するデータメモリ内に記憶され
るアナログ波形を変復調する命令プロセッサ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US653930 | 1996-05-22 | ||
| US08/653,930 US5684435A (en) | 1996-05-22 | 1996-05-22 | Analog waveform communications reduced instruction set processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107547A JPH10107547A (ja) | 1998-04-24 |
| JP3261068B2 true JP3261068B2 (ja) | 2002-02-25 |
Family
ID=24622842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13261997A Expired - Fee Related JP3261068B2 (ja) | 1996-05-22 | 1997-05-22 | アナログ波形通信用縮小命令セットプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5684435A (ja) |
| EP (1) | EP0809195A3 (ja) |
| JP (1) | JP3261068B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141744A (en) * | 1997-03-24 | 2000-10-31 | Texas Instruments Incorporated | PC circuits, systems and methods |
| US6674536B2 (en) | 1997-04-30 | 2004-01-06 | Canon Kabushiki Kaisha | Multi-instruction stream processor |
| DE19939588A1 (de) * | 1999-08-20 | 2001-03-01 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Senden eines quadraturamplitudenmodulierten Sendesignals |
| WO2002021323A2 (en) * | 2000-09-08 | 2002-03-14 | Avaz Networks | Hardware function generator support in a dsp |
| GB2369942A (en) * | 2000-12-05 | 2002-06-12 | Ubinetics Ltd | Phase modulation |
| US20050138330A1 (en) * | 2003-12-23 | 2005-06-23 | Maxim Integrated Products, Inc. | MAXQ microcontroller |
| JP5787527B2 (ja) * | 2011-01-18 | 2015-09-30 | キヤノン株式会社 | 信号処理回路及び超音波診断装置 |
| CN106030561B (zh) * | 2014-02-28 | 2019-01-18 | 惠普发展公司，有限责任合伙企业 | 计算系统控制 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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