JP3258874B2 - NPC inverter device - Google Patents
NPC inverter deviceInfo
- Publication number
- JP3258874B2 JP3258874B2 JP27395295A JP27395295A JP3258874B2 JP 3258874 B2 JP3258874 B2 JP 3258874B2 JP 27395295 A JP27395295 A JP 27395295A JP 27395295 A JP27395295 A JP 27395295A JP 3258874 B2 JP3258874 B2 JP 3258874B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- switching element
- control signal
- state
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、直流電力から交流
電力を得るための３値レベルインバータを有するＮＰＣ
（中性点クランプ）インバータ装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an NPC having a ternary level inverter for obtaining AC power from DC power.
(Neutral point clamp) The present invention relates to an inverter device.
【０００２】[0002]
【従来の技術】図７は、従来のＮＰＣインバータ装置の
構成図である。この図において、１及び２は直流電圧源
となる第１及び第２のコンデンサ、３〜６はスイッチン
グ素子である。そして、３は直流高圧側でコンデンサ１
に接続される第１のスイッチング素子、４は直流高圧側
で交流出力側に接続される第２のスイッチング素子、５
は直流低圧側で交流出力側に接続される第３のスイッチ
ング素子、６は直流低圧側でコンデンサ２に接続される
第４のスイッチング素子である。７〜１０は、スイッチ
ング素子３〜６に逆並列に接続された第１乃至第４の逆
並列接続ダイオードである。１１は、スイッチング素子
３及びスイッチング素子４の共通接続点とコンデンサ１
及びコンデンサ２の共通接続点すなわち中性点Ｏとの間
に接続され、中性点側を陽極とした第１の中性点クラン
プダイオードである。１２は、スイッチング素子５及び
スイッチング素子６の共通接続点と上記中性点Ｏとの間
に接続され、中性点側を陰極とした第２の中性点クラン
プダイオードである。2. Description of the Related Art FIG. 7 is a block diagram of a conventional NPC inverter device. In this figure, 1 and 2 are first and second capacitors serving as DC voltage sources, and 3 to 6 are switching elements. And 3 is a DC high voltage side and a capacitor 1
A first switching element connected to the DC switching element and a second switching element connected to the AC output side.
Is a third switching element connected to the AC output side on the low DC voltage side, and 6 is a fourth switching element connected to the capacitor 2 on the low DC voltage side. Reference numerals 7 to 10 denote first to fourth anti-parallel diodes connected in anti-parallel to the switching elements 3 to 6, respectively. 11 is a common connection point between the switching element 3 and the switching element 4 and the capacitor 1
A first neutral point clamp diode which is connected between a common connection point of the capacitor 2, that is, a neutral point O, and has a neutral point side as an anode. Reference numeral 12 denotes a second neutral point clamp diode which is connected between the common connection point of the switching elements 5 and 6 and the neutral point O, and has a neutral point as a cathode.
【０００３】１３〜１６は、第１乃至第４のインターロ
ック回路であり、スイッチング素子３と５との間、及び
スイッチング素子４と６との間のオンオフ動作が逆にな
るようにインターロックするものである。これらインタ
ーロック回路１３〜１６はスイッチング素子３〜６に与
えられるオンパルスがスイッチング素子の最小オン時間
以上となるようにするものであり、パルス幅延長回路と
しての機能も有している。図８は、インターロック回路
１３を代表例として図示したものであり、ワンショット
マルチバイブレータ等のパルス発生器１３ａ、オア回路
１３ｂとから構成されている。Reference numerals 13 to 16 denote first to fourth interlock circuits, which interlock between the switching elements 3 and 5 and between the switching elements 4 and 6 such that the on / off operations are reversed. Things. These interlock circuits 13 to 16 make the on-pulses applied to the switching elements 3 to 6 longer than the minimum on-time of the switching elements, and also have a function as a pulse width extending circuit. FIG. 8 illustrates the interlock circuit 13 as a representative example, and includes a pulse generator 13a such as a one-shot multivibrator and an OR circuit 13b.
【０００４】１７はスイッチング素子３〜６のオンオフ
パルスを生成して出力する制御信号出力回路である。制
御信号出力回路１７では、例えば、三角波と出力すべき
交流波形とが比較され、ＰＷＭ変調された各スイッチン
グ素子３〜６のオンパルスが生成される。このオンパル
スがインターロック回路１３〜１６に与えられるが、最
小オン時間を下回っている場合は、最小オン時間以上に
パルスの幅が長くされ、各スイッチング素子３〜６に与
えられる。A control signal output circuit 17 generates and outputs on / off pulses for the switching elements 3 to 6. The control signal output circuit 17 compares, for example, a triangular wave with an AC waveform to be output, and generates PWM-modulated on-pulses of the switching elements 3 to 6. This on-pulse is applied to the interlock circuits 13 to 16. If the on-pulse is shorter than the minimum on-time, the pulse width is made longer than the minimum on-time and applied to the switching elements 3 to 6.
【０００５】図９は、スイッチング素子３〜６のオン、
オフ状態を示したもので、スイッチング素子３及びスイ
ッチング素子４をオンにすると出力電圧は＋Ｅｄとな
り、スイッチング素子４及びスイッチング素子５をオン
にすると出力電圧は０となり、スイッチング素子５及び
スイッチング素子６をオンにすると出力電圧は−Ｅｄと
なり、３値の出力が得られる。そして、正の半波の出力
の時はスイッチング素子４をオンにし、スイッチング素
子３とスイッチング素子５とを交互にオンさせる。ま
た、負の半波の出力の時はスイッチング素子５をオンに
し、スイッチング素子４とスイッチング素子６とを交互
にオンさせる。この時、スイッチング素子３〜６の内２
つは必らずオフ状態であり、スイッチング素子３〜６に
加えられる直流電圧はＥｄとなる。FIG. 9 shows that the switching elements 3 to 6 are turned on,
In the off state, when the switching elements 3 and 4 are turned on, the output voltage becomes + Ed, when the switching elements 4 and 5 are turned on, the output voltage becomes 0, and the switching elements 5 and 6 are turned off. When turned on, the output voltage becomes -Ed, and a ternary output is obtained. When the output is a positive half-wave, the switching element 4 is turned on, and the switching elements 3 and 5 are alternately turned on. When the output is a negative half-wave, the switching element 5 is turned on, and the switching elements 4 and 6 are turned on alternately. At this time, 2 of the switching elements 3 to 6
One is necessarily in the off state, and the DC voltage applied to the switching elements 3 to 6 is Ed.
【０００６】[0006]
【発明が解決しようとする課題】図７において、いま、
スイッチング素子３及びスイッチング素子がオンとなっ
て＋Ｅｄを出力し、電流がコンデンサ１からスイッチン
グ素子３及びスイッチング素子４を通って出力され、し
かもスイッチング素子３が最小オン時間内である時に停
止信号が発生したものとする。この時、各スイッチング
素子３〜６に与えられるパルスに着目すると、図９の時
刻ｔ１の位置で示されるように、スイッチング素子４は
最小オン時間の範囲外であるために直ちにｔ１の時点で
オフとなるが、スイッチング素子３は最小オン時間内で
あるためオフが遅れ、ｔ２の時点でオフとなる。スイッ
チング素子４がオフとなると、コンデンサ１から流れて
いた電流は遮断される。すると、電流はコンデンサ２側
からダイオード１０及び９を通して流れることになる。
この状態ではダイオード１０及び９に電流が流れている
ことから、スイッチング素子５及び６の両端の電圧はゼ
ロとなる。一方、スイッチング素子３は、最小オン時間
内であるためにオンパルスが与え続けられ、オン状態に
ある。In FIG. 7, now, FIG.
The switching element 3 and the switching element are turned on to output + Ed, a current is output from the capacitor 1 through the switching element 3 and the switching element 4, and a stop signal is generated when the switching element 3 is within the minimum on-time. Shall be done. At this time, attention is paid to the pulses applied to each of the switching elements 3-6, as indicated by the position of the time t 1 in FIG. 9, the time immediately t 1 for switching elements 4 are outside the scope of the minimum on-time , The switching element 3 is turned off at a time point t 2 because the switching element 3 is in the minimum on-time and is turned off later. When the switching element 4 is turned off, the current flowing from the capacitor 1 is cut off. Then, current flows from the capacitor 2 through the diodes 10 and 9.
In this state, since current flows through the diodes 10 and 9, the voltage across the switching elements 5 and 6 becomes zero. On the other hand, since the switching element 3 is within the minimum on-time, the on-pulse is continuously applied and the switching element 3 is in the on state.
【０００７】このため、オフしたスイッチング素子４に
は２Ｅｄの電圧が印加されてしまうことになる。さら
に、何らかの理由で制御信号出力回路１７からスイッチ
ング素子４のオン信号が出力されずに、スイッチング素
子３のみにオン信号が与えられた場合にも、上記と同様
に、スイッチング素子４に電圧が集中し、２Ｅｄの電圧
が印加されてしまうことになる。したがって、通常時の
電圧Ｅｄを基準としてスイッチング素子の電圧定格を選
定すると、スイッチング素子の破損を招くことになる。
これを防止するにはスイッチング素子の電圧定格を、大
きなものにすればよいが、それでは装置が大型化し高価
なものとなってしまう。For this reason, a voltage of 2 Ed is applied to the switching element 4 which is turned off. Further, even when the ON signal of the switching element 4 is not output from the control signal output circuit 17 for some reason and only the switching element 3 is supplied with the ON signal, the voltage is concentrated on the switching element 4 as described above. Then, a voltage of 2 Ed is applied. Therefore, if the voltage rating of the switching element is selected based on the normal voltage Ed, the switching element will be damaged.
To prevent this, the voltage rating of the switching element may be increased, but this would increase the size and cost of the device.
【０００８】本発明は上記事情に鑑みてなされたもので
あり、一部のスイッチング素子に電圧が集中するのを防
止し、小型で安価なＮＰＣインバータ装置を提供するこ
とを目的としている。The present invention has been made in view of the above circumstances, and has as its object to provide a small and inexpensive NPC inverter device which prevents voltage from being concentrated on some switching elements.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するため
の手段として、請求項１記載の発明は、制御信号の入力
に基いてオンオフ動作する、互に直列接続された第１乃
至第４のスイッチング素子と、一方の正側端子が前記第
１のスイッチング素子に接続されると共に、他方の負側
端子が前記第４のスイッチング素子に接続された、互に
直列接続された第１及び第２のコンデンサと、前記第１
乃至第４のスイッチング素子にそれぞれ逆並列接続され
た第１乃至第４の逆並列接続ダイオードと、前記第１及
び第２のスイッチング素子の共通接続点側に陰極が接続
され、前記第１及び第２のコンデンサの共通接続点側に
陽極が接続された第１の中性点クランプダイオードと、
前記第３及び第４のスイッチング素子の共通接続点側に
陽極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陰極が接続された第２の中性点クランプダイ
オードと、前記第１乃至第４のスイッチング素子をオン
オフ動作させるための各制御信号を出力する制御信号出
力回路と、前記制御信号出力回路からの各制御信号を入
力し、これをそれぞれ前記第１乃至第４のスイッチング
素子に出力し、しかも、この入力した制御信号のオン期
間が、スイッチング素子の最小点弧時間を下回っている
場合は、これを最小点弧時間以上に延長する第１乃至第
４のパルス幅延長回路と、を備え、前記第１及び第２コ
ンデンサの共通接続点を中性点とすると共に、前記第２
及び第３のスイッチング素子の共通接続点を交流出力端
子として交流電力を出力し、更に、少くとも前記第１の
スイッチング素子がオン状態にある場合は、前記第２の
スイッチング素子をオン状態に拘束する第１のオン状態
拘束回路と、少くとも前記第４のスイッチング素子がオ
ン状態にある場合は、前記第３のスイッチング素子をオ
ン状態に拘束する第２のオン状態拘束回路と、を備えた
ＮＰＣインバータ装置において、前記第１及び第２のパ
ルス幅延長回路の出力側に入力端子が接続され、前記第
２のスイッチング素子の制御信号入力側に出力端子が接
続された第１のオア回路からなる第１のオン状態拘束回
路と、前記第３及び第４のパルス幅延長回路の出力側に
入力端子が接続され、前記第３のスイッチング素子の制
御信号入力側に出力端子が接続された第２のオア回路か
らなる第２のオン状態拘束回路と、を備えたことを特徴
とする。As means for solving the above-mentioned problems, the invention according to claim 1 is characterized in that first to fourth series-connected first to fourth elements which are turned on and off based on the input of a control signal. A first switching element connected to the fourth switching element, and a first and a second switching element connected in series with each other, the switching element having one positive terminal connected to the first switching element and the other negative terminal connected to the fourth switching element; And the first capacitor
A first to a fourth anti-parallel diode connected in anti-parallel to the fourth to fourth switching elements, and a cathode connected to the common connection point side of the first and second switching elements; A first neutral point clamp diode having an anode connected to the common connection point side of the two capacitors;
A second neutral point clamp diode having an anode connected to the common connection point of the third and fourth switching elements and a cathode connected to the common connection point of the first and second capacitors; A control signal output circuit that outputs each control signal for turning on and off the first to fourth switching elements, and a control signal from the control signal output circuit, which are input to the first to fourth switching elements, respectively. If the ON period of the control signal that is output to the switching element is shorter than the minimum ignition time of the switching element, the first to fourth pulse widths for extending the ON time to the minimum ignition time or more. An extension circuit, wherein a common connection point of the first and second capacitors is set as a neutral point, and
And outputting AC power using a common connection point of the third switching element and the third switching element as an AC output terminal, and further, when at least the first switching element is in an ON state, restricts the second switching element to an ON state. And a second on-state restraint circuit that restrains the third switching element to the on state when at least the fourth switching element is in the on state. In the NPC inverter device, an input terminal is connected to an output side of the first and second pulse width extending circuits, and an output terminal is connected to a control signal input side of the second switching element. An input terminal is connected to the first ON-state restraint circuit and the output side of the third and fourth pulse width extension circuits, and is output to the control signal input side of the third switching element. Characterized by comprising a second ON state restraint circuitry of a second OR circuit terminal is connected, the.
【００１０】[0010]
【００１１】請求項２記載の発明は、制御信号の入力に
基いてオンオフ動作する、互に直列接続された第１乃至
第４のスイッチング素子と、一方の正側端子が前記第１
のスイッチング素子に接続されると共に、他方の負側端
子が前記第４のスイッチング素子に接続された、互に直
列接続された第１及び第２のコンデンサと、前記第１乃
至第４のスイッチング素子にそれぞれ逆並列接続された
第１乃至第４の逆並列接続ダイオードと、前記第１及び
第２のスイッチング素子の共通接続点側に陰極が接続さ
れ、前記第１及び第２のコンデンサの共通接続点側に陽
極が接続された第１の中性点クランプダイオードと、前
記第３及び第４のスイッチング素子の共通接続点側に陽
極が接続され、前記第１及び第２のコンデンサの共通接
続点側に陰極が接続された第２の中性点クランプダイオ
ードと、前記第１乃至第４のスイッチング素子をオンオ
フ動作させるための各制御信号を出力する制御信号出力
回路と、前記制御信号出力回路からの各制御信号を入力
し、これをそれぞれ前記第１乃至第４のスイッチング素
子に出力し、しかも、この入力した制御信号のオン期間
が、スイッチング素子の最小点弧時間を下回っている場
合は、これを最小点弧時間以上に延長する第１乃至第４
のパルス幅延長回路と、を備え、前記第１及び第２コン
デンサの共通接続点を中性点とすると共に、前記第２及
び第３のスイッチング素子の共通接続点を交流出力端子
として交流電力を出力し、更に、少くとも前記第１のス
イッチング素子がオン状態にある場合は、前記第２のス
イッチング素子をオン状態に拘束する第１のオン状態拘
束回路と、少くとも前記第４のスイッチング素子がオン
状態にある場合は、前記第３のスイッチング素子をオン
状態に拘束する第２のオン状態拘束回路と、を備えたＮ
ＰＣインバータ装置において、前記第１のパルス幅延長
回路及び前記制御信号出力回路の出力側に入力端子が接
続され、前記第２のパルス幅延長回路の入力側に出力端
子が接続された第１のオア回路からなる第１のオン状態
拘束回路と、前記第４のパルス幅延長回路及び前記制御
信号出力回路の出力側に入力端子が接続され、前記第３
のパルス幅延長回路の入力側に出力端子が接続された第
２のオア回路からなる第２のオン状態拘束回路と、を備
えたことを特徴とする。According to a second aspect of the present invention, there are provided first to fourth switching elements connected in series, which are turned on and off based on a control signal input, and one positive terminal is connected to the first switching element.
A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element, and the first to fourth switching elements. A first to a fourth anti-parallel connected diode connected in anti-parallel to each other, and a cathode connected to a common connection point side of the first and second switching elements, and a common connection of the first and second capacitors. A first neutral point clamp diode having an anode connected to a point side, and an anode connected to a common connection point side of the third and fourth switching elements, and a common connection point of the first and second capacitors. A second neutral point clamp diode having a cathode connected to its side, a control signal output circuit for outputting control signals for turning on and off the first to fourth switching elements, Each control signal from the signal output circuit is input and output to each of the first to fourth switching elements, and the ON period of the input control signal is shorter than the minimum ignition time of the switching element. If this is the case, extend this to the minimum ignition time or more.
And a pulse width extending circuit having a common connection point of the first and second capacitors as a neutral point, and a common connection point of the second and third switching elements as an AC output terminal to supply AC power. A first on-state restraining circuit for restraining the second switching element to an on state when at least the first switching element is in an on state; Is in the ON state, a second ON state restriction circuit for restricting the third switching element to the ON state.
In the PC inverter device, an input terminal is connected to an output side of the first pulse width extension circuit and the control signal output circuit, and an output terminal is connected to an input side of the second pulse width extension circuit. An input terminal connected to an output side of the first on-state restraint circuit including an OR circuit, the fourth pulse width extension circuit and the control signal output circuit;
And a second ON-state constraining circuit comprising a second OR circuit having an output terminal connected to the input side of the pulse width extending circuit.
【００１２】請求項３記載の発明は、制御信号の入力に
基いてオンオフ動作する、互に直列接続された第１乃至
第４のスイッチング素子と、一方の正側端子が前記第１
のスイッチング素子に接続されると共に、他方の負側端
子が前記第４のスイッチング素子に接続された、互に直
列接続された第１及び第２のコンデンサと、前記第１乃
至第４のスイッチング素子にそれぞれ逆並列接続された
第１乃至第４の逆並列接続ダイオードと、前記第１及び
第２のスイッチング素子の共通接続点側に陰極が接続さ
れ、前記第１及び第２のコンデンサの共通接続点側に陽
極が接続された第１の中性点クランプダイオードと、前
記第３及び第４のスイッチング素子の共通接続点側に陽
極が接続され、前記第１及び第２のコンデンサの共通接
続点側に陰極が接続された第２の中性点クランプダイオ
ードと、前記第１乃至第４のスイッチング素子をオンオ
フ動作させるための各制御信号を出力する制御信号出力
回路と、前記制御信号出力回路からの各制御信号を入力
し、これをそれぞれ前記第１乃至第４のスイッチング素
子に出力し、しかも、この入力した制御信号のオン期間
が、スイッチング素子の最小点弧時間を下回っている場
合は、これを最小点弧時間以上に延長する第１乃至第４
のパルス幅延長回路と、を備え、前記第１及び第２コン
デンサの共通接続点を中性点とすると共に、前記第２及
び第３のスイッチング素子の共通接続点を交流出力端子
として交流電力を出力し、更に、少くとも前記第１のス
イッチング素子がオン状態にある場合は、前記第２のス
イッチング素子をオン状態に拘束する第１のオン状態拘
束回路と、少くとも前記第４のスイッチング素子がオン
状態にある場合は、前記第３のスイッチング素子をオン
状態に拘束する第２のオン状態拘束回路と、を備えたＮ
ＰＣインバータ装置において、前記制御信号出力回路の
出力側に入力端子が接続され、前記第１のパルス幅延長
回路の入力側に出力端子が接続された第１のアンド回路
からなる第１のオン状態拘束回路と、前記制御信号出力
回路の出力側に入力端子が接続され、前記第４のパルス
幅延長回路の入力側に出力端子が接続された第２のアン
ド回路からなる第２のオン状態拘束回路と、を備えたこ
とを特徴とする。According to a third aspect of the present invention, the first to fourth switching elements, which are turned on and off based on a control signal input, are connected in series with each other, and one positive terminal is connected to the first switching element.
A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element, and the first to fourth switching elements. A first to a fourth anti-parallel connected diode connected in anti-parallel to each other, and a cathode connected to a common connection point side of the first and second switching elements, and a common connection of the first and second capacitors. A first neutral point clamp diode having an anode connected to a point side, and an anode connected to a common connection point side of the third and fourth switching elements, and a common connection point of the first and second capacitors. A second neutral point clamp diode having a cathode connected to its side, a control signal output circuit for outputting control signals for turning on and off the first to fourth switching elements, Each control signal from the signal output circuit is input and output to each of the first to fourth switching elements, and the ON period of the input control signal is shorter than the minimum ignition time of the switching element. If this is the case, extend this to the minimum ignition time or more.
And a pulse width extending circuit having a common connection point of the first and second capacitors as a neutral point, and a common connection point of the second and third switching elements as an AC output terminal to supply AC power. A first on-state restraining circuit for restraining the second switching element to an on state when at least the first switching element is in an on state; Is in the ON state, a second ON state restriction circuit for restricting the third switching element to the ON state.
In the PC inverter device, a first ON state including a first AND circuit having an input terminal connected to an output side of the control signal output circuit and an output terminal connected to an input side of the first pulse width extension circuit. A second on-state constraint comprising a constraint circuit and a second AND circuit having an input terminal connected to the output side of the control signal output circuit and an output terminal connected to the input side of the fourth pulse width extension circuit; And a circuit.
【００１３】請求項４記載の発明は、制御信号の入力に
基いてオンオフ動作する、互に直列接続された第１乃至
第４のスイッチング素子と、一方の正側端子が前記第１
のスイッチング素子に接続されると共に、他方の負側端
子が前記第４のスイッチング素子に接続された、互に直
列接続された第１及び第２のコンデンサと、前記第１乃
至第４のスイッチング素子にそれぞれ逆並列接続された
第１乃至第４の逆並列接続ダイオードと、前記第１及び
第２のスイッチング素子の共通接続点側に陰極が接続さ
れ、前記第１及び第２のコンデンサの共通接続点側に陽
極が接続された第１の中性点クランプダイオードと、前
記第３及び第４のスイッチング素子の共通接続点側に陽
極が接続され、前記第１及び第２のコンデンサの共通接
続点側に陰極が接続された第２の中性点クランプダイオ
ードと、前記第１乃至第４のスイッチング素子をオンオ
フ動作させるための各制御信号を出力する制御信号出力
回路と、前記制御信号出力回路からの各制御信号を入力
し、これをそれぞれ前記第１乃至第４のスイッチング素
子に出力し、しかも、この入力した制御信号のオン期間
が、スイッチング素子の最小点弧時間を下回っている場
合は、これを最小点弧時間以上に延長する第１乃至第４
のパルス幅延長回路と、を備え、前記第１及び第２コン
デンサの共通接続点を中性点とすると共に、前記第２及
び第３のスイッチング素子の共通接続点を交流出力端子
として交流電力を出力し、更に、少くとも前記第１のス
イッチング素子がオン状態にある場合は、前記第２のス
イッチング素子をオン状態に拘束する第１のオン状態拘
束回路と、少くとも前記第４のスイッチング素子がオン
状態にある場合は、前記第３のスイッチング素子をオン
状態に拘束する第２のオン状態拘束回路と、を備えたＮ
ＰＣインバータ装置において、前記制御信号出力回路及
び前記第２のパルス幅延長回路の出力側に入力端子が接
続され、前記第１のパルス幅延長回路の入力側に出力端
子が接続された第１のアンド回路からなる第１のオン状
態拘束回路と、前記制御信号出力回路及び前記第３のパ
ルス幅延長回路の出力側に入力端子が接続され、前記第
４のパルス幅延長回路の入力側に出力端子が接続された
第２のアンド回路からなる第２のオン状態拘束回路と、
を備えたことを特徴とする。According to a fourth aspect of the present invention, the first to fourth switching elements, which are turned on and off based on a control signal input, are connected in series with each other, and one positive terminal is connected to the first switching element.
A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element, and the first to fourth switching elements. A first to a fourth anti-parallel connected diode connected in anti-parallel to each other, and a cathode connected to a common connection point side of the first and second switching elements, and a common connection of the first and second capacitors. A first neutral point clamp diode having an anode connected to a point side, and an anode connected to a common connection point side of the third and fourth switching elements, and a common connection point of the first and second capacitors. A second neutral point clamp diode having a cathode connected to its side, a control signal output circuit for outputting control signals for turning on and off the first to fourth switching elements, Each control signal from the signal output circuit is input and output to each of the first to fourth switching elements, and the ON period of the input control signal is shorter than the minimum ignition time of the switching element. If this is the case, extend this to the minimum ignition time or more.
And a pulse width extending circuit having a common connection point of the first and second capacitors as a neutral point, and a common connection point of the second and third switching elements as an AC output terminal to supply AC power. A first on-state restraining circuit for restraining the second switching element to an on state when at least the first switching element is in an on state; Is in the ON state, a second ON state restriction circuit for restricting the third switching element to the ON state.
In the PC inverter device, a first terminal in which an input terminal is connected to an output side of the control signal output circuit and the second pulse width extending circuit and an output terminal is connected to an input side of the first pulse width extending circuit. An input terminal is connected to a first on-state restraint circuit comprising an AND circuit, and an input terminal is connected to an output side of the control signal output circuit and the third pulse width extension circuit, and an output terminal is provided to an input side of the fourth pulse width extension circuit. A second on-state restraint circuit including a second AND circuit to which a terminal is connected;
It is characterized by having.
【００１４】請求項５記載の発明は、制御信号の入力に
基いてオンオフ動作する、互に直列接続された第１乃至
第４のスイッチング素子と、一方の正側端子が前記第１
のスイッチング素子に接続されると共に、他方の負側端
子が前記第４のスイッチング素子に接続された、互に直
列接続された第１及び第２のコンデンサと、前記第１乃
至第４のスイッチング素子にそれぞれ逆並列接続された
第１乃至第４の逆並列接続ダイオードと、前記第１及び
第２のスイッチング素子の共通接続点側に陰極が接続さ
れ、前記第１及び第２のコンデンサの共通接続点側に陽
極が接続された第１の中性点クランプダイオードと、前
記第３及び第４のスイッチング素子の共通接続点側に陽
極が接続され、前記第１及び第２のコンデンサの共通接
続点側に陰極が接続された第２の中性点クランプダイオ
ードと、前記第１乃至第４のスイッチング素子をオンオ
フ動作させるための各制御信号を出力する制御信号出力
回路と、前記制御信号出力回路からの各制御信号を入力
し、これをそれぞれ前記第１乃至第４のスイッチング素
子に出力し、しかも、この入力した制御信号のオン期間
が、スイッチング素子の最小点弧時間を下回っている場
合は、これを最小点弧時間以上に延長する第１乃至第４
のパルス幅延長回路と、を備え、前記第１及び第２コン
デンサの共通接続点を中性点とすると共に、前記第２及
び第３のスイッチング素子の共通接続点を交流出力端子
として交流電力を出力し、更に、少くとも前記第１のス
イッチング素子がオン状態にある場合は、前記第２のス
イッチング素子をオン状態に拘束する第１のオン状態拘
束回路と、少くとも前記第４のスイッチング素子がオン
状態にある場合は、前記第３のスイッチング素子をオン
状態に拘束する第２のオン状態拘束回路と、を備えたＮ
ＰＣインバータ装置において、前記制御信号出力回路の
出力側に入力端子が接続され、前記第１のパルス幅延長
回路の入力側に出力端子が接続された第１のアンド回路
と、前記第１及び第２のパルス幅延長回路の出力側に入
力端子が接続され、前記第２のスイッチング素子の制御
信号入力側に出力端子が接続された第１のオア回路と、
からなる第１のオン状態拘束回路と、前記制御信号出力
回路の出力側に入力端子が接続され、前記第４のパルス
幅延長回路の入力側に出力端子が接続された第２のアン
ド回路と、前記第３及び第４のパルス幅延長回路の出力
側に入力端子が接続され、前記第３のスイッチング素子
の制御信号入力側に出力端子が接続された第２のオア回
路と、からなる第２のオン状態拘束回路と、を備えたこ
とを特徴とする。According to a fifth aspect of the present invention, the first to fourth switching elements, which are turned on and off based on a control signal input, are connected in series with each other, and one positive terminal is connected to the first switching element.
A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element, and the first to fourth switching elements. A first to a fourth anti-parallel connected diode connected in anti-parallel to each other, and a cathode connected to a common connection point side of the first and second switching elements, and a common connection of the first and second capacitors. A first neutral point clamp diode having an anode connected to a point side, and an anode connected to a common connection point side of the third and fourth switching elements, and a common connection point of the first and second capacitors. A second neutral point clamp diode having a cathode connected to its side, a control signal output circuit for outputting control signals for turning on and off the first to fourth switching elements, Each control signal from the signal output circuit is input and output to each of the first to fourth switching elements, and the ON period of the input control signal is shorter than the minimum ignition time of the switching element. If this is the case, extend this to the minimum ignition time or more.
And a pulse width extending circuit having a common connection point of the first and second capacitors as a neutral point, and a common connection point of the second and third switching elements as an AC output terminal to supply AC power. A first on-state restraining circuit for restraining the second switching element to an on state when at least the first switching element is in an on state; Is in the ON state, a second ON state restriction circuit for restricting the third switching element to the ON state.
In the PC inverter device, a first AND circuit having an input terminal connected to an output side of the control signal output circuit and an output terminal connected to an input side of the first pulse width extension circuit; A first OR circuit having an input terminal connected to the output side of the second pulse width extending circuit and an output terminal connected to the control signal input side of the second switching element;
And a second AND circuit having an input terminal connected to the output side of the control signal output circuit and an output terminal connected to the input side of the fourth pulse width extension circuit. A second OR circuit having an input terminal connected to the output side of the third and fourth pulse width extension circuits and an output terminal connected to the control signal input side of the third switching element. 2 ON-state restraint circuits.
【００１５】請求項６記載の発明は、制御信号の入力に
基いてオンオフ動作する、互に直列接続された第１乃至
第４のスイッチング素子と、一方の正側端子が前記第１
のスイッチング素子に接続されると共に、他方の負側端
子が前記第４のスイッチング素子に接続された、互に直
列接続された第１及び第２のコンデンサと、前記第１乃
至第４のスイッチング素子にそれぞれ逆並列接続された
第１乃至第４の逆並列接続ダイオードと、前記第１及び
第２のスイッチング素子の共通接続点側に陰極が接続さ
れ、前記第１及び第２のコンデンサの共通接続点側に陽
極が接続された第１の中性点クランプダイオードと、前
記第３及び第４のスイッチング素子の共通接続点側に陽
極が接続され、前記第１及び第２のコンデンサの共通接
続点側に陰極が接続された第２の中性点クランプダイオ
ードと、前記第１乃至第４のスイッチング素子をオンオ
フ動作させるための各制御信号を出力する制御信号出力
回路と、前記制御信号出力回路からの各制御信号を入力
し、これをそれぞれ前記第１乃至第４のスイッチング素
子に出力し、しかも、この入力した制御信号のオン期間
が、スイッチング素子の最小点弧時間を下回っている場
合は、これを最小点弧時間以上に延長する第１乃至第４
のパルス幅延長回路と、を備え、前記第１及び第２コン
デンサの共通接続点を中性点とすると共に、前記第２及
び第３のスイッチング素子の共通接続点を交流出力端子
として交流電力を出力し、更に、少くとも前記第１のス
イッチング素子がオン状態にある場合は、前記第２のス
イッチング素子をオン状態に拘束する第１のオン状態拘
束回路と、少くとも前記第４のスイッチング素子がオン
状態にある場合は、前記第３のスイッチング素子をオン
状態に拘束する第２のオン状態拘束回路と、を備えたＮ
ＰＣインバータ装置において、前記第１のパルス幅延長
回路及び停止指令出力回路の出力側に入力端子が接続さ
れた第１のアンド回路と、前記第１のアンド回路の出力
端子からの信号入力に基いて前記最小点弧時間以上のパ
ルス幅を有する信号を発生させる第１のパルス発生回路
と、前記第１のパルス発生回路及び前記第２のパルス幅
延長回路の出力側に入力端子が接続され、前記第２のス
イッチング素子の制御信号入力側に出力端子が接続され
た第１のオア回路と、からなる第１のオン状態拘束回路
と、前記第４のパルス幅延長回路及び停止指令出力回路
の出力側に入力端子が接続された第２のアンド回路と、
前記第２のアンド回路の出力端子からの信号入力に基い
て前記最小点弧時間以上のパルス幅を有する信号を発生
させる第２のパルス発生回路と、前記第２のパルス発生
回路及び前記第３のパルス幅延長回路の出力側に入力端
子が接続され、前記第３のスイッチング素子の制御信号
入力側に出力端子が接続された第２のオア回路と、から
なる第２のオン状態拘束回路と、を備えたことを特徴と
する。According to a sixth aspect of the present invention, the first to fourth switching elements, which are turned on and off based on a control signal input, are connected in series with each other, and one of the positive terminals is the first switching element.
A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element, and the first to fourth switching elements. A first to a fourth anti-parallel connected diode connected in anti-parallel to each other, and a cathode connected to a common connection point side of the first and second switching elements, and a common connection of the first and second capacitors. A first neutral point clamp diode having an anode connected to a point side, and an anode connected to a common connection point side of the third and fourth switching elements, and a common connection point of the first and second capacitors. A second neutral point clamp diode having a cathode connected to its side, a control signal output circuit for outputting control signals for turning on and off the first to fourth switching elements, Each control signal from the signal output circuit is input and output to each of the first to fourth switching elements, and the ON period of the input control signal is shorter than the minimum ignition time of the switching element. If this is the case, extend this to the minimum ignition time or more.
And a pulse width extending circuit having a common connection point of the first and second capacitors as a neutral point, and a common connection point of the second and third switching elements as an AC output terminal to supply AC power. A first on-state restraining circuit for restraining the second switching element to an on state when at least the first switching element is in an on state; Is in the ON state, a second ON state restriction circuit for restricting the third switching element to the ON state.
In the PC inverter device, a first AND circuit having an input terminal connected to an output side of the first pulse width extending circuit and the stop command output circuit, and a signal input from an output terminal of the first AND circuit are provided. A first pulse generation circuit for generating a signal having a pulse width equal to or longer than the minimum ignition time, and an input terminal connected to the output side of the first pulse generation circuit and the second pulse width extension circuit; A first on-state constraining circuit comprising a first OR circuit having an output terminal connected to a control signal input side of the second switching element; and a fourth pulse width extending circuit and a stop command output circuit. A second AND circuit having an input terminal connected to the output side,
A second pulse generation circuit that generates a signal having a pulse width equal to or longer than the minimum ignition time based on a signal input from an output terminal of the second AND circuit; the second pulse generation circuit; and the third pulse generation circuit. A second OR circuit in which an input terminal is connected to the output side of the pulse width extending circuit and an output terminal is connected to the control signal input side of the third switching element. , Is provided.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。ただし、図７と同一部分には同一符
号を付して重複した説明を省略する。図１は本発明によ
るＮＰＣインバータ装置の第一の実施形態の構成図であ
る。１８，１９は第１及び第２のオア回路であり、オア
回路１８はインターロック回路１３とインターロック回
路１４の出力の論理和をスイッチング素子４に与え、オ
ア回路１９はインターロック回路１５とインターロック
回路１６の出力の論理和をスイッチング素子５に与え
る。図１において、通常運転中は、スイッチング素子３
がオンの時は必ずスイッチング素子４はオンであるの
で、オア回路１８が影響することはなく、図９と同じパ
ルスが出力される。オア回路１９側も同様である。Embodiments of the present invention will be described below with reference to the drawings. However, the same portions as those in FIG. 7 are denoted by the same reference numerals, and duplicate description will be omitted. FIG. 1 is a configuration diagram of a first embodiment of an NPC inverter device according to the present invention. Reference numerals 18 and 19 denote first and second OR circuits. The OR circuit 18 gives the logical sum of the outputs of the interlock circuit 13 and the interlock circuit 14 to the switching element 4, and the OR circuit 19 and the interlock circuit 15 The logical sum of the output of the lock circuit 16 is given to the switching element 5. In FIG. 1, during normal operation, the switching element 3
Is always on, the switching element 4 is always on, so that the OR circuit 18 has no effect and the same pulse as in FIG. 9 is output. The same applies to the OR circuit 19 side.
【００１７】スイッチング素子３が最小オン期間中に停
止指令信号が発生した時には制御信号出力回路１７から
の信号はすべてオフ状態となるが、スイッチング素子３
のインターロック回路１３は最小オン時間まではオンパ
ルスを発生し、スイッチング素子３はオン状態を維持す
る。そして、インターロック回路１４の出力はオフとな
るが、インターロック回路１３の出力がオア回路１８を
通してスイッチング素子４に与えられるので、スイッチ
ンク素子４もオン状態が維持される。スイッチング素子
３の最小オン時間が経過すると、インターロック回路１
３の出力及びオア回路１８の出力はオフとなる。これに
よりスイッチング素子３及び４はオフとなる。When a stop command signal is generated during the minimum on period of the switching element 3, all signals from the control signal output circuit 17 are turned off.
The interlock circuit 13 generates an ON pulse until the minimum ON time, and the switching element 3 maintains the ON state. Then, the output of the interlock circuit 14 is turned off, but the output of the interlock circuit 13 is supplied to the switching element 4 through the OR circuit 18, so that the switching element 4 is also kept on. When the minimum ON time of the switching element 3 elapses, the interlock circuit 1
3 and the output of the OR circuit 18 are turned off. As a result, the switching elements 3 and 4 are turned off.
【００１８】この実施形態によれば、スイッチング素子
３及び４が共にオフとなるため、一部の素子に電圧が集
中することはなくいずれの素子も電圧はＥｄとなる。さ
らに、本実施形態では制御信号出力回路１７が何らかの
故障でスイッチング素子４のオン信号を発生しない場合
でも、スイッチング素子３がオンになる時はスイッチン
グ素子４も同時にオンとなり、スイッチンク素子４に電
圧が集中することはない。従って、スイッチング素子の
定格電圧を必要以上に高める必要がなく安価でコンパク
トなＮＰＣインバータ装置を実現することができる。According to this embodiment, since the switching elements 3 and 4 are both turned off, the voltage does not concentrate on some elements, and the voltage of each element becomes Ed. Further, in the present embodiment, even when the control signal output circuit 17 does not generate an ON signal for the switching element 4 due to some failure, when the switching element 3 is turned on, the switching element 4 is also turned on at the same time, and the voltage is applied to the switching element 4. Do not concentrate. Therefore, it is not necessary to increase the rated voltage of the switching element more than necessary, and an inexpensive and compact NPC inverter device can be realized.
【００１９】図２は本発明の第２の実施形態の構成図で
ある。２０，２１は第１及び第２のオア回路であり、オ
ア回路２０はスイッチング素子３のインターロック回路
１３の出力と、制御信号出力回路１７からのスイッチン
グ素子４のゲート信号との論理和の信号をスイッチング
素子４のインターロック回路１４に入力する。また、オ
ア回路２１はスイッチング素子６のインターロック回路
１６の出力と、制御信号出力回路１７からのスイッチン
グ素子５のゲート信号との論理和の信号をスイッチング
素子５のインターロック回路１５に入力する。FIG. 2 is a configuration diagram of a second embodiment of the present invention. Reference numerals 20 and 21 denote first and second OR circuits. The OR circuit 20 is a logical OR signal of the output of the interlock circuit 13 of the switching element 3 and the gate signal of the switching element 4 from the control signal output circuit 17. Is input to the interlock circuit 14 of the switching element 4. Further, the OR circuit 21 inputs a signal of the logical sum of the output of the interlock circuit 16 of the switching element 6 and the gate signal of the switching element 5 from the control signal output circuit 17 to the interlock circuit 15 of the switching element 5.
【００２０】図２の実施形態によれば、スイッチング素
子３が最小オン時間中に停止となった場合に、制御信号
出力回路１７からのスイッチング素子３〜６のゲート信
号はオフとなるが、スイッチング素子３は最小オン時間
中であるため、インターロック回路１３からスイッチン
グ素子３にオン信号が与え続けられ、スイッチング素子
３はオン状態のままとなる。そして、インターロック回
路１３の出力はオア回路２０を介してインターロック回
路１４にも入力される。これにより、インターロック回
路１４の出力もオンとなり、スイッチング素子４もオン
状態を続けることになる。スイッチング素子３の最小オ
ン時間が経過し、インターロック回路１３の出力がオフ
となると、インターロック回路１４の出力もオフとな
り、スイッチンク素子３とスイッチンク素子４は共にオ
フとなる。したがって、一部の素子に電圧が集中するこ
とはなく、いずれの素子の電圧もＥｄとなる。また、制
御信号出力回路１７が故障した場合でも、第一の実施形
態と同様の効果が得られる。According to the embodiment of FIG. 2, when the switching element 3 is stopped during the minimum on-time, the gate signals of the switching elements 3 to 6 from the control signal output circuit 17 are turned off. Since the element 3 is in the minimum on-time, an ON signal is continuously supplied from the interlock circuit 13 to the switching element 3, and the switching element 3 remains in the ON state. The output of the interlock circuit 13 is also input to the interlock circuit 14 via the OR circuit 20. As a result, the output of the interlock circuit 14 is also turned on, and the switching element 4 also keeps on. When the minimum ON time of the switching element 3 elapses and the output of the interlock circuit 13 is turned off, the output of the interlock circuit 14 is also turned off, and both the switching element 3 and the switching element 4 are turned off. Therefore, the voltage does not concentrate on some elements, and the voltage of any element becomes Ed. Further, even when the control signal output circuit 17 fails, the same effect as that of the first embodiment can be obtained.
【００２１】図３は本発明の第３の実施形態の構成図で
ある。２２，２３は第１及び第２のアンド回路であり、
アンド回路２２はスイッチング素子３の制御信号出力回
路１７からのゲート信号と、スイッチング素子４の制御
信号出力回路１７からのゲート信号との論理積信号を、
スイッチング素子３のインターロック回路１３に与え
る。また、アンド回路２３は、スイッチング素子５の制
御信号出力回路１７からのゲート信号と、スイッチング
素子６の制御信号出力回路１７からのゲート信号との論
理積信号をインターロック回路１６に与える。FIG. 3 is a configuration diagram of a third embodiment of the present invention. 22 and 23 are first and second AND circuits,
The AND circuit 22 outputs a logical product signal of the gate signal from the control signal output circuit 17 of the switching element 3 and the gate signal from the control signal output circuit 17 of the switching element 4.
It is given to the interlock circuit 13 of the switching element 3. In addition, the AND circuit 23 supplies the AND signal of the gate signal from the control signal output circuit 17 of the switching element 5 and the gate signal from the control signal output circuit 17 of the switching element 6 to the interlock circuit 16.
【００２２】制御信号出力回路１７が何らかの故障でス
イッチング素子４又はスイッチング素子５のゲート信号
を発生しない時、アンド回路２１，２２の論理積は成立
せず、制御信号出力回路１７からスイッチンク素子３又
は６のゲート信号が与えられても、スイッチング素子３
又は６にオン信号が与えられることはない。すなわち、
スイッチンク素子３又は６のみがオンすることはなく、
スイッチング素子４又は５に２Ｅｄの電圧が加わり、一
部の素子に電圧が集中することはない。従って、スイッ
チング素子の定格電圧を必要以上に高める必要はなく、
安価でコンパクトなＮＰＣインバータ装置を実現するこ
とができる。When the control signal output circuit 17 does not generate a gate signal of the switching element 4 or the switching element 5 due to some fault, the AND of the AND circuits 21 and 22 does not hold, and the control signal output circuit 17 outputs the switching element 3 Or, when the gate signal of 6 is given, the switching element 3
Or 6 is not supplied with an ON signal. That is,
Only the switching element 3 or 6 does not turn on,
A voltage of 2 Ed is applied to the switching element 4 or 5, and the voltage does not concentrate on some elements. Therefore, it is not necessary to increase the rated voltage of the switching element more than necessary.
An inexpensive and compact NPC inverter device can be realized.
【００２３】図４は本発明の第４の実施形態の構成図で
ある。２４，２５は第１及び第２のアンド回路であり、
アンド回路２４はスイッチング素子３の制御信号出力回
路１７からのゲート信号と、スイッチンク素子４のイン
ターロック回路１４の出力との論理積信号をインターロ
ック回路１３に与える。また、アンド回路２５はスイッ
チング素子６の制御信号出力回路１７からのゲート信号
と、インターロック回路１５の出力との論理積信号をイ
ンターロック回路１６に与える。本実施形態によって
も、図３の実施形態と同様の効果が得られる。FIG. 4 is a configuration diagram of a fourth embodiment of the present invention. 24 and 25 are first and second AND circuits,
The AND circuit 24 provides the interlock circuit 13 with a logical product signal of the gate signal from the control signal output circuit 17 of the switching element 3 and the output of the interlock circuit 14 of the switching element 4. Further, the AND circuit 25 gives the AND signal of the gate signal from the control signal output circuit 17 of the switching element 6 and the output of the interlock circuit 15 to the interlock circuit 16. According to this embodiment, the same effect as that of the embodiment of FIG. 3 can be obtained.
【００２４】図５は本発明の第５の実施形態の構成図で
ある。１８，１９は第１及び第２のオア回路であって、
図１の実施形態と同じ構成を具備しており、２２，２３
は第１及び第２のアンド回路であって、図３の実施形態
と同じ構成を具備している。本実施形態によっても、第
一の実施形態及び第３の実施形態と同様の効果が得られ
る。FIG. 5 is a configuration diagram of a fifth embodiment of the present invention. 18, 19 are first and second OR circuits,
It has the same configuration as the embodiment of FIG.
Are first and second AND circuits, which have the same configuration as the embodiment of FIG. According to this embodiment, the same effects as those of the first embodiment and the third embodiment can be obtained.
【００２５】図６は本発明の第６の実施形態の構成図で
ある。２６，２７は第１及び第２のアンド回路であり、
アンド回路２６はインターロック回路１３の出力と、停
止指令回路（図示せず）からの停止指令信号との論理積
の信号を出力する。アンド回路２７はインターロック回
路１６の出力と、停止指令出力回路からの停止指令信号
との論理積の信号を出力する。２８，２９は第１及び第
２のパルス発生回路であり、パルス発生回路２８はアン
ド回路２６の出力によりパルスを発生し、パルス発生回
路２９はアンド回路２７の出力によりパルスを発生す
る。それぞれのパルスの時間はスイッチング素子の最小
オン時間以上に設定される。３０，３１は第１及び第２
のオア回路であり、オア回路３０はパルス発生回路２８
の出力とインターロック回路１４との論理和の信号をス
イッチンク素子４に与える。オア回路３１はパルス発生
回路２９の出力とインターロック回路１５の出力との論
理和の信号をスイッチング素子５に与える。FIG. 6 is a configuration diagram of a sixth embodiment of the present invention. 26 and 27 are first and second AND circuits,
The AND circuit 26 outputs a logical product signal of the output of the interlock circuit 13 and a stop command signal from a stop command circuit (not shown). The AND circuit 27 outputs a logical product signal of the output of the interlock circuit 16 and the stop command signal from the stop command output circuit. Reference numerals 28 and 29 denote first and second pulse generation circuits. The pulse generation circuit 28 generates a pulse by the output of the AND circuit 26, and the pulse generation circuit 29 generates a pulse by the output of the AND circuit 27. The time of each pulse is set to be equal to or longer than the minimum ON time of the switching element. 30 and 31 are the first and second
The OR circuit 30 includes a pulse generation circuit 28
To the switching element 4. The OR circuit 31 supplies a signal of the logical sum of the output of the pulse generation circuit 29 and the output of the interlock circuit 15 to the switching element 5.
【００２６】インターロック回路１３から最小オン時間
内のオン信号を発生している時に停止指令信号が入力さ
れた場合、アンド回路２６の条件が成立するために、ア
ンド回路２６の出力がパルス発生回路２８に与えられ、
パルスが出力される。停止指令信号とともにインターロ
ック回路１４の出力はオフとなるが、パルス発生回路２
８の出力のパルスがオア回路３０を通ってスイッチング
素子４に与えられ、スイッチング素子４はオンに維持さ
れる。スイッチング素子３の最小オン時間を経過する
と、インターロック回路１３の出力はオフとなり、スイ
ッチンク素子３はオフする。この時、パルス発生回路２
８のパルスは最小オン時間以上であるため、スイッチン
グ素子４はオンのままである。この状態では、スイッチ
ング素子３により遮断された電流はダイオード１１から
スイッチング素子４を通して流れるため、スイッチング
素子３に印加される電圧はコンデンサ１のＥｄのみとな
る。さらに、パルス発生回路２８のパルスが終了しスイ
ッチング素子４がオフした時点でも、すでにスイッチン
グ素子３はオフ状態にあるため、スイッチング素子４に
電圧が集中することはない。従って、スイッチング素子
の定格電圧を必要以上に高める必要はなく、安価でコン
パクトなＮＰＣインバータ装置を実現することができ
る。If a stop command signal is input while the ON signal within the minimum ON time is being generated from the interlock circuit 13, the output of the AND circuit 26 is changed to a pulse generating circuit because the condition of the AND circuit 26 is satisfied. Given to 28,
A pulse is output. The output of the interlock circuit 14 is turned off together with the stop command signal.
The output pulse of 8 is supplied to the switching element 4 through the OR circuit 30, and the switching element 4 is kept on. When the minimum ON time of the switching element 3 has elapsed, the output of the interlock circuit 13 turns off, and the switching element 3 turns off. At this time, the pulse generation circuit 2
Since the pulse No. 8 is longer than the minimum on-time, the switching element 4 remains on. In this state, since the current interrupted by the switching element 3 flows from the diode 11 through the switching element 4, the voltage applied to the switching element 3 is only Ed of the capacitor 1. Furthermore, even when the pulse of the pulse generation circuit 28 ends and the switching element 4 is turned off, the voltage is not concentrated on the switching element 4 because the switching element 3 is already in the off state. Therefore, it is not necessary to increase the rated voltage of the switching element more than necessary, and an inexpensive and compact NPC inverter device can be realized.
【００２７】なお、上記各実施形態では、スイッチング
素子がサイリスタの場合につき説明したが、もちろん、
これに限定されるわけではなく、トランジスタ等の他の
スイッチング素子であってもよい。また、第１のスイッ
チング素子（第２〜第４のスイッチング素子についても
同様）が１個の場合につき説明したが、これは２個以上
の場合であってもよい。In the above embodiments, the case where the switching element is a thyristor has been described.
The switching element is not limited to this, and may be another switching element such as a transistor. Further, the case where the number of the first switching element (the same applies to the second to fourth switching elements) is described, but the number of the first switching element may be two or more.
【００２８】[0028]
【発明の効果】以上のように、本発明によれば、一部の
素子に集中して直流電源電圧が印加されるのを防止し、
より安全にスイッチング動作のできる信頼性の高い安価
で小型のインバータを実現することができる。As described above, according to the present invention, it is possible to prevent a DC power supply voltage from being applied to some elements in a concentrated manner.
A highly reliable, inexpensive, and compact inverter that can perform a switching operation more safely can be realized.
【図１】本発明の第１実施形態の概略構成図。FIG. 1 is a schematic configuration diagram of a first embodiment of the present invention.
【図２】本発明の第２実施形態の概略構成図。FIG. 2 is a schematic configuration diagram of a second embodiment of the present invention.
【図３】本発明の第３実施形態の概略構成図。FIG. 3 is a schematic configuration diagram of a third embodiment of the present invention.
【図４】本発明の第４実施形態の概略構成図。FIG. 4 is a schematic configuration diagram of a fourth embodiment of the present invention.
【図５】本発明の第５実施形態の概略構成図。FIG. 5 is a schematic configuration diagram of a fifth embodiment of the present invention.
【図６】本発明の第６実施形態の概略構成図。FIG. 6 is a schematic configuration diagram of a sixth embodiment of the present invention.
【図７】従来例の概略構成図。FIG. 7 is a schematic configuration diagram of a conventional example.
【図８】図７におけるインターロック回路の構成図。FIG. 8 is a configuration diagram of an interlock circuit in FIG. 7;
【図９】図７の装置のスイッチング状態を説明するため
の波形図。FIG. 9 is a waveform chart for explaining a switching state of the device of FIG. 7;
１，２ 第１及び第２のコンデンサ ３，４，５，６ 第１乃至第４のスイッチング素子 ７，８，９，１０ 第１乃至第４の逆並列接続ダイオー
ド １１，１２ 第１及び第２の中性点クランプダイオード １３，１４，１５，１６ 第１乃至第４のインターロッ
ク回路（パルス幅延長回路） １７ 制御信号出力回路 １８，２０，３０ 第１のオア回路 １９，２１，３１ 第２のオア回路 ２２，２４，２６ 第１のアンド回路 ２３，２５，２７ 第２のアンド回路 ２８，２９ 第１及び第２のパルス発生回路1, 2 1st and 2nd capacitor 3, 4, 5, 6 1st-4th switching element 7, 8, 9, 10 1st-4th antiparallel connection diode 11, 12 1st and 2nd Neutral point clamp diode 13, 14, 15, 16 First to fourth interlock circuits (pulse width extending circuit) 17 Control signal output circuit 18, 20, 30 First OR circuit 19, 21, 31 Second OR circuit 22, 24, 26 First AND circuit 23, 25, 27 Second AND circuit 28, 29 First and second pulse generation circuits
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−194131（ＪＰ，Ａ) 特開 平５−207750（ＪＰ，Ａ) 特開 平７−135781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48 H02M 1/06 H02M 7/5387 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-7-194131 (JP, A) JP-A-5-207750 (JP, A) JP-A 7-135781 (JP, A) (58) Field (Int.Cl. 7 , DB name) H02M 7/48 H02M 1/06 H02M 7/5387
Claims (6)
る、互に直列接続された第１乃至第４のスイッチング素
子と、 一方の正側端子が前記第１のスイッチング素子に接続さ
れると共に、他方の負側端子が前記第４のスイッチング
素子に接続された、互に直列接続された第１及び第２の
コンデンサと、 前記第１乃至第４のスイッチング素子にそれぞれ逆並列
接続された第１乃至第４の逆並列接続ダイオードと、 前記第１及び第２のスイッチング素子の共通接続点側に
陰極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陽極が接続された第１の中性点クランプダイ
オードと、 前記第３及び第４のスイッチング素子の共通接続点側に
陽極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陰極が接続された第２の中性点クランプダイ
オードと、 前記第１乃至第４のスイッチング素子をオンオフ動作さ
せるための各制御信号を出力する制御信号出力回路と、 前記制御信号出力回路からの各制御信号を入力し、これ
をそれぞれ前記第１乃至第４のスイッチング素子に出力
し、しかも、この入力した制御信号のオン期間が、スイ
ッチング素子の最小点弧時間を下回っている場合は、こ
れを最小点弧時間以上に延長する第１乃至第４のパルス
幅延長回路と、 を備え、前記第１及び第２コンデンサの共通接続点を中
性点とすると共に、前記第２及び第３のスイッチング素
子の共通接続点を交流出力端子として交流電力を出力
し、更に、 少くとも前記第１のスイッチング素子がオン状態にある
場合は、前記第２のスイッチング素子をオン状態に拘束
する第１のオン状態拘束回路と、 少くとも前記第４のスイッチング素子がオン状態にある
場合は、前記第３のスイッチング素子をオン状態に拘束
する第２のオン状態拘束回路と、 を備えたＮＰＣインバータ装置において、 前記第１及び第２のパルス幅延長回路の出力側に入力端
子が接続され、前記第２のスイッチング素子の制御信号
入力側に出力端子が接続された第１のオア回路からなる
第１のオン状態拘束回路と、 前記第３及び第４のパルス幅延長回路の出力側に入力端
子が接続され、前記第３のスイッチング素子の制御信号
入力側に出力端子が接続された第２のオア回路からなる
第２のオン状態拘束回路と、 を備えたことを特徴とするＮＰＣインバータ装置。A first switching element connected in series with each other and performing an on / off operation based on an input of a control signal; one positive terminal connected to the first switching element; A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element; and a first capacitor connected in anti-parallel to the first to fourth switching elements, respectively. A fourth anti-parallel connection diode, a cathode connected to the common connection point of the first and second switching elements, and an anode connected to the common connection point of the first and second capacitors. A neutral point clamp diode connected to a common connection point of the third and fourth switching elements, and a cathode connected to a common connection point of the first and second capacitors. Neutral point of A clamp diode, a control signal output circuit that outputs each control signal for turning on and off the first to fourth switching elements, and a control signal from the control signal output circuit, which are input to the When the ON period of the input control signal is output to the first to fourth switching elements and the ON period of the input control signal is shorter than the minimum ignition time of the switching element, the ON time is extended to the minimum ignition time or longer. A fourth pulse width extending circuit, wherein a common connection point of the first and second capacitors is a neutral point, and a common connection point of the second and third switching elements is an AC output terminal. Outputting power, and further comprising, when at least the first switching element is in an on state, a first on state locking state in which the second switching element is restricted to an on state. An NPC inverter device comprising: a bundle circuit; and a second ON-state restraint circuit that restrains the third switching element to an ON state when at least the fourth switching element is in an ON state. A first ON state comprising a first OR circuit having an input terminal connected to the output side of the first and second pulse width extension circuits and an output terminal connected to the control signal input side of the second switching element; A constraint circuit; and a second OR circuit having an input terminal connected to the output side of the third and fourth pulse width extension circuits and an output terminal connected to a control signal input side of the third switching element. An NPC inverter device comprising: a second on-state restraint circuit.
る、互に直列接続された第１乃至第４のスイッチング素
子と、 一方の正側端子が前記第１のスイッチング素子に接続さ
れると共に、他方の負側端子が前記第４のスイッチング
素子に接続された、互に直列接続された第１及び第２の
コンデンサと、 前記第１乃至第４のスイッチング素子にそれぞれ逆並列
接続された第１乃至第４の逆並列接続ダイオードと、 前記第１及び第２のスイッチング素子の共通接続点側に
陰極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陽極が接続された第１の中性点クランプダイ
オードと、 前記第３及び第４のスイッチング素子の共通接続点側に
陽極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陰極が接続された第２の中性点クランプダイ
オードと、 前記第１乃至第４のスイッチング素子をオンオフ動作さ
せるための各制御信号を出力する制御信号出力回路と、 前記制御信号出力回路からの各制御信号を入力し、これ
をそれぞれ前記第１乃至第４のスイッチング素子に出力
し、しかも、この入力した制御信号のオン期間が、スイ
ッチング素子の最小点弧時間を下回っている場合は、こ
れを最小点弧時間以上に延長する第１乃至第４のパルス
幅延長回路と、 を備え、前記第１及び第２コンデンサの共通接続点を中
性点とすると共に、前記第２及び第３のスイッチング素
子の共通接続点を交流出力端子として交流電力を出力
し、更に、 少くとも前記第１のスイッチング素子がオン状態にある
場合は、前記第２のスイッチング素子をオン状態に拘束
する第１のオン状態拘束回路と、 少くとも前記第４のスイッチング素子がオン状態にある
場合は、前記第３のスイッチング素子をオン状態に拘束
する第２のオン状態拘束回路と、 を備えたＮＰＣインバータ装置において、 前記第１のパルス幅延長回路及び前記制御信号出力回路
の出力側に入力端子が接続され、前記第２のパルス幅延
長回路の入力側に出力端子が接続された第１のオア回路
からなる第１のオン状態拘束回路と、 前記第４のパルス幅延長回路及び前記制御信号出力回路
の出力側に入力端子が接続され、前記第３のパルス幅延
長回路の入力側に出力端子が接続された第２のオア回路
からなる第２のオン状態拘束回路と、 を備えたことを特徴とするＮＰＣインバータ装置。2. A first to a fourth switching element connected in series, which are turned on and off based on a control signal input, and one positive terminal is connected to the first switching element. A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element; and a first capacitor connected in anti-parallel to the first to fourth switching elements, respectively. A fourth anti-parallel connection diode, a cathode connected to the common connection point of the first and second switching elements, and an anode connected to the common connection point of the first and second capacitors. A neutral point clamp diode connected to a common connection point of the third and fourth switching elements, and a cathode connected to a common connection point of the first and second capacitors. Neutral point of A clamp diode, a control signal output circuit that outputs each control signal for turning on and off the first to fourth switching elements, and a control signal from the control signal output circuit, which are input to the When the ON period of the input control signal is output to the first to fourth switching elements and the ON period of the input control signal is shorter than the minimum ignition time of the switching element, the ON time is extended to the minimum ignition time or longer. A fourth pulse width extending circuit, wherein a common connection point of the first and second capacitors is a neutral point, and a common connection point of the second and third switching elements is an AC output terminal. Outputting power, and further comprising, when at least the first switching element is in an on state, a first on state locking state in which the second switching element is restricted to an on state. An NPC inverter device comprising: a bundle circuit; and a second ON-state restraint circuit that restrains the third switching element to an ON state when at least the fourth switching element is in an ON state. A first OR circuit having an input terminal connected to an output side of a first pulse width extension circuit and the control signal output circuit and an output terminal connected to an input side of the second pulse width extension circuit. An on-state restraint circuit, wherein an input terminal is connected to an output side of the fourth pulse width extending circuit and the control signal output circuit, and an output terminal is connected to an input side of the third pulse width extending circuit. And a second on-state restraint circuit comprising two OR circuits.
る、互に直列接続された第１乃至第４のスイッチング素
子と、 一方の正側端子が前記第１のスイッチング素子に接続さ
れると共に、他方の負側端子が前記第４のスイッチング
素子に接続された、互に直列接続された第１及び第２の
コンデンサと、 前記第１乃至第４のスイッチング素子にそれぞれ逆並列
接続された第１乃至第４の逆並列接続ダイオードと、 前記第１及び第２のスイッチング素子の共通接続点側に
陰極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陽極が接続された第１の中性点クランプダイ
オードと、 前記第３及び第４のスイッチング素子の共通接続点側に
陽極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陰極が接続された第２の中性点クランプダイ
オードと、 前記第１乃至第４のスイッチング素子をオンオフ動作さ
せるための各制御信号を出力する制御信号出力回路と、 前記制御信号出力回路からの各制御信号を入力し、これ
をそれぞれ前記第１乃至第４のスイッチング素子に出力
し、しかも、この入力した制御信号のオン期間が、スイ
ッチング素子の最小点弧時間を下回っている場合は、こ
れを最小点弧時間以上に延長する第１乃至第４のパルス
幅延長回路と、 を備え、前記第１及び第２コンデンサの共通接続点を中
性点とすると共に、前記第２及び第３のスイッチング素
子の共通接続点を交流出力端子として交流電力を出力
し、更に、 少くとも前記第１のスイッチング素子がオン状態にある
場合は、前記第２のスイッチング素子をオン状態に拘束
する第１のオン状態拘束回路と、 少くとも前記第４のスイッチング素子がオン状態にある
場合は、前記第３のスイッチング素子をオン状態に拘束
する第２のオン状態拘束回路と、 を備えたＮＰＣインバータ装置において、 前記制御信号出力回路の出力側に入力端子が接続され、
前記第１のパルス幅延長回路の入力側に出力端子が接続
された第１のアンド回路からなる第１のオン状態拘束回
路と、 前記制御信号出力回路の出力側に入力端子が接続され、
前記第４のパルス幅延長回路の入力側に出力端子が接続
された第２のアンド回路からなる第２のオン状態拘束回
路と、 を備えたことを特徴とするＮＰＣインバータ装置。3. A first to fourth switching elements connected in series, which are turned on and off based on a control signal input, and one positive terminal is connected to the first switching element. A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element; and a first capacitor connected in anti-parallel to the first to fourth switching elements, respectively. A fourth anti-parallel connection diode, a cathode connected to the common connection point of the first and second switching elements, and an anode connected to the common connection point of the first and second capacitors. A neutral point clamp diode connected to a common connection point of the third and fourth switching elements, and a cathode connected to a common connection point of the first and second capacitors. Neutral point of A clamp diode, a control signal output circuit that outputs each control signal for turning on and off the first to fourth switching elements, and a control signal from the control signal output circuit, which are input to the When the ON period of the input control signal is output to the first to fourth switching elements and the ON period of the input control signal is shorter than the minimum ignition time of the switching element, the ON time is extended to the minimum ignition time or longer. A fourth pulse width extending circuit, wherein a common connection point of the first and second capacitors is a neutral point, and a common connection point of the second and third switching elements is an AC output terminal. Outputting power, and further comprising, when at least the first switching element is in an on state, a first on state locking state in which the second switching element is restricted to an on state. An NPC inverter device comprising: a bundle circuit; and a second ON-state restraint circuit that restrains the third switching element to an ON state when at least the fourth switching element is in an ON state. An input terminal is connected to the output side of the control signal output circuit,
A first ON-state restraint circuit including a first AND circuit having an output terminal connected to an input side of the first pulse width extending circuit; and an input terminal connected to an output side of the control signal output circuit;
An NPC inverter device, comprising: a second ON-state restraint circuit including a second AND circuit having an output terminal connected to an input side of the fourth pulse width extension circuit.
る、互に直列接続された第１乃至第４のスイッチング素
子と、 一方の正側端子が前記第１のスイッチング素子に接続さ
れると共に、他方の負側端子が前記第４のスイッチング
素子に接続された、互に直列接続された第１及び第２の
コンデンサと、 前記第１乃至第４のスイッチング素子にそれぞれ逆並列
接続された第１乃至第４の逆並列接続ダイオードと、 前記第１及び第２のスイッチング素子の共通接続点側に
陰極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陽極が接続された第１の中性点クランプダイ
オードと、 前記第３及び第４のスイッチング素子の共通接続点側に
陽極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陰極が接続された第２の中性点クランプダイ
オードと、 前記第１乃至第４のスイッチング素子をオンオフ動作さ
せるための各制御信号を出力する制御信号出力回路と、 前記制御信号出力回路からの各制御信号を入力し、これ
をそれぞれ前記第１乃至第４のスイッチング素子に出力
し、しかも、この入力した制御信号のオン期間が、スイ
ッチング素子の最小点弧時間を下回っている場合は、こ
れを最小点弧時間以上に延長する第１乃至第４のパルス
幅延長回路と、 を備え、前記第１及び第２コンデンサの共通接続点を中
性点とすると共に、前記第２及び第３のスイッチング素
子の共通接続点を交流出力端子として交流電力を出力
し、更に、 少くとも前記第１のスイッチング素子がオン状態にある
場合は、前記第２のスイッチング素子をオン状態に拘束
する第１のオン状態拘束回路と、 少くとも前記第４のスイッチング素子がオン状態にある
場合は、前記第３のスイッチング素子をオン状態に拘束
する第２のオン状態拘束回路と、 を備えたＮＰＣインバータ装置において、 前記制御信号出力回路及び前記第２のパルス幅延長回路
の出力側に入力端子が接続され、前記第１のパルス幅延
長回路の入力側に出力端子が接続された第１のアンド回
路からなる第１のオン状態拘束回路と、 前記制御信号出力回路及び前記第３のパルス幅延長回路
の出力側に入力端子が接続され、前記第４のパルス幅延
長回路の入力側に出力端子が接続された第２のアンド回
路からなる第２のオン状態拘束回路と、 を備えたことを特徴とするＮＰＣインバータ装置4. A first to fourth switching elements connected in series, which are turned on and off based on a control signal input, and one positive terminal is connected to the first switching element. A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element; and a first capacitor connected in anti-parallel to the first to fourth switching elements, respectively. A fourth anti-parallel connection diode, a cathode connected to the common connection point of the first and second switching elements, and an anode connected to the common connection point of the first and second capacitors. A neutral point clamp diode connected to a common connection point of the third and fourth switching elements, and a cathode connected to a common connection point of the first and second capacitors. Neutral point of A clamp diode, a control signal output circuit that outputs each control signal for turning on and off the first to fourth switching elements, and a control signal from the control signal output circuit, which are input to the When the ON period of the input control signal is output to the first to fourth switching elements and the ON period of the input control signal is shorter than the minimum ignition time of the switching element, the ON time is extended to the minimum ignition time or longer. A fourth pulse width extending circuit, wherein a common connection point of the first and second capacitors is a neutral point, and a common connection point of the second and third switching elements is an AC output terminal. Outputting power, and further comprising, when at least the first switching element is in an on state, a first on state locking state in which the second switching element is restricted to an on state. An NPC inverter device comprising: a bundle circuit; and a second ON-state restraint circuit that restrains the third switching element to an ON state when at least the fourth switching element is in an ON state. An input terminal is connected to an output side of the control signal output circuit and the second pulse width extending circuit, and a first AND circuit having an output terminal connected to an input side of the first pulse width extending circuit. An on-state restraint circuit, an input terminal is connected to an output side of the control signal output circuit and the third pulse width extending circuit, and an output terminal is connected to an input side of the fourth pulse width extending circuit. And a second on-state restraint circuit comprising two AND circuits.
る、互に直列接続された第１乃至第４のスイッチング素
子と、 一方の正側端子が前記第１のスイッチング素子に接続さ
れると共に、他方の負側端子が前記第４のスイッチング
素子に接続された、互に直列接続された第１及び第２の
コンデンサと、 前記第１乃至第４のスイッチング素子にそれぞれ逆並列
接続された第１乃至第４の逆並列接続ダイオードと、 前記第１及び第２のスイッチング素子の共通接続点側に
陰極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陽極が接続された第１の中性点クランプダイ
オードと、 前記第３及び第４のスイッチング素子の共通接続点側に
陽極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陰極が接続された第２の中性点クランプダイ
オードと、 前記第１乃至第４のスイッチング素子をオンオフ動作さ
せるための各制御信号を出力する制御信号出力回路と、 前記制御信号出力回路からの各制御信号を入力し、これ
をそれぞれ前記第１乃至第４のスイッチング素子に出力
し、しかも、この入力した制御信号のオン期間が、スイ
ッチング素子の最小点弧時間を下回っている場合は、こ
れを最小点弧時間以上に延長する第１乃至第４のパルス
幅延長回路と、 を備え、前記第１及び第２コンデンサの共通接続点を中
性点とすると共に、前記第２及び第３のスイッチング素
子の共通接続点を交流出力端子として交流電力を出力
し、更に、 少くとも前記第１のスイッチング素子がオン状態にある
場合は、前記第２のスイッチング素子をオン状態に拘束
する第１のオン状態拘束回路と、 少くとも前記第４のスイッチング素子がオン状態にある
場合は、前記第３のスイッチング素子をオン状態に拘束
する第２のオン状態拘束回路と、 を備えたＮＰＣインバータ装置において、 前記制御信号出力回路の出力側に入力端子が接続され、
前記第１のパルス幅延長回路の入力側に出力端子が接続
された第１のアンド回路と、前記第１及び第２のパルス
幅延長回路の出力側に入力端子が接続され、前記第２の
スイッチング素子の制御信号入力側に出力端子が接続さ
れた第１のオア回路と、からなる第１のオン状態拘束回
路と、 前記制御信号出力回路の出力側に入力端子が接続され、
前記第４のパルス幅延長回路の入力側に出力端子が接続
された第２のアンド回路と、前記第３及び第４のパルス
幅延長回路の出力側に入力端子が接続され、前記第３の
スイッチング素子の制御信号入力側に出力端子が接続さ
れた第２のオア回路と、からなる第２のオン状態拘束回
路と、 を備えたことを特徴とするＮＰＣインバータ装置。5. A first to a fourth switching element connected in series, which are turned on and off based on a control signal input, and one positive terminal is connected to the first switching element. A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element; and a first capacitor connected in anti-parallel to the first to fourth switching elements, respectively. A fourth anti-parallel connection diode, a cathode connected to the common connection point of the first and second switching elements, and an anode connected to the common connection point of the first and second capacitors. A neutral point clamp diode connected to a common connection point of the third and fourth switching elements, and a cathode connected to a common connection point of the first and second capacitors. Neutral point of A clamp diode, a control signal output circuit that outputs each control signal for turning on and off the first to fourth switching elements, and a control signal from the control signal output circuit, which are input to the When the ON period of the input control signal is output to the first to fourth switching elements and the ON period of the input control signal is shorter than the minimum ignition time of the switching element, the ON time is extended to the minimum ignition time or longer. A fourth pulse width extending circuit, wherein a common connection point of the first and second capacitors is a neutral point, and a common connection point of the second and third switching elements is an AC output terminal. Outputting power, and further comprising, when at least the first switching element is in an on state, a first on state locking state in which the second switching element is restricted to an on state. An NPC inverter device comprising: a bundle circuit; and a second ON-state restraint circuit that restrains the third switching element to an ON state when at least the fourth switching element is in an ON state. An input terminal is connected to the output side of the control signal output circuit,
A first AND circuit having an output terminal connected to the input side of the first pulse width extending circuit, and an input terminal connected to the output side of the first and second pulse width extending circuits, A first OR circuit in which an output terminal is connected to a control signal input side of the switching element; and a first on-state restraint circuit including an input terminal connected to an output side of the control signal output circuit.
A second AND circuit having an output terminal connected to the input side of the fourth pulse width extension circuit, and an input terminal connected to the output side of the third and fourth pulse width extension circuits, An NPC inverter device, comprising: a second OR circuit in which an output terminal is connected to a control signal input side of a switching element, and a second ON-state constraint circuit.
る、互に直列接続された第１乃至第４のスイッチング素
子と、 一方の正側端子が前記第１のスイッチング素子に接続さ
れると共に、他方の負側端子が前記第４のスイッチング
素子に接続された、互に直列接続された第１及び第２の
コンデンサと、 前記第１乃至第４のスイッチング素子にそれぞれ逆並列
接続された第１乃至第４の逆並列接続ダイオードと、 前記第１及び第２のスイッチング素子の共通接続点側に
陰極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陽極が接続された第１の中性点クランプダイ
オードと、 前記第３及び第４のスイッチング素子の共通接続点側に
陽極が接続され、前記第１及び第２のコンデンサの共通
接続点側に陰極が接続された第２の中性点クランプダイ
オードと、 前記第１乃至第４のスイッチング素子をオンオフ動作さ
せるための各制御信号を出力する制御信号出力回路と、 前記制御信号出力回路からの各制御信号を入力し、これ
をそれぞれ前記第１乃至第４のスイッチング素子に出力
し、しかも、この入力した制御信号のオン期間が、スイ
ッチング素子の最小点弧時間を下回っている場合は、こ
れを最小点弧時間以上に延長する第１乃至第４のパルス
幅延長回路と、 を備え、前記第１及び第２コンデンサの共通接続点を中
性点とすると共に、前記第２及び第３のスイッチング素
子の共通接続点を交流出力端子として交流電力を出力
し、更に、 少くとも前記第１のスイッチング素子がオン状態にある
場合は、前記第２のスイッチング素子をオン状態に拘束
する第１のオン状態拘束回路と、 少くとも前記第４のスイッチング素子がオン状態にある
場合は、前記第３のスイッチング素子をオン状態に拘束
する第２のオン状態拘束回路と、 を備えたＮＰＣインバータ装置において、 前記第１のパルス幅延長回路及び停止指令出力回路の出
力側に入力端子が接続された第１のアンド回路と、前記
第１のアンド回路の出力端子からの信号入力に基いて前
記最小点弧時間以上のパルス幅を有する信号を発生させ
る第１のパルス発生回路と、前記第１のパルス発生回路
及び前記第２のパルス幅延長回路の出力側に入力端子が
接続され、前記第２のスイッチング素子の制御信号入力
側に出力端子が接続された第１のオア回路と、から形成
されるものであり、 前記第４のパルス幅延長回路及び停止指令出力回路の出
力側に入力端子が接続された第２のアンド回路と、前記
第２のアンド回路の出力端子からの信号入力に基いて前
記最小点弧時間以上のパルス幅を有する信号を発生させ
る第２のパルス発生回路と、前記第２のパルス発生回路
及び前記第３のパルス幅延長回路の出力側に入力端子が
接続され、前記第３のスイッチング素子の制御信号入力
側に出力端子が接続された第２のオア回路と、からなる
第２のオン状態拘束回路と、 を備えたことを特徴とするＮＰＣインバータ装置。6. A first to fourth switching elements connected in series, which are turned on and off based on a control signal input, and one positive terminal is connected to the first switching element. A first and a second capacitor connected in series with each other, the other negative terminal of which is connected to the fourth switching element; and a first capacitor connected in anti-parallel to the first to fourth switching elements, respectively. A fourth anti-parallel connection diode, a cathode connected to the common connection point of the first and second switching elements, and an anode connected to the common connection point of the first and second capacitors. A neutral point clamp diode connected to a common connection point of the third and fourth switching elements, and a cathode connected to a common connection point of the first and second capacitors. Neutral point of A clamp diode, a control signal output circuit that outputs each control signal for turning on and off the first to fourth switching elements, and a control signal from the control signal output circuit, which are input to the When the ON period of the input control signal is output to the first to fourth switching elements and the ON period of the input control signal is shorter than the minimum ignition time of the switching element, the ON time is extended to the minimum ignition time or longer. A fourth pulse width extending circuit, wherein a common connection point of the first and second capacitors is a neutral point, and a common connection point of the second and third switching elements is an AC output terminal. Outputting power, and further comprising, when at least the first switching element is in an on state, a first on state locking state in which the second switching element is restricted to an on state. An NPC inverter device comprising: a bundle circuit; and a second ON-state restraint circuit that restrains the third switching element to an ON state when at least the fourth switching element is in an ON state. A first AND circuit having an input terminal connected to an output side of the first pulse width extending circuit and the stop command output circuit, and the minimum ignition time based on a signal input from an output terminal of the first AND circuit; A first pulse generation circuit for generating a signal having the above-described pulse width, and an input terminal connected to an output side of the first pulse generation circuit and the second pulse width extension circuit, wherein the second switching element And a first OR circuit having an output terminal connected to the control signal input side of the fourth pulse width extension circuit and an output terminal of the stop command output circuit. A second AND circuit connected thereto, a second pulse generation circuit for generating a signal having a pulse width equal to or longer than the minimum ignition time based on a signal input from an output terminal of the second AND circuit; A second OR circuit having an input terminal connected to the output side of the second pulse generation circuit and the third pulse width extension circuit, and an output terminal connected to the control signal input side of the third switching element; And a second on-state restraint circuit comprising: an NPC inverter device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27395295A JP3258874B2 (en) | 1995-10-23 | 1995-10-23 | NPC inverter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27395295A JP3258874B2 (en) | 1995-10-23 | 1995-10-23 | NPC inverter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121554A JPH09121554A (en) | 1997-05-06 |
| JP3258874B2 true JP3258874B2 (en) | 2002-02-18 |
Family
ID=17534864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27395295A Expired - Lifetime JP3258874B2 (en) | 1995-10-23 | 1995-10-23 | NPC inverter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3258874B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2410630A (en) * | 2004-01-28 | 2005-08-03 | Bombardier Transp Gmbh | A driver providing slow turn-off for unsaturated IGBT switches |
| JP7152324B2 (en) * | 2019-01-21 | 2022-10-12 | 株式会社ダイヘン | drive and inverter |
-
1995
- 1995-10-23 JP JP27395295A patent/JP3258874B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09121554A (en) | 1997-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6603647B2 (en) | Method for controlling freewheeling paths in a matrix converter | |
| US5625549A (en) | Boost-buck rectifier bridge circuit topology with diode decoupled boost stage | |
| JP3383571B2 (en) | Semiconductor element driving circuit and power conversion device using the same | |
| JPS62181679A (en) | Protective device for current type converter | |
| JP3258874B2 (en) | NPC inverter device | |
| JPS6412176B2 (en) | ||
| JP2770099B2 (en) | Gate drive circuit of series multiplex inverter | |
| WO2023012963A1 (en) | Power conversion device | |
| US3694727A (en) | Inverter device | |
| JP3108444B2 (en) | GTO inverter device | |
| JPH10248264A (en) | Neutral-point clamping-type power conversion apparatus | |
| JPH1052062A (en) | Controller for three-level inverter | |
| JPH06133534A (en) | Semiconductor ac switch | |
| JP2000014009A (en) | Power system stabilizing device | |
| JP3016315B2 (en) | Pulse width modulation method for ternary level inverter | |
| JPH07194137A (en) | Power converter | |
| JPH1141946A (en) | Inverter equipment | |
| JP3281775B2 (en) | Gate drive device for semiconductor switching element | |
| JP2520305B2 (en) | Power converter | |
| JP2914777B2 (en) | Gate control method for cycloconverter | |
| JPH05308777A (en) | Uninterruptible power unit | |
| JP3019554B2 (en) | GTO thyristor inverter | |
| JP3117457B2 (en) | Snubber circuit | |
| JPS5814713Y2 (en) | transistor inverter | |
| SU1677829A1 (en) | Inverter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071207 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071207 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071207 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081207 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |