JP3257162B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に多層配線構造において上面に反射防止膜を
有する下層配線材料層へ電気的接続を図る場合に、反射
防止膜のエッチング残りを防止する方法に関する。
に関し、特に多層配線構造において上面に反射防止膜を
有する下層配線材料層へ電気的接続を図る場合に、反射
防止膜のエッチング残りを防止する方法に関する。
【０００２】
【０００３】ＶＬＳＩ，ＵＬＳＩ等にみられるように半
導体装置の高集積化，高密度化が進行するに伴い、デバ
イス・チップ上では配線部分の占める割合が増大する傾
向にある。これによるチップ面積の大型化を防止するた
め、配線の多層化が進展している。このような多層配線
構造を有する半導体装置の製造工程では、上層側と下層
側の配線材料層を下地として接続孔を開講する行うプロ
セスが不可欠となっている。
導体装置の高集積化，高密度化が進行するに伴い、デバ
イス・チップ上では配線部分の占める割合が増大する傾
向にある。これによるチップ面積の大型化を防止するた
め、配線の多層化が進展している。このような多層配線
構造を有する半導体装置の製造工程では、上層側と下層
側の配線材料層を下地として接続孔を開講する行うプロ
セスが不可欠となっている。
【０００４】一方、半導体装置の配線材料としては、ア
ルミニウム（Ａｌ）系合金や高融点金属シリサイド等が
広く用いられているが、これらの光反射率の高い材料層
の表面には、フォトリソグラフィの精度を向上させる目
的で反射防止膜を設けることが必須となりつつある。こ
れは、半導体装置のデザイン・ルールの微細化に伴って
レジスト材料層に対する露光波長が短波長側へシフト
し、しかもパターン寸法がその露光波長に近づいている
ため、光反射率の高い材料層の上では安定した解像を達
成することが困難となっているからである。反射防止膜
を設けない場合には、反射光の影響が強く現れてレジス
ト・パターンの変形が生じ、得られる配線パターンの線
幅が変動しやすくなる。
ルミニウム（Ａｌ）系合金や高融点金属シリサイド等が
広く用いられているが、これらの光反射率の高い材料層
の表面には、フォトリソグラフィの精度を向上させる目
的で反射防止膜を設けることが必須となりつつある。こ
れは、半導体装置のデザイン・ルールの微細化に伴って
レジスト材料層に対する露光波長が短波長側へシフト
し、しかもパターン寸法がその露光波長に近づいている
ため、光反射率の高い材料層の上では安定した解像を達
成することが困難となっているからである。反射防止膜
を設けない場合には、反射光の影響が強く現れてレジス
ト・パターンの変形が生じ、得られる配線パターンの線
幅が変動しやすくなる。
【０００５】上記反射防止膜は、アモルファス・シリコ
ン層等で構成することもできるが、近年ではバリヤメタ
ルと同一工程で成膜できることからチタン化合物もしく
はチタン合金等のチタン（Ｔｉ）系材料層が多用される
ようになっている。
ン層等で構成することもできるが、近年ではバリヤメタ
ルと同一工程で成膜できることからチタン化合物もしく
はチタン合金等のチタン（Ｔｉ）系材料層が多用される
ようになっている。
【０００６】
【発明が解決しようとする課題】ところで、反射防止膜
に被覆された下層配線材料層に対してコンタクトをとる
際には、以下のような問題が生ずる。
に被覆された下層配線材料層に対してコンタクトをとる
際には、以下のような問題が生ずる。
【０００７】ここでは、図４（ａ）に示されるように、
Ａｌ系材料層１１上に、Ｔｉ系材料層からなる反射防止
膜１２、ＰＳＧ等からなる層間絶縁膜１３、レジスト・
パターン１４が順次積層されてなるウェハにおいて、該
レジスト・パターン１４に形成された開口部１４ａを介
して層間絶縁膜１３と反射防止膜１２をエッチングする
場合について説明する。
Ａｌ系材料層１１上に、Ｔｉ系材料層からなる反射防止
膜１２、ＰＳＧ等からなる層間絶縁膜１３、レジスト・
パターン１４が順次積層されてなるウェハにおいて、該
レジスト・パターン１４に形成された開口部１４ａを介
して層間絶縁膜１３と反射防止膜１２をエッチングする
場合について説明する。
【０００８】図４（ｂ）は、層間絶縁膜１３のエッチン
グが終了した段階のウェハを示すものである。ここで
は、まだ反射防止膜１２がビアホール１３ａの底面に残
っているが、このままでは反射防止膜１２の構成材料に
よってはコンタクトがとれないか、又はとれてもコンタ
クト抵抗が高すぎて、デバイスの動作速度が遅くなると
いう問題が生ずる。このため、反射防止膜１２を十分に
除去することが必要となるが、これは必ずしも容易では
ない。
グが終了した段階のウェハを示すものである。ここで
は、まだ反射防止膜１２がビアホール１３ａの底面に残
っているが、このままでは反射防止膜１２の構成材料に
よってはコンタクトがとれないか、又はとれてもコンタ
クト抵抗が高すぎて、デバイスの動作速度が遅くなると
いう問題が生ずる。このため、反射防止膜１２を十分に
除去することが必要となるが、これは必ずしも容易では
ない。
【０００９】例えば、反射防止膜１２の下地となるＡｌ
系材料層１１は、（１１１）配向を有する場合に優れた
エレクトロマイグレーション耐性を示すことが知られて
いるが、このようなＡｌ系材料層１１上に成膜される反
射防止膜１２としてＴｉＮ膜を成膜すると、Ａｌ（１１
１）面と格子定数の近い（１１１）配向を示すものとな
る。
系材料層１１は、（１１１）配向を有する場合に優れた
エレクトロマイグレーション耐性を示すことが知られて
いるが、このようなＡｌ系材料層１１上に成膜される反
射防止膜１２としてＴｉＮ膜を成膜すると、Ａｌ（１１
１）面と格子定数の近い（１１１）配向を示すものとな
る。
【００１０】ところが、ＴｉＮ膜は（１１１）配向性が
高くなるほどエッチングされにくいという傾向があり、
エッチング処理後、図４（ｃ）に示すように反射防止膜
１２がエッチング残りとなりやすい。しかも、反射防止
膜１２の配向性は、下地となるＡｌ系材料層１１の表面
状態や、成膜時の種々の条件によって変化するものであ
るため、エッチング残りがないように除去するために
は、反射防止膜１２の配向性に応じてエッチング条件を
異ならせる必要がある。しかし、反射防止膜１２の配向
性に応じてエッチング条件を異ならせることは、生産性
を劣化させることにつながり、現実的な方法ではなかっ
た。
高くなるほどエッチングされにくいという傾向があり、
エッチング処理後、図４（ｃ）に示すように反射防止膜
１２がエッチング残りとなりやすい。しかも、反射防止
膜１２の配向性は、下地となるＡｌ系材料層１１の表面
状態や、成膜時の種々の条件によって変化するものであ
るため、エッチング残りがないように除去するために
は、反射防止膜１２の配向性に応じてエッチング条件を
異ならせる必要がある。しかし、反射防止膜１２の配向
性に応じてエッチング条件を異ならせることは、生産性
を劣化させることにつながり、現実的な方法ではなかっ
た。
【００１１】また、配向性の高い反射防止膜のエッチン
グ残りを除去するために、高い入射イオン・エネルギー
を用いた場合、下地選択性の劣化に起因して、反射防止
膜１２の下地であるＡｌ系材料層１１がスパッタされや
すくなるという問題も生ずる。
グ残りを除去するために、高い入射イオン・エネルギー
を用いた場合、下地選択性の劣化に起因して、反射防止
膜１２の下地であるＡｌ系材料層１１がスパッタされや
すくなるという問題も生ずる。
【００１２】Ａｌ系材料層１１がスパッタされると、そ
の膜厚が減少してしまうばかりでなく、スパッタされた
Ａｌ系材料層１１が、そのままの形か、或いはスパッタ
生成物としてパターンの側壁部に再付着し、図４（ｄ）
に示されるような再付着物層１１ａを形成してしまう。
この再付着物層１１ａは、一旦形成されると除去が極め
て困難であり、レジスト・マスク１４を除去した後も、
ビアホール１３ａの開口端から突出した状態、いわゆる
Ａｌクラウンとして残り、ショート等の原因となる。
の膜厚が減少してしまうばかりでなく、スパッタされた
Ａｌ系材料層１１が、そのままの形か、或いはスパッタ
生成物としてパターンの側壁部に再付着し、図４（ｄ）
に示されるような再付着物層１１ａを形成してしまう。
この再付着物層１１ａは、一旦形成されると除去が極め
て困難であり、レジスト・マスク１４を除去した後も、
ビアホール１３ａの開口端から突出した状態、いわゆる
Ａｌクラウンとして残り、ショート等の原因となる。
【００１３】上述のように、反射防止膜に被覆された下
層配線材料層に対してコンタクトをとる際に、十分に反
射防止膜がエッチング除去され、且つ下地配線層のスパ
ッタを抑えられるようなエッチング条件を選択すること
は容易ではなかった。
層配線材料層に対してコンタクトをとる際に、十分に反
射防止膜がエッチング除去され、且つ下地配線層のスパ
ッタを抑えられるようなエッチング条件を選択すること
は容易ではなかった。
【００１４】そこで本発明は、かかる従来の実情に鑑み
て提案されたものであり、反射防止膜の配向性に応じて
エッチング条件を変化させずとも、必要且つ十分な反射
防止膜の除去が行えるような半導体装置の製造方法を提
供することを目的とする。
て提案されたものであり、反射防止膜の配向性に応じて
エッチング条件を変化させずとも、必要且つ十分な反射
防止膜の除去が行えるような半導体装置の製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、上述の目的を
達成するために提案されたものであり、イオン注入によ
って下層配線材料層の表層部をアモルファス化した後、
上記下層配線材料層上に反射防止膜を成膜し、該反射防
止膜とこの上に形成された絶縁膜とを選択的にエッチン
グして接続孔を開口するものである。
達成するために提案されたものであり、イオン注入によ
って下層配線材料層の表層部をアモルファス化した後、
上記下層配線材料層上に反射防止膜を成膜し、該反射防
止膜とこの上に形成された絶縁膜とを選択的にエッチン
グして接続孔を開口するものである。
【００１６】又は、本発明は、下層配線材料層上に成膜
され、少なくとも接続孔の開口予定領域においてイオン
注入によるアモルファス化がなされた反射防止膜を、こ
の上に形成された絶縁膜と共に選択的にエッチングして
接続孔を開口するものである。このとき、前記イオン注
入は、前記反射防止膜の成膜直後に行われてもよいし、
少なくとも前記接続孔の開口予定領域において、前記絶
縁膜を通過して前記反射防止膜に至るごとく行われても
よい。
され、少なくとも接続孔の開口予定領域においてイオン
注入によるアモルファス化がなされた反射防止膜を、こ
の上に形成された絶縁膜と共に選択的にエッチングして
接続孔を開口するものである。このとき、前記イオン注
入は、前記反射防止膜の成膜直後に行われてもよいし、
少なくとも前記接続孔の開口予定領域において、前記絶
縁膜を通過して前記反射防止膜に至るごとく行われても
よい。
【００１７】なお、本発明の半導体の製造方法におい
て、反射防止膜として用いられるものとしては、ＴｉＮ
膜，ＴｉＯＮ膜，ＳｉＯＮ膜，ＳｉＣ膜，多結晶シリコ
ン膜等が挙げられる。
て、反射防止膜として用いられるものとしては、ＴｉＮ
膜，ＴｉＯＮ膜，ＳｉＯＮ膜，ＳｉＣ膜，多結晶シリコ
ン膜等が挙げられる。
【００１８】
【作用】本発明を適用すると、反射防止膜の下地となる
下層配線材料層の表層部をアモルファス化することによ
って、反射防止膜が配向するのを抑制することができ
る。或いは、反射防止膜自体をアモルファス化すること
によって、配向性を劣化させることができる。
下層配線材料層の表層部をアモルファス化することによ
って、反射防止膜が配向するのを抑制することができ
る。或いは、反射防止膜自体をアモルファス化すること
によって、配向性を劣化させることができる。
【００１９】したがって、反射防止膜のエッチング時
に、その配向性の違いにより、エッチング条件を異なら
せる必要がなくなり、反射防止膜の除去が容易になる。
特に、絶縁膜を通過してイオン注入を行った場合には、
絶縁膜のエッチング速度も上昇する。
に、その配向性の違いにより、エッチング条件を異なら
せる必要がなくなり、反射防止膜の除去が容易になる。
特に、絶縁膜を通過してイオン注入を行った場合には、
絶縁膜のエッチング速度も上昇する。
【００２０】
【実施例】以下、本発明を適用した具体的な実験結果に
基づき、図面を参照しながら説明する。ここでは、多層
配線構造を有する半導体装置の製造工程において、上層
側と下層側の各配線材料層（Ａｌ−１％Ｓｉ層）間の電
気的接続を図るビアホールを形成する際に本発明を適用
し、下層側のＡｌ−１％Ｓｉ層上に形成されたＴｉＮよ
りなる反射防止膜の所定領域をエッチングした。
基づき、図面を参照しながら説明する。ここでは、多層
配線構造を有する半導体装置の製造工程において、上層
側と下層側の各配線材料層（Ａｌ−１％Ｓｉ層）間の電
気的接続を図るビアホールを形成する際に本発明を適用
し、下層側のＡｌ−１％Ｓｉ層上に形成されたＴｉＮよ
りなる反射防止膜の所定領域をエッチングした。
【００２１】実施例１ 本実施例は、Ａｌ−１％Ｓｉ層の表層部をアモルファス
化しておき、このＡｌ−１％Ｓｉ層上に成膜されるＴｉ
Ｎ膜の配向を抑制することによって、このＴｉＮ膜の除
去を容易にするものである。
化しておき、このＡｌ−１％Ｓｉ層上に成膜されるＴｉ
Ｎ膜の配向を抑制することによって、このＴｉＮ膜の除
去を容易にするものである。
【００２２】図１を参照しながら、本実施例の工程を説
明する。先ず、図１（ａ）に示されるように、単結晶シ
リコン（１００）基板（図示せず。）上に形成された、
（１１１）配向を有するＡｌ−１％Ｓｉ層１に対してイ
オン注入を行った。ここでは、Ｓｉ+ を１０ｋｅＶなる
イオン加速エネルギー、１×１０16個／ｃｍ2 なるドー
ス量にて注入した。このイオン注入により、Ａｌ−１％
Ｓｉ層１の表層部の結晶性が破壊され、Ａｌ−１％Ｓｉ
層１の表層部がアモルファス化する。図中、アモルファ
ス化した部分を×なる印で示す。
明する。先ず、図１（ａ）に示されるように、単結晶シ
リコン（１００）基板（図示せず。）上に形成された、
（１１１）配向を有するＡｌ−１％Ｓｉ層１に対してイ
オン注入を行った。ここでは、Ｓｉ+ を１０ｋｅＶなる
イオン加速エネルギー、１×１０16個／ｃｍ2 なるドー
ス量にて注入した。このイオン注入により、Ａｌ−１％
Ｓｉ層１の表層部の結晶性が破壊され、Ａｌ−１％Ｓｉ
層１の表層部がアモルファス化する。図中、アモルファ
ス化した部分を×なる印で示す。
【００２３】なお、注入するイオンの質量によっても異
なるが、一般に結晶性材料層の表層部をアモルファス化
するためには、１×１０15個／ｃｍ2 程度のドース量が
必要である。
なるが、一般に結晶性材料層の表層部をアモルファス化
するためには、１×１０15個／ｃｍ2 程度のドース量が
必要である。
【００２４】次に、図１（ｂ）に示すように、上記表層
部がアモルファス化したＡｌ−１％Ｓｉ層１上に、Ｔｉ
Ｎ膜２を従来公知のＣＶＤ法により成膜した。一般に薄
膜が成長する際には、下地基板の結晶性の影響を受け、
配向性の高い下地基板上には配向性の高い薄膜が成膜さ
れやすいが、ここでは、上記ＴｉＮ膜２は、アモルファ
ス化したＡｌ−１％Ｓｉ層１上で成長するため、配向性
のない、もしくは配向性の弱いものとなる。
部がアモルファス化したＡｌ−１％Ｓｉ層１上に、Ｔｉ
Ｎ膜２を従来公知のＣＶＤ法により成膜した。一般に薄
膜が成長する際には、下地基板の結晶性の影響を受け、
配向性の高い下地基板上には配向性の高い薄膜が成膜さ
れやすいが、ここでは、上記ＴｉＮ膜２は、アモルファ
ス化したＡｌ−１％Ｓｉ層１上で成長するため、配向性
のない、もしくは配向性の弱いものとなる。
【００２５】さらに、図１（ｃ）に示すように、上記Ｔ
ｉＮ膜２が成膜された上に、ＰＳＧよりなる層間絶縁膜
３を形成し、その後、上記層間絶縁膜３上にフォトレジ
ストよりなるレジスト・パターン４を所定の範囲に形成
した。なお、ここでは、上記レジスト・パターン４に形
成された開口部４ａは、ビアホールを形成するべき位置
に設けられる。
ｉＮ膜２が成膜された上に、ＰＳＧよりなる層間絶縁膜
３を形成し、その後、上記層間絶縁膜３上にフォトレジ
ストよりなるレジスト・パターン４を所定の範囲に形成
した。なお、ここでは、上記レジスト・パターン４に形
成された開口部４ａは、ビアホールを形成するべき位置
に設けられる。
【００２６】そして、上述のようにしてレジスト・パタ
ーン４が形成されたウェハに対して、反応性イオン・エ
ッチング（ＲＩＥ）を行った。このＲＩＥにはエッチン
グ・ガスとしてフルオロカーボン系化合物を主体とする
ガスを用いた。
ーン４が形成されたウェハに対して、反応性イオン・エ
ッチング（ＲＩＥ）を行った。このＲＩＥにはエッチン
グ・ガスとしてフルオロカーボン系化合物を主体とする
ガスを用いた。
【００２７】このＲＩＥによって、レジスト・パターン
４の開口部４ａを介して、層間絶縁膜３及びＴｉＮ膜２
がエッチングされ、図１（ｄ）に示すように、ビアホー
ル５が形成された。
４の開口部４ａを介して、層間絶縁膜３及びＴｉＮ膜２
がエッチングされ、図１（ｄ）に示すように、ビアホー
ル５が形成された。
【００２８】前述したように、ＴｉＮ膜２は、配向性が
ない、もしくは配向性が弱いものであるため、ビアホー
ル５の底面に残ることなく、除去された。
ない、もしくは配向性が弱いものであるため、ビアホー
ル５の底面に残ることなく、除去された。
【００２９】実施例２ 本実施例は、Ａｌ−１％Ｓｉ層にＴｉＮ膜を成膜した
後、イオン注入を行い、ＴｉＮ膜をアモルファス化して
配向性を失わせ、エッチング除去しやすくするものであ
る。
後、イオン注入を行い、ＴｉＮ膜をアモルファス化して
配向性を失わせ、エッチング除去しやすくするものであ
る。
【００３０】図２を参照しながら、本実施例の工程を説
明する。先ず、図２（ａ）に示されるように、Ａｌ−１
％Ｓｉ層１にＴｉＮ膜２を成膜した。この状態では、Ｔ
ｉＮ膜２は、Ａｌ−１％Ｓｉ層１の（１１１）配向の影
響を受けて、（１１１）配向を有している。
明する。先ず、図２（ａ）に示されるように、Ａｌ−１
％Ｓｉ層１にＴｉＮ膜２を成膜した。この状態では、Ｔ
ｉＮ膜２は、Ａｌ−１％Ｓｉ層１の（１１１）配向の影
響を受けて、（１１１）配向を有している。
【００３１】ここで、図２（ｂ）に示すように、上記Ｔ
ｉＮ膜２に、Ｓｉ+ を１０ｋｅＶなるイオン加速エネル
ギー、１×１０16個／ｃｍ2 なるドース量にてイオン注
入した。これにより、ＴｉＮ膜２の結晶性が破壊され、
アモルファス化する。このとき、投影飛程Ｒｐは、Ｔｉ
Ｎ膜２とＡｌ−１％Ｓｉ層１の界面付近、より好ましく
はややＴｉＮ膜２寄りに設定した。なお、図中、アモル
ファス化した部分を×なる印で示す。
ｉＮ膜２に、Ｓｉ+ を１０ｋｅＶなるイオン加速エネル
ギー、１×１０16個／ｃｍ2 なるドース量にてイオン注
入した。これにより、ＴｉＮ膜２の結晶性が破壊され、
アモルファス化する。このとき、投影飛程Ｒｐは、Ｔｉ
Ｎ膜２とＡｌ−１％Ｓｉ層１の界面付近、より好ましく
はややＴｉＮ膜２寄りに設定した。なお、図中、アモル
ファス化した部分を×なる印で示す。
【００３２】その後、図２（ｃ）に示すように、上記Ｔ
ｉＮ膜２が成膜された上に、ＰＳＧよりなる層間絶縁膜
３を形成し、さらに、上記層間絶縁膜３上にフォトレジ
ストよりなるレジスト・パターン４を所定の範囲に形成
した。
ｉＮ膜２が成膜された上に、ＰＳＧよりなる層間絶縁膜
３を形成し、さらに、上記層間絶縁膜３上にフォトレジ
ストよりなるレジスト・パターン４を所定の範囲に形成
した。
【００３３】そして、レジスト・パターン４の開口部４
ａを介して、ＲＩＥを行った。このＲＩＥによって、層
間絶縁膜３及びＴｉＮ膜２がエッチングされ、図２
（ｄ）に示すように、ビアホール５が形成された。
ａを介して、ＲＩＥを行った。このＲＩＥによって、層
間絶縁膜３及びＴｉＮ膜２がエッチングされ、図２
（ｄ）に示すように、ビアホール５が形成された。
【００３４】前述したように、ＴｉＮ膜２はアモルファ
ス化されているので、ビアホール５の底面に残ることな
く、除去された。
ス化されているので、ビアホール５の底面に残ることな
く、除去された。
【００３５】実施例３ 本実施例は、層間絶縁膜を通過させてＴｉＮ膜にイオン
注入し、このＴｉＮ膜をアモルファス化し配向性を失わ
せることによって、エッチング除去しやすくするもので
ある。
注入し、このＴｉＮ膜をアモルファス化し配向性を失わ
せることによって、エッチング除去しやすくするもので
ある。
【００３６】図３を参照しながら、本実施例の工程を説
明する。先ず、図３（ａ）に示されるように、Ａｌ−１
％Ｓｉ層１にＴｉＮ膜２を成膜した後、ＰＳＧよりなる
層間絶縁膜３、フォトレジストよりなるレジスト・パタ
ーン４を順次形成した。この状態では、ＴｉＮ膜２は、
Ａｌ−１％Ｓｉ層１の（１１１）配向の影響を受けて、
（１１１）配向を有している。
明する。先ず、図３（ａ）に示されるように、Ａｌ−１
％Ｓｉ層１にＴｉＮ膜２を成膜した後、ＰＳＧよりなる
層間絶縁膜３、フォトレジストよりなるレジスト・パタ
ーン４を順次形成した。この状態では、ＴｉＮ膜２は、
Ａｌ−１％Ｓｉ層１の（１１１）配向の影響を受けて、
（１１１）配向を有している。
【００３７】ここで、図３（ｂ）に示すように、レジス
ト・パターン４の開口部４ａを介して、Ｓｉ+ を１×１
０16個／ｃｍ2 なるドース量にてイオン注入した。ここ
では、イオン加速エネルギーを調整し、投影飛程Ｒｐを
ＴｉＮ膜２が形成されている深さ位置に合わせることに
よって、ＴｉＮ膜２に対してイオン注入を行った。そし
て、この注入されたＳｉ+ により、ＴｉＮ膜２の結晶性
が破壊され、アモルファス化する。図中、アモルファス
化した部分を×なる印で示す。
ト・パターン４の開口部４ａを介して、Ｓｉ+ を１×１
０16個／ｃｍ2 なるドース量にてイオン注入した。ここ
では、イオン加速エネルギーを調整し、投影飛程Ｒｐを
ＴｉＮ膜２が形成されている深さ位置に合わせることに
よって、ＴｉＮ膜２に対してイオン注入を行った。そし
て、この注入されたＳｉ+ により、ＴｉＮ膜２の結晶性
が破壊され、アモルファス化する。図中、アモルファス
化した部分を×なる印で示す。
【００３８】その後、レジスト・パターン４の開口部４
ａを介して、ＲＩＥを行うと、層間絶縁膜３及びＴｉＮ
膜２がエッチングされ、図３（ｃ）に示すように、ビア
ホール５が形成された。
ａを介して、ＲＩＥを行うと、層間絶縁膜３及びＴｉＮ
膜２がエッチングされ、図３（ｃ）に示すように、ビア
ホール５が形成された。
【００３９】前述したように、ＴｉＮ膜２はアモルファ
ス化されているので、ビアホール５の底面に残ることな
く、除去された。なお、本実施例においては、層間絶縁
膜３を通過させてＴｉＮ膜２にイオン注入しているた
め、上記層間絶縁膜３の結晶性もある程度は破壊されて
おり、これにより、この層間絶縁膜３のエッチング速度
も上昇する。
ス化されているので、ビアホール５の底面に残ることな
く、除去された。なお、本実施例においては、層間絶縁
膜３を通過させてＴｉＮ膜２にイオン注入しているた
め、上記層間絶縁膜３の結晶性もある程度は破壊されて
おり、これにより、この層間絶縁膜３のエッチング速度
も上昇する。
【００４０】
【発明の効果】以上の説明から明かなように、本発明を
適用すると、反射防止膜の下地となる下層配線材料層の
表層部をアモルファス化することによって、反射防止膜
の配向を抑制することができる。或いは、反射防止膜自
体をアモルファス化することによって、その配向性を失
わせる、もしくは低減させることができる。したがっ
て、反射防止膜が容易にエッチングできるようになる。
また、反射防止膜のエッチング時に、配向性の違いを考
慮する必要がなくなるので、エッチング条件を異ならせ
る必要もなくなり、生産性が向上する。
適用すると、反射防止膜の下地となる下層配線材料層の
表層部をアモルファス化することによって、反射防止膜
の配向を抑制することができる。或いは、反射防止膜自
体をアモルファス化することによって、その配向性を失
わせる、もしくは低減させることができる。したがっ
て、反射防止膜が容易にエッチングできるようになる。
また、反射防止膜のエッチング時に、配向性の違いを考
慮する必要がなくなるので、エッチング条件を異ならせ
る必要もなくなり、生産性が向上する。
【００４１】また、反射防止膜を十分に除去することが
できるので、デバイスの信頼性及び歩留まりを向上させ
ることができる。
できるので、デバイスの信頼性及び歩留まりを向上させ
ることができる。
【００４２】さらに、本発明は、従来法に比して、単に
下層配線材料層或いは反射防止膜にイオン注入する工程
を追加するのみで、特別にマスクを作成するためのリソ
グラフィ工程を必要としない。このため、半導体装置の
製造工程の複雑化による大幅なスループットの低下やコ
ストの増加を招かない。
下層配線材料層或いは反射防止膜にイオン注入する工程
を追加するのみで、特別にマスクを作成するためのリソ
グラフィ工程を必要としない。このため、半導体装置の
製造工程の複雑化による大幅なスループットの低下やコ
ストの増加を招かない。
【図１】本発明の半導体装置の製造方法の一例をその工
程順に従って示す模式的断面図であり、（ａ）はＡｌ−
１％Ｓｉ層にイオン注入する工程、（ｂ）はＡｌ−１％
Ｓｉ層上にＴｉＮ膜を成膜する工程、（ｃ）は層間絶縁
膜とレジスト・パターンを形成する工程、（ｄ）は層間
絶縁膜とＴｉＮ膜をエッチングしてビアホールを開口す
る工程をそれぞれ示すものである。
程順に従って示す模式的断面図であり、（ａ）はＡｌ−
１％Ｓｉ層にイオン注入する工程、（ｂ）はＡｌ−１％
Ｓｉ層上にＴｉＮ膜を成膜する工程、（ｃ）は層間絶縁
膜とレジスト・パターンを形成する工程、（ｄ）は層間
絶縁膜とＴｉＮ膜をエッチングしてビアホールを開口す
る工程をそれぞれ示すものである。
【図２】本発明の半導体装置の製造方法の他の例をその
工程順に従って示す模式的断面図であり、（ａ）はＡｌ
−１％Ｓｉ層上にＴｉＮ膜を成膜する工程、（ｂ）はＴ
ｉＮ膜にイオン注入する工程、（ｃ）は層間絶縁膜とレ
ジスト・パターンを形成する工程、（ｄ）は層間絶縁膜
とＴｉＮ膜をエッチングしてビアホールを開口する工程
をそれぞれ示すものである。
工程順に従って示す模式的断面図であり、（ａ）はＡｌ
−１％Ｓｉ層上にＴｉＮ膜を成膜する工程、（ｂ）はＴ
ｉＮ膜にイオン注入する工程、（ｃ）は層間絶縁膜とレ
ジスト・パターンを形成する工程、（ｄ）は層間絶縁膜
とＴｉＮ膜をエッチングしてビアホールを開口する工程
をそれぞれ示すものである。
【図３】本発明の半導体装置の製造方法のさらに他の例
をその工程順に従って示す模式的断面図であり、（ａ）
はＡｌ−１％Ｓｉ層上にＴｉＮ膜と層間絶縁膜とレジス
ト・パターンを形成する工程、（ｂ）はＴｉＮ膜にイオ
ン注入する工程、（ｃ）は層間絶縁膜とＴｉＮ膜をエッ
チングしてビアホールを開口する工程をそれぞれ示すも
のである。
をその工程順に従って示す模式的断面図であり、（ａ）
はＡｌ−１％Ｓｉ層上にＴｉＮ膜と層間絶縁膜とレジス
ト・パターンを形成する工程、（ｂ）はＴｉＮ膜にイオ
ン注入する工程、（ｃ）は層間絶縁膜とＴｉＮ膜をエッ
チングしてビアホールを開口する工程をそれぞれ示すも
のである。
【図４】従来の半導体装置の製造方法を示す模式的断面
図であり、（ａ）はＡｌ系材料層上に反射防止膜と層間
絶縁膜とレジスト・パターンを形成する工程、（ｂ）は
層間絶縁膜をエッチングする工程、（ｃ）は反射防止膜
のエッチング残りが発生した状態、（ｄ）はＡｌ系材料
層がスパッタされた状態をそれぞれ示すものである。
図であり、（ａ）はＡｌ系材料層上に反射防止膜と層間
絶縁膜とレジスト・パターンを形成する工程、（ｂ）は
層間絶縁膜をエッチングする工程、（ｃ）は反射防止膜
のエッチング残りが発生した状態、（ｄ）はＡｌ系材料
層がスパッタされた状態をそれぞれ示すものである。
１・・・Ａｌ−１％Ｓｉ層 ２・・・ＴｉＮ膜 ３・・・層間絶縁膜 ４・・・レジスト・パターン ５・・・ビアホール
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/3205
Claims (4)
- 【請求項１】 イオン注入によって下層配線材料層の表
層部をアモルファス化した後、上記下層配線材料層上に
反射防止膜を成膜し、該反射防止膜とこの上に形成され
た絶縁膜とを選択的にエッチングして接続孔を開口する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 下層配線材料層上に成膜され、少なくと
も接続孔の開口予定領域においてイオン注入によるアモ
ルファス化がなされた反射防止膜を、この上に形成され
た絶縁膜と共に選択的にエッチングして接続孔を開口す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記イオン注入は、前記反射防止膜の成
膜直後に行われることを特徴とする請求項２記載の半導
体装置の製造方法。 - 【請求項４】 前記イオン注入は、少なくとも前記接続
孔の開口予定領域において、前記絶縁膜を通過して前記
反射防止膜に至るごとく行われることを特徴とする請求
項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19012493A JP3257162B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19012493A JP3257162B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745614A JPH0745614A (ja) | 1995-02-14 |
| JP3257162B2 true JP3257162B2 (ja) | 2002-02-18 |
Family
ID=16252798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19012493A Expired - Fee Related JP3257162B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257162B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990085057A (ko) * | 1998-05-13 | 1999-12-06 | 윤종용 | 반도체 장치의 패턴 형성 방법 |
| KR100513802B1 (ko) * | 1998-10-13 | 2005-12-05 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| US6599814B1 (en) * | 1999-05-03 | 2003-07-29 | Interuniversitair Microelektronica Centrum (Imec) | Method for removal of sic |
| US20060099800A1 (en) * | 2004-11-09 | 2006-05-11 | Chintamani Palsule | Method for fabricating low leakage interconnect layers in integrated circuits |
| KR100827475B1 (ko) * | 2006-10-23 | 2008-05-06 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
-
1993
- 1993-07-30 JP JP19012493A patent/JP3257162B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745614A (ja) | 1995-02-14 |
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