JP3257051B2 - Interleave circuit and de-interleave circuit - Google Patents

Interleave circuit and de-interleave circuit

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JP3257051B2 JP21700692A JP21700692A JP3257051B2 JP 3257051 B2 JP3257051 B2 JP 3257051B2 JP 21700692 A JP21700692 A JP 21700692A JP 21700692 A JP21700692 A JP 21700692A JP 3257051 B2 JP3257051 B2 JP 3257051B2
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泉 畠山
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ソニー株式会社
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、例えば移動体通信システムに適用して好適なインターリーブ回路及びデ・インターリーブ回路に関する。 The present invention relates, for example of a preferred interleaving circuit and de-interleave circuit is applied to a mobile communication system.

【0002】 [0002]

【従来の技術】自動車電話システムなどの移動体用通信システムにおいて、基地局と移動体(端末局)との間でデジタルデータ伝送により通信を行うようにしたものがある。 A mobile object communication system, such as an automobile telephone system, there is that to perform the communication by digital data transmission between the base station and the mobile (terminal station). 図14はこの場合の端末局として構成された携帯電話機の一例を示す図で、図中1はアンテナを示し、このアンテナ1が基地局から伝送される信号を受信して受信回路2に供給し、この受信回路2で所定チャンネルの信号を復調してチャンネルデコーダ10に供給する。 Figure 14 is a diagram showing an example of a mobile phone that is configured as a terminal station in this case, reference numeral 1 denotes an antenna, and supplied to the receiving circuit 2 receives the signal the antenna 1 is transmitted from the base station is supplied to the channel decoder 10 demodulates a signal of a predetermined channel by the receiving circuit 2. このチャンネルデコーダ10では、通信方式で決められた後述するデコード処理を行い、処理されたデータを音声コーデック回路3に供給し、アナログ音声信号に変換する。 In the channel decoder 10 performs a decoding process to be described later which is determined by the communication method, the processed data is supplied to the voice codec circuit 3 into an analog audio signal. そして、変換されたアナログ音声信号を送受話器4 The receiver 4 transmit the converted analog audio signal
に接続されたスピーカ5から出力させる。 Is output from the speaker 5 connected to. この場合、受信回路2での受信チャンネルは、周波数シンセサイザ8 In this case, the receiving channel of the receiving circuit 2, a frequency synthesizer 8
が出力する周波数信号により決まる。 There determined by the frequency signal to be output. この周波数シンセサイザ8の出力周波数は、制御回路30により制御される。 The output frequency of the frequency synthesizer 8 is controlled by the control circuit 30.

【0003】そして、送信系の構成としては、送受話器4に接続されたマイク6が拾った音声信号を音声コーデック回路3に供給し、デジタル音声信号に変換する。 [0005] As the configuration of the transmission system, and supplies the audio signal a microphone 6 which is connected to the receiver 4 feed has picked up the voice codec circuit 3 into a digital audio signal. そして、変換されたデジタル音声信号をチャンネルエンコーダ20に供給し、通信方式で決められた後述するエンコード処理を行い、処理されたデータを送信回路7に供給し、所定チャンネルの信号に変調してアンテナ1から送信させる。 Then, the converted digital audio signal is supplied to a channel encoder 20 performs an encoding process to be described later which is determined by the communication method, and supplies the processed data to the transmission circuit 7 modulates the signal of a predetermined channel antenna to be transmitted from the 1. この場合、送信回路7での送信チャンネルは、周波数シンセサイザ8が出力する周波数信号により決まる。 In this case, the transmission channel of the transmitting circuit 7 is determined by the frequency signal from a frequency synthesizer 8 outputs.

【0004】また、制御回路30には、ダイヤルキー3 [0004] In addition, the control circuit 30, dial keys 3
1と表示パネル32とが接続してあり、ダイヤルキー3 1 and the display panel 32 and is Yes to connect, dial key 3
1の操作に基づいた発信処理が制御回路30の制御で行われる。 Outgoing processing based on the first operation is performed by the control of the control circuit 30. また、表示パネル32には、制御回路30の制御でダイヤル番号などが表示される。 Further, the display panel 32, such as a dial number is displayed in the control of the control circuit 30. さらに、制御回路30は基地局側から伝送される制御データに基づいて、 Further, the control circuit 30 based on the control data transmitted from the base station,
各回路の制御を行うようにしてある。 It is to perform the control of each circuit.

【0005】ここで、チャンネルデコーダ10でのデコード処理及びチャンネルエンコーダ20でのエンコード処理としては、図15に示す構成で処理される。 [0005] Here, the encoding process in the decoding process and the channel encoder 20 of the channel decoder 10 are processed in the configuration shown in FIG. 15. 即ち、 In other words,
受信系でのデコード処理としては、受信回路2が出力する受信データをデクリプション回路11でスクランブルされたデータのスクランブル解除をした後、受信データであるバーストデータをデ・インターリーブ回路12に供給する。 The decoding process in the receiving system, after the descrambling of scrambled data in decryptions circuit 11 receiving data receiving circuit 2 outputs, and supplies the burst data is received data to the de-interleave circuit 12. そして、このデ・インターリーブ回路12 Then, the de-interleave circuit 12
で、インターリーブされて伝送されたデジタルデータのデ・インターリーブを行い、元のブロックデータに復元する。 In performs de-interleaving interleaved digital data transmitted is restored to the original block data. この復元処理は、RAMによるメモリを使用した処理で行われる。 The restoration process is performed by processing using the memory by RAM. そして、このブロックデータをビタビ復号器13に供給し、送信側で畳込み符号化されたデータの復号を行う。 Then, it supplies the block data to the Viterbi decoder 13 performs decoding of the convolution encoded data on the transmission side. そして、復号されたソースデータをパリティチェッカ14に供給し、パリティチェックによるエラー訂正処理を行い、処理されたデータを音声コーデック回路3側に供給する。 Then, provide decoded source data to the parity checker 14, an error correction processing using the parity check, and supplies the processed data to the audio codec circuit 3 side.

【0006】また、送信系でのエンコード処理としては、音声コーデック回路3が出力する送信用のソースデータをパリティ発生回路21に供給し、エラー訂正用のパリティを付加させる。 [0006] The encoding process in the transmission system, and supplies the source data for transmission outputted by the speech codec circuit 3 to the parity generation circuit 21, thereby adding a parity for error correction. そして、パリティが付加されたソースデータを畳込み符号器22に供給し、畳込み符号化されたブロックデータとする。 Then, by supplying the source data parity is added to the convolutional encoder 22, and convolutional encoded block data. そして、このブロックデータをインターリーブ回路23に供給し、インターリーブされたバーストデータとする。 Then, it supplies the block data to the interleave circuit 23, the interleaved burst data. このインターリーブ処理も、デ・インターリーブ処理と同様に、RAMによるメモリを使用した処理で行われる。 This interleave processing, similar to the de-interleave processing, performed by the processing using the memory by RAM. そして、インターリーブされたバーストデータをエンクリプション回路2 The encryption circuit 2 the interleaved burst data
4に供給してスクランブル処理を行い、スクランブルされたバーストデータを送信回路7に供給して所定チャンネルで送信させる。 4 is supplied performs the scrambling process, by supplying the scrambled burst data to the transmission circuit 7 is transmitted at a predetermined channel. これらのデコード処理及びエンコード処理は、制御回路30の制御で行われる。 These decoding and encoding processing is executed by control of the control circuit 30.

【0007】次に、メモリを使用したインターリーブ処理やデ・インターリーブ処理を説明すると、例えばインターリーブ処理は図16に示すインターリーブ回路で行われる。 [0007] Next, describing the interleaving processing and the de-interleave processing using the memory, for example, interleaving is performed in the interleave circuit shown in FIG. 16. 即ち、端子41に得られる畳込み符号化されたブロックデータをメモリ42に供給し、このメモリ42 That supplies the convolutional encoded block data obtained at a terminal 41 to the memory 42, the memory 42
に一旦記憶させる。 Once to be stored in. このメモリ42は2ブロックのデータが記憶できる容量のRAMで構成され、1ブロック分の記憶容量毎にメモリa,メモリbと分けられている。 The memory 42 is constituted by the amount of RAM data for two blocks can be stored, the memory a, are separated and memory b for each storage capacity of one block.
そして、このメモリ42へのデータの書込み順序と読出し順序とを変えることで、インターリーブされたバーストデータを端子43に得る。 Then, by changing the write order and read order of data to the memory 42 to obtain the interleaved burst data to the terminal 43.

【0008】そして、メモリ42でのインターリーブ処理の制御として、制御回路30側から端子44,45に開始信号a,bが供給され、端子44に得られる開始信号aをカウンタ46でカウントすると共に、端子45に得られる開始信号bをカウンタ47でカウントする。 [0008] Then, as the control of the interleaving processing in the memory 42, the start signal a from the control circuit 30 side to the terminal 44 and 45, b is supplied, together with counts the start signal a obtained at a terminal 44 by the counter 46, counting the start signal b obtained at a terminal 45 by the counter 47. そして、カウンタ46のカウント出力をアドレスセレクタ48に供給すると共に、カウンタ47のカウント出力をアドレス変換回路49を介してアドレスセレクタ48に供給する。 Then, supplies the count output of the counter 46 to the address selector 48 is supplied to the address selector 48 the count output of the counter 47 via the address converter 49. ここで、アドレス変換回路49は、ROMで構成された変換テーブルを参照してカウントデータを読出しアドレスに変換する回路である。 The address conversion circuit 49 is a circuit for converting the count data to the read address by referring to the conversion table configured in ROM. この場合の変換としては、後述するインターリーブ方程式に基づいた変換が行われる。 The conversion in this case, conversion based on the interleave equations to be described later. そして、アドレスセレクタ48は、カウンタ47から供給されるデータと、アドレス変換回路49 The address selector 48, the data supplied from the counter 47, the address conversion circuit 49
から供給されるデータとを、選択的にメモリ42に供給して、このデータによりメモリ42への書込みアドレス及び読出しアドレスの制御を行う。 And data supplied from, and selectively supplied to the memory 42, controls the write address and the read address to the memory 42 by this data.

【0009】ここで、この回路では例えば次式に示すインターリーブ方程式を想定する。 [0009] Here, in this circuit is assumed interleaving equation shown for example in the following equation.

【0010】 [0010]

【数1】i(B,j)=C(n,k) [Number 1] i (B, j) = C (n, k)

【数2】k=0,1,‥‥455 [Number 2] k = 0,1, ‥‥ 455

【数3】n=0,‥‥N,N+1,‥‥ [Number 3] n = 0, ‥‥ N, N + 1, ‥‥

【数4】B=B 0 +4・n+k mod(8) [Number 4] B = B 0 +4 · n + k mod (8)

【数5】 j=2〔(49k)mod57〕+〔(k mod8)div4〕 [Number 5] j = 2 [(49k) mod57] + [(k mod8) div4]

【0011】このインターリーブ方程式を設定することで、456ビットで構成される1ブロックデータが57 [0011] By setting the interleaving equation, one block data consisting of 456 bits is 57
ビットずつに8分割されて、ブロックデータの8k,8 It is divided into eight portions bits, block data 8k, 8
k+1,8k+2,8k+3番目のデータは、前半の4 k + 1,8k + 2,8k + 3 th of data, 4 the first half of the
バーストデータの偶数番目にインターリーブされ、ブロックデータの8k+4,8k+5,8k+6,8k+7 Interleaved to the even-numbered burst data, block data 8k + 4,8k + 5,8k + 6,8k + 7
番目のデータは、後半の4バーストデータの奇数番目にインターリーブされ、深さ8で4バースト毎にブロックデータの組み合わせが変化して行く。 Th data is interleaved odd late 4 burst data, the combination of the block data every four bursts depth 8 is gradually changed.

【0012】このインターリーブ方程式に基づいた書込みアドレス及び読出しアドレスの制御状態を図17を参照して説明すると、図17のA及びBはメモリa及びb [0012] To explain a control state of the write address and the read address based on the interleaving equation with reference to FIG. 17, A and B in FIG. 17 is a memory a and b
のブロックデータの書込み状態及び読出し状態を示し、 Shows the write state and reading state of the block data,
各メモリa,bの書込みアドレス及び読出しアドレスは、アドレスセレクタ48から供給されるアドレス信号(図17のC)により制御される。 Each memory a, write address and read address of b is controlled by the address signal supplied from the address selector 48 (C in FIG. 17). ここで、このアドレス信号は図17のDに示すように、カウンタa(46) Here, the address signal as shown in D in FIG. 17, the counter a (46)
のカウント出力が書込みアドレスになると共に、アドレス変換回路49の出力が読出しアドレスになる。 With the count output of becomes the write address, the output of the address conversion circuit 49 becomes the read address. このそれぞれのカウント出力やアドレス変換出力は、図17のE及びFに示すように、端子44,45に得られる開始信号a,bに同期して交互に得られる。 The respective count output and the address conversion output, as shown in E and F in FIG. 17, the start signal a obtained at a terminal 44 and 45, alternately obtained in synchronism with the b.

【0013】この図17に示すように、各メモリa,b [0013] As shown in FIG. 17, each memory a, b
は全てのブロックデータの読出しが終了するまでは、次のブロックデータの書込みができないため、メモリ42 Since the until reading of all block data ends, can not be written in the next block data, a memory 42
として少なくとも2ブロック分の容量を必要とする。 It requires at least two blocks of capacity as.

【0014】なお、ここでは図示しないが、インターリーブされたデータを復元するデ・インターリーブ回路は、基本的にはインターリーブ回路と逆の処理を行う回路であるので、インターリーブ回路と同じ容量のメモリを必要とする。 [0014] Incidentally, although not shown here, the de-interleave circuit for restoring the interleaved data, since basically the circuit for processing interleave circuit reverse, needs a memory having the same capacity as the interleaving circuit to.

【0015】 [0015]

【発明が解決しようとする課題】このようにインターリーブ処理やデ・インターリーブ処理には、比較的大容量のメモリを必要とする不都合があった。 THE INVENTION Problems to be Solved] in this way interleave processing and de-interleave processing, there is an inconvenience that requires a memory of relatively large capacity. ここで、インターリーブされる深さが深くなるに従って、必要なメモリの容量も増大するので、複雑なインターリーブを行う場合には、大容量のメモリを必要とする。 Here, according to the depth to be interleaved is deepened, so also increases the capacity of the memory required, when performing a complicated interleave requires a large-capacity memory.

【0016】また、インターリーブ処理やデ・インターリーブ処理を行うメモリの制御回路も、複雑なインターリーブを行うに従って複雑な制御を行う必要が生じ、回路規模が大きくなってしまう不都合があった。 [0016] In addition, the control circuit of the memory to perform the interleave processing and de-interleave processing is also necessary to perform a complicated control in accordance perform complex interleaving occurs, there is a disadvantage that the circuit scale becomes larger.

【0017】本発明の目的は、この種の伝送装置において、少ない容量のメモリで複雑なインターリーブ処理及びデ・インターリーブ処理ができるようにすることにある。 An object of the present invention, in the transmission apparatus of this type is to allow complex interleaving and de-interleaving process in the memory of a small capacity.

【0018】また本発明の目的は、この種の伝送装置において、簡単な構成の回路でインターリーブ処理の制御及びデ・インターリーブ処理の制御ができるようにすることにある。 Further object of the present invention, in the transmission apparatus of this type is to allow control of the control and de-interleave processing interleave processing circuit of a simple configuration.

【0019】 [0019]

【課題を解決するための手段】本発明のインターリーブ回路は、例えば図1に示すように、ブロック化された入力デジタルデータを、メモリ111,112,113に一旦記憶させて、このメモリ111,112,113からの読出し順序を書込み順序と変えることで、複数ブロックに跨がってインターリーブさせてバーストデータとするインターリーブ回路において、メモリ111,11 Interleave circuit of the present invention According to an aspect of, for example, as shown in FIG. 1, the input digital data into blocks, and temporarily stored in the memory 111, 112 and 113, the memory 111 , by changing the readout order from 113 and write sequence in the interleaving circuit of burst data by the interleave straddling a plurality of blocks, the memory 111,11
2,113を少なくとも第1の群のメモリ111と第2 Memory 111 of at least a first group of 2,113 and second
の群のメモリ112,113とに分割し、第1の群のメモリ111として、入力デジタルデータをメモリに書込んでから読出すまでの時間が比較的短いインターリーブ処理を行い、第2の群のメモリ112,113として、 Divided into a group of memory 112 and 113, as a memory 111 of the first group, the input digital data subjected to relatively short interleaving time from at written into memory until reading, the second group as a memory 112 and 113,
入力デジタルデータをメモリに書込んでから読出すまでの時間が比較的長いインターリーブ処理を行うようにしたものである。 The input digital data is obtained to perform a relatively long interleaving time to reading from in written into the memory.

【0020】また本発明のデ・インターリーブ回路は、 [0020] The de-interleave circuit of the present invention,
複数ブロックに跨がってインターリーブされてバーストデータとされた入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、元の順序のブロックデータに復元するデ・インターリーブ回路において、メモリを少なくとも第1の群と第2の群とに分割し、第1の群のメモリとして、入力デジタルデータをメモリに書込んでから読出すまでの時間が比較的短いデ・インターリーブ処理を行い、第2の群のメモリとして、入力デジタルデータをメモリに書込んでから読出すまでの時間が比較的長いデ・ The input digital data and interleaved with burst data astride a plurality of blocks, and temporarily stored in the memory, by changing the readout order from the memory and writing order, to restore the original order of the block data in the de-interleave circuit, dividing the memory into at least first and second groups, as a memory of the first group, it has a relatively short time of the input digital data from at written into the memory until reading It performs deinterleave processing, a memory of the second group, de a relatively long time of the input digital data from at written into the memory until reading-
インターリーブ処理を行うようにしたものである。 It is obtained to perform the interleave processing.

【0021】また本発明のインターリーブ回路は、例えば図3に示すように、畳込み符号化された入力デジタルデータを、メモリ211,212に一旦記憶させて、このメモリ211,212からの読出し順序を書込み順序と変えることで、複数ブロックに跨がってインターリーブさせてバーストデータとするインターリーブ回路において、メモリ211,212を畳込み符号化率に従って複数の群a〜lに分割し、各群のメモリを並列的に使用して、この各群のメモリから並列的に出力するようにしたものである。 Further interleave circuit of the present invention, for example, as shown in FIG. 3, the input digital data convolutionally encoded and temporarily stored in the memory 211 and 212, the reading sequence from the memory 211 and 212 by varying the write order, the interleave circuit by interleaved straddling a plurality of blocks and burst data is divided into a plurality of groups a~l memory 211 and 212 in accordance with convolutional coding rate, of each group memory the use in parallel, is obtained so as to output in parallel from the memory of each group.

【0022】またこの場合に、各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、各群のメモリのアドレス制御が共通に行えるようにしたものである。 [0022] In this case, the write address and the read address of the memory in each group is controlled to be the same address, but the address control of the memory of each group was allow common.

【0023】また本発明のデ・インターリーブ回路は、 [0023] The de-interleave circuit of the present invention,
複数ブロックに跨がってインターリーブされてバーストデータとされると共に畳込み符号化された入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、元の順序のブロックデータに復元するデ・インターリーブ回路において、メモリを畳込み符号化率に従って複数の群に分割し、各群のメモリを並列的に使用し、この各群のメモリの出力を並列的に畳込み復号器に供給するようにしたものである。 The input digital data convolutionally encoded with being interleaved straddling a plurality of blocks are burst data, once stored in the memory, by changing the readout order from the memory and write sequence, the original in the de-interleave circuit for restoring the order of the block data is divided into a plurality of groups according to the convolutional code rate memory, using each group of the memory in parallel, parallel output of the memory of each group it is obtained so as to supply to the convolutional decoder.

【0024】またこの場合に、各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、各群のメモリのアドレス制御が共通に行えるようにしたものである。 [0024] In this case, the write address and the read address of the memory in each group is controlled to be the same address, but the address control of the memory of each group was allow common.

【0025】また本発明のインターリーブ回路は、ブロック化された入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、複数ブロックに跨がってインターリーブさせてバーストデータとするインターリーブ回路において、インターリーブの深さに応じてメモリを複数の群に分割し、この各群のメモリの読出しアドレスが同一アドレスとなるように制御するようにしたものである。 Further interleave circuit of the present invention, the input digital data into blocks, and temporarily stored in the memory, by changing the readout order from the memory and write sequence, is interleaved straddling a plurality of blocks in interleave circuit for a burst data Te, and dividing the memory into a plurality of groups in accordance with the interleaving depth, the read address of the memory of each group is obtained by the so controlled to be the same address.

【0026】またこの場合に、入力デジタルデータとして、畳込み符号化されたデータとし、この畳込み符号化率に基づいた数の群にメモリを分割するようにしたものである。 [0026] In this case, as the input digital data, and convolutionally encoded data, is obtained so as to divide the memory into groups of the number based on the convolutional coding rate.

【0027】さらにこの場合に、分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、 Furthermore in this case, for at least one group address in the memory of the memory of each group is divided,
所定値をオフセットすることにより、各群で同一アドレスを生成させるようにしたものである。 By offsetting the predetermined value, it is obtained so as to generate the same address in each group.

【0028】また本発明のデ・インターリーブ回路は、 [0028] The de-interleave circuit of the present invention,
例えば図9に示すように、複数ブロックに跨がってインターリーブされてバーストデータとされた入力デジタルデータを、メモリ311〜318に一旦記憶させて、このメモリ311〜318からの読出し順序を書込み順序と変えることで、元の順序のブロックデータに復元するデ・インターリーブ回路において、インターリーブの深さに応じてメモリ311〜318を複数の群に分割し、 For example, as shown in FIG. 9, is interleaved straddling a plurality of blocks of input digital data and burst data, once stored in the memory 311 through 318, the write sequence readout order from the memory 311 to 318 by changing the in de-interleave circuit for restoring the original order of the block data, by dividing the memory 311-318 to a plurality of groups in accordance with the interleaving depth,
この各群のメモリの読出しアドレスが同一アドレスとなるように制御するようにしたものである。 Read address of the memory of each group is obtained by the so controlled to be the same address.

【0029】またこの場合に、入力デジタルデータとして、畳込み符号化されたデータとし、この畳込み符号化率に基づいた数の群にメモリを分割するようにしたものである。 Further in this case, as the input digital data, and convolutionally encoded data, is obtained so as to divide the memory into groups of the number based on the convolutional coding rate.

【0030】さらにこの場合に、分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、 Furthermore in this case, for at least one group address in the memory of the memory of each group is divided,
所定値をオフセットすることにより、各群で同一アドレスを生成させるようにしたものである。 By offsetting the predetermined value, it is obtained so as to generate the same address in each group.

【0031】 [0031]

【作用】本発明のインターリーブ回路によると、インターリーブ処理されるメモリを複数の群に分けて、メモリに書込んでから読出すまでの時間に応じて使用する群を分けたことで、メモリに書込んでから読出すまでの時間が比較的短いデータが書込まれる群のメモリは、短い周期で書込みと読出しを行うことが可能になり、それだけこの群のメモリの容量を削減することができる。 According to the interleave circuit the present invention, by dividing the memory that is interleaved into a plurality of groups, that divided the group to use in accordance with the time until the reading from in written to memory, written to memory crowded in from the group time is relatively short data up reading is written memory, it becomes possible to perform the writing and reading in a short period, it is possible to correspondingly reduce the capacity of the memory of this group.

【0032】また本発明のデ・インターリーブ回路によると、デ・インターリーブ処理されるメモリを複数の群に分けて、メモリに書込んでから読出すまでの時間に応じて使用する群を分けたことで、メモリに書込んでから読出すまでの時間が比較的短いデータが書込まれる群のメモリは、短い周期で書込みと読出しを行うことが可能になり、それだけこの群のメモリの容量を削減することができる。 Further, according to the de-interleave circuit of the present invention, it divides the memory to be deinterleave processing into a plurality of groups, divided groups to be used in accordance with the time until the reading from in written into the memory in memory of the group time from at written into the memory until reading it is relatively short data is written is, it becomes possible to perform the writing and reading in a short period, correspondingly reduce the capacity of the memory of this group can do.

【0033】また本発明のインターリーブ回路によると、インターリーブ処理用のメモリを畳込み符号化率に従って複数の群に分割し、各群のメモリを並列的に使用して、この各群のメモリから並列的に出力するようにしたことで、畳込み符号化率に従った効率の良いメモリの使用が行われ、それだけメモリの容量の削減やメモリ動作の低速化を計ることができる。 Further, according to the interleave circuit of the present invention, by dividing the memory for interleaving a plurality of groups in accordance with convolution coding rate, using each group of memories in parallel, parallel from the memory of each group by manner that it has to be output, the use of efficient memory in accordance with convolutional coding rate is performed, and it is possible to correspondingly measure slow the reduction and memory operation capacity of the memory.

【0034】またこの場合に、各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、各群のメモリのアドレス制御が共通に行えるようにしたことで、各メモリのアドレス制御が容易にでき、インターリーブ処理の制御回路が簡単になる。 Further in this case, the write address and the read address of the memory in each group is controlled to be the same address, that address control of the memory of each group was allow common, the address of each memory control can be easily, control circuit of the interleave processing is simplified.

【0035】また本発明のデ・インターリーブ回路によると、デ・インターリーブ処理用のメモリを畳込み符号化率に従って複数の群に分割し、各群のメモリを並列的に使用して、この各群のメモリから並列的に出力するようにしたことで、畳込み符号化率に従った効率の良いメモリの使用が行われ、それだけメモリの容量の削減やメモリ動作の低速化を計ることができる。 Further, according to the de-interleave circuit of the present invention, it is divided into a plurality of groups of memory for de-interleaving process in accordance with convolution coding rate, using each group of memories in parallel, the respective group memory from that which is adapted to output in parallel, is performed using the efficient memory in accordance with convolutional coding rate, it is possible to correspondingly measure slow the reduction and memory operation capacity of the memory.

【0036】またこの場合に、各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、各群のメモリのアドレス制御が共通に行えるようにしたことで、各メモリのアドレス制御が容易にでき、デ・インターリーブ処理の制御回路が簡単になる。 Further in this case, the write address and the read address of the memory in each group is controlled to be the same address, that address control of the memory of each group was allow common, the address of each memory control can be easily, control circuit of the de-interleave processing is simplified.

【0037】また本発明のインターリーブ回路によると、インターリーブの深さに応じてメモリを複数の群に分割し、この各群のメモリの読出しアドレスが同一アドレスとなるように制御することで、各群のメモリのアドレス制御が共通に行えるようになり、メモリの分割数が多い場合でもインターリーブ処理の制御回路が簡単になる。 Further, according to the interleave circuit of the present invention, by dividing the memory into a plurality of groups in accordance with the interleaving depth, by controlling so that the read address of the memory of each group have the same address, each group the address control of the memory should be able to common control circuitry of the interleave processing even if the number of divisions of the memory is large can be simplified.

【0038】またこの場合に、入力デジタルデータとして、畳込み符号化されたデータとし、この畳込み符号化率に基づいた数の群にメモリを分割するようにしたことで、畳込み符号化されたデータのインターリーブ処理が、簡単な制御で行える。 Further in this case, as the input digital data, and convolutionally encoded data, that has been adapted to divide the memory into groups of the number based on the convolutional code rate is convolutional coding interleaving the data is performed by a simple control.

【0039】さらにこの場合に、分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、 [0039] Further in this case, for at least one group address in the memory of the memory of each group is divided,
所定値をオフセットすることにより、各群で同一アドレスを生成させるようにしたことで、アドレスデータの生成がオフセット処理だけで行え、簡単にアドレスデータを生成させることができる。 By offsetting the predetermined value, that in each group so as to generate the same address, the generation of address data can only offset process, it is possible to easily generate address data.

【0040】また本発明のデ・インターリーブ回路によると、デ・インターリーブの深さに応じてメモリを複数の群に分割し、この各群のメモリの読出しアドレスが同一アドレスとなるように制御することで、各群のメモリのアドレス制御が共通に行えるようになり、メモリの分割数が多い場合でもデ・インターリーブ処理の制御回路が簡単になる。 Further, according to the de-interleave circuit of the present invention, it divides the memory into a plurality of groups in accordance with the depth of de-interleave, and controls so that the read address of the memory of each group have the same address in, looks like the address control of the memory of each group can be performed in common, the control circuit of the de-interleave processing even if the number of divisions of the memory is large can be simplified.

【0041】またこの場合に、入力デジタルデータとして、畳込み符号化されたデータとし、この畳込み符号化率に基づいた数の群にメモリを分割するようにしたことで、畳込み符号化されたデータのデ・インターリーブ処理が、簡単な制御で行える。 Further in this case, as the input digital data, and convolutionally encoded data, that has been adapted to divide the memory into groups of the number based on the convolutional code rate is convolutional coding de-interleave processing of the data, can be performed with a simple control.

【0042】さらにこの場合に、分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、 [0042] Further in this case, for at least one group address in the memory of the memory of each group is divided,
所定値をオフセットすることにより、各群で同一アドレスを生成させるようにしたことで、アドレスデータの生成がオフセット処理だけで行え、簡単にアドレスデータを生成させることができる。 By offsetting the predetermined value, that in each group so as to generate the same address, the generation of address data can only offset process, it is possible to easily generate address data.

【0043】 [0043]

【実施例】以下、本発明の第1の実施例を図1及び図2 EXAMPLES Hereinafter, the first embodiment of the present invention Figures 1 and 2
を参照して説明する。 With reference to the description.

【0044】本例においては、図14,図15に示したデジタル通信が行われる携帯電話機の送信系のチャンネルエンコーダ20内のインターリーブ回路を図1に示すように構成したもので、図14及び図15に対応する部分には同一符号を付し、その詳細説明は省略する。 [0044] In this example, FIG. 14, which was constructed as shown in FIG. 1 the interleave circuit channel encoder 20 of the transmission system of a mobile telephone digital communication is performed as shown in FIG. 15, FIG. 14 and FIG. 15 the same reference numerals are given to the corresponding parts, the detailed description thereof is omitted.

【0045】図1において、101は畳込み符号器22 [0045] In FIG. 1, 101 convolutional encoder 22
(図15参照)が出力する畳込み符号化されたブロックデータが供給される端子を示し、この端子101に得られるブロックデータを、メモリ111,112,113 (See FIG. 15) indicates a terminal to which the convolutional coded block data is supplied to output, the block data obtained in this terminal 101, memory 111, 112, 113
に供給する。 Supplied to. この3個のメモリ111,112,113 The three memory 111, 112, 113
は、RAMで構成され、それぞれが0.5ブロック分のデータを記憶する容量を有し、後述するアドレスセレクタ107側から供給されるアドレスデータによりそれぞれのメモリに書込まれるアドレス及びメモリから読出されるアドレスが制御され、書込みアドレスの制御によりデータをインターリーブさせる処理が行われる。 Is composed of RAM, each having a capacity to store data for 0.5 block is read from the address and the memory to be written to each memory by the address data supplied from the address selector 107 side to be described later that address is controlled, processing for interleaving the data under control of the write address. この場合、本例においてはメモリに書込んでから読出すまでの時間が比較的短いデータがメモリ111に書込まれるようにしてあり、メモリに書込んでから読出すまでの時間が比較的長いデータがメモリ112,113に書込まれるようにしてある。 In this case, in the present embodiment Yes as the time from at written into the memory until reading is relatively short data are written into the memory 111, a relatively long time until reading from in written into the memory data are then to be written to memory 112 and 113. この書込まれるメモリを選択する具体的な制御については後述する。 Specific control for selecting the memory to be written this book will be described later. なお、端子101に得られるブロックデータは、畳込み符号化が行われているので、実際には2系統のデータである。 Incidentally, the block data obtained at a terminal 101, since the convolutional coding is performed, the actual data of the two systems to.

【0046】そして、各メモリ111,112,113 [0046] Then, each memory 111, 112, 113
から読出されたデータをデータセレクタ102に供給し、このデータセレクタ102で後述する書込み/読出し制御回路108の制御に基づいて選択されたデータを、バーストデータとして出力端子103から後段の回路(図15のエンクリプション回路24)に供給し、送信回路で送信処理を行って基地局側に送信させる。 The read data is supplied to the data selector 102 from the data selected on the basis of the control of the write / read control circuit 108 which will be described later in this data selector 102, a subsequent circuit from the output terminal 103 as the burst data (FIG. 15 ene fed to the cryption circuit 24), is transmitted to the base station performs transmission processing in the transmission circuit.

【0047】そして、このメモリ111,112,11 [0047] Then, this memory 111,112,11
3でのインターリーブ処理を制御するために、ブロックデータの出力に同期して、制御回路30から2種類の開始信号a,bが出力され、一方の開始信号aを書込みアドレス生成用カウンタ104に供給し、他方の開始信号bを読出しアドレス生成用カウンタ105に供給する。 To control the interleaving process in the third supply, in synchronization with the output of the block data, two types of start signal a from the control circuit 30, b is output, one of the start signal a to the write address generation counter 104 and supplies the other of the start signal b to the read address generating counter 105.
そして、カウンタ104で開始信号aに基づいてカウントしたアドレスデータをアドレス変換回路106に供給し、書込みアドレスをインターリーブ方程式に従ってインターリーブされたアドレスに変換する。 Then, the address data counted based on the start signal a counter 104 is supplied to the address conversion circuit 106 converts the interleaved address the write address according to the interleave equation. このアドレス変換回路106は、例えばROMテーブルにより構成される。 The address conversion circuit 106 is composed of, for example, a ROM table.

【0048】そして、カウンタ105で生成された読出しアドレスデータと、アドレス変換回路106で変換された書込みアドレスデータとを、アドレスセレクタ10 [0048] Then, the read address data generated by the counter 105, and a write address data converted by the address conversion circuit 106, the address selector 10
7に供給し、書込み/読出し制御回路108の制御に基づいて選択されたアドレスデータをアドレスセレクタ1 Supplied to 7, the address selector 1 address data selected under the control of write / read control circuit 108
07から各メモリ111,112,113に供給する。 Supplied to each memory 111, 112, and 113 from 07.
また、各メモリ111,112,113での書込みと読出しとの切換えも、書込み/読出し制御回路108の制御により行われる。 Further, switching between the writing and reading of each memory 111, 112, and 113 is also performed by the control of the write / read control circuit 108. さらに、データセレクタ102でのバーストデータの選択も、書込み/読出し制御回路10 In addition, the selection of the burst data in the data selector 102, the write / read control circuit 10
8の制御により行われる。 It is performed by the control of 8. この場合、書込み/読出し制御回路108によるそれぞれの制御は、制御回路30から供給される制御指令に基づいて行われる。 In this case, each of the control by the write / read control circuit 108 is performed based on a control command supplied from the control circuit 30.

【0049】次に、本例のインターリーブ回路の動作を説明する。 Next, the operation of the interleave circuit of the present embodiment. まず、ここで設定されるインターリーブ方程式を次式に示す。 First, the interleaving equation set here to the following equation.

【0050】 [0050]

【数6】i(B,j)=C(n,k) [6] i (B, j) = C (n, k)

【数7】k=0,1,‥‥455 [Equation 7] k = 0,1, ‥‥ 455

【数8】n=0,‥‥N,N+1,‥‥ [Equation 8] n = 0, ‥‥ N, N + 1, ‥‥

【数9】B=B 0 +4・n+k mod(8) [Number 9] B = B 0 +4 · n + k mod (8)

【数10】 j=2〔(49k)mod57〕+〔(k mod8)div4〕 [Number 10] j = 2 [(49k) mod57] + [(k mod8) div4]

【0051】この〔数6〕式〜〔数10〕式は、従来例で説明した〔数1〕式〜〔数5〕式と同じインターリーブ方程式である。 [0051] The [6] formula ~ [Equation 10] expression is the same interleaving equation as conventional as described in Example [Equation 1] formula ~ [Equation 5] expression. 各式について説明すると、〔数6〕式はn番目のブロックデータのk番目のデータがB番目のバーストのj番目のデータになることを示す。 Referring to the formula, [6] equation indicates that the k-th data of the n-th block data is j-th data of the B-th burst. また、 Also,
〔数7〕式は1ブロックデータが0番目から455番目の456データで構成されることを示す。 [Equation 7] expression indicates that one block data is composed of 455-th 456 data from 0 th. また、〔数8〕式はブロックデータの番号を示す。 Also, [equation 8] formula represents the number of the block data. また、〔数9〕 In addition, [the number 9]
式はインターリーブの深さが8で、前半の4バーストはn番目のブロックデータの8k,8k+1,8k+2, Wherein the interleaving depth of 8, 4 bursts of the first half of the n-th block data 8k, 8k + 1,8k + 2,
8k+3番目のデータと、n−1番目のブロックデータの8k+4,8k+5,8k+6,8k+7番目のデータで構成され、後半の4バーストはn番目のブロックデータの8k+4,8k+5,8k+6,8k+7番目のデータと、n+1番目のブロックデータの8k,8k+ And 8k + 3 th data is composed of 8k + 4,8k + 5,8k + 6,8k + 7-th data of the (n-1) th block data, the second half of the 4 bursts and the n-th block data 8k + 4,8k + 5,8k + 6,8k + 7 th data , n + 1 th block data 8k, 8k +
1,8k+2,8k+3番目のデータとで構成されることを示す。 It indicates that it is composed of a 1,8k + 2,8k + 3 th data. また、〔数10〕式はバーストに配置される位置を示す。 Further, [the number 10] Formula indicate the positions that are arranged in a burst.

【0052】このインターリーブ方程式の設定に基づいた動作タイミングを図2を参照して説明すると、畳込み符号器側から端子101に得られるブロックデータの内、前半の4バーストに配置される8k,8k+1,8 [0052] In operation timing based on the setting of the interleaving equation with reference to FIG. 2, of the block data obtained from the convolutional encoder side terminal 101, 8k which are arranged in four bursts of the first half, 8k + 1 , 8
k+2,8k+3番目のデータが、図2のAに示すようにメモリ111に書込まれ、後半の4バーストに配置される8k+4,8k+5,8k+6,8k+7番目のデータが、図2のB及びCに示すようにメモリ112とメモリ113とに、1ブロック毎に交互に書込まれる。 k + 2,8k + 3 th data is written in the memory 111 as shown in A of FIG. 2, the second half of the 4 8k + 4,8k + 5,8k + 6,8k + 7 th data arranged in bursts, B and C in FIG. 2 in a memory 112 and a memory 113 as shown, it is written alternately for each block. そして、アドレスセレクタ107が出力するアドレス信号が、図2のDに示すように時分割で書込みアドレスと読出しアドレスとに変化することで、書込まれたデータが逐次読出される。 Then, the address signal address selector 107 outputs is that changes to the write address and the read address in a time division as shown in D of FIG. 2, the written data is read out sequentially. なお、図2のEに示すタイミングは、 Note that the timing indicated by E in FIG. 2,
アドレスセレクタ107で書込みと読出しの何れの選択を行っているかを示すものである。 It illustrates how doing any selection of write and read address selector 107. この場合、読出しアドレスは図2のFに示すようにカウンタ105の出力が使用され、書込みアドレスは図2のGに示すようにアドレス変換回路106の出力が使用される。 In this case, the read address is used the output of the counter 105 as shown in F of FIG. 2, the write address output of the address conversion circuit 106 as shown in G of FIG. 2 is used.

【0053】この図2に示すように、1ブロック遅れてメモリから読出す必要のある後半の4バーストに配置される8k+4,8k+5,8k+6,8k+7番目のデータは、2個のメモリ112,113に交互に記憶されるので、インターリーブ処理が上述したインターリーブ方程式に従って正しく行われる。 [0053] As shown in FIG. 2, 1 block delay is arranged in four bursts of the second half with the memory of reading necessary 8k + 4,8k + 5,8k + 6,8k + 7 th data, the two memory 112 and 113 because it is alternately stored, the interleaving process is performed correctly in accordance with the interleaving equation described above. 即ち、図2に示すタイミングを追って説明すると、例えばn番目のブロックデータを入力すると、メモリ111に8k,8k+1,8 That is, when described step by the timing shown in Figure 2, for example by entering the n-th block data, 8k in the memory 111, 8k + l, 8
k+2,8k+3番目のデータが書込まれ、メモリ11 k + 2,8k + 3 th data is written, the memory 11
2に8k+4,8k+5,8k+6,8k+7番目のデータが書込まれる。 2 8k + 4,8k + 5,8k + 6,8k + 7 th data is written to. そして、次のステップでメモリ11 Then, the memory 11 in the next step
1に記憶されたn番目のブロックデータ(8k,8k+ n-th block data stored in 1 (8k, 8k +
1,8k+2,8k+3番目のデータ)と、メモリ11 1,8k + 2,8k + 3 th and of the data), the memory 11
3に記憶された1ブロック前(n−1番目のブロック) 3 one block before stored in (n-1 th block)
のブロックデータの8k+4,8k+5,8k+6,8 Of the block data 8k + 4,8k + 5,8k + 6,8
k+7番目のデータとが読出され、両メモリから読出されたデータで8バーストデータを作成してデータセレクタ102から出力させる。 k + 7 th data and is read out to create the 8 burst data in the read data is output from the data selector 102 from the memories.

【0054】そして、次のn+1番目のブロックデータが供給されるとき、このブロックデータの8k,8k+ [0054] Then, when the next (n + 1) th block data is supplied, the block data 8k, 8k +
1,8k+2,8k+3番目のデータがメモリ111に書込まれ、8k+4,8k+5,8k+6,8k+7番目のデータがメモリ113に書込まれる。 1,8k + 2,8k + 3 th data is written to memory 111, 8k + 4,8k + 5,8k + 6,8k + 7 th data is written to memory 113. そして、次のステップでメモリ111に記憶されたn+1番目のブロックデータ(8k,8k+1,8k+2,8k+3番目のデータ)と、メモリ112に記憶された1ブロック前(n番目のブロック)のブロックデータの8k+4,8 Then, n + 1 th block data stored in the memory 111 in the next step (8k, 8k + 1,8k + 2,8k + 3 th data) and one block before stored in the memory 112 of the block data (n-th block) 8k + 4,8
k+5,8k+6,8k+7番目のデータとが読出され、両メモリから読出されたデータで8バーストデータを作成してデータセレクタ102から出力させる。 k + 5,8k + 6,8k + 7 th data and is read out to create the 8 burst data in the read data is output from the data selector 102 from the memories.

【0055】以下、同様にして各ブロックの前半の4バーストに配置される8k,8k+1,8k+2,8k+ [0055] Hereinafter, 8k which are arranged in four bursts in the first half of to each block in the same manner, 8k + 1,8k + 2,8k +
3番目のデータの、メモリ111への書込みと読出しとを1ブロック毎に行うと共に、各ブロックの後半の4バーストに配置される8k+4,8k+5,8k+6,8 The third data, performs writing and reading of the memory 111 for each block, 8k + 4,8k + 5,8k is disposed in the second half of the 4 bursts of each block + 6,8
k+7番目のデータの書込みと読出しとを、2個のメモリ112,113を使用して交互に行う。 k + 7 th data writing and reading is performed alternately using two memory 112 and 113.

【0056】このようにしてインターリーブ処理が行われることで、各メモリ111,112,113は記憶容量が0.5ブロック分であるので、合計で1.5ブロック分の容量のメモリでインターリーブ処理が行われることになり、各ブロックのデータを一括してメモリに記憶させるために2ブロック分のメモリが必要な従来例(図16の例)に比べ、0.5ブロック分のメモリ容量の削減(即ち25%のメモリ容量の削減)ができる。 [0056] By this way interleaving process is performed, since each memory 111, 112 and 113 is a 0.5 block storage capacity, interleaving memory capacity of 1.5 blocks in total It will carried out that, compared with the conventional example need for 2 blocks of memory to be stored in the memory in a lump data of each block (the example of FIG. 16), reduction of the memory capacity of 0.5 blocks ( that 25% of the reduction in memory capacity) can be.

【0057】なお、この削減できる量はインターリーブ処理状態により変化する。 [0057] The amount which can be the reduction varies according to the interleaving processing state. 例えば、次に示すインターリーブ方程式の場合には、よりメモリ容量を削減することができる。 For example, in the case of interleaving equation shown below can be further reduced memory capacity.

【0058】 [0058]

【数11】i(B,j)=C(n,k) Equation 11] i (B, j) = C (n, k)

【数12】k=0,1,‥‥455 [Number 12] k = 0,1, ‥‥ 455

【数13】n=0,‥‥N,N+1,‥‥ [Number 13] n = 0, ‥‥ N, N + 1, ‥‥

【数14】 B=B 0 +4・n+mod(19)+k div114 [Number 14] B = B 0 +4 · n + mod (19) + k div114

【数15】 j=2〔(49k)mod57〕+〔(k mod8)div4〕 [Number 15] j = 2 [(49k) mod57] + [(k mod8) div4]

【0059】この〔数11〕式〜〔数15〕式がインターリーブ方程式として設定されている場合には、メモリとして18データ×(6+1),42データ×(5+ [0059] When this [equation 11] formula ~ [Equation 15] equation is set as the interleaving equation, 18 data × a memory (6 + 1), 42 data × (5+
1),96データ×(5+4+3+2)のブロック構成とすることで、従来に比べ約40%の記憶容量の削減ができる。 1), 96 data × (5 + 4 + 3 + 2) With block configuration of can reduce the storage capacity of about 40 percent compared with the prior art.

【0060】なお、上述実施例では書込みアドレスをアドレス変換回路106により変換させてインターリーブさせる処理を行うようにしたが、読出しアドレスをアドレス変換してインターリーブ処理させるようにしても良い。 [0060] In the above description, examples and to perform processing to interleaving by conversion by the address conversion circuit 106 a write address, may be made to interleave processing by the address converting the read address. また、インターリーブ処理を行うメモリはRAMで構成させたが、レジスタとしても良い。 Although memory is a RAM for performing an interleaving process, or as a register. また、アドレス変換回路106はROMテーブルより構成するようにしたが、演算処理によりアドレス変換を行うようにしても良い。 Although the address conversion circuit 106 and such that a ROM table, may be performed address conversion by the arithmetic processor. また、書込みアドレス生成用のカウンタ104と読出しアドレス生成用のカウンタ105とは、共用化させても良い。 Further, the counter 104 and the read address counter 105 for generating the write address generation, may be shared.

【0061】また、上述実施例ではインターリーブ回路として説明したが、インターリーブされたデータを元に戻すデ・インターリーブ処理を行う場合にも、同様の処理を行うようにすることで、デ・インターリーブ処理を行うメモリの記憶容量を削減することができる。 [0061] Further, although the above embodiment has been described as interleave circuit, even when performing deinterleave processing to restore the interleaved data, is possible to perform the same processing, a de-interleave processing it is possible to reduce the storage capacity of the memory to perform. この場合には、各メモリ111,112,113にインターリーブされたバーストデータを供給して、デ・インターリーブされたブロックデータがメモリの出力側に得られるようにすれば良く、具体的にはアドレス変換回路106 In this case, by supplying a burst data interleaved in each memory 111, 112 and 113 may be so de-interleaved block data is obtained at the output side of the memory, specifically address translation circuit 106
で変換するアドレスを、インターリーブされたアドレスから元のブロックデータのアドレスに変換する処理を行うようにすれば良い。 In an address to be converted, it is only necessary to perform processing for converting the interleaved addresses in the address of the original block data.

【0062】次に、本発明の第2の実施例を図3〜図8 Next, a second embodiment of the present invention FIGS. 3-8
を参照して説明する。 With reference to the description.

【0063】本例においては、図14,図15に示したデジタル通信が行われる携帯電話機の送信系のチャンネルエンコーダ20内のインターリーブ回路を図3に示すように構成したもので、図14及び図15に対応する部分には同一符号を付し、その詳細説明は省略する。 [0063] In this example, FIG. 14, which was constructed as shown in FIG. 3 the interleave circuit channel encoder 20 of the transmission system of a mobile telephone digital communication is performed as shown in FIG. 15, FIG. 14 and FIG. 15 the same reference numerals are given to the corresponding parts, the detailed description thereof is omitted.

【0064】図3において、201,202は畳込み符号器22(図15参照)が出力する2系統の畳込み符号化されたブロックデータが供給される端子を示し、この端子201及び202に得られるブロックデータを、メモリ211,212に供給する。 [0064] In FIG. 3, 201, 202 convolutional encoder 22 indicates a terminal convolution coded block data of two systems (see Fig. 15) outputs is supplied, resulting in the pin 201 and 202 the is block data, and supplies to the memory 211 and 212. この2個のメモリ21 The two memory 21
1,212は、メモリ211が0.5ブロック分のデータを記憶する容量を有し、メモリ212が1ブロック分のデータを記憶する容量を有する。 1,212 has a capacity memory 211 stores the data of 0.5 blocks, has a capacity memory 212 for storing data of one block. そして、メモリ21 Then, the memory 21
1は記憶エリアが4分割され、それぞれがメモリa, 1 memory area is divided into four, each memory a,
b,c,dとしてある。 b, c, there is as d. また、メモリ212は記憶エリアが8分割され、それぞれがメモリe,f,g,h, The memory 212 stores area is divided into eight, each memory e, f, g, h,
i,j,k,lとしてある。 i, a j, k, as l. このメモリの分割数は後述する畳込み符号化率により決まる(ここでは畳込み符号化率1/2)。 Division number of the memory is determined by the convolution coding rate to be described later (where convolutional coding rate of 1/2 is). なお、分割されたそれぞれのメモリa〜 Incidentally, each divided memory a~
lは1バーストのデータの半分の記憶容量を有する。 l has a half of the storage capacity of data for one burst. この場合、本例においてはメモリに書込んでから読出すまでの時間が比較的短いデータがメモリ211に書込まれるようにしてあり、メモリに書込んでから読出すまでの時間が比較的長いデータがメモリ212に書込まれるようにしてある。 In this case, in the present embodiment Yes as the time from at written into the memory until reading is relatively short data are written into the memory 211, a relatively long time until reading from in written into the memory data are then to be written into the memory 212. この書込まれるメモリを選択する具体的な制御については後述する。 Specific control for selecting the memory to be written this book will be described later.

【0065】そして、後述するアドレスセレクタ208 [0065] and, later to address selector 208
側から供給されるアドレスデータによりそれぞれのメモリに書込まれるアドレス及びメモリから読出されるアドレスが制御され、読出しアドレスの制御によりデータをインターリーブさせる処理が行われる。 Address read from the address and the memory to be written to each memory by the address data supplied from the side is controlled, the processing for interleaving the data is performed by the control of the read address. そして、各メモリ211,212から読出されたデータをデータセレクタ203に供給し、このデータセレクタ203で後述する書込み/読出し制御回路209の制御に基づいて選択されたデータを、バーストデータとして出力端子204 Then, the data read from the memory 211 and 212 is supplied to a data selector 203, the data selected on the basis of the control of the write / read control circuit 209 which will be described later in this data selector 203, the output terminal as the burst data 204
から後段の回路(図15のエンクリプション回路24) The subsequent circuit (encryption circuit 24 of FIG. 15)
に供給し、送信回路で送信処理を行って基地局側に送信させる。 Fed to, is transmitted performs transmission processing by the transmission circuit to the base station side.

【0066】そして、本例の回路でのインターリーブ処理を制御するために、ブロックデータの出力に同期して、制御回路30から2種類の開始信号a,bが出力され、一方の開始信号aを読出しアドレス生成用カウンタ205に供給し、他方の開始信号bを書込みアドレス生成用カウンタ206に供給する。 [0066] Then, in order to control the interleaving process in the circuit of the present embodiment, in synchronization with the output of the block data, two types of start signal a from the control circuit 30, b is output, one of the start signal a It is supplied to the read address generating counter 205, and supplies the other of the start signal b to the write address generating counter 206. そして、カウンタ20 Then, the counter 20
5で開始信号aに基づいてカウントしたアドレスデータをアドレス変換回路207に供給し、読出しアドレスをインターリーブ方程式に従ってインターリーブされたアドレスに変換する。 5 based on the start signal a by supplying a count address data to the address conversion circuit 207 converts the read address to the interleaved address according interleaving equation. このアドレス変換回路207は、例えばROMテーブルにより構成される。 The address conversion circuit 207 is composed of, for example, a ROM table.

【0067】そして、カウンタ206で生成された書込みアドレスデータと、アドレス変換回路207で変換された読出しアドレスデータとを、アドレスセレクタ20 [0067] Then, the write address data generated by the counter 206, and a read address data converted by the address conversion circuit 207, the address selector 20
8に供給し、書込み/読出し制御回路209の制御に基づいて選択されたアドレスデータをアドレスセレクタ2 Supplied to 8, address an address data selected under the control of write / read control circuit 209 selector 2
08から各メモリ211,212に供給する。 Supplied to each memory 211 and 212 from 08. また、各メモリ211,212での書込みと読出しとの切換えも、書込み/読出し制御回路209の制御により行われる。 Further, switching between the writing and reading of each memory 211 and 212 is also performed by the control of the write / read control circuit 209. さらに、データセレクタ203でのバーストデータの選択も、書込み/読出し制御回路209の制御により行われる。 Moreover, the selection of the burst data in the data selector 203 is also performed by the control of the write / read control circuit 209. この場合、書込み/読出し制御回路209によるそれぞれの制御は、制御回路30から供給される制御指令に基づいて行われる。 In this case, each of the control by the write / read control circuit 209 is performed based on a control command supplied from the control circuit 30.

【0068】ここで、本例の構成により処理されるデータについて説明すると、図5に示すように、送信させるソースデータ列{D (0) ,D (1) ,‥‥D (n) }は、ソースデータ1個につき2個の符号化データが畳込み符号器22で生成され、 2( n+1)個の符号化データ列{G0 (0) ,G0 (1) ,‥‥G0 (n) },{G1 (0) [0068] Here, to describe the data to be processed by the configuration of the present embodiment, as shown in FIG. 5, the source data sequence {D (0), D ( 1), ‥‥ D (n)} to be transmitted , two coded data per one source data is generated by the convolutional encoder 22, 2 (n + 1) pieces of encoded data sequence {G0 (0), G0 ( 1), ‥‥ G0 (n)} , {G1 (0),
G1 (1) ,‥‥G1 (n) }がインターリーブ回路23に供給される。 G1 (1), ‥‥ G1 ( n)} is supplied to the interleave circuit 23. この場合、畳込み符号器22での符号化率は1/2とする。 In this case, the coding rate of the convolutional encoder 22 is 1/2. そして、インターリーブ回路23でのインターリーブ処理により、(m+1)個のデータで構成する(k+1)個のバーストデータ列〔{C0 (0) By interleaving processing in the interleave circuit 23, (m + 1) composed of pieces of data (k + 1) pieces of the burst data sequence [{C0 (0),
C0 (1) ,‥‥C0 (m) },‥‥{Ck (0) ,C C0 (1), ‥‥ C0 ( m)}, ‥‥ {Ck (0), C
(1) ,‥‥Ck (m) }〕が生成される。 k (1), ‥‥ Ck ( m)} ] is generated.

【0069】この場合の畳込み符号器の構成例を図6に示すと、端子241に得られるソースデータ列{D (0), [0069] If illustrating a configuration example of a convolutional encoder in this case in FIG. 6, the source data sequence {D (0) obtained at the terminals 241,
(1), ‥‥D (n) }を、4段に接続されたDフリップフロップ242,243,244,245に順次供給し、 D (1), ‥‥ D a (n)}, are sequentially supplied to the D flip-flop 242,243,244,245 connected to the four stages,
端子241に得られるデータと、Dフリップフロップ2 And data obtained at a terminal 241, D flip-flop 2
44の出力と、Dフリップフロップ245の出力とを、 And the output of 44, and the output of the D flip-flop 245,
Ex-ORゲート246に供給して排他的論理和をとり、 An exclusive OR is supplied to the ex-OR gate 246,
G0系列のブロックデータ列{G0 (0), G0 (1), ‥‥G G0 series of block data strings {G0 (0), G0 ( 1), ‥‥ G
(n) }を端子247に得る。 Obtaining 0 (n)} to the terminal 247. また、端子241に得られるデータと、Dフリップフロップ242の出力と、D Moreover, the data obtained at a terminal 241, the output of the D flip-flop 242, D
フリップフロップ244の出力と、Dフリップフロップ245の出力とを、Ex-ORゲート248に供給して排他的論理和をとり、G1系列のブロックデータ列{G1 The output of the flip-flop 244, D and the output of flip-flop 245, an exclusive OR is supplied to the Ex-OR gate 248, the block data string of G1 sequence {G1
(0), G1 (0), G1 (1), ‥‥G1 (n) }を端子249に得る。 (1), to obtain a ‥‥ G1 (n)} to the terminal 249.

【0070】次に、本例のインターリーブ回路の動作を説明する。 [0070] Next, the operation of the interleave circuit of the present embodiment. ここで設定されるインターリーブ方程式は、 Interleaving equation that is set here,
上述した第1の実施例で説明した〔数6〕式〜〔数1 Described in the first embodiment described above [6] formula ~ [Equation 1
0〕式で、各メモリa〜lの動作タイミングを図4に示す。 0] In equation shows the operation timing of each memory a~l in FIG. この図4のA〜Lは、メモリa〜lのデータ書込み,読出し状態を示し、畳込み符号器側から端子20 A~L of Figure 4, data write in the memory to l, shows a read state, the terminal 20 from the convolutional encoder side
1,202に得られるブロックデータの内で、{G0 Among the block data obtained 1,202, {G0
(4n) }番目のデータがメモリaに書込まれ、{G (4n)} th data is written to the memory a, {G
(4n) }番目のデータがメモリbに書込まれ、{G0 1 (4n)} th data is written to the memory b, {G0
(4n+1) }番目のデータがメモリcに書込まれ、{G1 (4n + 1)} th data is written in the memory c, {G1
(4n+1) }番目のデータがメモリdに書込まれ、{G0 (4n + 1)} th data is written to memory d, {G0
(4n+2) }番目のデータがメモリe又はiに書込まれ、 (4n + 2)} th data is written into the memory e or i,
{G1 (4 n+2) }番目のデータがメモリf又はjに書込まれ、{G0 (4n+3) }番目のデータがメモリg又はkに書込まれ、{G1 (4n+3) }番目のデータがメモリh又はl {G1 (4 n + 2) } th data is written in the memory f or j, {G0 (4n + 3 )} th data is written into the memory g or k, {G1 (4n + 3 ) } th data memories h or l
に書込まれる。 It is written to.

【0071】ここで、メモリ212が分割されて構成されるメモリe〜lは、メモリe,f,g,hとメモリi,j,k,lとが1ブロック毎に交互に使用され、結局8バースト周期で使用されることになる。 [0071] Here, the memory e~l configured memory 212 is divided, the memory e, f, g, h and memory i, j, k, and a l are used alternately for each block, after all It will be used in 8 burst period. 即ち、図4 That is, FIG. 4
に示すように、或るタイミングで1ブロックのデータが入力すると、この1ブロックのデータが8分割されてメモリa〜hに記憶される。 As shown in, 1 when the block of data is inputted at a certain timing, the data of one block is stored in the 8 divided by the memory to h. そして、この記憶された後に順次バーストデータとして記憶データが読出されるが、 Then, as sequentially burst data after being this stored but stored data is read,
この読出し時にはメモリa〜dに記憶されたデータがメモリa,b,c,dの順序で読出されると共に、1ブロック前のタイミングでメモリi〜lに記憶されたデータがメモリi,j,k,lの順序で読出され、インターリーブされた4バーストのデータとされる。 The read time data memory a stored in the memory a~d to, b, c, while being read out in the order of d, 1 block before the data stored in the memory i~l timing memory i, j, k, are read in the order of l, it is interleaved 4 bursts of data. 即ち、最初の1バーストのデータがメモリaの出力とメモリiの出力とで構成され、次のバーストのデータがメモリbの出力とメモリjとで構成され、次のバーストのデータがメモリcの出力とメモリkとで構成され、最後のバーストのデータがメモリdの出力とメモリlとで構成される。 That is, data of the first one burst is composed of the outputs of the memory i of the memory a, the data of the next burst is composed of a power and memory j memory b, the data of the next burst memory c is composed of the output and the memory k, the data of the last burst is composed of the output and memories l memory d.

【0072】そして、次のタイミングで供給される1ブロックのデータは、メモリa〜dとメモリi〜lが使用されて記憶され、この記憶された後にメモリa〜dに記憶されたデータと1ブロック前のタイミングでメモリe [0072] Then, in a block of data to be supplied the next timing, the memory a~d memory i~l is stored is used, the data stored in the memory a~d after being the storage 1 memory e in the previous block of timing
〜hに記憶されたデータとが順次読出されて同様に4バーストデータとされる。 The stored data is similar to 4 burst data are sequentially read out to h. このメモリの制御が8バーストのデータの出力毎に繰り返されることになる。 Control of the memory is to be repeated for each output of the 8 bursts of data.

【0073】このようにインターリーブ処理が行われることで、各メモリ211,212の記憶容量は合計で1.5ブロック分であり、1.5ブロック分の容量のメモリでインターリーブ処理が行われることになり、各ブロックのデータを一括してメモリに記憶させるために2 [0073] By thus interleave processing is performed, the storage capacity of each memory 211 and 212 is 1.5 blocks in total, that interleave processing is performed in the memory capacity of 1.5 blocks becomes, 2 in order to be stored in the memory in a lump data of each block
ブロック分のメモリが必要な従来例(図16の例)に比べ、0.5ブロック分のメモリ容量の削減(即ち25% Compared with the memory prior art required blocks (the example of FIG. 16), reduction of the memory capacity of 0.5 blocks (i.e. 25%
のメモリ容量の削減)ができる。 Of the reduction of the memory capacity) it can be. そして本例においては、書込んでから読出すまでの時間が比較的短いデータが記憶されるメモリ211を4分割してメモリa〜dとすると共に、書込んでから読出すまでの時間が比較的長いデータが記憶されるメモリ212を8分割してメモリe〜lとして、それぞれのメモリa〜lの内の8個のメモリに並列的にブロックデータの書込みを行うことで、 And in the present example, the time is relatively short data from at written until reading is to the memory 211 is divided into four by the memory a~d stored, compared the time from at written until reading the memory 212 of target long data is stored as 8 divided and memory E~l, in parallel to writing block data into eight memory of the respective memory to l,
データの書込み速度や読出し速度が1/8に低下する。 Write speed and read speed of data is reduced to 1/8.
このようにデータの書込み速度や読出し速度が大幅に低下することで、メモリの駆動信号の低周波数化が行え、 By thus writing speed and reading speed of the data is greatly reduced, the low frequency of the drive signal of the memory is performed,
インターリーブ回路の消費電力を低くすることができると共に、回路構成自体も簡単になり、小型にインターリーブ回路を構成することができる。 It is possible to reduce the power consumption of the interleave circuit, also simplifies the circuit configuration itself can be configured to interleave circuit compact. この場合、ここではメモリ211,212の分割数を畳込み符号化率に従ったものとしたので、畳込み符号化されたブロックデータの並列処理が良好に行われる。 In this case, here since those according the number of divisions of the memory 211 and 212 in the convolution coding rate, the parallel processing of convolutional encoded block data is satisfactorily performed.

【0074】なお、この第2の実施例では読出しアドレスをアドレス変換回路207により変換させてインターリーブさせる処理を行うようにしたが、書込みアドレスをアドレス変換してインターリーブ処理させるようにしても良い。 [0074] Although to perform processing to interleaving by conversion by the address conversion circuit 207 a read address in the second embodiment, it may be made to interleave processing by the address converting a write address. また、インターリーブ処理を行うメモリはR The memory for performing interleaving process R
AMで構成させたが、レジスタとしても良い。 But was composed of AM, it may be used as the register. また、アドレス変換回路207はROMテーブルより構成するようにしたが、演算処理によりアドレス変換を行うようにしても良い。 Although the address conversion circuit 207 and such that a ROM table, may be performed address conversion by the arithmetic processor. また、書込みアドレス生成用のカウンタ2 The counter 2 for write address generating
06と読出しアドレス生成用のカウンタ205とは、共用化させても良い。 06 and the counter 205 for the read address generator, may be shared.

【0075】また、この第2の実施例でもインターリーブ回路として説明したが、インターリーブされたデータを元に戻すデ・インターリーブ処理を行う場合にも、同様の処理を行うように構成して、デ・インターリーブ処理を行うメモリの記憶容量の削減及びメモリの書込み, [0075] Furthermore, although described as interleave circuit in this second embodiment, even when performing the deinterleave processing to restore the interleaved data, and configured to perform the same processing, de reduction of the storage capacity of the memory for performing the interleaving processing and memory write,
読出し速度の低速化を計ることができる。 It can measure the slow reading speed. この場合には、各メモリ211,212にインターリーブされたバーストデータを供給して、デ・インターリーブされたブロックデータがメモリの出力側に得られるようにすれば良く、具体的にはアドレス変換回路207で変換するアドレスを、インターリーブされたアドレスから元のブロックデータのアドレスに変換する処理を行うようにすれば良い。 In this case, by supplying a burst data interleaved in each memory 211 and 212, it may be so de-interleaved block data is obtained at the output side of the memory, specifically the address conversion circuit 207 in an address to be converted, it is only necessary to perform processing for converting the interleaved addresses in the address of the original block data.

【0076】ここで、この受信時のデ・インターリーブ処理を行う場合のデータ例について説明すると、図7に示すように、受信した(m+1)個のデータで構成される(k+1)個のバーストデータ列〔{u0 (0), u0 [0076] Here, to describe the data example of the case of performing a de-interleave processing at the time of reception, as shown in FIG. 7, and a receiving (m + 1) of data (k + 1) pieces of the burst data column [{u0 (0), u0
(1), ‥‥u0 (m) },‥‥{Ck (0), Ck (1), ‥‥Ck (1), ‥‥ u0 (m )}, ‥‥ {Ck (0), Ck (1), ‥‥ Ck
(m) }〕が、デ・インターリーブ回路12でのデ・インターリーブ処理により、2(n+1)個のブロックデータ列{u′ (0), u′ (1), ‥‥u′ (2n+1) }とされる。 (m)}] is, the deinterleave processing in the deinterleave circuit 12, 2 (n + 1) pieces of block data strings {u '(0), u ' (1), ‥‥ u '(2n + 1 ) are}. そして、ビタビ復号器13での符号化率1/2のビタビ復号により、ソースデータ列{d (0),(1), ‥‥d (n) Then, by the Viterbi decoding of a coding rate of 1/2 of the Viterbi decoder 13, the source data sequence {d (0), d ( 1), ‥‥ d (n)}
が生成される。 There is generated.

【0077】また、デ・インターリーブ処理とビタビ復号とのインターフェースの切口となるビタビ復号に於けるブランチメトリック計算回路の例を図8に示す。 [0077] Further, examples of in the branch metric calculation circuit in Viterbi decoding as the cut interface with the de-interleave processing and Viterbi decoding shown in Fig. ここでは、デ・インターリーブ回路から出力されるブロックデータ列{u′ (0), u′ (1), ‥‥u′ (2n+1) }を、端子221を介してラッチ回路222,223に供給する。 Here, the block data string output from the de-interleave circuit {u '(0), u ' (1), ‥‥ u '(2n + 1)} , and the latch circuit 222, 223 through the terminal 221 supplies.
このそれぞれのラッチ回路222,223では、それぞれ所定のタイミングで一次保持を行って、符号化の生成多項式に対応するデータ列{u′ (0), u′ (2), ‥‥u′ In the respective latch circuits 222 and 223, respectively carried out primary held in a predetermined timing, the data sequence {u corresponding to the generated polynomial of the encoder '(0), u' ( 2), ‥‥ u '
(2n) }及び{u′ (1), u′ (3), ‥‥u′ (2n+1) }を得る。 (2n)} and {u '(1), u ' (3), obtaining a ‥‥ u '(2n + 1) }. そして、符号化率に従って、2個のデータ{u′ Then, according to the coding rate, two data {u '
(0), u′ (1) },{u′ (2), u′ (3) },‥‥{u′ (0), u '(1 )}, {u' (2), u '(3)}, ‥‥ {u'
(2n) ,u′ (2n+1) }を使用して各ブランチメトリック計算回路231,232,233,234に供給して、対応したブランチメトリックの計算を行う。 (2n), u '(2n + 1)} are supplied to the branch metric calculating circuit 231, 232, 233 and 234 using, the calculation of the corresponding branch metric.

【0078】この場合、本実施例のデ・インターリーブ処理を適用することで、畳込み符号化率に従って並列処理が行われるので、ラッチ回路222,223でデータのラッチをすることなく、各ブランチメトリック計算回路231〜234でブランチメトリック計算が可能になり、それだけビタビ復号器の構成を簡単にすることができる。 [0078] In this case, by applying a de-interleaving process of the present embodiment, since the parallel processing is performed in accordance with convolutional coding rate, without the latch data in the latch circuits 222 and 223, each branch metric in calculating circuit 231-234 enables branch metric calculation, it is possible to simplify the correspondingly Viterbi decoder configuration. このように本実施例によると、デ・インターリーブ処理も良好に行われる。 Thus, according to the present embodiment, the de-interleave processing is also performed satisfactorily.

【0079】次に、本発明の第3の実施例を図9〜図1 Next, FIGS. 9 1 a third embodiment of the present invention
3を参照して説明する。 3 with reference to the description.

【0080】本例においては、図14,図15に示したデジタル通信が行われる携帯電話機の受信系のチャンネルデコーダ20内のデ・インターリーブ回路を図9に示すように構成したもので、図14及び図15に対応する部分には同一符号を付し、その詳細説明は省略する。 [0080] In this example, FIG. 14, which was constructed as shown in FIG. 9 a de-interleave circuit of the receiving system channel decoder 20 of the mobile phone is a digital communication shown in FIG. 15 is performed, FIG. 14 and the same reference numerals are given to corresponding parts in FIG. 15, detailed description thereof will be omitted.

【0081】図9において、301はデクリプション回路11(図15参照)が出力するバーストデータが供給される端子を示し、この端子301に得られるバーストデータを、メモリ311〜318に供給する。 [0081] In FIG. 9, 301 denotes a terminal to which the burst data output from the decryptions circuit 11 (see FIG. 15) is supplied, the burst data obtained in this terminal 301 is supplied to the memory 311 through 318. この8個のメモリ311〜318は、合計で2ブロック分のデータの記憶容量を有し、端子301に得られるバーストデータの偶数番目のデータがメモリ311〜314に記憶され、奇数番目のデータがメモリ315〜318に記憶される。 The eight memory 311-318 has a storage capacity of data for two blocks in total, even data burst data obtained at a terminal 301 is stored in the memory 311 to 314, the odd-numbered data It is stored in the memory 315 to 318. また本例においては、偶数番目のデータが記憶されるメモリ311〜314への書込みアドレスを、順次−16ずつオフセットさせると共に、奇数番目のデータが記憶されるメモリ315〜318への書込みアドレスを、順次{(−16)+(−32)}ずつオフセットさせる。 In the present example, the write address to the memory 311 to 314 even-numbered data are stored, dissipate one by -16 offset, the write address to the memory 315 to 318 to the odd-numbered data is stored, sequentially {(-16) + (- 32)} by offsetting.

【0082】そして、アドレスカウンタ303から供給されるアドレスデータによりそれぞれのメモリに書込まれるアドレス及びメモリから読出されるアドレスが制御され、読出しアドレスの制御によりデータをデ・インターリーブさせる処理が行われる。 [0082] Then, the address read from the address and the memory to be written to each memory is controlled by the address data supplied from the address counter 303, the processing for de-interleaving the data is performed by the control of the read address. この場合、アドレスカウンタ303はゲート回路により構成され、このアドレスカウンタ303での書込みアドレス及び読出しアドレスの生成は、制御回路30の制御で行われる。 In this case, the address counter 303 is constituted by a gate circuit, the generation of the write address and the read address in the address counter 303 is performed by the control of the control circuit 30. そして、 And,
各メモリ311〜318から読出されたデータをデータセレクタ302に供給し、このデータセレクタ302で制御回路30の制御に基づいて選択された2系統のデータを、畳込み符号化されたブロックデータとして出力端子304,305から後段の回路(図15のビタビ復号器13)に供給して復号させる。 The data read from the memory 311 to 318 is supplied to a data selector 302, the two systems of data selected under the control of the control circuit 30 in this data selector 302, output as a convolution coded block data is supplied from the terminal 304 and 305 to the subsequent circuit (Viterbi decoder 13 of FIG. 15) is decoded.

【0083】そして、本例の回路でのデ・インターリーブ処理を制御するために、バーストデータの供給に同期して、制御回路30から各メモリ311〜318に直接書込み,読出し制御信号を供給すると共に、データセレクタ302にも直接制御信号を供給する。 [0083] Then, in order to control the deinterleave processing in the circuit of the present embodiment, in synchronization with the supply of the burst data, directly writing from the control circuit 30 to each memory 311-318, supplies a read control signal supplies a direct control signal to the data selector 302.

【0084】次に、本例のインターリーブ回路の動作を説明する。 [0084] Next, the operation of the interleave circuit of the present embodiment. まず、ここで設定されるインターリーブ方程式を次式に示す。 First, the interleaving equation set here to the following equation.

【0085】 [0085]

【数16】i(B,j)=C(n,k) Equation 16] i (B, j) = C (n, k)

【数17】k=0,1,‥‥455 [Number 17] k = 0,1, ‥‥ 455

【数18】n=0,‥‥N,N+1,‥‥ [Number 18] n = 0, ‥‥ N, N + 1, ‥‥

【数19】B=B 0 +4・n+k mod(4) [Number 19] B = B 0 +4 · n + k mod (4)

【数20】 j=2〔(49k)mod57〕+〔(k mod8)div4〕 [Number 20] j = 2 [(49k) mod57] + [(k mod8) div4]

【0086】この〔数16〕式〜〔数20〕式について説明すると、〔数16〕式はn番目のブロックデータのk番目のデータがB番目のバーストのj番目のデータになることを示す。 [0086] indicates Referring to the [number 16] formula ~ [Equation 20] expression, to become a j-th data of the k-th data B th burst [Equation 16] Equation n-th block data . また、〔数17〕式は1ブロックデータが0番目から455番目の456データで構成されることを示す。 Further, the [number 17] equation indicates that one block data is composed of 455-th 456 data from 0 th. また、〔数18〕式はブロックデータの番号を示す。 Further, [the number 18] equation indicates the number of the block data. また、〔数19〕式はインターリーブの深さが4で、n番目のブロックデータの4k,4k+1,4 Also, in [Equation 19] Equation depth of interleaving 4, 4k of the n-th block data, 4k + l, 4
k+2,4k+3番目のデータが、それぞれ4n,4n k + 2,4k + 3 th data, respectively 4n, 4n
+1,4n+2,4n+3番目のバーストに配置されることを示す。 + 1,4n + 2,4n + 3 th indicates being located at a burst. また、〔数20〕式は各バーストに配置されるデータの位置を示す。 Further, [the number 20] formula represents the position of data located in each burst.

【0087】このインターリーブ方程式の設定により、 [0087] by the setting of the interleaving equation,
インターリーブされた各バーストデータを奇数番目のデータと偶数番目のデータとに分割してみると、各バースト中に含まれるブロックデータは、8k番目と8k+4 Looking dividing the interleaved each burst data into the odd-numbered data and even-numbered data, the block data included in each burst, 8k second and 8k + 4
番目、8k+1番目と8k+5番目、8k+2番目と8 Th, 8k + 1 th and 8k + 5 th, 8k + 2 th and 8
k+6番目、8k+3番目と8k+7番目の位置が、それぞれ−63オフセットした配置になり、各バーストデータ間で4k,4k+1,4k+2,4k+3番目のデータが、それぞれ−16ずつオフセットした配置になる。 k + 6 th, 8k + 3 th and 8k + 7 th position, becomes arrangement respectively -63 offset, 4k between each burst data, 4k + 1,4k + 2,4k + 3 th data, the arrangement that is offset by -16 respectively.

【0088】このインターリーブ方程式の設定に基づいた本例の回路の動作タイミングを図10を参照して説明すると、端子301に得られるインターリーブされたバーストデータ{i0 (0), ‥‥i0 (113) },{i1 (0), [0088] In operation timing of the circuit of the present example based on the set of the interleaving equation with reference to FIG. 10, the burst data {i0 (0) interleaved obtained at a terminal 301, ‥‥ i0 (113) }, {i1 (0),
‥‥i1 (113) },{i2 (0 ), ‥‥i2 (113) },{i ‥‥ i1 (113)}, { i2 (0), ‥‥ i2 (113)}, {i
(0), ‥‥i3 (113) }の内で、偶数番目のデータ{i 3 (0), of the ‥‥ i3 (113)}, even-numbered data {i
(0), i0 (2), ‥‥i0 (112) },{i1 (0), i1 (2), 0 (0), i0 (2 ), ‥‥ i0 (112)}, {i1 (0), i1 (2),
‥‥i1 (112) },{i2 (0), i2 (2), ‥‥i ‥‥ i1 (112)}, { i2 (0), i2 (2), ‥‥ i
(112) },{i3 (0), i3 (2), ‥‥i3 (112) }のそれぞれ57個のデータ列を、図10のA〜Dに示すように、メモリ311,312,313,314に順次記憶させる。 2 (112)}, {i3 (0), i3 (2), each 57 pieces of data strings ‥‥ i3 (112)}, as shown in A~D in FIG. 10, a memory 311, 312, 313 , and sequentially stored in the 314. この場合、各メモリ311,312,313, In this case, each memory 311, 312, 313,
314への書込みアドレスを、順次−16ずつオフセットさせる。 The write address to the 314, to one by -16 offset.

【0089】同様に、バーストデータの奇数番目のデータ{i0 (1), i0 (3), ‥‥i0 (113 ) },{i1 (1), [0089] Similarly, the odd-numbered data of the burst data {i0 (1), i0 ( 3), ‥‥ i0 (113)}, {i1 (1), i
(3), ‥‥i1 (113) },{i2 (1), i2 (3), ‥‥i2 1 (3), ‥‥ i1 ( 113)}, {i2 (1), i2 (3), ‥‥ i2
(113 ) },{i3 (1), i3 (3), ‥‥i3 (113) }のそれぞれ57個のデータ列を、図10のE〜Hに示すように、メモリ315,316,317,318に順次記憶させる。 (113)}, {i3 ( 1), i3 (3), respectively 57 pieces of data strings ‥‥ i3 (113)}, as shown in E~H in FIG. 10, a memory 315, 316, and 317, 318 is sequentially stored in. この場合には、各メモリ315,316,31 In this case, each memory 315,316,31
7,318への書込みアドレスを、順次{(−16)+ A write address to 7,318, successively {(-16) +
(−32)}ずつオフセットさせる。 (-32)} each is offset.

【0090】このように書込みアドレスを設定することで、ブロックデータのデータ番号8k,8k+1,‥‥ [0090] By setting in this way the write address, data number 8k block data, 8k + 1, ‥‥
8k+7はそれぞれメモリ311〜318の同一アドレスに記憶されることになる。 8k + 7 will be respectively stored in the same address of the memory 311-318.

【0091】そして、このように書込まれたデータの読出しは、インターリーブパターンに従ってそれぞれ{C [0091] The read of the thus written data, respectively in accordance with the interleave pattern {C
(0),(7), ‥‥C (8k) },{C (1),(8), ‥‥ (0), C (7) , ‥‥ C (8k)}, {C (1), C (8), ‥‥
(8k+1) },‥‥{C (7),(15), ‥‥C (8k+7) }の順で読出すように読出しアドレスをアドレスカウンタ30 C (8k + 1)}, ‥‥ {C (7), C (15), ‥‥ C (8k + 7) the address counter 30 to read address as the order in reading of}
3で作成して図10に示すように行われる。 3 created is performed as shown in FIG. 10. そして、データセレクタ302でブロックデータの偶数番目のブロックデータ列{C (0),(2), ‥‥C (112) }を、この順序で出力端子304に供給すると共に、ブロックデータの奇数番目のブロックデータ列{C (1),(3), ‥‥C Then, the even-numbered block data string {C (0), C ( 2), ‥‥ C (112)} of the block data in the data selector 302 supplies to the output terminal 304 in this order, odd block data th block data string {C (1), C ( 3), ‥‥ C
(113) }を、この順序で出力端子305に供給する。 The (113)}, to the output terminal 305 in this order.

【0092】この書込みと読出しの処理を、4バーストデータの入力毎に繰り返し行い、ブロックデータ列を生成させる。 [0092] The process of this writing and reading, repeated for each input of the 4 burst data, to generate block data string.

【0093】このようにデ・インターリーブ処理が行われることで、8分割されたメモリ311〜318の書込みアドレス及び読出しアドレスが全て同じになり、メモリのアドレス制御が簡単に行えるようになる。 [0093] By thus de-interleave processing is carried out, 8 divided write address and read address of the memory 311 to 318 were all the same, the address control of the memory is so performed easily. 従って、 Therefore,
アドレスカウンタ303として簡単な論理ゲートで構成できると共に、書込みアドレス生成用のカウンタと読出しアドレス生成用のカウンタとを共用化することが簡単になる。 Together can be composed of simple logic gates as the address counter 303, it is easy to share the counter and the counter for the read address generation for write address generation. このため、デ・インターリーブ回路の回路規模を小さくすることができると共に、消費電力を削減することができる。 Therefore, it is possible to it is possible to reduce the circuit scale of the de-interleave circuit, to reduce power consumption.

【0094】なお、上述実施例ではデ・インターリーブ回路として説明したが、インターリーブ処理を行う場合にも、同様の処理を行うようにすることで、インターリーブ処理の制御系を簡単化することができる。 [0094] In the above description, embodiments have been described as the de-interleave circuit, even when performing interleave processing, by to perform the same processing, it is possible to simplify the control system of interleaving. この場合には、各メモリ311〜318にブロックデータを供給して、インターリーブされたバーストデータがメモリの出力側に得られるようにすれば良い。 In this case, by supplying the block data in each memory 311-318, interleaved burst data may be so as to obtain at the output side of the memory.

【0095】ここで、アドレスカウンタ303を臨む回路構成の一例を図11に示す。 [0095] Here, an example of a circuit configuration facing the address counter 303 in FIG. 11. この図11の例はデ・インターリーブ処理用のメモリとして、偶数ビットデータを記憶する2個のRAM421,422と奇数ビットデータを記憶する2個のRAM423,424を使用するようにしたもので、制御回路30側から端子401にデータ開始信号S11が得られ、端子402に書込み/読出し制御信号が得られる。 The example of FIG. 11 is a memory for de-interleaving process, which has to use a two RAM423,424 storing two RAM421,422 and odd bit data for storing even bits data, control data start signal S11 to the terminal 401 obtained from the circuit 30, the write / read control signal is obtained at a terminal 402. また、端子403にバースト番号のデータS13が得られる。 The data S13 in the burst number obtained at a terminal 403. そして、データ開始信号S11は1ビットカウンタ404で奇数ビットか偶数ビットかの判別が行われ、判別信号S14が偶数ビット用アドレスカウンタ410a及び奇数ビット用アドレスカウンタ410bに供給される。 Then, the data start signal S11 is performed to distinguish the odd bits or even bits in 1-bit counter 404, determination signal S14 is supplied to the address counter 410a and the odd bit address counter 410b for even bits. また、バースト番号のデータS13は、偶数ビットの初期アドレスを設定するセレクタ405aに供給されて、偶数ビット初期アドレスデータS15が生成されると共に、奇数ビットの初期アドレスを設定するセレクタ405bに供給されて、奇数ビット初期アドレスデータが生成される。 The data S13 in the burst number is supplied to the selector 405a to set the initial address of the even bits, along with the even bit initial address data S15 is generated, it is supplied to the selector 405b to set the initial address of the odd bits , odd bit initial address data is generated.

【0096】そして、偶数ビット用アドレスカウンタ4 [0096] Then, even bit address counter 4
10aは、アドレスデータを作成する2個の3ビットカウンタ411,412と、両カウンタ411,412を制御するセレクタ416と、論理ゲート413,41 10a includes two 3-bit counters 411 and 412 to create the address data, a selector 416 for controlling the both counters 411 and 412, logic gates 413,41
4,415,417で構成され、データ開始信号S11 Consists of 4,415,417, the data start signal S11
と偶数・奇数の判別信号S14と偶数ビット初期アドレスデータS15と書込み/読出し制御信号とが供給される。 And the even-numbered-odd discrimination signal S14 and the even bit initial address data S15 and the write / read control signal is supplied. この場合、カウンタ411で上位3ビットのアドレスデータS16が作成され、カウンタ412で下位3ビットのアドレスデータS19が作成される。 In this case, the upper 3 bits of the address data S16 is created in the counter 411, the lower 3 bits of the address data S19 is generated by the counter 412.

【0097】本例の構成の偶数ビット用アドレスカウンタ410aによると、図12に示すように、上位3ビットのアドレスデータS16(図12のF)は、下位3ビットのアドレスデータS19(図12のI)が“0”以外のときは“0”から“6”の繰り返しで、下位3ビットのアドレスデータS19が“0”のときは“0”から“7”に順次変化する。 [0097] According to even bit address counter 410a of the configuration of the present embodiment, as shown in FIG. 12, upper three bits of the address data S16 (F in FIG. 12) is, the lower 3-bit address data S19 (in FIG. 12 when I) is other than "0" by repetition of "0" to "6", when the lower 3 bits of the address data S19 is "0" successively changes from "0" to "7". また、下位3ビットのアドレスデータS19は、上位3ビットのアドレスデータS16 The lower 3 bits of the address data S19, the upper 3 bits of the address data S16
が“0”に戻るときに1ずつ減っていく。 There will decrease by one when you return to the "0". このカウント値の制御のために、3ビットカウンタ411のカウント出力が“6”であることを論理ゲート413で検出(図12のGの検出信号S17)すると共に、3ビットカウンタ411のカウント出力が“7”であることを論理ゲート414で検出(図12のHの検出信号S18)し、 For control of the count value, the 3 count output of bit counter 411 is "6" and detects logic gates 413 (G detection signal S17 in FIG. 12), the count output of the 3-bit counter 411 to be a "7" is detected by the logic gate 414 (H detection signal S18 in FIG. 12),
また3ビットカウンタ412のカウント出力が“7”であることを論理ゲート415で検出(図12のJの検出信号S20)する。 The detected that 3 counts the output of the bit counter 412 is "7" in logic gates 415 (detection signal J in Fig. 12 S20) for. このそれぞれの論理出力をセレクタ416で選択することで、両カウンタの制御信号S21 By selecting this respective logical output at the selector 416, the control signal S21 of the counters
(図12のK)が作成される。 (K in FIG. 12) is created. また、論理ゲート417 In addition, the logic gate 417
では、下位3ビットのアドレスデータS19が“6” In the lower 3 bits of the address data S19 is "6"
で、上位3ビットのアドレスデータS16が“2”のときに、各3ビットカウンタ411,412をリセットして“0”にする制御信号が作成される。 In the upper 3 bits of the address data S16 is at the "2", the control signal is generated to reset to "0" to each 3-bit counter 411. なお、ここでのカウンタデータ表示はヘキサ表示である。 It should be noted that the counter data display here is a hexa display.

【0098】そして、偶数ビット用アドレスカウンタ4 [0098] Then, even bit address counter 4
10aで作成されたアドレスデータをRAM421,4 The address data created by 10a RAM421,4
22に供給し、端子406に得られるバーストデータのRAM421,422への偶数ビットのデータの書込みが行われる。 Supplied to 22, writing of even bits of data to RAM421,422 burst data obtained at a terminal 406 is performed.

【0099】なお、奇数ビット用アドレスカウンタ41 [0099] In addition, the odd bit address counter 41
0bも同様に構成され、端子406に得られるバーストデータのRAM423,424への奇数ビットのデータの書込みが制御される。 0b is also configured similarly, the writing of the odd bits of data to RAM423,424 burst data obtained at a terminal 406 is controlled. 但し、偶数ビット初期アドレスデータS15の代わりに奇数ビット初期アドレスデータが奇数ビット用アドレスカウンタ410bに供給される。 However, odd-bit initial address data instead of the even bit initial address data S15 is supplied to the address counter 410b for the odd bits.

【0100】そして、各RAM421〜424からのデータ読出しは、図13に示すようにシーケンシャル読出しのためのアドレスデータが作成される。 [0100] Then, the data read from each RAM421~424 the address data for the sequential reading is created as shown in FIG. 13. 即ち、データの読出しタイミングでデータ開始信号S11(図13のA)が供給されると、RAM421,422の読出しアドレス(図13のB,偶数ビットの場合)が作成され、 That is, when the data start signal S11 at the read timing of data (A in FIG. 13) is supplied, the read address of RAM421,422 (B in FIG. 13, for even bits) is created,
各アドレスカウンタ410a,410bでは“0”〜 Each address counter 410a, in 410b "0" ~
“39”(ヘキサ表示)まで順次アドレスデータを作成し、対応したRAM421,422又は423,424 "39" to create a sequential address data to (hexa display), RAM421,422 corresponding or 423 and 424
に供給する。 Supplied to.

【0101】このアドレスデータの供給により、各RA [0101] by the supply of the address data, each RA
M421〜424から図13のC〜Fに示すように記憶データが読出され、データセレクタ407への選択信号S26(図13のG)の供給で、RAM421,422 Storing data from M421~424 as shown in C~F in FIG 13 is read out, in the supply of the selection signal to the data selector 407 S26 (G in FIG. 13), RAM421,422
から読出しされたデータが交互に選択されて偶数データS27(図13のH)が作成されると共に、RAM42 Read data is alternately selected with even data S27 (H in FIG. 13) is created from, RAM 42
3,424から読出されたデータが交互に選択されて奇数データS28(図13のI)が作成され、両データS Data read from 3,424 is alternately selected odd data S28 (I in FIG. 13) is created, both data S
27,S28が端子408,409からビタビ復号器側に供給される。 27, S28 is supplied from the terminal 408 and 409 to the Viterbi decoder side. なお、RAM421から読出されるデータS22としては、ブロックデータ列{C (0),(2), As the data S22 read from the RAM 421, the block data string {C (0), C ( 2), C
(8),(10),(16), ‥‥C (450) }となり、RAM4 (8), C (10) , C (16), ‥‥ C (450)} becomes, RAM 4
22から読出されるデータS23としては、ブロックデータ列{C (1),(3),(9),(11),(17), ‥‥C The data S23 read from the 22, the block data string {C (1), C ( 3), C (9), C (11), C (17), ‥‥ C
(451) }となり、RAM423から読出されるデータS (451)}, and the data is read from the RAM 423 S
24としては、ブロックデータ列{C (4),(6), The 24, block data string {C (4), C ( 6), C
(12), (12), C (14),(20), ‥‥C (454) }となり、RAM (14), C (20) , ‥‥ C (454)} becomes, RAM
424から読出されるデータS25としては、ブロックデータ列{C (5),(7),(13),(15),(21), ‥‥ The data S25 read from the 424, the block data string {C (5), C ( 7), C (13), C (15), C (21), ‥‥
C (455) }となる。 Is (455)}.

【0102】なお、ここではアドレスカウンタ303として図11に示すような論理ゲートで構成させるようにしたが、ROMテーブルを使用してアドレスカウンタ3 [0102] Note that, although so as to configure logic gates as shown in FIG. 11 as an address counter 303, address counter 3 using a ROM table
03を構成させることもできる。 03 can also be configured to. この場合には、各メモリのアドレスが共通なので、ROMテーブルの変換データを記憶する容量を従来の1/8に減らすことができる。 In this case, since the address of each memory is common, the capacity for storing conversion data for the ROM table can be reduced to a conventional 1/8.

【0103】なお、上述各実施例で示したメモリの分割数などの値は、それぞれの実施例で適用したインターリーブ方程式や畳込み符号化率などの条件に基づいて最適な値を選択したものであり、インターリーブ方程式などの条件が変化した場合には、メモリの分割数なども変化させた方が良好に処理できる場合もある。 [0103] The value of such division number of memory shown in the above each embodiment is obtained by selecting the optimum values ​​based on conditions such as the applied interleaving equations and convolutional coding rate for each example There, if the conditions such as interleaving equation has changed, in some cases better to divide the number of memory, etc. also changed it can satisfactorily processed.

【0104】また、上述各実施例では基地局と端末局(携帯電話機)との間で通信を行う場合の伝送データのインターリーブ回路及びデ・インターリーブ回路としたが、他の装置に使用されるインターリーブ回路又はデ・ [0104] Further, interleaving in the above description, the example was interleave circuit and de-interleave circuit of the transmission data in the case of performing communication between a base station and a terminal station (mobile telephone), used in other devices circuit or de
インターリーブ回路にも適用できることは勿論である。 It is of course also applicable to interleave circuit.

【0105】 [0105]

【発明の効果】本発明のインターリーブ回路によると、 According to the interleave circuit of the present invention,
インターリーブ処理されるメモリを複数の群に分けて、 The memory that is interleaved in a plurality of groups,
メモリに書込んでから読出すまでの時間に応じて使用する群を分けたことで、メモリに書込んでから読出すまでの時間が比較的短いデータが書込まれる群のメモリは、 By divided groups to be used according to the time from the in written to memory until reading, memory group relatively short data is written the time until reading from in written in the memory,
短い周期で書込みと読出しを行うことが可能になり、それだけこの群のメモリの容量を削減することができる。 It is possible to perform the writing and reading in a short period, it is possible to correspondingly reduce the capacity of the memory of this group.

【0106】また本発明のデ・インターリーブ回路によると、デ・インターリーブ処理されるメモリを複数の群に分けて、メモリに書込んでから読出すまでの時間に応じて使用する群を分けたことで、メモリに書込んでから読出すまでの時間が比較的短いデータが書込まれる群のメモリは、短い周期で書込みと読出しを行うことが可能になり、それだけこの群のメモリの容量を削減することができる。 [0106] Further, according to the de-interleave circuit of the present invention, it divides the memory to be deinterleave processing into a plurality of groups, divided groups to be used in accordance with the time until the reading from in written into the memory in memory of the group time from at written into the memory until reading it is relatively short data is written is, it becomes possible to perform the writing and reading in a short period, correspondingly reduce the capacity of the memory of this group can do.

【0107】また本発明のインターリーブ回路によると、インターリーブ処理用のメモリを畳込み符号化率に従って複数の群に分割し、各群のメモリを並列的に使用して、この各群のメモリから並列的に出力するようにしたことで、畳込み符号化率に従った効率の良いメモリの使用が行われ、それだけメモリの容量の削減やメモリ動作の低速化を計ることができる。 [0107] Further, according to the interleave circuit of the present invention, by dividing the memory for interleaving a plurality of groups in accordance with convolution coding rate, using each group of memories in parallel, parallel from the memory of each group by manner that it has to be output, the use of efficient memory in accordance with convolutional coding rate is performed, and it is possible to correspondingly measure slow the reduction and memory operation capacity of the memory.

【0108】またこの場合に、各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、各群のメモリのアドレス制御が共通に行えるようにしたことで、各メモリのアドレス制御が容易にでき、インターリーブ処理の制御回路が簡単になる。 [0108] Also in this case, the write address and the read address of the memory in each group is controlled to be the same address, that address control of the memory of each group was allow common, the address of each memory control can be easily, control circuit of the interleave processing is simplified.

【0109】また本発明のデ・インターリーブ回路によると、デ・インターリーブ処理用のメモリを畳込み符号化率に従って複数の群に分割し、各群のメモリを並列的に使用して、この各群のメモリから並列的に出力するようにしたことで、畳込み符号化率に従った効率の良いメモリの使用が行われ、それだけメモリの容量の削減やメモリ動作の低速化を計ることができる。 [0109] Further, according to the de-interleave circuit of the present invention, is divided into a plurality of groups of memory for de-interleaving process in accordance with convolution coding rate, using each group of memories in parallel, the respective group memory from that which is adapted to output in parallel, is performed using the efficient memory in accordance with convolutional coding rate, it is possible to correspondingly measure slow the reduction and memory operation capacity of the memory.

【0110】またこの場合に、各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、各群のメモリのアドレス制御が共通に行えるようにしたことで、各メモリのアドレス制御が容易にでき、デ・インターリーブ処理の制御回路が簡単になる。 [0110] Also in this case, the write address and the read address of the memory in each group is controlled to be the same address, that address control of the memory of each group was allow common, the address of each memory control can be easily, control circuit of the de-interleave processing is simplified.

【0111】また本発明のインターリーブ回路によると、インターリーブの深さに応じてメモリを複数の群に分割し、この各群のメモリの読出しアドレスが同一アドレスとなるように制御することで、各群のメモリのアドレス制御が共通に行えるようになり、メモリの分割数が多い場合でもインターリーブ処理の制御回路が簡単になる。 [0111] Further, according to the interleave circuit of the present invention, by dividing the memory into a plurality of groups in accordance with the interleaving depth, by controlling so that the read address of the memory of each group have the same address, each group the address control of the memory should be able to common control circuitry of the interleave processing even if the number of divisions of the memory is large can be simplified.

【0112】またこの場合に、入力デジタルデータとして、畳込み符号化されたデータとし、この畳込み符号化率に基づいた数の群にメモリを分割するようにしたことで、畳込み符号化されたデータのインターリーブ処理が、簡単な制御で行える。 [0112] Also in this case, as the input digital data, and convolutionally encoded data, that has been adapted to divide the memory into groups of the number based on the convolutional code rate is convolutional coding interleaving the data is performed by a simple control.

【0113】さらにこの場合に、分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、 [0113] Further in this case, for at least one group address in the memory of the memory of each group is divided,
所定値をオフセットすることにより、各群で同一アドレスを生成させるようにしたことで、アドレスデータの生成がオフセット処理だけで行え、簡単にアドレスデータを生成させることができる。 By offsetting the predetermined value, that in each group so as to generate the same address, the generation of address data can only offset process, it is possible to easily generate address data.

【0114】また本発明のデ・インターリーブ回路によると、デ・インターリーブの深さに応じてメモリを複数の群に分割し、この各群のメモリの読出しアドレスが同一アドレスとなるように制御することで、各群のメモリのアドレス制御が共通に行えるようになり、メモリの分割数が多い場合でもデ・インターリーブ処理の制御回路が簡単になる。 [0114] Further, according to the de-interleave circuit of the present invention, it divides the memory into a plurality of groups in accordance with the depth of de-interleave, and controls so that the read address of the memory of each group have the same address in, looks like the address control of the memory of each group can be performed in common, the control circuit of the de-interleave processing even if the number of divisions of the memory is large can be simplified.

【0115】またこの場合に、入力デジタルデータとして、畳込み符号化されたデータとし、この畳込み符号化率に基づいた数の群にメモリを分割するようにしたことで、畳込み符号化されたデータのデ・インターリーブ処理が、簡単な制御で行える。 [0115] Also in this case, as the input digital data, and convolutionally encoded data, that has been adapted to divide the memory into groups of the number based on the convolutional code rate is convolutional coding de-interleave processing of the data, can be performed with a simple control.

【0116】さらにこの場合に、分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、 [0116] Further in this case, for at least one group address in the memory of the memory of each group is divided,
所定値をオフセットすることにより、各群で同一アドレスを生成させるようにしたことで、アドレスデータの生成がオフセット処理だけで行え、簡単にアドレスデータを生成させることができる。 By offsetting the predetermined value, that in each group so as to generate the same address, the generation of address data can only offset process, it is possible to easily generate address data.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例を示す構成図である。 1 is a configuration diagram showing a first embodiment of the present invention.

【図2】第1の実施例によるタイミング図である。 2 is a timing diagram of the first embodiment.

【図3】本発明の第2の実施例を示す構成図である。 3 is a block diagram showing a second embodiment of the present invention.

【図4】第2の実施例によるタイミング図である。 4 is a timing diagram of the second embodiment.

【図5】第2の実施例の畳込み符号化状態とインターリーブ状態を示す説明図である。 5 is an explanatory diagram showing a convolutional coding state interleaved state of the second embodiment.

【図6】第2の実施例による畳込み符号器を示す構成図である。 6 is a block diagram showing a convolutional encoder according to the second embodiment.

【図7】第2の実施例のビタビ復号状態とデ・インターリーブ状態を示す説明図である。 7 is an explanatory diagram showing a Viterbi decoding state and the de-interleave state of the second embodiment.

【図8】第2の実施例のビタビ復号時のブランチメトリック計算回路を示す構成図である。 8 is a block diagram showing a branch metric calculation circuit of the Viterbi decoder of the second embodiment.

【図9】本発明の第3の実施例を示す構成図である。 9 is a configuration diagram showing a third embodiment of the present invention.

【図10】第3の実施例によるタイミング図である。 10 is a timing diagram according to a third embodiment.

【図11】第3の実施例によるデ・インターリーブ回路の回路図である。 11 is a circuit diagram of a de-interleave circuit according to the third embodiment.

【図12】図11に示すデ・インターリーブ回路の書込み状態を示すタイミング図である。 12 is a timing diagram showing a writing state of the de-interleave circuit shown in FIG. 11.

【図13】図11に示すデ・インターリーブ回路の読出し状態を示すタイミング図である。 13 is a timing diagram showing a read state of the de-interleave circuit shown in FIG. 11.

【図14】携帯電話機の一例を示す構成図である。 14 is a block diagram showing an example of a mobile phone.

【図15】図15の例のチャンネルエンコーダ及びチャンネルデコーダの構成図である。 FIG. 15 is a block diagram of a channel encoder and the channel decoder in the example of FIG. 15.

【図16】従来のインターリーブ回路の一例を示す構成図である。 16 is a block diagram showing an example of a conventional interleave circuit.

【図17】図16の例のインターリーブ状態を示すタイミング図である。 17 is a timing diagram illustrating the interleaving state of the example of FIG. 16.

【符号の説明】 DESCRIPTION OF SYMBOLS

30 制御回路 102 データセレクタ 104 書込みアドレス生成用カウンタ 105 読出しアドレス生成用カウンタ 106 アドレス変換回路 107 アドレスセレクタ 108 書込み/読出し制御回路 111,112,113 メモリ 203 データセレクタ 205 読出しアドレス生成用カウンタ 206 書込みアドレス生成用カウンタ 207 アドレス変換回路 208 アドレスセレクタ 209 書込み/読出し制御回路 211,212 メモリ 302 データセレクタ 303 アドレス生成用カウンタ 311,312,313,314,315,316,3 30 control circuit 102 data selector 104 write address generation counter 105 read address generating counter 106 address conversion circuit 107 address selector 108 write / read control circuit 111, 112 and 113 memory 203 data selector 205 the read address generating counter 206 write address generator use counter 207 address conversion circuit 208 address selector 209 write / read control circuit 211, 212 memory 302 data selector 303 address generating counter 311,312,313,314,315,316,3
17,318 メモリ 17,318 memory

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) H03M 13/00 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) H03M 13/00

Claims (12)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 ブロック化された入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、複数ブロックに跨がってインターリーブさせてバーストデータとするインターリーブ回路において、 上記メモリを少なくとも第1の群と第2の群とに分割し、 上記第1の群のメモリとして、上記入力デジタルデータを上記メモリに書込んでから読出すまでの時間が比較的短いインターリーブ処理を行い、 上記第2の群のメモリとして、上記入力デジタルデータを上記メモリに書込んでから読出すまでの時間が比較的長いインターリーブ処理を行うようにしたインターリーブ回路。 1. A input digital data into blocks, interleaved temporarily stored in a memory, to the reading order from the memory by changing the writing order, and the burst data by interleaving straddling a plurality of blocks in the circuit divides the memory into at least first and second groups, as a memory of the first group, the time of the input digital data to reading from in written to the memory relatively performs short interleaving, the a second group of memory interleave circuit the input digital data to perform a relatively long interleaving time to reading from in written to the memory.
  2. 【請求項2】 複数ブロックに跨がってインターリーブされてバーストデータとされた入力デジタルデータを、 2. A are interleaved straddling a plurality of blocks of input digital data and burst data,
    メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、元の順序のブロックデータに復元するデ・インターリーブ回路において、 上記メモリを少なくとも第1の群と第2の群とに分割し、 上記第1の群のメモリとして、上記入力デジタルデータを上記メモリに書込んでから読出すまでの時間が比較的短いデ・インターリーブ処理を行い、 上記第2の群のメモリとして、上記入力デジタルデータを上記メモリに書込んでから読出すまでの時間が比較的長いデ・インターリーブ処理を行うようにしたデ・インターリーブ回路。 And temporarily stored in the memory, by changing the readout order from the memory and write sequence in the de-interleave circuit for restoring the original order of the block data, and a second group of at least a first group of said memory divided into as memory of the first group, the input digital data subjected to relatively short deinterleave processing time until reading from in written in the memory, as the memory of the second group, deinterleave circuit the input digital data to perform a relatively long deinterleave processing time until reading from in written to the memory.
  3. 【請求項3】 畳込み符号化された入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、複数ブロックに跨がってインターリーブさせてバーストデータとするインターリーブ回路において、 上記メモリを上記畳込み符号化率に従って複数の群に分割し、各群のメモリを並列的に使用して、該各群のメモリから並列的に出力するようにしたインターリーブ回路。 The method according to claim 3 convolutional encoded input digital data, and temporarily stored in the memory, by changing the readout order from the memory and write sequence, and burst data by interleaving straddling a plurality of blocks in interleave circuit, the memory is divided into a plurality of groups according to the convolution coding rate, each group of memory using parallel, interleave circuit which is adapted to output parallel from respective groups of memory .
  4. 【請求項4】 上記各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、 The 4. A write address and read address of the memory of each group, and controls to be the same address,
    各群のメモリのアドレス制御が共通に行えるようにした請求項3記載のインターリーブ回路。 Interleave circuit according to claim 3, wherein the address control of the memory of each group was allow common.
  5. 【請求項5】 複数ブロックに跨がってインターリーブされてバーストデータとされると共に畳込み符号化された入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、元の順序のブロックデータに復元するデ・インターリーブ回路において、 上記メモリを上記畳込み符号化率に従って複数の群に分割し、各群のメモリを並列的に使用し、該各群のメモリの出力を並列的に畳込み復号器に供給するようにしたデ・インターリーブ回路。 5. A input digital data convolutionally encoded with being interleaved straddling a plurality of blocks are burst data, once stored in the memory, changing the readout order from the memory and writing order it is, in the de-interleave circuit for restoring the original order of the block data, the memory is divided into a plurality of groups according to the convolution coding rate, using each group of the memory in parallel, the respective group de-interleave circuit which is adapted to supply the output of the memory in parallel convolutional decoder.
  6. 【請求項6】 上記各群のメモリの書込みアドレス及び読出しアドレスを、同一アドレスとなるように制御し、 6. A write address and read address of the memory of each group, and controls to be the same address,
    各群のメモリのアドレス制御が共通に行えるようにした請求項5記載のデ・インターリーブ回路。 Deinterleave circuit of claim 5, wherein the address control of the memory of each group was allow common.
  7. 【請求項7】 ブロック化された入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、複数ブロックに跨がってインターリーブさせてバーストデータとするインターリーブ回路において、 上記インターリーブの深さに応じて上記メモリを複数の群に分割し、該各群のメモリの読出しアドレスが同一アドレスとなるように制御するインターリーブ回路。 7. A input digital data into blocks, interleaved temporarily stored in a memory, to the reading order from the memory by changing the writing order, and the burst data by interleaving straddling a plurality of blocks in the circuit, the interleave circuit according to the depth of the interleaving by dividing the memory into a plurality of groups, and controls so that the read address of the memory of the respective group have the same address.
  8. 【請求項8】 上記入力デジタルデータとして、畳込み符号化されたデータとし、 この畳込み符号化率に基づいた数の群に上記メモリを分割するようにした請求項7記載のインターリーブ回路。 As claimed in claim 8 wherein said input digital data, convolution and encoded data, interleave circuit according to claim 7, wherein which is adapted to divide the memory into groups of the number based on the convolutional coding rate.
  9. 【請求項9】 上記分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、所定値をオフセットすることにより、各群で同一アドレスを生成させるようにした請求項7記載のインターリーブ回路。 Against 9. The divided at least one group of address of the memory of the memory of each group, by offsetting the predetermined value, according to claim 7, wherein in each group so as to generate the same address interleave circuit.
  10. 【請求項10】 複数ブロックに跨がってインターリーブされてバーストデータとされた入力デジタルデータを、メモリに一旦記憶させて、このメモリからの読出し順序を書込み順序と変えることで、元の順序のブロックデータに復元するデ・インターリーブ回路において、 上記インターリーブの深さに応じて上記メモリを複数の群に分割し、該各群のメモリの読出しアドレスが同一アドレスとなるように制御するデ・インターリーブ回路。 10. interleaved straddling a plurality of blocks of input digital data and burst data, once stored in the memory, by changing the readout order from the memory and writing order, the original order in the de-interleave circuit for restoring the block data, according to the depth of the interleaving by dividing the memory into a plurality of groups, the de-interleave circuit for controlling as read address of the memory of the respective group have the same address .
  11. 【請求項11】 上記入力デジタルデータとして、畳込み符号化されたデータとし、 この畳込み符号化率に基づいた数の群に上記メモリを分割するようにした請求項10記載のデ・インターリーブ回路。 As claimed in claim 11 wherein said input digital data, convolution and encoded data, the de-interleave circuit claims 10 described as dividing the memory into groups of the number based on the convolutional code rate .
  12. 【請求項12】 上記分割された各群のメモリの内の少なくとも1群のメモリのアドレスに対して、所定値をオフセットすることにより、各群で同一アドレスを生成させるようにした請求項10記載のデ・インターリーブ回路。 Respect 12. The divided at least one group of address of the memory of the memory of each group, by offsetting the predetermined value, according to claim 10, wherein which is adapted to generate the same address in each group de-interleave circuit.
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