JP3248954B2 - サンプル−ホールド回路 - Google Patents
サンプル−ホールド回路Info
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- JP3248954B2 JP3248954B2 JP24345792A JP24345792A JP3248954B2 JP 3248954 B2 JP3248954 B2 JP 3248954B2 JP 24345792 A JP24345792 A JP 24345792A JP 24345792 A JP24345792 A JP 24345792A JP 3248954 B2 JP3248954 B2 JP 3248954B2
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- emitter
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力信号受信用の入力
端子に結合される入力段と、出力信号供給用の出力端子
に結合される出力段と、前記入力段と前記出力段との間
に結合される切換段とを具え、該切換段が、前記入力段
に結合されるベース、第１給電端子に結合されるコレク
タ及び前記出力段に結合されるエミッタを有しているス
イッチングトランジスタと、ホールド信号受信用の第１
入力端子、サンプリング信号受信用の第２入力端子、電
流源を介して第２給電端子に結合される共通端子、前記
スイッチングトランジスタのベースに結合される第１出
力端子及び前記スイッチングトランジスタのエミッタに
結合される第２出力端子を有している差動増幅器と、前
記スイッチングトランジスタのエミッタと前記給電端子
の一方との間に結合されるコンデンサとを具えているサ
ンプル-ホールド回路に関するものである。
端子に結合される入力段と、出力信号供給用の出力端子
に結合される出力段と、前記入力段と前記出力段との間
に結合される切換段とを具え、該切換段が、前記入力段
に結合されるベース、第１給電端子に結合されるコレク
タ及び前記出力段に結合されるエミッタを有しているス
イッチングトランジスタと、ホールド信号受信用の第１
入力端子、サンプリング信号受信用の第２入力端子、電
流源を介して第２給電端子に結合される共通端子、前記
スイッチングトランジスタのベースに結合される第１出
力端子及び前記スイッチングトランジスタのエミッタに
結合される第２出力端子を有している差動増幅器と、前
記スイッチングトランジスタのエミッタと前記給電端子
の一方との間に結合されるコンデンサとを具えているサ
ンプル-ホールド回路に関するものである。
【０００２】斯種のサンプル-ホールド回路は、例えば
アナログ-ディジタル変換器に用いることができる。斯
種のサンプル-ホールド回路はサンプリングモードとホ
ールドモードを有し、サンプリングモードでは差動増幅
器にサンプリング信号が供給されることによりスイッチ
ングトランジスタが導通状態となり、またホールドモー
ドでは、差動増幅器にホールド信号が供給されることに
よりスイッチングトランジスタがカット−オフ状態にな
る。このスイッチングトランジスタの状態のために、サ
ンプリングモードにおける出力信号は入力信号によって
規定され、ホールドモードにおける出力信号はサンプリ
ングモードの期間中にコンデンサ間に設定される電圧に
よって規定される。ホールドモードでは、出力段が入力
電流を必要とするためにコンデンサ間に設定された電圧
が減少するので、サンプリング信号及びホールド信号は
入力電流によって課せられる最小周波数により制限され
る。
アナログ-ディジタル変換器に用いることができる。斯
種のサンプル-ホールド回路はサンプリングモードとホ
ールドモードを有し、サンプリングモードでは差動増幅
器にサンプリング信号が供給されることによりスイッチ
ングトランジスタが導通状態となり、またホールドモー
ドでは、差動増幅器にホールド信号が供給されることに
よりスイッチングトランジスタがカット−オフ状態にな
る。このスイッチングトランジスタの状態のために、サ
ンプリングモードにおける出力信号は入力信号によって
規定され、ホールドモードにおける出力信号はサンプリ
ングモードの期間中にコンデンサ間に設定される電圧に
よって規定される。ホールドモードでは、出力段が入力
電流を必要とするためにコンデンサ間に設定された電圧
が減少するので、サンプリング信号及びホールド信号は
入力電流によって課せられる最小周波数により制限され
る。
【０００３】
【従来の技術】斯種のサンプル−ホールド回路は特開昭
63−119100号公報から既知であり、これに記載されてい
るサンプル−ホールド回路は、入力端子に結合させたベ
ース、第２給電端子に結合させたコレクタ及びスイッチ
ングトランジスタのベースに結合させたエミッタを有し
ている少なくとも１個のｐｎｐトランジスタと、スイッ
チングトランジスタのベースと第１給電端子との間に結
合させた電流源とを具えている入力段を有している。入
力段はｐｎｐトランジスタによって切換段用の制御電圧
を発生し、この制御電圧は入力信号に関連し、しかも斯
かる制御電圧はｐｎｐトランジスタによって課せられる
最大周波数により制限される。
63−119100号公報から既知であり、これに記載されてい
るサンプル−ホールド回路は、入力端子に結合させたベ
ース、第２給電端子に結合させたコレクタ及びスイッチ
ングトランジスタのベースに結合させたエミッタを有し
ている少なくとも１個のｐｎｐトランジスタと、スイッ
チングトランジスタのベースと第１給電端子との間に結
合させた電流源とを具えている入力段を有している。入
力段はｐｎｐトランジスタによって切換段用の制御電圧
を発生し、この制御電圧は入力信号に関連し、しかも斯
かる制御電圧はｐｎｐトランジスタによって課せられる
最大周波数により制限される。
【０００４】
【発明が解決しようとする課題】本発明の目的は上述し
た周波数を制限するものの内の少なくとも１つについて
改善を図ったサンプル−ホールド回路を提供することに
ある。
た周波数を制限するものの内の少なくとも１つについて
改善を図ったサンプル−ホールド回路を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明は上述した目的を
達成するために、冒頭にて述べた種類のサンプル-ホー
ルド回路において、前記入力段が、前記スイッチングト
ランジスタのベースと前記第１給電端子との間に結合さ
れる受動インピーダンスを具え、且つ前記入力段を、前
記スイッチングトランジスタのベースに、該入力段の前
記入力端子に供給される前記入力信号に関連する信号電
流を供給すべく構成するようにしたことを特徴とする。
達成するために、冒頭にて述べた種類のサンプル-ホー
ルド回路において、前記入力段が、前記スイッチングト
ランジスタのベースと前記第１給電端子との間に結合さ
れる受動インピーダンスを具え、且つ前記入力段を、前
記スイッチングトランジスタのベースに、該入力段の前
記入力端子に供給される前記入力信号に関連する信号電
流を供給すべく構成するようにしたことを特徴とする。
【０００６】前記特開昭63-119100号公報に記載されて
いる信号電圧により制御する切換段と対比するに、本発
明によるサンプル-ホールド回路における切換段は信号
電流により制御される。従って、前記公報に用いられて
いるｐｎｐトランジスタを制御信号電流源と置き代える
ことができ、この信号電流源は例えばｎｐｎトランジス
タで構成することができる。少なくとも1個のｐｎｐト
ランジスタを省いたために、本発明によるサンプル-ホ
ールド回路はｎｐｎトランジスタだけで実現でき、従っ
てトランジスタにより課せられる最大周波数がかなり高
くなる。信号電流源及び切換段には共に電流を供給する
必要があるから、入力段には受動インピーダンスを含め
てある。
いる信号電圧により制御する切換段と対比するに、本発
明によるサンプル-ホールド回路における切換段は信号
電流により制御される。従って、前記公報に用いられて
いるｐｎｐトランジスタを制御信号電流源と置き代える
ことができ、この信号電流源は例えばｎｐｎトランジス
タで構成することができる。少なくとも1個のｐｎｐト
ランジスタを省いたために、本発明によるサンプル-ホ
ールド回路はｎｐｎトランジスタだけで実現でき、従っ
てトランジスタにより課せられる最大周波数がかなり高
くなる。信号電流源及び切換段には共に電流を供給する
必要があるから、入力段には受動インピーダンスを含め
てある。
【０００７】本発明の好適例では、前記出力段が、前記
スイッチングトランジスタのエミッタに結合させたベー
ス、前記第１給電端子に結合させたコレクタ及び前記第
２給電端子に結合させたエミッタを有している第１出力
トランジスタと、サンプリング信号により切換えられる
と共に前記第１出力トランジスタのエミッタと第２給電
端子との間に結合させた第１電流源と、前記第１出力ト
ランジスタのエミッタに結合させたベース、前記第１給
電端子に結合させたコレクタ及び前記出力端子と前記第
２給電端子とに結合させたエミッタを有している第２出
力トランジスタと、該第２出力トランジスタのエミッタ
と前記第２給電端子との間に結合させた第２電流源とを
具えるようにする。第１電流源はサンプリング信号によ
って切換えられるので、第１電流源はサンプリング期間
中には第１出力トランジスタ用のバイアス電流を供給す
るだけである。従って、サンプリングモードにおいて
は、第１出力トランジスタは第１電流源によって供給さ
れるバイアス電流に関連するベース電流を必要とし、又
ホールドモードにおいては、第１出力トランジスタは第
２電流源によって供給されるバイアス電流に関連するベ
ース電流を必要とし、最初に述べたベース電流は最後に
述べたベース電流よりも第２出力トランジスタに属する
電流利得率の分だけ大きくなる。ベース電流が小さくな
ると、コンデンサ間に設定される電圧が、電流利得率に
比例して長くなる時間内に低下し、この時間が長くなる
と、ベース電流によって規定される最小周波数が比較的
低くなる。
スイッチングトランジスタのエミッタに結合させたベー
ス、前記第１給電端子に結合させたコレクタ及び前記第
２給電端子に結合させたエミッタを有している第１出力
トランジスタと、サンプリング信号により切換えられる
と共に前記第１出力トランジスタのエミッタと第２給電
端子との間に結合させた第１電流源と、前記第１出力ト
ランジスタのエミッタに結合させたベース、前記第１給
電端子に結合させたコレクタ及び前記出力端子と前記第
２給電端子とに結合させたエミッタを有している第２出
力トランジスタと、該第２出力トランジスタのエミッタ
と前記第２給電端子との間に結合させた第２電流源とを
具えるようにする。第１電流源はサンプリング信号によ
って切換えられるので、第１電流源はサンプリング期間
中には第１出力トランジスタ用のバイアス電流を供給す
るだけである。従って、サンプリングモードにおいて
は、第１出力トランジスタは第１電流源によって供給さ
れるバイアス電流に関連するベース電流を必要とし、又
ホールドモードにおいては、第１出力トランジスタは第
２電流源によって供給されるバイアス電流に関連するベ
ース電流を必要とし、最初に述べたベース電流は最後に
述べたベース電流よりも第２出力トランジスタに属する
電流利得率の分だけ大きくなる。ベース電流が小さくな
ると、コンデンサ間に設定される電圧が、電流利得率に
比例して長くなる時間内に低下し、この時間が長くなる
と、ベース電流によって規定される最小周波数が比較的
低くなる。
【０００８】本発明の好適例では、入力段、出力段及び
切換段を差動段とする。本例は差動形のものであるた
め、差分出力信号は例えばスイッチングトランジスタの
スイッチングや、給電端子に発生する妨害や、コンデン
サ間に設定される電圧の減少や、スイッチングトランジ
スタのベースとエミッタとの間の寄生容量によって生ず
るホールドモードでのフィードスルーの発生によるよう
な妨害の影響を受けることがない。
切換段を差動段とする。本例は差動形のものであるた
め、差分出力信号は例えばスイッチングトランジスタの
スイッチングや、給電端子に発生する妨害や、コンデン
サ間に設定される電圧の減少や、スイッチングトランジ
スタのベースとエミッタとの間の寄生容量によって生ず
るホールドモードでのフィードスルーの発生によるよう
な妨害の影響を受けることがない。
【０００９】さらに本発明の好適例では、前記入力段が
縮退差動増幅器を具え、この差動増幅器が、差分入力信
号受信用の各入力端子に結合させた第１及び第２入力端
と、電流源を介して第２給電端子に結合させた共通端子
と、各スイッチングトランジスタのベース及び各受動イ
ンピーダンスに結合させた第１及び第２出力端とを有
し、受動インピーダンスの各々が単方向素子と直列に配
置した抵抗を具えるようにする。本発明では切換段に信
号電流を供給するため、入力信号が入力電圧である場合
には、入力段に線形の電圧−電流変換器を設ける必要が
あり、これは電圧−電流変換器として有利なものであ
る。入力段が単方向素子を具えているため、この単方向
素子は縮退差動増幅器によって導入されるひずみを補償
する。
縮退差動増幅器を具え、この差動増幅器が、差分入力信
号受信用の各入力端子に結合させた第１及び第２入力端
と、電流源を介して第２給電端子に結合させた共通端子
と、各スイッチングトランジスタのベース及び各受動イ
ンピーダンスに結合させた第１及び第２出力端とを有
し、受動インピーダンスの各々が単方向素子と直列に配
置した抵抗を具えるようにする。本発明では切換段に信
号電流を供給するため、入力信号が入力電圧である場合
には、入力段に線形の電圧−電流変換器を設ける必要が
あり、これは電圧−電流変換器として有利なものであ
る。入力段が単方向素子を具えているため、この単方向
素子は縮退差動増幅器によって導入されるひずみを補償
する。
【００１０】本発明のさらに他の好適例では、前記切換
段に第１及び第２フィードホワードコンデンサを設け、
第１フィードホワードコンデンサを一方のスイッチング
トランジスタのエミッタと他方のスイッチングトランジ
スタのベースとの間に結合させ、第２フィードホワード
コンデンサを他方のスイッチングトランジスタのエミッ
タと一方のスイッチングトランジスタのベースとの間に
結合させる。寄生容量によって生ずるホールドモードに
おけるフィードスルーは、一方のスイッチングトランジ
スタのエミッタと他方のスイッチングトランジスタのベ
ースとの間に結合させたフィードホワードコンデンサが
スイッチングトランジスタのベースとの間の寄生容量に
よる駆動電流（drive)とは逆の駆動電流を受電するため
に補償される。
段に第１及び第２フィードホワードコンデンサを設け、
第１フィードホワードコンデンサを一方のスイッチング
トランジスタのエミッタと他方のスイッチングトランジ
スタのベースとの間に結合させ、第２フィードホワード
コンデンサを他方のスイッチングトランジスタのエミッ
タと一方のスイッチングトランジスタのベースとの間に
結合させる。寄生容量によって生ずるホールドモードに
おけるフィードスルーは、一方のスイッチングトランジ
スタのエミッタと他方のスイッチングトランジスタのベ
ースとの間に結合させたフィードホワードコンデンサが
スイッチングトランジスタのベースとの間の寄生容量に
よる駆動電流（drive)とは逆の駆動電流を受電するため
に補償される。
【００１１】
【実施例】図１は本発明による差動式のサンプル−ホー
ルド回路を示し、この回路では差動切換段ＳＳの片側
を、差分入力信号Ｖi1−Ｖi2を受信するための入力端子
11と入力端子21とを有している差動入力段ＩＳに結合さ
せると共に、差動切換段SSの反対側を、差分出力信号Ｖ
o1−Ｖo2を供給するための出力端子12と出力端子22とを
有している差動出力段ＯＳに結合させる。
ルド回路を示し、この回路では差動切換段ＳＳの片側
を、差分入力信号Ｖi1−Ｖi2を受信するための入力端子
11と入力端子21とを有している差動入力段ＩＳに結合さ
せると共に、差動切換段SSの反対側を、差分出力信号Ｖ
o1−Ｖo2を供給するための出力端子12と出力端子22とを
有している差動出力段ＯＳに結合させる。
【００１２】差動切換段ＳＳは同じように構成した２つ
のセクションを具えている。差動切換段ＳＳの第１セク
ションは、差動入力段ＩＳに結合させたベース、第１給
電端子１に結合させたコレクタ及び差動出力段ＯＳに結
合させたエミッタを有しているスイッチングトランジス
タＴ10と；ホールド信号Ｖh 受信用の第１入力端、サン
プリング信号Ｖt 受信用の第２入力端、電流源Ｔ13／Ｒ
11を介して第２給電端子２に結合させた共通端子、スイ
ッチングトランジスタＴ10のベースに結合させた第１出
力端及びスイッチングトランジスタＴ10のエミッタに結
合させた第２出力端を有している差動増幅器Ｔ11／Ｔ12
と；スイッチングトランジスタＴ10のエミッタと給電端
子１との間に結合させたコンデンサＣ11とを具えてい
る。差動切換段ＳＳの第２セクションは、差動入力段Ｉ
Ｓに結合させたベース、第１給電端子１に結合させたコ
レクタ及び差動出力段ＯＳに結合させたエミッタを有し
ているスイッチングトランジスタＴ20と；ホールド信号
Ｖh 受信用の第１入力端、サンプリング信号Ｖt 受信用
の第２入力端、電流源Ｔ23／Ｒ21を介して第２給電端子
２に結合させた共通端子、スイッチングトランジスタＴ
20のベースに結合させた第１出力端及びスイッチングト
ランジスタＴ20のエミッタに結合させた第２出力端を有
している差動増幅器Ｔ21／Ｔ22と；スイッチングトラン
ジスタＴ20のエミッタと給電端子１との間に結合させた
コンデンサＣ21とを具えている。
のセクションを具えている。差動切換段ＳＳの第１セク
ションは、差動入力段ＩＳに結合させたベース、第１給
電端子１に結合させたコレクタ及び差動出力段ＯＳに結
合させたエミッタを有しているスイッチングトランジス
タＴ10と；ホールド信号Ｖh 受信用の第１入力端、サン
プリング信号Ｖt 受信用の第２入力端、電流源Ｔ13／Ｒ
11を介して第２給電端子２に結合させた共通端子、スイ
ッチングトランジスタＴ10のベースに結合させた第１出
力端及びスイッチングトランジスタＴ10のエミッタに結
合させた第２出力端を有している差動増幅器Ｔ11／Ｔ12
と；スイッチングトランジスタＴ10のエミッタと給電端
子１との間に結合させたコンデンサＣ11とを具えてい
る。差動切換段ＳＳの第２セクションは、差動入力段Ｉ
Ｓに結合させたベース、第１給電端子１に結合させたコ
レクタ及び差動出力段ＯＳに結合させたエミッタを有し
ているスイッチングトランジスタＴ20と；ホールド信号
Ｖh 受信用の第１入力端、サンプリング信号Ｖt 受信用
の第２入力端、電流源Ｔ23／Ｒ21を介して第２給電端子
２に結合させた共通端子、スイッチングトランジスタＴ
20のベースに結合させた第１出力端及びスイッチングト
ランジスタＴ20のエミッタに結合させた第２出力端を有
している差動増幅器Ｔ21／Ｔ22と；スイッチングトラン
ジスタＴ20のエミッタと給電端子１との間に結合させた
コンデンサＣ21とを具えている。
【００１３】本例における差動入力段ＩＳはスイッチン
グトランジスタＴ10及びＴ20のベースと第１給電端子１
との間にそれぞれ結合させた２個の受動インピーダンス
を具えており、この差動入力段ＩＳはスイッチングトラ
ンジスタＴ10及びＴ20のベースに、入力端子11及び21に
供給される差分入力信号Ｖi1−Ｖi2に関連する信号電流
を供給すべく構成する。受動インピーダンスにより差動
切換段ＳＳに信号電流を供給するため、本発明によるサ
ンプル−ホールド回路はｐｎｐトランジスタを用いなく
ても実現でき、このために入力信号の最大周波数をかな
り高くすることができる。信号電流を供給するために、
入力段ＩＳは縮退差動増幅器Ｔ18／Ｔ28／Ｒ13／Ｒ23を
具えており、この増幅器は差分入力信号Ｖi1−Ｖi2を受
信するための入力端子11及び12にそれぞれ結合させた第
１及び第２入力端と、電流源Ｔ1／Ｒ1 を介して第２給
電端子に結合させた共通端子と、各スイッチングトラン
ジスタＴ10及びＴ20のベースに結合させた第１及び第２
出力端とを有しており、この縮退差動増幅器を２個のｎ
ｐｎトランジスタＴ18及びＴ28と２個のエミッタ抵抗Ｒ
13及びＲ23とで構成し、各受動インピーダンスを各単方
向素子Ｔ19及びＴ29とそれぞれ直列に配置した抵抗Ｒ14
及びＴ24で構成する。
グトランジスタＴ10及びＴ20のベースと第１給電端子１
との間にそれぞれ結合させた２個の受動インピーダンス
を具えており、この差動入力段ＩＳはスイッチングトラ
ンジスタＴ10及びＴ20のベースに、入力端子11及び21に
供給される差分入力信号Ｖi1−Ｖi2に関連する信号電流
を供給すべく構成する。受動インピーダンスにより差動
切換段ＳＳに信号電流を供給するため、本発明によるサ
ンプル−ホールド回路はｐｎｐトランジスタを用いなく
ても実現でき、このために入力信号の最大周波数をかな
り高くすることができる。信号電流を供給するために、
入力段ＩＳは縮退差動増幅器Ｔ18／Ｔ28／Ｒ13／Ｒ23を
具えており、この増幅器は差分入力信号Ｖi1−Ｖi2を受
信するための入力端子11及び12にそれぞれ結合させた第
１及び第２入力端と、電流源Ｔ1／Ｒ1 を介して第２給
電端子に結合させた共通端子と、各スイッチングトラン
ジスタＴ10及びＴ20のベースに結合させた第１及び第２
出力端とを有しており、この縮退差動増幅器を２個のｎ
ｐｎトランジスタＴ18及びＴ28と２個のエミッタ抵抗Ｒ
13及びＲ23とで構成し、各受動インピーダンスを各単方
向素子Ｔ19及びＴ29とそれぞれ直列に配置した抵抗Ｒ14
及びＴ24で構成する。
【００１４】差動切換段ＳＳと同様に、差動出力段ＯＳ
も同様に構成した２つのセクションを具えている。差動
出力段ＯＳの第１セクションは、スイッチングトランジ
スタＴ10のエミッタに結合させたベース、第１給電端子
１に結合させたコレクタ及び第２給電端子２に結合させ
たエミッタを有している第１出力トランジスタＴ14と；
サンプリング信号Ｖt により切換えられ、第１出力トラ
ンジスタＴ14のエミッタと差動増幅器Ｔ11／Ｔ12の共通
端子との間に結合させた電流源Ｔ15と；第１出力トラン
ジスタＴ14のエミッタに結合させたベース、第１給電端
子１に結合させたコレクタ及び出力端子12と第２給電端
子２に結合させたエミッタを有している第２出力トラン
ジスタＴ16と；第２出力トランジスタのエミッタと第２
給電端子２との間に結合させた電流源Ｔ17／Ｒ12とを具
えている。差動出力段ＯＳの第２セクションは、スイッ
チングトランジスタＴ20のエミッタに結合させたベー
ス、第１給電端子１に結合させたコレクタ及び第２給電
端子２に結合させたエミッタを有している第１出力トラ
ンジスタＴ24と；サンプリング信号Ｖt により切換えら
れ、第１出力トランジスタＴ24のエミッタと差動増幅器
Ｔ21／Ｔ22の共通端子との間に結合させた電流源Ｔ25
と；第１出力トランジスタＴ24のエミッタに結合させた
ベース、第１給電端子１に結合させたコレクタ及び出力
端子22と第２給電端子２とに結合させた第２出力トラン
ジスタＴ26と；第２出力トランジスタＴ26のエミッタと
第２給電端子２との間に結合させた電流源Ｔ27／Ｒ22と
を具えている。電流源Ｔ1 ／Ｒ1, Ｔ13／Ｒ11, Ｔ23／
Ｒ21及びＴ17／Ｒ12と同様に、電流源Ｔ27／Ｒ22はトラ
ンジスタＴ27と抵抗Ｒ22を具えており、トランジスタＴ
27は基準電圧Ｖr 受電用の基準端子３に結合させた制御
電極及び共通端子又はエミッタと第２給電端子２との間
に結合させた主電流通路を有している。
も同様に構成した２つのセクションを具えている。差動
出力段ＯＳの第１セクションは、スイッチングトランジ
スタＴ10のエミッタに結合させたベース、第１給電端子
１に結合させたコレクタ及び第２給電端子２に結合させ
たエミッタを有している第１出力トランジスタＴ14と；
サンプリング信号Ｖt により切換えられ、第１出力トラ
ンジスタＴ14のエミッタと差動増幅器Ｔ11／Ｔ12の共通
端子との間に結合させた電流源Ｔ15と；第１出力トラン
ジスタＴ14のエミッタに結合させたベース、第１給電端
子１に結合させたコレクタ及び出力端子12と第２給電端
子２に結合させたエミッタを有している第２出力トラン
ジスタＴ16と；第２出力トランジスタのエミッタと第２
給電端子２との間に結合させた電流源Ｔ17／Ｒ12とを具
えている。差動出力段ＯＳの第２セクションは、スイッ
チングトランジスタＴ20のエミッタに結合させたベー
ス、第１給電端子１に結合させたコレクタ及び第２給電
端子２に結合させたエミッタを有している第１出力トラ
ンジスタＴ24と；サンプリング信号Ｖt により切換えら
れ、第１出力トランジスタＴ24のエミッタと差動増幅器
Ｔ21／Ｔ22の共通端子との間に結合させた電流源Ｔ25
と；第１出力トランジスタＴ24のエミッタに結合させた
ベース、第１給電端子１に結合させたコレクタ及び出力
端子22と第２給電端子２とに結合させた第２出力トラン
ジスタＴ26と；第２出力トランジスタＴ26のエミッタと
第２給電端子２との間に結合させた電流源Ｔ27／Ｒ22と
を具えている。電流源Ｔ1 ／Ｒ1, Ｔ13／Ｒ11, Ｔ23／
Ｒ21及びＴ17／Ｒ12と同様に、電流源Ｔ27／Ｒ22はトラ
ンジスタＴ27と抵抗Ｒ22を具えており、トランジスタＴ
27は基準電圧Ｖr 受電用の基準端子３に結合させた制御
電極及び共通端子又はエミッタと第２給電端子２との間
に結合させた主電流通路を有している。
【００１５】本発明による差動構造のサンプル−ホール
ド回路は次のように作動する。縮退差動増幅器Ｔ18／Ｔ
28／Ｒ13／Ｒ23は差動入力段ＩＳに供給される差分入力
信号Ｖi1−Ｖi2を差動切換段ＳＳ駆動用の差分電流に変
換し、この縮退差動増幅器Ｔ18／Ｔ28／Ｒ13／Ｒ23に含
まれるベース−エミッタ接合により導入されるひずみ
は、単方向素子Ｔ19及びＴ29に含まれるベース−エミッ
タ接合により補償される。それぞれダイオード結合した
トランジスタＴ19とＴ29とで形成する単方向素子を設け
るために、差動入力段ＩＳはほぼ直線的に電圧−電流変
換する。差動切換段ＳＳに供給される差分駆動電流は、
サンプル−ホールド回路の瞬時モードに応じて差動出力
段ＯＳに転送され、そのモードは差動切換段ＳＳにより
規定される。この切換段によりセットされるモードはサ
ンプリングモード又はホールドモードとすることがで
き、サンプリングモードでは差分増幅器Ｔ11／Ｔ12及び
Ｔ21／Ｔ22にサンプリング信号が供給されるためにスイ
ッチングトランジスタＴ10及びＴ20が導通状態となり、
ホールドモードでは差動増幅器Ｔ11／Ｔ12及びＴ21／Ｔ
22にホールド信号が供給されるために、スイッチングト
ランジスタＴ10及びＴ20がカット−オフモードとなる。
本例ではサンプリングモードにおけるサンプリング信号
をホールド信号よりも大きくし、又ホールドモードにお
けるサンプリング信号をホールド信号よりも小さくす
る。サンプリングモードにおける差分出力信号Ｖo1−Ｖ
o2はスイッチングトランジスタＴ10及びＴ20の状態に応
じて入力信号により規定され、又ホールドモードにおけ
る差分出力信号Ｖo1−Ｖo2はサンプリングモードの期間
中にコンデンサ間に設定された電圧により規定され、こ
の電圧は出力段か差分入力電流を必要とするために減少
する。本発明によれば、この電圧の低下を最小とするた
めに差動出力段ＯＳにサンプリング信号Ｖt により切換
えられる第１電流源を設け、これらの第１電流源をトラ
ンジスタＴ15及びＴ25でそれぞれ形成する。第１電流源
がサンプリング信号Ｖt により切換えられると、これら
の第１電流源はサンプリングモードにて第１出力トラン
ジスタＴ14及びＴ24にバイアス電流を供給するだけであ
る。従って、サンプリングモードでは、第１出力トラン
ジスタＴ14及びＴ24が第１電流源によって供給されるバ
イアス電流に関連するベース電流を必要とし、又ホール
ドモードでは第１出力トランジスタＴ14及びＴ24が第２
電流源Ｔ17／Ｒ12及びＴ27／Ｒ22によって供給されるバ
イアス電流に関連するベース電流を必要とすることにな
る。サンプリングモードにおける上記のベース電流は第
２出力トランジスタＴ16及びＴ26に属する電流利得率の
分だけホールドモードにおける上記ベース電流よりも大
きくなる。ベース電流が小さくなると、コンデンサＣ11
及びＣ21間に設定される電圧が電流利得率に比例して長
くなる時間内に低下し、この時間が長くなると、ベース
電流によって規定される最小周波数がかなり低くなる。
ド回路は次のように作動する。縮退差動増幅器Ｔ18／Ｔ
28／Ｒ13／Ｒ23は差動入力段ＩＳに供給される差分入力
信号Ｖi1−Ｖi2を差動切換段ＳＳ駆動用の差分電流に変
換し、この縮退差動増幅器Ｔ18／Ｔ28／Ｒ13／Ｒ23に含
まれるベース−エミッタ接合により導入されるひずみ
は、単方向素子Ｔ19及びＴ29に含まれるベース−エミッ
タ接合により補償される。それぞれダイオード結合した
トランジスタＴ19とＴ29とで形成する単方向素子を設け
るために、差動入力段ＩＳはほぼ直線的に電圧−電流変
換する。差動切換段ＳＳに供給される差分駆動電流は、
サンプル−ホールド回路の瞬時モードに応じて差動出力
段ＯＳに転送され、そのモードは差動切換段ＳＳにより
規定される。この切換段によりセットされるモードはサ
ンプリングモード又はホールドモードとすることがで
き、サンプリングモードでは差分増幅器Ｔ11／Ｔ12及び
Ｔ21／Ｔ22にサンプリング信号が供給されるためにスイ
ッチングトランジスタＴ10及びＴ20が導通状態となり、
ホールドモードでは差動増幅器Ｔ11／Ｔ12及びＴ21／Ｔ
22にホールド信号が供給されるために、スイッチングト
ランジスタＴ10及びＴ20がカット−オフモードとなる。
本例ではサンプリングモードにおけるサンプリング信号
をホールド信号よりも大きくし、又ホールドモードにお
けるサンプリング信号をホールド信号よりも小さくす
る。サンプリングモードにおける差分出力信号Ｖo1−Ｖ
o2はスイッチングトランジスタＴ10及びＴ20の状態に応
じて入力信号により規定され、又ホールドモードにおけ
る差分出力信号Ｖo1−Ｖo2はサンプリングモードの期間
中にコンデンサ間に設定された電圧により規定され、こ
の電圧は出力段か差分入力電流を必要とするために減少
する。本発明によれば、この電圧の低下を最小とするた
めに差動出力段ＯＳにサンプリング信号Ｖt により切換
えられる第１電流源を設け、これらの第１電流源をトラ
ンジスタＴ15及びＴ25でそれぞれ形成する。第１電流源
がサンプリング信号Ｖt により切換えられると、これら
の第１電流源はサンプリングモードにて第１出力トラン
ジスタＴ14及びＴ24にバイアス電流を供給するだけであ
る。従って、サンプリングモードでは、第１出力トラン
ジスタＴ14及びＴ24が第１電流源によって供給されるバ
イアス電流に関連するベース電流を必要とし、又ホール
ドモードでは第１出力トランジスタＴ14及びＴ24が第２
電流源Ｔ17／Ｒ12及びＴ27／Ｒ22によって供給されるバ
イアス電流に関連するベース電流を必要とすることにな
る。サンプリングモードにおける上記のベース電流は第
２出力トランジスタＴ16及びＴ26に属する電流利得率の
分だけホールドモードにおける上記ベース電流よりも大
きくなる。ベース電流が小さくなると、コンデンサＣ11
及びＣ21間に設定される電圧が電流利得率に比例して長
くなる時間内に低下し、この時間が長くなると、ベース
電流によって規定される最小周波数がかなり低くなる。
【００１６】本発明にるよ差動構造のサンプル−ホール
ド回路の利点は、この回路に現われる差分信号が、例え
ばスイッチングトランジスタＴ10及びＴ20のスイッチン
グや、給電端子１及び２に発生する妨害や、コンデンサ
Ｃ11及びＣ21間に設定される電圧の減少により生ずる妨
害の影響を受けないと云う点にある。本発明による差動
式のサンプル−ホールド回路の他の利点は、ホールドモ
ードにおけるフィードスルーの発生を補償し得ることに
ある。ホールドモードでのフィードスルーの影響とは、
ホールドモードにてスイッチングトランジスタＴ10及び
Ｔ20のベースとエミッタとの間の寄生容量のために入力
信号Ｖi1−Ｖi2が出力信号Ｖo1−Ｖo2に及ぼす影響のこ
とである。本発明による差動式の例では、ホールドモー
ドフィードスルーをサンプル−ホールド回路に第１及び
第２フィードホワードコンデンサＣ12及びＣ22をそれぞ
れ設けることによりかなり補償することができ、第１フ
ィードホワードコンデンサＣ12は一方のスイッチングト
ランジスタＴ10のエミッタと他方のスイッチングトラン
ジスタＴ20のベースとの間に結合させ、第２フィードホ
ワードコンデンサＣ22は他方のスイッチングトランジス
タＴ20のエミッタと一方のスイッチングトランジスタＴ
10のベースとの間に結合させる。寄生容量によって生ず
るホールドモードフィードスルーは、一方のスイッチン
グトランジスタのエミッタと他方のスイッチングトラン
ジスタのベースとの間に結合させたフィードホワードコ
ンデンサがスイッチングトランジスタのベースとエミッ
タとの間の寄生容量のドライブ電流とは反対のドライブ
電流を受電するために補償される。
ド回路の利点は、この回路に現われる差分信号が、例え
ばスイッチングトランジスタＴ10及びＴ20のスイッチン
グや、給電端子１及び２に発生する妨害や、コンデンサ
Ｃ11及びＣ21間に設定される電圧の減少により生ずる妨
害の影響を受けないと云う点にある。本発明による差動
式のサンプル−ホールド回路の他の利点は、ホールドモ
ードにおけるフィードスルーの発生を補償し得ることに
ある。ホールドモードでのフィードスルーの影響とは、
ホールドモードにてスイッチングトランジスタＴ10及び
Ｔ20のベースとエミッタとの間の寄生容量のために入力
信号Ｖi1−Ｖi2が出力信号Ｖo1−Ｖo2に及ぼす影響のこ
とである。本発明による差動式の例では、ホールドモー
ドフィードスルーをサンプル−ホールド回路に第１及び
第２フィードホワードコンデンサＣ12及びＣ22をそれぞ
れ設けることによりかなり補償することができ、第１フ
ィードホワードコンデンサＣ12は一方のスイッチングト
ランジスタＴ10のエミッタと他方のスイッチングトラン
ジスタＴ20のベースとの間に結合させ、第２フィードホ
ワードコンデンサＣ22は他方のスイッチングトランジス
タＴ20のエミッタと一方のスイッチングトランジスタＴ
10のベースとの間に結合させる。寄生容量によって生ず
るホールドモードフィードスルーは、一方のスイッチン
グトランジスタのエミッタと他方のスイッチングトラン
ジスタのベースとの間に結合させたフィードホワードコ
ンデンサがスイッチングトランジスタのベースとエミッ
タとの間の寄生容量のドライブ電流とは反対のドライブ
電流を受電するために補償される。
【００１７】図２は第１端子４と第２端子５とを有して
いる有利な形態のフィードホワードコンデンサＣffを示
す。この形態のフィードホワードコンデンサＣffは並列
に接続した２つの回路、即ち逆直列に接続した第１対の
単方向素子（Ｔ２，Ｔ３）を具えている第１回路と、逆
直列に接続した第２対の単方向素子（Ｔ４，Ｔ５）を具
えている第２回路とで構成する。第１対の単方向素子
（Ｔ２，Ｔ３）はトランジスタＴ２とトランジスタＴ３
で構成し、第２対の単方向素子はトランジスタＴ４とト
ランジスタＴ５で構成する。これらのトランジスタＴ
２，Ｔ３，Ｔ４及びＴ５の各々は、ベースはベース同士
を、コレクタはコレクタ同士を、又エミッタはエミッタ
同士を相互接続し、トランジスタＴ２とＴ４の相互接続
したベース及びコレクタを端子４に接続し、トランジス
タＴ２及びＴ３のエミッタを互いに接続し、トランジス
タＴ４及びＴ５のエミッタも互いに接続し、トランジス
タ回路Ｔ３及びＴ５の相互接続したベース及びコレクタ
を端子５に接続する。
いる有利な形態のフィードホワードコンデンサＣffを示
す。この形態のフィードホワードコンデンサＣffは並列
に接続した２つの回路、即ち逆直列に接続した第１対の
単方向素子（Ｔ２，Ｔ３）を具えている第１回路と、逆
直列に接続した第２対の単方向素子（Ｔ４，Ｔ５）を具
えている第２回路とで構成する。第１対の単方向素子
（Ｔ２，Ｔ３）はトランジスタＴ２とトランジスタＴ３
で構成し、第２対の単方向素子はトランジスタＴ４とト
ランジスタＴ５で構成する。これらのトランジスタＴ
２，Ｔ３，Ｔ４及びＴ５の各々は、ベースはベース同士
を、コレクタはコレクタ同士を、又エミッタはエミッタ
同士を相互接続し、トランジスタＴ２とＴ４の相互接続
したベース及びコレクタを端子４に接続し、トランジス
タＴ２及びＴ３のエミッタを互いに接続し、トランジス
タＴ４及びＴ５のエミッタも互いに接続し、トランジス
タ回路Ｔ３及びＴ５の相互接続したベース及びコレクタ
を端子５に接続する。
【００１８】図１につき既に述べたように、ホールドモ
ードフィールドスルーはフィードホワードコンデンサを
スイッチングトランジスタＴ10及びＴ20の寄生ベース−
エミッタコンデンサと同一のものを選択する場合にほぼ
補償することができる。従って、ホールドモードフィー
ルドスルーコンデンサをトランジスタＴ2,Ｔ3,Ｔ4 及び
Ｔ5 により作製し、第１及び第２回路の各容量をスイッ
チングトランジスタのベース−エミッタ容量の 1/2に等
しくする。第１及び第２回路を互いに並列に接続するた
め、端子４と５との間の総容量はスイッチングトランジ
スタのベース−エミッタ容量にほぼ等しくなる。
ードフィールドスルーはフィードホワードコンデンサを
スイッチングトランジスタＴ10及びＴ20の寄生ベース−
エミッタコンデンサと同一のものを選択する場合にほぼ
補償することができる。従って、ホールドモードフィー
ルドスルーコンデンサをトランジスタＴ2,Ｔ3,Ｔ4 及び
Ｔ5 により作製し、第１及び第２回路の各容量をスイッ
チングトランジスタのベース−エミッタ容量の 1/2に等
しくする。第１及び第２回路を互いに並列に接続するた
め、端子４と５との間の総容量はスイッチングトランジ
スタのベース−エミッタ容量にほぼ等しくなる。
【００１９】本発明は上述した例のみに限定されるもの
でなく幾多の変更を加える得ること勿論である。例え
ば、スイッチングトランジスタのベースと第１給電端子
との間に結合させるコンデンサはスイッチングトランジ
スタのベースと第２給電端子との間に結合させることが
できる。さらに、例えば差動切換段の各差動増幅器の共
通端子は相互接続することができ、この場合には各電流
源を併合させることができる。
でなく幾多の変更を加える得ること勿論である。例え
ば、スイッチングトランジスタのベースと第１給電端子
との間に結合させるコンデンサはスイッチングトランジ
スタのベースと第２給電端子との間に結合させることが
できる。さらに、例えば差動切換段の各差動増幅器の共
通端子は相互接続することができ、この場合には各電流
源を併合させることができる。
【図１】本発明による差動式のサンプル−ホールド回路
を示す回路図である。
を示す回路図である。
【図２】フィードホワードコンデンサの好適例を示す回
路図である。
路図である。
ＳＳ 差動切換段 ＩＳ 差動入力段 ＯＳ 差動出力段 Ｔ10, Ｔ20 スイッチングトランジスタ Ｔ11／Ｔ12, Ｔ21／Ｔ22 差動増幅器 Ｔ1/Ｒ1, Ｔ13／Ｒ11, Ｔ17／Ｒ12, Ｔ23／Ｒ21, Ｔ27
／Ｒ21 電流源 Ｃ11, Ｃ21 コンデンサ Ｃ12, Ｃ22 フィードホワードコンデンサ Ｔ18／Ｔ28／Ｒ13／Ｒ23 縮退差動増幅器 Ｔ19／Ｒ14, Ｔ29／Ｒ24 受動インピーダンス Ｔ14, Ｔ24 第１出力トランジスタ Ｔ15, Ｔ25 電流源 Ｔ16, Ｔ26 第２出力トランジスタ
／Ｒ21 電流源 Ｃ11, Ｃ21 コンデンサ Ｃ12, Ｃ22 フィードホワードコンデンサ Ｔ18／Ｔ28／Ｒ13／Ｒ23 縮退差動増幅器 Ｔ19／Ｒ14, Ｔ29／Ｒ24 受動インピーダンス Ｔ14, Ｔ24 第１出力トランジスタ Ｔ15, Ｔ25 電流源 Ｔ16, Ｔ26 第２出力トランジスタ
フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ヨハネス ペトルス マリア フェルダ ースドンク オランダ国 5621 ベーアー アインド ーフェン フルーネヴァウツウェッハ１ (56)参考文献 特開 昭62−276922（ＪＰ，Ａ) 特開 昭63−119100（ＪＰ，Ａ) 実開 昭63−24799（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02
Claims (9)
- 【請求項１】 入力信号受信用の入力端子に結合される
入力段と、出力信号供給用の出力端子に結合される出力
段と、前記入力段と前記出力段との間に結合される切換
段とを具え、該切換段が、前記入力段に結合されるベー
ス、第１給電端子に結合されるコレクタ及び前記出力段
に結合されるエミッタを有しているスイッチングトラン
ジスタと、ホールド信号受信用の第１入力端子、サンプ
リング信号受信用の第２入力端子、電流源を介して第２
給電端子に結合される共通端子、前記スイッチングトラ
ンジスタのベースに結合される第１出力端子及び前記ス
イッチングトランジスタのエミッタに結合される第２出
力端子を有している差動増幅器と、前記スイッチングト
ランジスタのエミッタと前記給電端子の一方との間に結
合されるコンデンサとを具えているサンプル-ホールド
回路において、前記入力段が、前記スイッチングトラン
ジスタのベースと前記第１給電端子との間に結合される
受動インピーダンスを具え、且つ前記入力段を、前記ス
イッチングトランジスタのベースに、該入力段の前記入
力端子に供給される前記入力信号に関連する信号電流を
供給すべく構成するようにしたことを特徴とするサンプ
ル-ホールド回路。 - 【請求項２】 前記出力段が、前記スイッチングトラン
ジスタのエミッタに結合されるベース、前記第１給電端
子に結合されるコレクタ及び前記第２給電端子に結合さ
れるエミッタを有している第１出力トランジスタと、前
記サンプリング信号により切換えられると共に前記第１
出力トランジスタのエミッタと前記第２給電端子との間
に結合される第１電流源と、前記第１出力トランジスタ
のエミッタに結合されるベース、前記第１給電端子に結
合されるコレクタ及び前記出力段の前記出力端子と前記
第２給電端子とに結合されるエミッタを有している第２
出力トランジスタと、該第２出力トランジスタのエミッ
タと前記第２給電端子との間に結合される第２電流源と
を具えていることを特徴とする請求項１に記載のサンプ
ル-ホールド回路。 - 【請求項３】 入力信号受信用の入力端子に結合される
入力段と、出力信号供給用の出力端子に結合される出力
段と、前記入力段と前記出力段との間に結合される切換
段とを具え、該切換段が、前記入力段に結合されるベー
ス、第１給電端子に結合されるコレクタ及び前記出力段
に結合されるエミッタを有しているスイッチングトラン
ジスタと、ホールド信号受信用の第１入力端子、サンプ
リング信号受信用の第２入力端子、電流源を介して第２
給電端子に結合される共通端子、前記スイッチングトラ
ンジスタのベースに結合される第１出力端子及び前記ス
イッチングトランジスタのエミッタに結合される第２出
力端子を有している差動増幅器と、前記スイッチングト
ランジスタのエミッタと前記給電端子の一方との間に結
合されるコンデンサとを具えているサンプル-ホールド
回路において、前記出力段が、前記スイッチングトラン
ジスタのエミッタに結合されるベース、前記第１給電端
子に結合されるコレクタ及び前記第２給電端子に結合さ
れるエミッタを有している第１出力トランジスタと、前
記サンプリング信号により切換えられると共に前記第１
出力トランジスタのエミッタと前記第２給電端子との間
に結合される第１電流源と、前記第１出力トランジスタ
のエミッタに結合されるベース、前記第１給電端子に結
合されるコレクタ及び前記出力段の前記出力端子と前記
第２給電端子とに結合されるエミッタを有している第２
出力トランジスタと、該第２出力トランジスタのエミッ
タと前記第２給電端子との間に結合される第２電流源と
を具えていることを特徴とするサンプル-ホールド回
路。 - 【請求項４】 前記入力段が、前記スイッチングトラン
ジスタのベースと前記第１給電端子との間に結合される
受動インピーダンスを具え、且つ前記入力段を、前記ス
イッチングトランジスタのベースに、該入力段の前記入
力端子に供給される前記入力信号に関連する信号電流を
供給すべく構成するようにしたことを特徴とする請求項
３に記載のサンプル-ホールド回路。 - 【請求項５】 前記入力段、前記出力段及び前記切換段
を差動段として構成したことを特徴とする請求項１，
２，３又は４のいずれか一項に記載のサンプル-ホール
ド回路。 - 【請求項６】 前記入力段が、差分入力信号を受信する
ために該入力段の各入力端子に結合される第1及び第２
入力端子と、電流源を介して前記第２給電端子に結合さ
れる共通端子と、前記各スイッチングトランジスタのベ
ースに結合される第１及び第２出力端子とを有する縮退
差動増幅器及び各々が単方向素子と直列に配置される抵
抗から成るそれぞれの受動インピーダンスを具えている
ことを特徴とする請求項５に記載のサンプル-ホールド
回路。 - 【請求項７】 前記切換段に第１及び第２フィードホワ
ードコンデンサを設け、第１フィードホワードコンデン
サを一方のスイッチングトランジスタのエミッタと他方
のスイッチングトランジスタのベースとの間に結合さ
せ、第２フィードホワードコンデンサを他方のスイッチ
ングトランジスタのエミッタと一方のスイッチングトラ
ンジスタのベースとの間に結合させたことを特徴とする
請求項５又は６に記載のサンプル-ホールド回路。 - 【請求項８】 前記第１及び第２フィードホワードコン
デンサの各々を並列に結合される２つの回路で構成し、
これらの各回路を逆直列に結合される一対の単方向素子
で構成したことを特徴とする請求項７に記載のサンプル
-ホールド回路。 - 【請求項９】 前記切換段の各差動増幅器の共通端子を
互いに接続し、前記切換段のそれぞれの電流源を併合さ
せたことを特徴とする請求項５，６，７又は８のいずれ
か一項に記載のサンプル-ホールド回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL91202332:2 | 1991-09-11 | ||
| EP91202332 | 1991-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05217395A JPH05217395A (ja) | 1993-08-27 |
| JP3248954B2 true JP3248954B2 (ja) | 2002-01-21 |
Family
ID=8207870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24345792A Expired - Lifetime JP3248954B2 (ja) | 1991-09-11 | 1992-09-11 | サンプル−ホールド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5298801A (ja) |
| EP (1) | EP0532108B1 (ja) |
| JP (1) | JP3248954B2 (ja) |
| DE (1) | DE69223886T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2708134A1 (fr) * | 1993-07-22 | 1995-01-27 | Philips Electronics Nv | Circuit échantillonneur différentiel. |
| FR2717606B1 (fr) * | 1994-03-16 | 1996-04-12 | Thomson Csf Semiconducteurs | Echantillonneur-bloqueur différentiel rapide. |
| US5534802A (en) * | 1994-09-01 | 1996-07-09 | At&T Corp. | Sample and hold circuitry in bipolar transistor technology using a bootstrapping technique |
| JPH08222966A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | サンプル・ホールド回路 |
| US5689201A (en) * | 1995-08-08 | 1997-11-18 | Oregon State University | Track-and-hold circuit utilizing a negative of the input signal for tracking |
| US5736878A (en) * | 1996-06-21 | 1998-04-07 | Delco Electronics Corporaiton | Low cost, high speed track and hold circuit |
| US5736874A (en) * | 1996-09-20 | 1998-04-07 | Lucent Technologies Inc. | High resolution high speed comparator |
| TW337051B (en) | 1996-11-29 | 1998-07-21 | Philips Electronics Nv | Analog-to-digital conversion |
| US5986481A (en) * | 1997-03-24 | 1999-11-16 | Kabushiki Kaisha Toshiba | Peak hold circuit including a constant voltage generator |
| JPH1182334A (ja) * | 1997-09-09 | 1999-03-26 | Sanden Corp | スクロール型圧縮機 |
| US6028459A (en) * | 1998-04-20 | 2000-02-22 | National Semiconductor Corporation | Track and hold circuit with clamp |
| US6529048B2 (en) * | 2001-03-29 | 2003-03-04 | Texas Instruments Incorporated | Dynamic slew-rate booster for CMOS-opamps |
| JP3497495B2 (ja) * | 2001-11-21 | 2004-02-16 | 株式会社半導体理工学研究センター | サンプルホールド回路 |
| FR2861209B1 (fr) | 2003-10-17 | 2006-01-21 | Atmel Grenoble Sa | Echantillonneur-bloqueur differentiel, notamment pour convertisseur analogique numerique |
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- 1992-09-08 EP EP92202719A patent/EP0532108B1/en not_active Expired - Lifetime
- 1992-09-11 JP JP24345792A patent/JP3248954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69223886T2 (de) | 1998-06-18 |
| EP0532108A1 (en) | 1993-03-17 |
| EP0532108B1 (en) | 1998-01-07 |
| US5298801A (en) | 1994-03-29 |
| DE69223886D1 (de) | 1998-02-12 |
| JPH05217395A (ja) | 1993-08-27 |
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|
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