JP3246777U - 半導体アセンブリ、電力デバイス、および製造方法 - Google Patents

Abstract

改善された電流検知能力を有する半導体アセンブリおよび対応する電気デバイスが提供される。半導体アセンブリは、底面および上面と、底面および上面からの垂直延長部とを有する本体を備える。さらに、半導体アセンブリは、本体内に配置された半導体素子と、本体内に配置された検知コイルとを備える。検知コイルは、少なくとも１つの巻線を有する。検知コイルは、垂直方向の電流経路に沿って伝搬する電流に関連付けられた磁束が検知コイル内に検出可能な電圧を生じさせるように設けられ適合される。

Description

本開示は、例えばチップスケールパッケージ、例えばパワー半導体を含むチップスケールパッケージのための負荷電流検知を可能にするアセンブリ、および対応する電気デバイスに関する。

例えば電力変換機能の閉ループ制御を実現するために、電気デバイス、例えば電力変換器の負荷電流または相電流を知ることが望ましい。

例えば自動車用途および他の用途のための従来のインバータでは、ホールエフェクトセンサが使用される。センサは、位相出力の周りに取り付けられ、コストおよび構造体積の制限要因である。

ホールセンサをパワーモジュール内蔵シャント抵抗に置き換えることがさらに可能である。しかしながら、シャント抵抗は、さらなる信号処理に必要なボルト範囲内のセンサ出力を生成するときに伴う高いオーム損失を有する。

別の手法は、カレントミラーをオンチップで集積することに基づく。しかしながら、電流検知のための並列経路を設置するために活性領域の一部を犠牲にすると、オン状態抵抗が増加し、上面の接着パッド領域が減少する。加えて、非常に高価なチップ領域を有するＳｉＣ（炭化ケイ素）デバイスを考慮すると、オンチップ解決策は高価になる。

欧州特許第３０１２８４６Ａ１号から、インダクタンス素子を有するプリント回路基板が知られている。米国特許第２０１７／２７１２６０Ａ１号から、半導体チップおよび受動回路素子を含む半導体アセンブリが知られている。米国特許第２００１／０２３５３０Ａ１号から、基板内に集積された複数の相互接続された導電セグメントからなる誘導素子が知られている。米国特許第２００３／０１３２６４Ａ１号から、磁束を検知するためのインダクタが知られている。米国特許第２０１５／０２８４８７Ａ１号から、半導体素子および検知コイルが知られている。

したがって、本開示の実施形態は、電気デバイス、例えば電力変換器の負荷電流または相電流を検知する可能性に関する。電力変換機能の閉ループ制御が、そのような検知によって簡単かつ効率的な方式で実現され得るならば、有益であろう。さらに、この解決策は、パワーモジュールと親和性があり得る。さらに、この解決策は、最小限のコストおよびスペースしか必要としない場合がある。また、この解決策は、小さい容量結合を有し、例えば高速スイッチングデバイスを検知するときに、コモンモード歪みを低くするか、またはなくすことができる。

そのために、独立請求項に記載の半導体アセンブリおよび電気デバイスが提供される。従属請求項は、好ましい実施形態を提供する。

半導体アセンブリは、底面および上面と、底面および上面からの垂直延長部とを有する本体を備える。さらに、半導体アセンブリは、本体内に配置された半導体素子と、本体内に配置された検知コイルとを備える。検知コイルは、少なくとも１つの巻線を有する。検知コイルは、垂直方向の電流経路に沿って伝搬する電流に関連付けられた磁束が検知コイル内に検出可能な電圧を生じさせるように設けられ適合される。

そのような半導体アセンブリは、その検知コイルを介して、例えば、本体内に直接集積されたときに、半導体素子に関連付けられた電流経路を介して、かつそれを取り囲んで、半導体素子の負荷電流または相電流を検知することを可能にして、例えば、ホールセンサまたは他の外部回路などのさらなる要素をコスト集約的に面積および体積を消費する必要なしに閉ループ制御を実現する。そのような半導体アセンブリは、さらなる信号処理に必要なボルト範囲内のセンサ出力を生成することを可能にする。さらに、半導体アセンブリは、本質的にさらなるコストまたはスペース消費を伴わない簡単かつ効率的な方式で実現することができる。さらに、半導体アセンブリは、電力用途と親和性がある。さらに、半導体アセンブリは、小さい容量結合およびコモンモード歪みの大幅な低減を可能にし、高速スイッチングデバイスに適するようにする。

半導体アセンブリにおいて、少なくとも１つの巻線は、垂直方向に平行な平面内に配置することができる。

半導体アセンブリは、チップスケールパッケージまたはチップスケール様パッケージであり得る。

この点において、チップスケールパッケージは、単一の半導体チップを有するパッケージであり、パッケージの実装面積または体積は、チップの実装面積または体積の２００％以下であり得る。パッケージは、チップの実装面積または体積の１５０％以下、さらには１２０％以下であり得ることも可能である。

それに対応して、半導体アセンブリは、半導体アセンブリがマルチチップのチップスケール様パッケージまたはマルチチップモジュールであるように、半導体素子の形態の１つまたは複数の追加の半導体素子をさらに備えることができる。

この点において、マルチチップモジュールは、半導体素子と、追加の半導体素子などの１つまたは複数の追加のチップまたは素子とを備えるモジュールである。１つまたは複数の追加のチップまたは素子は、半導体アセンブリの本体に直接またはモノリシックに集積することができる。

それに対応して、マルチチップのチップスケール様パッケージは、パッケージの実装面積または体積が、個々のチップまたは素子の実装面積または体積の合計の２００％以下であり得るマルチチップモジュールである。パッケージは、チップの実装面積または体積の１５０％以下、さらには１２０％以下であり得ることも可能である。

半導体アセンブリにおいて、半導体素子および少なくとも１つの巻線は、誘電材料内に直接集積することができる。

半導体アセンブリにおいて、誘電材料は、１つまたは２つまたはそれ以上のセグメントまたは層を備えることができ、各セグメントまたは層は、ＰＣＢ材料、モールド材料、熱可塑性材料、エポキシ樹脂、ＦＲ－２、フェノール紙、フェノール綿紙、フェノールホルムアルデヒド樹脂を含浸させた紙、ＦＲ－４、エポキシ樹脂を含浸させたガラス繊維布、ポリイミド、ポリイミド－フルオロポリマー、ポリイミド－フルオロポリマー複合材料、ＦＲ－１、ＦＲ－３、ＦＲ－５、ガラス繊維織物、高温での高強度、ＦＲ－６、Ｇ－１０、Ｇ－１１、ＣＥＭ－１、ＣＥＭ－２、ＣＥＭ－３、ＣＥＭ－４、ＣＥＭ－５、ＰＴＦＥ、ＲＦ－３５、セラミック、アルミナから選択された材料または材料の組合せを備えるか、またはそれらからなる。

この点において、層は、構造化されたメタライゼーション、バイア、および回路素子を除き、半導体アセンブリの横方向の領域にわたって本質的に均質な本体材料を有する。異なる本体材料のセグメントは、本体の所与の垂直高さで互いに隣接して配置することができる。したがって、本体は、半導体チップを本体内に完全に囲み、直接集積するために異なる層を備えることができる。異なる層の間には、電力または信号を再分配するための構造化されたメタライゼーションを配置することができる。層内では、半導体アセンブリを外部回路環境に接続するための半導体素子、構造化されたメタライゼーション、および接点を電気的に接続するようにバイアを配置することができる。

半導体アセンブリは、検知コイルの形態の１つまたは複数のさらなる検知コイルを備えることができる。１つまたは複数のさらなる検知コイルは、垂直方向に伝搬する時変電流に関連付けられた磁束が１つまたは複数のさらなる検知コイル内に検出可能な電圧を生じさせるように設けられ適合され得る。

２つ以上の検知コイルが存在する場合、１つまたは複数の検知コイルは、誘導電圧を増加させて信号対雑音比を改善するために、電気的に直列に接続することができる。

半導体アセンブリの本体において、検知コイルは、横方向メタライゼーション構造および垂直バイアを備えることができる。

半導体アセンブリにおいて、垂直バイアは、誘電材料の１つ、２つ、またはそれ以上のセグメントまたは層が横方向メタライゼーション構造の間に配置されるように、横方向メタライゼーション構造を電気的に接続することができる。

半導体アセンブリにおいて、検知コイルは、電流経路を横方向に取り囲む経路に沿って配置された螺旋コイルであり得る。

半導体アセンブリは、検知コイルの巻線ごとに補償巻線を有する補償コイルをさらに備えることができる。補償コイルは、検知コイルのコモンモード歪みを補償するように設けられ適合され得る。

検知コイルおよび補償コイルは、差動検知構造を確立することができる。
半導体アセンブリは、負の垂直方向－ｚの第２の電流経路と、負の垂直方向の第２の電流経路に沿って伝搬する電流に関連付けられた磁束が補助コイル内に検出可能な電圧を生じさせるように適合され設けられた補助コイルとをさらに備えることができる。

半導体アセンブリにおいて、垂直方向の電流経路は、電気的に並列に接続されたセクションを備えることができる。

半導体アセンブリにおいて、半導体素子は、パワーエレクトロニクス用途向けの半導体であり得る。

半導体アセンブリにおいて、半導体素子は、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などのバイポーラトランジスタ、または例示的に低オン抵抗を有する低オン抵抗炭化ケイ素ＭＯＳＦＥＴ（金属酸化物半導体－ＦＥＴ）もしくはＭＩＳＦＥＴ（金属絶縁半導体－ＦＥＴ）などの電界効果トランジスタ（ＦＥＴ）であり得る。

半導体アセンブリは、外部回路環境への接続のために設けられ適合された接点をさらに備えることができる。接点は、半導体アセンブリの上面および底面にわたって分散させることができる。または、接点は、半導体アセンブリの上面に配置することができる。または、接点は、半導体アセンブリの底面に配置することができる。

対応する電力デバイスは、上述されたような半導体アセンブリを備えることができる。デバイスは、パワーエレクトロニクス変換器に適用することができる。一例は、自動車用トラクションインバータであり得る。

電力デバイスは、検知コイルに結合された集積回路をさらに備えることができる。検知コイルによって検知された電圧は、電流経路に沿って伝搬する電流の時間微分に比例することができる。したがって、経時的に検知された電圧の積分は、負荷電流に比例する信号をもたらすことができる。

電力デバイスまたはその半導体アセンブリは、例示的に、相電流検知、障害電流検出、静的電流不均衡評価、動的電流不均衡評価、電流制御、および／または電流監視に使用することができる。

検知コイルは、水平ｘ－ｙ平面内の電流伝搬経路を取り囲むことができる。
次いで、誘導電圧は、式（１）に従って計算することができる。

Ｖ（ｔ）は検知コイルの検知電圧信号であり、Ａは巻線の面積であり、Ｎは巻線の数であり、ｌはコイルの長さであり、ｄＩ／ｄｔ（ｔ）はコイル内部の電流過渡である。

一例として、４ｃｍのコイル長およびｄＩ／ｄｔ＝１０Ａ／ｎｓのスイッチング過渡の１ｍｍの距離で、１．０×０．１ｍｍ^２の矩形断面の４０個のループに対して、１．２６Ｖの出力電圧を取得することができる。巻線間の距離を０．１ｍｍに短縮する（すなわち、より高い密度で巻線を積み重ねる）と、４００個のループとなり、出力電圧は１２．６Ｖになる。

対応する半導体アセンブリを製造する方法は、
－半導体素子を設けるステップと、
－誘電材料の１つまたは複数の層に半導体素子を組み込むステップと
を含むことができる。

方法は、例えば電力および／または信号を再分配するための第１の横方向および垂直方向に構造化されたメタライゼーションを作成するためのステップをさらに含むことができる。

また、方法は、検知コイルの巻線を確立するために、横方向および垂直方向に構造化されたメタライゼーションを作成するステップを含むことができる。検知コイルの構造化されたメタライゼーションの作成のために、かつ他の構造された化メタライゼーションの作成のために、同じステップ、プロセス、および材料を使用することができる。

添付の図面は、さらなる理解を提供するために含まれる。図では、同じ構造および／または機能の要素は、同じ参照符号によって参照され得る。図に示された実施形態は例示的な表現であり、必ずしも縮尺通りに描かれていないことを理解されたい。

動作原理の詳細を示す半導体アセンブリの要素を示す図である。 半導体アセンブリの断面の詳細を示す図である。 半導体アセンブリの上面の詳細を示す図である。 分離された検知コイルのセグメントの拡大斜視図である。 コモンモード歪みを補償する原理を示す図である。 検知コイルの垂直高さが半導体アセンブリの垂直高さに本質的に等しい半導体アセンブリの詳細を示す図である。 外部接点が共通側面に配置された半導体アセンブリの詳細を示す図である。 図７に対応する断面を示す図である。 ３つの入れ子状検知コイルを有する半導体アセンブリの上面図である。 マルチチップモジュールの上面図である。 集積回路の使用を示す図である。 望ましくない磁場からのスプリアス結合を最小化するコイルの戻りラインを設ける可能性を示す図である。

図１は、誘電材料５に直接集積された半導体素子１９を有する半導体アセンブリ１６を示す。半導体素子は、半導体素子を通る電流の方向が垂直方向ｚである。垂直方向ｚの電流は、電流伝搬経路を取り囲む磁場を生成する。電流に関する情報を取得するために、検知コイル１８の巻線２２は、電流に関連付けられた磁束が捕捉されるように配置される。したがって、巻線は、巻線の位置で磁気の方向に本質的に平行な法線を有する。

電流の変化は、コイルを通る磁束の変化に対応し、磁束の変化は、コイルにおける電圧誘導に対応する。例えば積分を介して電圧を評価することにより、電流経路、すなわち半導体素子に関連付けられた電流を正確に監視するための検知情報を取得することができる。

もちろん、コイルの巻線の数は１つに限定されない。巻線の数は、１から１０００の間、例えば２００から５００の間であり得る。

誘導される電圧は、巻線ごとの磁束に比例する。総検知電圧は、コイルの各巻線によって提供される電圧寄与の合計である。したがって、巻線の数を適切に選択し、磁場強度の対応する位置に各巻線を適切に配置することにより、所与の電流変化率に対する総検知電圧を所与の仕様に適合するように調整することができる。

半導体素子は、エミッタ６およびコレクタ３を有するＩＧＢＴ、またはソース接点およびドレイン接点を有するＭＯＳＦＥＴ、またはＭＩＳＦＥＴであり得るしたがって、エミッタとコレクタとの間の電流変化は、高周波用途でも正確に決定することができる。

コイルの巻線は、構造化されたメタライゼーションとして実現することができる。巻線は、垂直セクションおよび水平セクションから構成することができる。垂直セクションは、垂直方向ｚに沿って延長部を有する。水平セクションは、水平ｘ－ｙ平面に延長部を有することができる。

垂直セクションは、本体の誘電材料の層１３またはセクションを垂直に貫通するバイアとして実現することができる。

水平セクションは、誘電材料の異なる層またはセクションの間に、または本体の上面２０もしくは底面１に垂直に配置される構造化されたメタライゼーションとして実現することができる。

そのような水平または垂直の接続構造の構造化は、半導体素子との間の電気的接続に、例えば再分配層１３などを確立するために必要であり得るので、コイルの作成は、製造中にさらなるステップを必要とせず、直接集積は、追加の体積または実装面積を本質的に必要とせずに実行することができる。

図２は、半導体アセンブリがチップスケールパッケージを確立する半導体アセンブリ設計を示す。検知コイルは、バイア充填および再分配層の形成による積層、バイア穿孔、およびメタライゼーションの組み込みプロセスによって製造中に同時に作成される。

電子デバイスは、そのコレクタ３接点でリードフレーム１４に接合され、ＰＣＢ積層板または成形コンパウンドに組み込まれ、銅（Ｃｕ）バイアと接触する。第２の積層板または成形コンパウンド層１３において、半導体素子相互接続バイアは上面まで延長され、ゲート９およびエミッタ６の接触パッドに再分配される。加えて、螺旋コイルとして実現される検知コイルは、上面の２つの電流検知接触パッド１０および１１によって終端される構造化されたメタライゼーションとして、さらなるバイアおよび再分配によってエミッタ負荷電流バイアの周りに追加される。すべてのバイアおよび再分配は、穿孔、スパッタリング、および電気めっきを介して自動ＰＣＢ製造装置で製造される。

図３は、図２の半導体アセンブリの上面図である。検知コイルは、複数の巻線２２を有し、検知コイルは、垂直電流経路をｘ－ｙ平面内で水平に取り囲む。

半導体アセンブリの上面には、エミッタ側接点６およびゲート９接点が配置されている。さらに、コイル１０および１１への２つの接続部が半導体アセンブリの上面に配置されている。

図４は、よりよい説明のために分離された検知コイル１８の３つの巻線２２の拡大斜視図を示す。検知コイルの構造化されたメタライゼーションは、製造中に、組み込みプロセスで作成される他の構造化されたメタライゼーションと同時に作成される。

加えて、図４は、垂直バイア２１および横方向メタライゼーション構造１５を備える螺旋コイルとして実現された検知コイルを示す。

コイルの各巻線２２は、巻線２２の短絡を防止するために必要な隣接する巻線を電気的に接続するために専用の小さいセクションを除き、本質的に垂直方向ｚに平行な平面に配置された構造化されたメタライゼーションを有することが可能である。

図５は、検知コイル１８に加えて補償コイル２を利用する、コモンモード歪みを低減または除去する原理を示す。補償コイル２および検知コイルは、検知コイルの巻線ごとに、検知コイルの巻線と本質的に重複する補償コイルの巻線が存在するように配置される。検知コイルおよび補償コイルは、それらの誘導検知電圧が１８０度の位相シフトを加えられ、コモンモード歪みが補償されるように互いに電気的に接続される。このように、平衡信号伝導が得られ、不平衡コモンモード歪みが本質的に除去される。

検知コイル２に補償コイル２を加えるこの構成は、容量結合を低減することもでき、例えば、高速スイッチングデバイスを検知する場合、図３に描写された差動ロゴスキーコイルを使用することができる。

図１２は、望ましくない磁場からのスプリアス結合を最小化するコイルの戻りラインを設ける可能性を、斜視図（図１２の上部）およびｘ－ｚ平面上の図（図１２の底部）で示す。

図６は、図２の変形形態を示す。図６による半導体アセンブリにおいて、検知コイル１８の巻線は、半導体アセンブリ１６の上面から半導体アセンブリの底面に達する垂直延長部を有する。したがって、各巻線の面積が増大する。したがって、磁束が増大する。したがって、検知電圧が上昇する。したがって、信号対雑音比が改善される。

図７は、外部回路環境への半導体アセンブリ１６の接続部を上面に配置する可能性を示す。そのために、半導体アセンブリの底面にあるコレクタ側接続部３を対応する上面接続部に電気的に接続する半導体素子１９に隣接して配置されたバイアが設けられる。

したがって、電流方向が半導体素子を介して直接電流方向と反対の電流方向を有する別の垂直電流経路が設けられる。したがって、直接集積された検知コイルを有する検知原理を利用する別の可能性がある。

それに対応して、図７に示された半導体アセンブリは、横方向ｘ－ｙ平面内で反対方向の電流経路を取り囲むさらなる検知コイル１８ｂを有する。

これにより、さらなる検知コイル１８ｂがコレクタ電位から絶縁されることが重要である。これは、構造化リードフレーム（図示せず）を設けることによって、例えば、製造中にリリースフィルム上にＣｕリードフレームをピックアンドプレースするプロセスによって得ることができる。

半導体素子の上方に配置された検知コイル１８と比較して、さらなる検知コイル１８ｂのループ高さを、例えば０．１ｍｍから０．３ｍｍに増加させ、３倍高い電圧信号をもたらすことができる。

図８は、より高い（すなわち、加えられた）検知電圧を取得するために、さらなる検知コイル１８ｂに直列に図７の検知コイル１８を電気的に接続する可能性を示す。

同様に、図９は、同じ垂直電流経路を取り囲む２つ以上（例えば３つ）の検知コイル１８を設ける可能性を示す。これにより信号品質を向上させることができ、冗長性により信頼性を向上させることができる。

図１０は、マルチチップモジュールにおいて、複数の半導体素子を通る電流を素子固有の方式で評価する可能性を示す。各半導体素子の傾向を個別に監視することにより、故障している素子を識別し、個々の半導体素子の故障予測を行うことができる。

図１１は、誘導体に関連する検知電圧を評価する（式（１）を比較する）ために集積回路２３を設ける可能性を示す。

集積回路１２は、半導体アセンブリの本体に直接集積することができる。しかしながら、例えば図１１に示されたように、集積回路が、半導体アセンブリおよび集積回路を別個のアイテムとして備える関連付けられた電気デバイスの要素であることも可能である。次いで、半導体アセンブリおよび集積回路１２は、共通のキャリア、例えば共通のプリント回路基板上に配置することができる。

さらに、図１１は、アセンブリ内に配置された追加の半導体素子１９を有する可能性を示す。

半導体アセンブリまたは電力デバイスは、様々な修正および代替の形態を受け入れることができるが、その詳細は例として図に示されている。しかしながら、その意図は、半導体アセンブリまたはデバイスを記載された特定の詳細に限定することではないことを理解されたい。反対に、半導体アセンブリまたはデバイスは、すべての可能な修正形態、均等物、および代替形態を包含するものである。

参照符号のリスト
１：底面
２：補償コイル
３：コレクタ側接点
４：電流経路
４ｂ：第２の電流経路
５：誘電材料
６：エミッタ側接点
７：電力デバイス
９：ゲート接続部
１０，１１：電流検知接触パッド
１２：集積回路
１３：層
１４：リードフレーム
１５：横方向メタライゼーション構造
１６：半導体アセンブリ
１７：マルチチップモジュール
１８：検知コイル
１８ｂ：さらなる検知コイル
１９：半導体素子
１９ｂ：追加の半導体素子
２０：上面
２１：垂直バイア
２２：巻線
２３：集積回路
ｘ，ｙ：横方向
ｚ：垂直方向

Claims (20)

1. －底面（１）および上面（２０）と、前記底面（１）および前記上面（２０）からの垂直延長部とを有する本体と、
   －前記本体内に配置された半導体素子（１９）と、
   －前記本体内に配置された検知コイル（１８）であって、前記検知コイルが少なくとも１つの巻線（２２）を有する、検知コイル（１８）と
   を備え、
   －前記検知コイル（１８）が、垂直方向（ｚ）の電流経路（４）に沿って伝搬する時変電流に関連付けられた磁束が前記検知コイル（１８）内に検出可能な電圧を生じさせるように設けられ適合され、
   －前記検知コイルが、前記半導体素子の負荷電流を検知するように設けられ適合される、
   半導体アセンブリ（１６）。
2. －前記検知コイル（１８）が、横方向メタライゼーション構造（１５）および垂直バイア（２１）を備え、
   －前記垂直バイア（２１）が、前記誘電材料（５）の１つ、２つ、またはそれ以上のセグメント（Ｓ）または層（１３）が横方向メタライゼーション構造（１５）の間に配置されるように、前記横方向メタライゼーション構造（１５）を電気的に接続し、
   －前記検知コイル（１８）が螺旋コイルであり、
   －前記検知コイル（１８）が、前記半導体素子（１９）に関連付けられた前記電流経路（４）を取り囲む、
   先行する請求項に記載の半導体アセンブリ（１６）。
3. －前記少なくとも１つの巻線（２２）が、前記垂直方向（ｚ）に平行な平面内に配置され、
   －前記少なくとも１つの巻線（２２）が、４０個以上４００個以下のループと、１．０×０．１ｍｍ^２の矩形断面と、１ｍｍ以下０．１ｍｍ以上の距離とを有する、
   先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
4. チップスケールパッケージまたはチップスケール様パッケージであり、
   －前記パッケージの実装面積または体積が、前記チップの実装面積または体積の２００％以下であるか、または
   －１５０％以下であるか、または
   －１２０％以下である、
   先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
5. 前記半導体アセンブリ（１６）がマルチチップのチップスケール様パッケージまたはマルチチップモジュール（１７）であるように、前記半導体素子（１９）の形態の１つまたは複数の追加の半導体素子（１９ｂ）をさらに備える、先行する請求項に記載の半導体アセンブリ（１６）。
6. 前記半導体素子（１９）および前記少なくとも１つの巻線（２２）が、誘電材料（５）内に直接集積する、先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
7. 前記誘電材料（５）が、１つまたは２つまたはそれ以上のセグメント（Ｓ）または層（１３）を備え、各セグメントまたは層が、ＰＣＢ材料、モールド材料、熱可塑性材料、エポキシ樹脂、ＦＲ－２、フェノール紙、フェノール綿紙、フェノールホルムアルデヒド樹脂を含浸させた紙、ＦＲ－４、エポキシ樹脂を含浸させたガラス繊維布、ポリイミド、ポリイミド－フルオロポリマー、ポリイミド－フルオロポリマー複合材料、ＦＲ－１、ＦＲ－３、ＦＲ－５、ガラス繊維織物、高温での高強度、ＦＲ－６、Ｇ－１０、Ｇ－１１、ＣＥＭ－１、ＣＥＭ－２、ＣＥＭ－３、ＣＥＭ－４、ＣＥＭ－５、ＰＴＦＥ、ＲＦ－３５、セラミック、アルミナから選択された材料または材料の組合せを備えるか、またはそれらからなる、先行する請求項に記載の半導体アセンブリ（１６）。
8. 前記検知コイル（１８）の形態の１つまたは複数のさらなる検知コイル（１８ｂ）を備え、前記１つまたは複数のさらなる検知コイルが、垂直方向に伝搬する電流に関連付けられた磁束が前記１つまたは複数のさらなる検知コイル（１８ｂ）内に検出可能な電圧を生じさせるように設けられ適合され、
   前記電圧が、巻線（２２）ごとに前記磁束に比例し、前記電圧が、前記コイル（１８）の各巻線（２２）によって提供される前記電圧寄与の合計である、
   先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
9. 前記検知コイル（１８）および前記１つまたは複数のさらなる検知コイル（１８ｂ）が、電気的に直列に接続される、先行する請求項に記載の半導体アセンブリ（１６）。
10. 前記検知コイル（１８）が、横方向メタライゼーション構造（１５）および垂直バイア（２１）を備え、
    －前記半導体素子（１９）が、そのコレクタ（３）がリードフレーム（１４）に接触した状態で接合され、
    －ＰＣＢ積層板または成形コンパウンドに組み込まれ、銅バイアと接触し、
    －前記半導体素子（１９）が、前記上面に延長され、ゲート（９）およびエミッタ（６）の接触パッドに再分配される相互接続バイアを備え、
    －前記検知コイル（１８）が、螺旋コイルとして実現され、さらなるバイアおよび再分配ラインによってエミッタ負荷電流バイアの周りに配置され、前記上面の２つの電流検知接触パッド（１０、１１）によって終端される構造化されたメタライゼーションとして設けられる、
    先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
11. 増加する巻線の面積を有する、先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）であって、
    前記検知コイル（１８）が、前記電流経路（４）を横方向に取り囲む経路に沿って配置された螺旋コイルであり、
    －垂直延長部を有する前記検知コイル（１８）の前記巻線（２２）が前記半導体アセンブリ（１６）の前記上面から前記半導体アセンブリ（１６）の前記底面に到達するにつれて、前記巻線の面積が増加する、
    半導体アセンブリ（１６）。
12. －前記検知コイルの巻線ごとに補償巻線を有する補償コイル（２）であって、前記補償コイル（２）が、前記検知コイル（１８）のコモンモード歪みを補償するように設けられ適合される、補償コイル（２）
    をさらに備え、
    －前記検知コイル（１８）および前記補償コイル（２）が、差動検知構造（ＤＳＳ）を確立し、
    －前記補償コイル（２）および前記検知コイル（１８）が、前記検知コイル（１８）の巻線（２２）ごとに、前記検知コイル（１８）の前記巻線（２２）と重複する前記補償コイル（２）の巻線が存在するように配置され、
    －前記検知コイル（１８）および前記補償コイル（２）が、それらの誘導検知電圧に１８０度の位相シフトが加えられ、コモンモード歪みが補償されるように、互いに電気的に接続される、
    先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
13. 望ましくない磁場からのスプリアス結合を最小化するように設けられ適合された前記コイルの戻りラインをさらに備える、先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
14. 負の垂直方向（－ｚ）の第２の電流経路（４ｂ）と、前記負の垂直方向の前記第２の電流経路（４ｂ）に沿って伝搬する電流に関連付けられた磁束が補助コイル（ＡＣ）内に検出可能な電圧を生じさせるように適合され設けられた前記補助コイル（ＡＣ）とをさらに備える、先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
15. 前記垂直方向の前記電流経路（４）が、電気的に並列に接続されたセクションを備える、先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
16. 外部回路環境への接続のために設けられ適合された接点（６、９、３）を備え、前記接点（６、９、３）が、
    －前記半導体アセンブリの前記上面（２０）および前記底面（１）にわたって分散されるか、
    －前記半導体アセンブリ（１６）の前記上面（２０）に配置されるか、または
    －前記半導体アセンブリ（１６）の前記底面（１）に配置される、
    先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）。
17. 先行する請求項のいずれか１項に記載の半導体アセンブリ（１６）を備える電力デバイス（７）であって、前記デバイス（７）が、変換器、パワーエレクトロニクス変換器、または自動車用インバータ内に適用される、電力デバイス（７）。
18. 前記検知コイル（１８）に結合された集積回路（１２）をさらに備える、先行する請求項に記載の電力デバイス（７）。
19. 相電流検知、障害電流検出、静的電流不均衡評価、動的電流不均衡評価、電流制御、または電流監視のうちの少なくとも１つのための、先行する２つの請求項のいずれか１項に記載の電力デバイス（７）。
20. 半導体アセンブリ（１６）を製造する方法であって、
    －半導体素子（１９）を設けるステップと、
    －前記半導体素子（１９）を誘電材料（５）の１つまたは複数の層（１３）に組み込むステップと、
    －第１の横方向（１５）および垂直方向（２１）に構造化されたメタライゼーションを作成するステップと、
    －検知コイル（１８）の巻線（２２）を確立するために、横方向（１５）および垂直方向（２１）に構造化されたメタライゼーションを作成するステップと
    を含み、
    前記検知コイル（１８）の前記構造化されたメタライゼーション（１５、２１）の前記作成のため、および前記第１の構造化されたメタライゼーション（１５、２１）の前記作成のために、同じステップ、プロセス、および材料が使用され、
    －前記検知コイルが、前記半導体素子の負荷電流を検知するように設けられ適合される、
    方法。
    

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