JP3237724U - Industrial control DPU main board - Google Patents

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Abstract

【課題】自主性、可制御性、安全性、信頼性がある産業用制御ＤＰＵメインボードを提供する。【解決手段】産業用制御ＤＰＵメインボードは、ＤＰＵマザーボードとＤＰＵマザーボードに設置される飛騰ＦＴ２０００／４プロセッサ、ＦＰＧＡ、ＤＤＲメモリモジュール、ＦＬＡＳＨ記憶モジュール、ＰＨＹチップ、電源モジュール、クロックモジュールを備え、ＤＰＵマザーボードはＣＰＣＩコネクタでＤＰＵ台座に接続され、ＣＰＣＩコネクタはＢコード時間同期インターフェース、ＰＨＹ信号インターフェースを含み、ＤＰＵマザーボードとＤＰＵドーターボードはボード間コネクタで接続され、冗長通信データの伝送、管理分散型制御システムでのＩＯ分岐データの送受信ができ、飛騰ＦＴ２０００／４プロセッサはＦＰＧＡ、ＤＤＲメモリモジュール、ＦＬＡＳＨ記憶モジュール、電源モジュールに接続され、ＰＨＹチップに接続される。【選択図】図２PROBLEM TO BE SOLVED: To provide an industrial control DPU main board having autonomy, controllability, safety and reliability. An industrial control DPU main board includes a DPU motherboard, a jumping FT2000 / 4 processor installed on the DPU motherboard, an FPGA, a DDR memory module, a FLASH storage module, a PHY chip, a power supply module, and a clock module, and is a DPU motherboard. Is connected to the DPU pedestal with a CPCI connector, the CPCI connector includes a B-code time synchronization interface, a PHY signal interface, and the DPU motherboard and DPU daughter board are connected with a board-to-board connector, transmitting redundant communication data, and managing distributed control system. The IO branch data can be sent and received at the interface, and the jumping FT2000 / 4 processor is connected to the FPGA, DDR memory module, FLASH storage module, and power supply module, and is connected to the PHY chip. [Selection diagram] Fig. 2

Description

本実用新案は電力システムの制御分野に属し、特に産業用制御ＤＰＵ（Ｄａｔａ ｐｒｏｃｅｓｓ ｕｎｉｔ、データプロセッサユニット）メインボードに関する。 This utility model belongs to the control field of electric power systems, and particularly relates to an industrial control DPU (Data processor unit) main board.

ＦＴ－２０００／４汎用コンピューティングプロセッサチップには飛騰が自主的に研究開発した４つのプロセッサコアＦＴＣ６６３が統合され、６４ビットのＡＲＭｖ８命令セット、１６ｎｍ製造プロセスと互換性があり、クロック周波数が最高３．０ＧＨｚであり、最大消費電力が１０Ｗであり、ＣＰＵコア技術の面で大きく進展し、且つ内蔵安全性の面で独特な革新を有する。ＦＴ－２０００／４はデスクトップパソコン、一体型パソコン、ノートパソコン及びモバイルクライアント等の製品を含むデスクトップターミナルコンピュータの構築に適用され、且つ「周波数低下」、「コア減少」の方式によりエネルギー、交通、化学工業、金融等の主要分野で低消費電力の組み込みアプリケーションを実現することができる。ＤＰＵは常にＤＣＳ制御システムに応用され、一般的に、ＣＰＵは汎用コンピューティングに用いられ、ＧＰＵは加速コンピューティングに用いられるが、データセンターにおけるデータを伝送するＤＰＵはデータ処理を行うのであり、ＤＰＵは既にデータを中心とする加速コンピューティングモデルの３番目のコンピューティングユニットとなった。ＤＰＵは電力源側の安全な生産に対して決定的な影響を与え、制御コアとして、その自主性、可制御性、安全性及び信頼性を確保するようなニーズは日増しに差し迫っている。 The FT-2000 / 4 general-purpose computing processor chip integrates four processor cores FTC663, which FeiTeng has independently researched and developed, is compatible with 64-bit ARMv8 instruction set, 16nm manufacturing process, and has a clock frequency of up to 3 It is 0.0 GHz, has a maximum power consumption of 10 W, has made great progress in terms of CPU core technology, and has unique innovations in terms of built-in safety. FT-2000 / 4 is applied to the construction of desktop terminal computers including products such as desktop personal computers, integrated personal computers, laptop computers and mobile clients, and energy, transportation and chemistry by "frequency reduction" and "core reduction" methods. It is possible to realize low power consumption embedded applications in major fields such as industry and finance. The DPU is always applied to the DCS control system, and generally the CPU is used for general-purpose computing and the GPU is used for accelerated computing, but the DPU that transmits data in the data center performs data processing, and the DPU is used. Has already become the third computing unit in the data-centric accelerated computing model. DPU has a decisive influence on the safe production on the power source side, and the need to ensure its autonomy, controllability, safety and reliability as a control core is urgently increasing.

本実用新案の目的は上記従来技術の問題に対して、産業用制御ＤＰＵメインボードを提供し、部材の安全性と信頼性を確保し、且つ適時性の高い論理を備えることにある。 The purpose of the utility model is to provide an industrial control DPU main board for the above-mentioned problems of the prior art, to ensure the safety and reliability of the members, and to provide a highly timely logic.

上記目的を達成するために、本実用新案は以下の技術的解決手段がある。 In order to achieve the above objectives, this utility model has the following technical solutions.

産業用制御ＤＰＵメインボードであって、ＤＰＵマザーボードと、ＤＰＵマザーボードに設置される飛騰ＦＴ２０００／４プロセッサ、ＦＰＧＡ、ＤＤＲメモリモジュール、ＦＬＡＳＨ記憶モジュール、ＰＨＹチップ、電源モジュール及びクロックモジュールと、を備え、前記ＤＰＵマザーボードはＣＰＣＩコネクタを介してＤＰＵ台座に接続され、前記ＤＰＵマザーボードのＣＰＣＩコネクタにはＢコード時間同期インターフェース、ＰＨＹ信号インターフェースがあり、ＤＰＵマザーボードとＤＰＵドーターボードはボード間コネクタを介して接続され、冗長通信データの伝送、管理分散型制御システムにおけるＩＯ分岐データの送受信を行うことができ、前記飛騰ＦＴ２０００／４プロセッサはそれぞれＦＰＧＡ、ＤＤＲメモリモジュール、ＦＬＡＳＨ記憶モジュール及び電源モジュールに接続され、前記飛騰ＦＴ２０００／４はＰＨＹチップを介してＰＨＹ信号インターフェースに接続され、Ｂコード時間同期インターフェースはＦＰＧＡに接続される。 It is an industrial control DPU main board, and includes a DPU motherboard, a jumping FT2000 / 4 processor installed on the DPU motherboard, an FPGA, a DDR memory module, a FLASH storage module, a PHY chip, a power supply module, and a clock module. The DPU motherboard is connected to the DPU pedestal via the CPCI connector, the CPCI connector of the DPU motherboard has a B code time synchronization interface, a PHY signal interface, and the DPU motherboard and the DPU daughter board are connected via the board-to-board connector. It is possible to transmit redundant communication data and send / receive IO branch data in the management distributed control system, and the jump FT2000 / 4 processor is connected to the FPGA, DDR memory module, FLASH storage module and power supply module, respectively, and the jump FT2000. / 4 is connected to the PHY signal interface via the PHY chip and the B code time synchronization interface is connected to the FPGA.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、飛騰ＦＴ２０００／４プロセッサはＤｅｂｕｇシリアルポートに接続され、且つギガビットＲＧＭＩＩインターフェースによりギガビットＰＨＹチップを介してＤｅｂｕｇイーサネットポートに接続される。 As a preferred solution for the industrial control DPU main board of the present utility, the soaring FT2000 / 4 processor is connected to the Debug serial port and is connected to the Debug Ethernet port via the Gigabit PHY chip via the Gigabit RGMII interface.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、ＦＰＧＡはギガビットＰＨＹチップを介してＨＭＩ通信を行うための二重ギガビットイーサネットポートに接続される。 As a suitable solution for the industrial control DPU main board of the present utility, the FPGA is connected to a dual Gigabit Ethernet port for HMI communication via a Gigabit PHY chip.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、ＦＰＧＡは百メガＰＨＹチップを介して二重百メガイーサネットポートに接続され、ＩＯＬＩＮＫのＡ／Ｂネットワーク通信に用いられ、前記ＦＰＧＡは更に百メガＰＨＹチップを介してデュアルコンピュータ冗長双方向通信のための二重百メガイーサネットポートに接続され、デュアルコンピュータ間のハートビート監視信号はハードＩＯピンにより接続される。 As a suitable solution for the industrial control DPU main board of this practical novel, the FPGA is connected to the dual 100 mega Ethernet port via a 100 mega PHY chip and used for IOLINK A / B network communication. Further, it is connected to a dual 100 mega Ethernet port for dual computer redundant bidirectional communication via a 100 mega PHY chip, and the heartbeat monitoring signal between the dual computers is connected by a hard IO pin.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、ＦＰＧＡには６組の合計１２個のＵＡＲＴポートが設置され、６つのＩＯ分岐のシリアルポート通信をサポートすることができる。 As a suitable solution to the industrial control DPU main board of this utility model, the FPGA is equipped with 6 sets of 12 UART ports in total, and can support 6 IO branch serial port communication.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、ＦＰＧＡはＢコード時間同期インターフェースに接続されてＩＲＩＧ－Ｂコードを受信し、ＦＰＧＡは１つのＰＣＩＥバス、１つのＬＰＣ又はＳＰＩバス及び１つのＧＭＡＣインターフェースを介して飛騰ＦＴ２０００／４プロセッサと直接通信する。 As a suitable solution for the industrial control DPU main board of this practical novel, the FPGA is connected to the B code time synchronization interface to receive the IRIG-B code, and the FPGA is one PCIE bus, one LPC or SPI bus and Communicates directly with the Jumping FT2000 / 4 processor via one GMAC interface.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、前記ＤＤＲメモリモジュールは５枚の容量が５１２ＭＢのＤＤＲ３メモリを用いる。 As a suitable solution for the industrial control DPU main board of the present utility model, the DDR memory module uses five DDR3 memories having a capacity of 512 MB.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、前記ＦＬＡＳＨ記憶モジュールは並列接続される２５６ＭＢのＳＰＩ ＮＯＲ ＦＬＡＳＨと、ＱＳＰＩバスを介して接続される２５６ＭＢのＳＰＩ ＮＯＲ ＦＬＡＳＨ ＤＥＢＵＧと、を備え、前記ＦＬＡＳＨ記憶モジュールは更に４ＧＢのＳＰＩ ＮＡＮＤ ＦＬＡＳＨを備え、４ＧＢのＳＰＩ ＮＡＮＤ ＦＬＡＳＨと並列するように５１２ＫＢのＦＲＡＭが設置される。 As a suitable solution for the industrial control DPU main board of the present practical novel, the FLASH storage module has a 256 MB SPI NOR FLASH connected in parallel and a 256 MB SPI NOR FLASH DEBUG connected via a QSPI bus. The FLASH storage module is further equipped with a 4 GB SPI NAND FLASH, and a 512 KB FRAM is installed in parallel with the 4 GB SPI NAND FLASH.

本実用新案の産業用制御ＤＰＵメインボードの好適な解決手段として、前記電源モジュールは並列設置される二重２４Ｖ直流電源を用いて電力を供給し、且つ順に電源分配モジュール、保護回路入力直流変圧モジュールを流れ、直流変圧モジュールにより５Ｖ、３．３Ｖ又は１．８Ｖの電圧を生成して必要な素子に出力する。 As a suitable solution for the industrial control DPU main board of this practical proposal, the power supply module supplies power using a dual 24V DC power supply installed in parallel, and in order, a power supply distribution module and a protection circuit input DC transformer module. 5V, 3.3V or 1.8V is generated by the DC transformer module and output to the required element.

従来技術に比べて、本実用新案は以下の有益な効果を有する。中国国産の飛騰ＦＴ２０００／４プロセッサを用いてＦＰＧＡと組み合わせて産業用制御ＤＰＵメインボードの完全な機能を実現し、本実用新案は冗長マルチタスクアルゴリズム環境における機能ブロックのコンフィギュレーションパッケージ及び動作スケジューリングを実現することができ、速くとも５ｍｓの演算周期を実現することができ、且つＩ／Ｏに適合し、適時性の高い論理の実現に基礎を築いた。本実用新案は国外製品への依存を解消し、制御コアの自主性、可制御性及び安全性と信頼性を確保する。 Compared with the prior art, this utility model has the following beneficial effects. Using China's domestic soaring FT2000 / 4 processor in combination with FPGA, it realizes the full function of the industrial control DPU main board, and this practical proposal realizes the configuration package and operation scheduling of the functional block in the redundant multitasking algorithm environment. It was possible to realize a calculation cycle of 5 ms at the fastest, and it was suitable for I / O and laid the foundation for the realization of highly timely logic. This utility model eliminates dependence on foreign products and ensures the autonomy, controllability, safety and reliability of the control core.

本実用新案に係る飛騰ＦＴ２０００／４プロセッサに基づく産業用制御ＤＰＵメインボードの外部接続の模式図である。It is a schematic diagram of the external connection of the industrial control DPU main board based on the jumping FT2000 / 4 processor which concerns on this utility model. 本実用新案に係る産業用制御ＤＰＵメインボードの配置構造の模式図である。It is a schematic diagram of the arrangement structure of the industrial control DPU main board which concerns on this utility model.

以下、図面及び実施例を参照しながら本実用新案を更に詳しく説明する。 Hereinafter, the utility model will be described in more detail with reference to the drawings and examples.

本実用新案は産業用制御ＤＰＵメインボードを提供し、ＤＰＵマザーボードと、ＤＰＵマザーボードに溶接される飛騰ＦＴ２０００／４プロセッサ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＤＤＲ（ダブルデータレートシンクロナスダイミックランダムアクセスメモリ、Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリモジュール、ＦＬＡＳＨ記憶モジュール、ＰＨＹ（ポート物理層、Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ）チップ、電源モジュール及びクロックモジュールと、を備える。 This utility proposal provides an industrial controlled DPU mainboard with a DPU motherboard, a jumping FT2000 / 4 processor welded to the DPU motherboard, an FPGA (Field Programmable Gate Array, Field Programmable Gate Array), and a DDR (Double Data Rate Synchronous). It includes a dimic random access memory, a double data rate memory module, an FPGA storage module, a PHY (port physical layer) chip, a power supply module, and a clock module.

ＤＰＵマザーボードはＣＰＣＩ（Ｃｏｍｐａｃｔ Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）コネクタを介してＤＰＵ台座に接続され、前記ＣＰＣＩコネクタにはＢコード時間同期インターフェース、ＰＨＹ信号インターフェースがある。ＤＰＵマザーボードとＤＰＵドーターボードはボード間コネクタを介して接続され、冗長通信データの伝送、管理分散型制御システムにおけるＩＯ分岐データの送受信を行うことができる。前記飛騰ＦＴ２０００／４プロセッサはそれぞれＦＰＧＡ、ＤＤＲメモリモジュール、ＦＬＡＳＨ記憶モジュール及び電源モジュールに接続され、前記飛騰ＦＴ２０００／４はＰＨＹチップを介してＰＨＹ信号インターフェースに接続され、且つＢコード時間同期インターフェースに接続される。 The DPU motherboard is connected to the DPU pedestal via a CPCI (Compact Peripheral Component Interconnect) connector, and the CPCI connector has a B code time synchronization interface and a PHY signal interface. The DPU motherboard and the DPU daughter board are connected via a board-to-board connector, and can transmit redundant communication data and send / receive IO branch data in a managed distributed control system. The jumping FT2000 / 4 processor is connected to the FPGA, DDR memory module, FLASH storage module and power supply module, respectively, and the jumping FT2000 / 4 is connected to the PHY signal interface via the PHY chip and connected to the B code time synchronization interface. Will be done.

ＦＰＧＡの型番はＰＧＬ１００Ｈを含む。 The model number of FPGA includes PGL100H.

ＰＨＹチップの型番はＹＴ８５２１、ＹＴ８５１１Ｈ及びＳＲ８２０１Ｆを含む。 The model numbers of the PHY chips include YT8521, YT8511H and SR8201F.

図１に示すように、ＤＢＧシリアルポートはＤｅｂｕｇポートを示し、ＥＴＨはＥｔｈｅｒｎｅｔネットワークインターフェースを示し、２４ＶＤＣは２４Ｖ直流電源を示し、ＵＡＲＴは汎用非同期送受信機（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）を示し、ＲＭＩＩは簡素化された媒体独立インターフェース（Ｒｅｄｕｃｅｄ Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）を示し、ＲＧＭＩＩは簡素化されたギガビット媒体独立インターフェース（Ｒｅｄｕｃｅｄ Ｇｉｇａｂｉｔ Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）を示し、ＰＣＩＥは高速シリアルバス（Ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）を示し、ＬＰＣはＬｏｗ ｐｉｎ ｃｏｕｎｔ Ｂｕｓバスを示し、ＲＴＣはリアルタイムクロック（Ｒｅａｌ＿Ｔｉｍｅ Ｃｌｏｃｋ）を示し、ＦＲＡＭは強誘電性メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）を示す。 As shown in FIG. 1, the DBG serial port indicates a PCIe port, ETH indicates an Ethernet network interface, 24VDC indicates a 24V DC power supply, UART indicates a general-purpose asynchronous transmitter / receiver (Universal Synchronous Receiver / Transmitter), and RMII indicates. Indicates a simplified Media Independent Interface, RGMII indicates a simplified Gigabit Media Independent Interface, PCIE indicates a high-speed serial bus (Percept), and PCIE indicates a high-speed serial bus (Percept). LPC indicates a Low pin count Bus bus, RTC indicates a real-time clock (Real_Time Clock), and FRAM indicates a strong dielectric memory (Ferroelectric RAM).

Ｃｏｒｅ１／ Ｃｏｒｅ２／ Ｃｏｒｅ３／ Ｃｏｒｅ４はコア１、コア２、コア３、コア４を示す。 Core1 / Core2 / Core3 / Core4 indicate core 1, core 2, core 3, and core 4.

飛騰ＦＴ２０００／４プロセッサはＤｅｂｕｇシリアルポートに接続され、且つギガビットＲＭＩＩインターフェースによりギガビットＰＨＹチップを介してＤｅｂｕｇイーサネットポートに接続される。ＦＰＧＡはギガビットＰＨＹチップを介してＨＭＩ通信を行うための二重ギガビットイーサネットポートに接続される。ＦＰＧＡは百メガＰＨＹチップを介して二重百メガイーサネットポートに接続され、ＩＯＬＩＮＫのＡ／Ｂネットワーク通信に用いられ、ＦＰＧＡは更に百メガＰＨＹチップを介してデュアルコンピュータ冗長双方向通信及びハートビート監視のための二重百メガイーサネットポートに接続される。ＦＰＧＡには６組の合計１２個のＵＡＲＴポートが設置され、６つのＩＯ分岐のシリアルポート通信をサポートすることができる。ＦＰＧＡはＢコード時間同期インターフェースに接続されてＩＲＩＧ－Ｂコードを受信し、ＦＰＧＡは１つのＰＣＩＥバス及び１つのＬＰＣ又はＳＰＩバスを介して飛騰ＦＴ２０００／４プロセッサと直接通信する。 The soaring FT2000 / 4 processor is connected to the Debug serial port and is connected to the Debug Ethernet port via the Gigabit PHY chip via the Gigabit RMII interface. The FPGA is connected to a dual Gigabit Ethernet port for HMI communication via the Gigabit PHY chip. The FPGA is connected to the dual 100 mega Ethernet port via the 100 mega PHY chip and is used for IOLINK's A / B network communication, and the FPGA is further dual computer redundant bidirectional communication and heartbeat monitoring via the 100 mega PHY chip. Connected to a dual 100 mega Ethernet port for. The FPGA is equipped with 6 sets of 12 UART ports in total, and can support 6 IO branch serial port communication. The FPGA is connected to a B-code time synchronization interface to receive the IRIG-B code, and the FPGA communicates directly with the jumping FT2000 / 4 processor via one PCIE bus and one LPC or SPI bus.

ＤＤＲメモリモジュールは容量が５１２ＭＢのＤＤＲ３メモリを用いる。 The DDR memory module uses DDR3 memory having a capacity of 512 MB.

ＦＬＡＳＨ記憶モジュールは並列接続される２５６ＭＢのＳＰＩ ＮＯＲ ＦＬＡＳＨと、ＱＳＰＩバスを介して接続される２５６ＭＢのＳＰＩ ＮＯＲ ＦＬＡＳＨ ＤＥＢＵＧと、を備え、ＦＬＡＳＨ記憶モジュールは更に４ＧＢのＳＰＩ ＮＡＮＤ ＦＬＡＳＨを備え、４ＧＢのＳＰＩ ＮＡＮＤ ＦＬＡＳＨと並列するように５１２ＫＢのＦＲＡＭが設置される。 The FLASH storage module comprises 256 MB of SPI NOR FLASH connected in parallel and 256 MB of SPI NOR FLASH DEBUG connected via the QSPI bus, and the FLASH storage module further comprises 4 GB of SPI NAND FLASH and 4 GB of SPI. A 512KB FRAM is installed in parallel with the NAND FLASH.

電源モジュールは並列設置される二重２４Ｖ直流電源を用いて電力を供給し、且つ順に電源分配モジュール、保護回路入力直流変圧モジュールを流れ、直流変圧モジュールにより５Ｖ、３．３Ｖ又は１．８Ｖの電圧を生成して必要な素子に出力する。 The power supply module supplies power using a dual 24V DC power supply installed in parallel, and flows through the power distribution module and the protection circuit input DC transformer module in order, and the voltage of 5V, 3.3V or 1.8V by the DC transformer module. Is generated and output to the required element.

図２は本実用新案の実施例に係る産業用制御ＤＰＵメインボードの配置構造を示す。ＤＰＵマザーボードとＤＰＵドーターボードとのボード間コネクタはメインボードの上縁寄りに設置され、ＣＰＣＩコネクタはメインボードの側縁寄りに設置され、ＣＰＣＩコネクタとＦＰＧＡとの間には上から下まで順にＰＨＹ１ ＧＭＡＣチップ、ＰＨＹ２ ＧＭＡＣチップ、ＰＨＹ１チップ、ＰＨＹ２チップ、ＰＨＹ３チップ、ＰＨＹ４チップが配置され、ＦＰＧＡの他側にはＰＨＹ ＤＢＧチップが配置され、ＦＰＧＡの下方には飛騰ＦＴ２０００／４プロセッサが配置され、飛騰ＦＴ２０００／４プロセッサと、ＰＨＹ１チップ、ＰＨＹ２チップ、ＰＨＹ３チップ及びＰＨＹ４チップとの間にはＮＯＲ ＦＬＡＳＨメモリ及びＮＡＮＤ ＦＬＡＳＨメモリが配置され、飛騰ＦＴ２０００／４プロセッサの他側にはＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４、ＤＤＲ５メモリが配置され、メインボードの一隅にはＤＣＤＣ電源ネットワークが設けられる。 FIG. 2 shows the layout structure of the industrial control DPU main board according to the embodiment of the utility model. The board-to-board connector between the DPU motherboard and the DPU daughter board is installed near the upper edge of the main board, the CPCI connector is installed near the side edge of the main board, and the PHY1 is placed between the CPCI connector and the FPGA in order from top to bottom. GMAC chip, PHY2 GMAC chip, PHY1 chip, PHY2 chip, PHY3 chip, PHY4 chip are arranged, PHY DBG chip is arranged on the other side of FPGA, soaring FT2000 / 4 processor is arranged under FPGA, and soaring. NOR FLASH memory and NAND FLASH memory are arranged between the FT2000 / 4 processor and the PHY1 chip, PHY2 chip, PHY3 chip and PHY4 chip, and DDR1, DDR2, DDR3, DDR4 are arranged on the other side of the jumping FT2000 / 4 processor. , DDR5 memory is arranged, and a DCDC power supply network is provided in one corner of the main board.

本実用新案は中国国産のＣＰＵ、ＦＰＧＡ及びリアルタイムオペレーティングシステムに基づくコントローラの解決手段を提供し、冗長マルチタスクアルゴリズム環境における機能ブロックのコンフィギュレーションパッケージ方法及び動作スケジューリングモードを提案し、速くとも５ｍｓの演算周期を実現し、且つＩ／Ｏに適合し、適時性の高い論理の実現に基礎を築き、制御コアの自主性、可制御性及び安全性と信頼性を確保する。 This practical proposal provides a solution for controllers based on Chinese domestic CPUs, FPGAs and real-time operating systems, proposes a functional block configuration package method and operation scheduling mode in a redundant multitasking algorithm environment, and calculates at most 5 ms. It realizes the cycle, conforms to I / O, lays the foundation for the realization of highly timely logic, and ensures the autonomy, controllability, safety and reliability of the control core.

以上の説明は本実用新案の好適な実施例に過ぎず、本実用新案を制限するためのものではなく、当業者が理解できるように、本実用新案の趣旨及び原則から逸脱することなく、該技術的解決手段は更に種々の簡単な修正及び置換を行うことができ、これらの修正及び置換もいずれも実用新案登録請求の範囲に含まれる保護範囲内に属する。 The above description is merely a preferred embodiment of the Utility Model, and is not intended to limit the Utility Model. The technical solution may further make various simple modifications and replacements, all of which fall within the scope of the utility model registration claims.

Claims (10)

産業用制御ＤＰＵ（Ｄａｔａ ｐｒｏｃｅｅｓｓ ｕｎｉｔ）メインボードであって、
ＤＰＵマザーボードと、ＤＰＵマザーボードに設置されるＰＨＹＴＩＵＭ ＦＴ２０００/４プロセッサ、ＦＰＧＡ（Ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリモジュール、フラッシュ記憶モジュール、ＰＨＹ（Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ）チップ、電源モジュール及びクロックモジュールと、を備え、前記ＤＰＵマザーボードはＣＰＣＩ（Ｃｏｍｐａｃｔ ａｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）コネクタを介してＤＰＵ台座に接続され、前記ＤＰＵマザーボードのＣＰＣＩコネクタはＢコード時間同期インターフェースとＰＨＹ信号インターフェースとを含み、ＤＰＵマザーボードとＤＰＵサブボードは、冗長通信データの伝送と管理分散型制御システムにおけるＩＯ分岐データの送受信とを行うようにボード間コネクタを介して接続され、前記ＰＨＹＴＩＵＭ ＦＴ２０００/４プロセッサはそれぞれＦＰＧＡと、ＤＤＲメモリモジュールと、フラッシュ記憶モジュールと、電源モジュールとに接続され、前記ＰＨＹＴＩＵＭ ＦＴ２０００/４プロセッサはＰＨＹチップを介してＰＨＹ信号インターフェースに接続され、Ｂコード時間同期インターフェースはＦＰＧＡに接続されることを特徴とする産業用制御ＤＰＵメインボード。 Industrial control DPU (Data processes unit) main board,
DPU motherboard, PHYTIM FT2000 / 4 processor installed on DPU motherboard, FPGA (Field program Gate Array), DDR (Double Data Rate) memory module, flash storage module, PHY (Physical Layer) chip, power supply module and clock module. , The DPU motherboard is connected to the DPU pedestal via a CPCI (Compact apparent Component Connect) connector, the CPCI connector of the DPU motherboard includes a B-code time synchronization interface and a PHY signal interface, and a DPU motherboard and a DPU sub. The boards are connected via inter-board connectors so as to transmit redundant communication data and send / receive IO branch data in the management distributed control system, and the PHYTIM FT2000 / 4 processor is an FPGA, a DDR memory module, and a DDR memory module, respectively. Industrial control characterized in that it is connected to a flash storage module and a power supply module, the PHYTIM FT2000 / 4 processor is connected to a PHY signal interface via a PHY chip, and a B-code time synchronization interface is connected to an FPGA. DPU main board. 前期ＰＨＹＴＩＵＭ ＦＴ２０００/４プロセッサはＤｅｂｕｇシリアルポートに接続され、且つギガビットＲＧＭＩＩ（Ｒｅｄｕｃｅｄ Ｇｉｇａｂｉｔ Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）インターフェースによりギガビットＰＨＹチップを介してＤｅｂｕｇネットワークポートに接続されることを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 1. The first aspect of claim 1, wherein the PHYUM FT2000 / 4 processor is connected to a Debug serial port and is connected to a Debug network port via a Gigabit PHY chip via a Gigabit RGMII (Reducated Gigabit Media Independent Interface) interface. Industrial control DPU main board. ＦＰＧＡは、ギガビットＰＨＹチップを介して、ＨＭＩ（Ｈｕｍａｎ Ｍａｃｈｉｎｅ Ｉｎｔｅｒｆａｃｅ）通信を行うための２パスギガビットネットワークポートに接続されることを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 The industrial control DPU main board according to claim 1, wherein the FPGA is connected to a 2-pass gigabit network port for performing HMI (Human Machine Interface) communication via a gigabit PHY chip. ＦＰＧＡは、ＩＯＬＩＮＫ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｌｉｎｋ）のＡ／Ｂネットワーク通信に用いられるように、百メガＰＨＹチップにより２パス百メガネットワークポートに接続され、
前記ＦＰＧＡは、更に百メガＰＨＹチップを介して、デュアルマシン（Ｒｅｄｕｎｄａｎｔ ｍａｓｔｅｒ ｍａｃｈｉｎｅとＲｅｄｕｎｄａｎｔ ｓｌａｖｅ ｍａｃｈｉｎｅ）冗長双方向通信のための２パス百メガネットワークポートに接続され、デュアルマシン間のハートビート監視信号はＩＯピン（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｐｉｎ）により接続されることを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 The FPGA is connected to a 2-pass 100-mega network port by a 100-mega PHY chip for use in IOLINK (Input Output Link) A / B network communication.
The FPGA is further connected via a 100 mega PHY chip to a 2-pass 100 mega network port for dual machine (Redundant master machine and Redundant slave machine) redundant bidirectional communication, and the heartbeat monitoring signal between the dual machines is The industrial control DPU main board according to claim 1, wherein the board is connected by an IO pin (Input Output Pin). ＦＰＧＡには、６つのＩＯ分岐のシリアルポート通信をサポートするように、６組である合計１２個のＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）ポートが設置されることを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 2. Industrial control DPU main board. ＦＰＧＡは、Ｂコード時間同期インターフェースに接続されるとき、ＩＲＩＧ－Ｂコード（Ｉｎｔｅｒ Ｒａｎｇｅ ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ Ｇｒｏｕｐ－Ｂ ｃｏｄｅ）を受信することを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 The industrial control DPU main board according to claim 1, wherein the FPGA receives an IRIG-B code (Inter Range instrumentation Group-B code) when connected to a B code time synchronization interface. ＦＰＧＡは、１つのＰＣＩＥ（Ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）バス、１つのＬＰＣ（Ｌｏｗ ｐｉｎ ｃｏｕｎｔ）バス、１つのＳＰＩ（Ｓｅｒｉａｌ ｐｅｒｉｐｈｅｒａｌ ｉｎｔｅｒｆａｃｅ）バス、１つのＧＭＡＣインターフェースを介して直接にＰＨＹＴＩＵＭ ＦＴ２０００/４プロセッサと通信することを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 FPGA is one PCIE (Peripheral component interface express) bus, one LPC (Low pin count) bus, one SPI (Serial peripheral interface) bus, one GMAC interface and direct PHYTIM FT2000 / processor. The industrial control DPU main board according to claim 1. 前記ＤＤＲメモリモジュールは、５枚の容量５１２ＭＢのＤＤＲ３メモリであることを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 The industrial control DPU main board according to claim 1, wherein the DDR memory module is five DDR3 memories having a capacity of 512 MB. 前記フラッシュ記憶モジュールは、並列接続される容量２５６ＭＢのＳＰＩ ＮＯＲ フラッシュと、ＱＳＰＩ（Ｑｕｅｕｅｄ ｓｅｒｉａｌ ｐｅｒｉｐｈｅｒａｌ ｉｎｔｅｒｆａｃｅ）バスを介して接続される容量２５６ＭＢのＳＰＩ ＮＯＲ フラッシュ ＤＥＢＵＧと、を備え、前記フラッシュ記憶モジュールは、更に容量４ＧＢのＳＰＩ ＮＡＮＤ フラッシュを備え、容量４ＧＢのＳＰＩ ＮＡＮＤ フラッシュと並列するように容量５１２ＫＢのＦＲＡＭが設置されることを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 The flash storage module includes a 256 MB capacity SPI NOR flash connected in parallel and a 256 MB capacity SPI NOR flash DEBUG connected via a QSPI (Queened serial peripheral interface) bus. The industrial control DPU main board according to claim 1, further comprising an SPI NAND flash having a capacity of 4 GB and an FRAM having a capacity of 512 KB installed in parallel with the SPI NAND flash having a capacity of 4 GB. 前記電源モジュールは、並列設置される２パスの２４Ｖ直流電源により電力供給され、前期電力供給により生じる電流は、順に電源分配モジュール、保護回路入力直流変圧モジュールに流れ、直流変圧モジュールにより５Ｖ、３．３Ｖ又は１．８Ｖ電圧を生成して必要な素子に出力することを特徴とする請求項１に記載の産業用制御ＤＰＵメインボード。 The power supply module is supplied with power by a 2-pass 24V DC power supply installed in parallel, and the current generated by the power supply in the previous period flows to the power supply distribution module and the protection circuit input DC transformer module in order, and 5V by the DC transformer module. The industrial control DPU main board according to claim 1, wherein a 3V or 1.8V voltage is generated and output to a required element.
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