JP3228552B2 - Solid-state imaging device and manufacturing method thereof - Google Patents
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、光生成電荷の蓄積に
よるポテンシャル変化でチャネル電流を制御する、内部
増幅機能を有し且つ非破壊読み出しが可能なＣＭＤ（Ch
arge Modulation Device）受光素子を光電変換素子とし
て用いた画素からなる固体撮像装置及びその製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMD (Ch) having an internal amplification function and capable of nondestructive readout, which controls a channel current by a potential change caused by accumulation of photogenerated charges.
The present invention relates to a solid-state imaging device including pixels using a light-receiving element as a photoelectric conversion element and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、固体撮像素子としてＣＣＤやＭＯ
Ｓ型撮像素子が知られているが、これらの素子はいずれ
もフォトダイオードに蓄積された光生成電荷を、そのま
ま出力部まで移動させて信号電荷として直接読み取るよ
うに構成されている。そのためこれらの素子において
は、素子の小型化・多画素化に伴い出力信号のＳ／Ｎ比
が劣化するという問題点をもっているものである。2. Description of the Related Art Conventionally, CCDs and MOs have been used as solid-state imaging devices.
Although S-type imaging devices are known, each of these devices is configured to directly transfer photo-generated charges accumulated in a photodiode to an output section and directly read them as signal charges. Therefore, these devices have a problem that the S / N ratio of the output signal is deteriorated as the devices are downsized and the number of pixels is increased.
【０００３】これに対して、本件出願人は先に、画素毎
に増幅機能を有し且つ非破壊読み出しの可能なＣＭＤ受
光素子を提案した。このＣＭＤ受光素子の詳細な技術内
容については、1986年に開催されたInternational Elec
tron Device Meeting （ＩＥＤＭ）の予稿集の第353 〜
356 頁の“A NEW MOS IMAGE SENSOR OPERATING IN ANON
-DESTRUCTIVE READOUT MODE”と題する論文に示されて
いる。On the other hand, the present applicant has previously proposed a CMD light receiving element having an amplifying function for each pixel and capable of nondestructive reading. The detailed technical content of this CMD light-receiving element is described in the International Elec
353 of tron Device Meeting (IEDM) proceedings
“A NEW MOS IMAGE SENSOR OPERATING IN ANON” on page 356
-DESTRUCTIVE READOUT MODE ”.
【０００４】かかるＣＭＤ受光素子を画素として用いた
固体撮像装置については種々の提案がなされているが、
その中ゲートコンタクト部の面積を低減するように構成
したものが、特開昭６３−２６１７４４号に開示されて
いる。図８に、その概略構成を示す。図において、
１-1，１-2は水平方向に隣接するＣＭＤ受光素子からな
る画素で、該ＣＭＤ受光素子のソース領域２を囲むよう
に形成した各ゲート電極３-1，３-2より、延長部
３-1a ，３-2a をそれぞれ交叉するように斜め方向に延
長させて交叉結合部４を一体的に形成している。そして
該ゲート電極交叉結合部４を、水平画素列間に配置され
た共通のゲートライン５に対して、１個のゲートコンタ
クト６を介して接続している。なお、７は浅いドレイン
領域で、８は分離領域を形成する深いドレイン領域であ
る。Various proposals have been made for a solid-state imaging device using such a CMD light receiving element as a pixel.
Japanese Patent Application Laid-Open No. 63-261744 discloses a configuration in which the area of the gate contact portion is reduced. FIG. 8 shows a schematic configuration thereof. In the figure,
1 -1, 1 -2 pixel consisting CMD light receiving elements adjacent in the horizontal direction, the CMD receiving the gate electrode 3 -1 formed to surround the source region 2 of the device, from 3-2, extension 3 -1a and 3-2a are obliquely extended so as to cross each other to form a cross-connecting portion 4 integrally. The gate electrode cross-coupling portion 4 is connected to a common gate line 5 arranged between horizontal pixel columns via one gate contact 6. Note that 7 is a shallow drain region, and 8 is a deep drain region forming an isolation region.
【０００５】次に、このような構成のＣＭＤ受光素子を
用いて画素アレイを構成した場合の構成例を図９に示
す。図９において、１-1，１-2は水平方向に隣接するＣ
ＭＤ受光素子からなる画素、２はソース領域、３-1，３
-2は各画素１-1，１-2の各ソース領域２を囲むように第
１ポリシリコンで形成されたゲート電極であり、そして
図８に示したと同様に、該ゲート電極３-1，３-2から延
長部３-1a ，３-2a をそれぞれ交叉するように斜め方向
に延長させてゲート電極結合部４を形成している。５は
水平方向に配列された画素列間に沿って前記ゲート電極
結合部４上を通るように配置されている、第２ポリシリ
コンで形成されたゲートラインで、該ゲートライン５に
は１つのゲートコンタクト６を介して前記ゲート電極結
合部４が接続されている。７は浅い拡散領域で形成され
ている浅いドレイン領域、８は深い拡散領域で形成され
ている深いドレイン領域で、各画素間の分離領域を構成
している。９はソースラインで、垂直方向に配列された
各画素の各ソース領域２上を通るように配置され、各画
素のソース領域２とソースコンタクト10により接続され
ている。11はドレインラインで、前記ゲート電極結合部
４の配置されていない画素間において垂直方向に配置さ
れており、深いドレイン領域８とドレインコンタクト12
を介して接続されている。Next, FIG. 9 shows an example of a configuration in which a pixel array is formed using the CMD light receiving element having such a configuration. 9, 1 -1, 1 -2 horizontally adjacent C
Pixels composed of MD light receiving elements, 2 is a source region, 3 −1 , 3
-2 pixels 1 -1, 1 -2 is a gate electrode formed in the first polysilicon so as to surround each source region 2, and in the same manner as shown in FIG. 8, the gate electrode 3 -1, The gate electrode coupling section 4 is formed by extending the extension sections 3 -1a and 3 -2a obliquely from the section 3 -2 so as to cross each other. Reference numeral 5 denotes a gate line formed of a second polysilicon, which is disposed so as to pass over the gate electrode coupling portion 4 along a pixel row arranged in a horizontal direction. The gate electrode coupling portion 4 is connected via a gate contact 6. Reference numeral 7 denotes a shallow drain region formed by a shallow diffusion region, and 8 denotes a deep drain region formed by a deep diffusion region, which constitutes an isolation region between pixels. Reference numeral 9 denotes a source line, which is disposed so as to pass over each source region 2 of each pixel arrayed in the vertical direction, and is connected to the source region 2 of each pixel by a source contact 10. Numeral 11 denotes a drain line, which is vertically arranged between pixels where the gate electrode coupling portion 4 is not arranged, and has a deep drain region 8 and a drain contact 12.
Connected through.
【０００６】図10に、図９に示したＣＭＤ受光素子をア
レイ状に配列して構成した固体撮像装置の等価回路の一
部を示す。各画素を構成するＣＭＤ受光素子１-1，１-2
のソースはソースライン（出力ライン）９に、ドレイン
はドレインライン（電源ライン）12に、ゲート電極はゲ
ートライン（制御ライン）５にそれぞれ接続されるよう
になっている。FIG. 10 shows a part of an equivalent circuit of a solid-state imaging device in which the CMD light receiving elements shown in FIG. 9 are arranged in an array. CMD light receiving elements 1 -1 constituting each pixel, 1 -2
The source is connected to a source line (output line) 9, the drain is connected to a drain line (power supply line) 12, and the gate electrode is connected to a gate line (control line) 5.
【０００７】[0007]
【発明が解決しようとする課題】ところで、上記ＣＭＤ
受光素子を画素として用いた固体撮像装置においては、
ソース，ドレイン及びゲートの３種の電極を必要とし、
また上記各電極への配線ラインを必要とし、各配線ライ
ンは寄生抵抗を極力小さくするため、Al等の金属配線が
用いられている。通常、ソースライン及びドレインライ
ンには第１層Al配線、ゲートラインには第２層Al配線が
用いられている。By the way, the above CMD
In a solid-state imaging device using a light receiving element as a pixel,
Requires three types of electrodes: source, drain and gate,
In addition, a wiring line to each of the above electrodes is required, and a metal wiring such as Al is used for each wiring line in order to minimize the parasitic resistance. Usually, a first layer Al wiring is used for the source line and the drain line, and a second layer Al wiring is used for the gate line.
【０００８】しかしながら、このように３つの配線ライ
ンを必要とするため、画素アレイを高密度化する場合に
は次のような問題点がある。すなわち、 （１）３種の金属配線ラインに覆われるため、開口率が
小さくなる。 （２）各画素毎に、ドレイン及びゲートコンタクトを形
成することが不可能となり、画素アレイの対称性が確保
できなくなる。 （３）微小な画素内に多数のコンタクトを形成するた
め、製造プロセスが難しくなる。したがって、上記問題
点により高密度化が困難である。However, since three wiring lines are required as described above, there are the following problems in the case where the density of the pixel array is increased. That is, (1) the aperture ratio is reduced because the metal wiring lines are covered with the three types of metal wiring lines. (2) It becomes impossible to form a drain and a gate contact for each pixel, and the symmetry of the pixel array cannot be secured. (3) Since a large number of contacts are formed in minute pixels, the manufacturing process becomes difficult. Therefore, it is difficult to increase the density due to the above problems.
【０００９】本発明は、従来のＣＭＤ受光素子を用いた
固体撮像装置における上記問題点を解消するためなされ
たもので、画素の高密度化を可能とする固体撮像装置及
びその製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems in a conventional solid-state imaging device using a CMD light receiving element, and provides a solid-state imaging device capable of increasing the density of pixels and a method of manufacturing the same. The purpose is to:
【００１０】[0010]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明に係る固体撮像装置は、ソース，ド
レイン及びゲート電極を備え、内部増幅機能を有するＣ
ＭＤ受光素子を画素として用い、該画素を複数個配置し
てなる固体撮像装置において、前記画素を構成するＣＭ
Ｄ受光素子のゲート電極を、受光部となる第１のゲート
電極部と低抵抗の第２のゲート電極部とで構成し、隣接
画素のゲート電極間を前記第２のゲート電極部と同一の
構成部材で接続して構成するものである。In order to solve the above-mentioned problems, a solid-state imaging device according to the present invention has a source, a drain, and a gate electrode, and has an internal amplifying function.
In a solid-state imaging device using an MD light receiving element as a pixel and arranging a plurality of the pixels, a CM constituting the pixel
The gate electrode of the D light receiving element is composed of a first gate electrode portion serving as a light receiving portion and a second gate electrode portion having a low resistance, and the same gate electrode portion between adjacent pixels as the second gate electrode portion is formed. It is configured by connecting with constituent members.
【００１１】このように構成することにより、ゲートラ
イン用のA1配線及びコンタクトが不要となり、画素サイ
ズの縮小化，高密度化が可能となり、小型で高画質の固
体撮像装置を実現することができる。[0011] With this arrangement, it becomes unnecessary A1 wirings and contacts for the gate line, reduction in pixel size enables high density, it is possible to realize a high-quality solid-state imaging device with small .
【００１２】[0012]
【実施例】次に実施例について説明する。図１の（Ａ）
は、本発明に係る固体撮像装置の第１実施例の一画素部
分を示す平面図で、図１の（Ｂ）は、図１の（Ａ）のＡ
−Ａ′線に沿った断面図である。図１の（Ａ）におい
て、１点鎖線で囲まれた領域20がＣＭＤ受光素子からな
る１画素を構成しており、該画素のゲート電極21は受光
部となる第１のゲート電極部22と、配線ラインとしても
機能する低抵抗の第２のゲート電極部23とで構成されて
いる。ゲート電極21で囲まれるように形成されているソ
ース領域24及びゲート電極21を囲むように形成されてい
るドレイン領域25の構成は従来のものと同一である。Next, an embodiment will be described. (A) of FIG.
1 is a plan view showing one pixel portion of a first embodiment of the solid-state imaging device according to the present invention, and FIG. 1 (B) is a plan view of FIG.
It is sectional drawing along the -A 'line. In FIG. 1A, a region 20 surrounded by a dashed line constitutes one pixel composed of a CMD light receiving element, and a gate electrode 21 of the pixel has a first gate electrode portion 22 serving as a light receiving portion. , And a low-resistance second gate electrode portion 23 that also functions as a wiring line. The configurations of the source region 24 formed so as to be surrounded by the gate electrode 21 and the drain region 25 formed so as to surround the gate electrode 21 are the same as those of the related art.
【００１３】そして、図１の（Ｂ）に示すように、第１
のゲート電極部22は多結晶シリコン26で形成され、第２
のゲート電極部23は多結晶シリコン26と高融点金属層27
の２層構造で構成されている。[0013] Then, as shown in FIG.
The gate electrode portion 22 is formed of polycrystalline silicon 26, and the second
The gate electrode part 23 is made of polycrystalline silicon 26 and a refractory metal layer 27.
In a two-layer structure.
【００１４】このように構成したＣＭＤ画素のゲート電
極21の第２のゲート電極部23を隣接画素間で接続するこ
とにより、ゲートラインを省くことができ、従来の光感
度特性を保持したまま高密度化を図ることが可能とな
る。By connecting the second gate electrode portion 23 of the gate electrode 21 of the CMD pixel configured as described above between adjacent pixels, the gate line can be omitted, and the high sensitivity can be maintained while maintaining the conventional light sensitivity characteristics. It is possible to increase the density.
【００１５】図２は、図１の（Ａ），（Ｂ）に示した第
１実施例の１画素を２×２配列構成としたアレイの構成
例で、図１の（Ａ）に示した画素と同一部分には同一符
号を付して示している。24はソース領域であり、各ソー
ス領域24は第１及び第２のゲート電極部22，23よりなる
ゲート電極21で囲まれており、水平方向に配列されてい
る各画素の各ゲート電極21は水平方向に延長された第２
のゲート電極部23により、水平方向に結合されている。
また各ゲート電極21は、ドレイン領域25に囲まれてい
る。そして垂直方向に配列された各画素の各ソース領域
24は、垂直方向に配置された配線で接続され、垂直出力
ライン28を構成している。また各ドレイン領域25は電源
ライン29に接続されている。なお30はソースコンタク
ト、31はドレインコンタクトである。FIG. 2 shows an example of an array in which one pixel of the first embodiment shown in FIGS. 1A and 1B is arranged in a 2 × 2 array, and is shown in FIG. 1A. The same parts as the pixels are denoted by the same reference numerals. Reference numeral 24 denotes a source region. Each source region 24 is surrounded by a gate electrode 21 including first and second gate electrode portions 22 and 23. Each gate electrode 21 of each pixel arranged in the horizontal direction is The second extended horizontally
Are coupled in the horizontal direction.
Each gate electrode 21 is surrounded by a drain region 25. And each source region of each pixel arranged in the vertical direction
Reference numerals 24 are connected by wirings arranged in the vertical direction, and constitute a vertical output line 28. Each drain region 25 is connected to a power supply line 29. Reference numeral 30 denotes a source contact, and 31 denotes a drain contact.
【００１６】図３は、第２実施例における、画素を２×
２配列して構成したアレイを示す平面図であり、図１及
び図２に示した第１実施例と同一又は対応する部材には
同一符号を付して示している。この実施例は、垂直出力
ライン28を垂直方向に配列された画素間及びドレインコ
ンタクト31上に配置し、有効受光部すなわち開口率を大
きくするようにしたものである。この実施例における出
力ライン28及び電源ライン29は第１層及び第２層配線に
分けて配線することができる。またソースコンタクト30
を多結晶シリコンを介して第２層配線に接続するように
構成してもよい。FIG. 3 shows a second embodiment in which pixels are 2 ×
FIG. 3 is a plan view showing an array constituted by two arrays, and members that are the same as or correspond to those in the first embodiment shown in FIGS. 1 and 2 are denoted by the same reference numerals. In this embodiment, the vertical output lines 28 are arranged between pixels arranged in the vertical direction and on the drain contact 31, so that the effective light receiving portion, that is, the aperture ratio is increased. The output line 28 and the power supply line 29 in this embodiment can be wired separately for the first layer and the second layer wiring. Also source contact 30
May be connected to the second layer wiring via polycrystalline silicon.
【００１７】図４は、第３実施例における、画素を２×
２配列して構成したアレイを示す平面図であり、図１〜
図３に示した第１及び第２実施例と同一又は対応する部
材には同一符号を付して示している。この実施例は、図
３に示した第２実施例において、第１のゲート電極部22
を第２のゲート電極部23で囲むように、ゲート電極21を
構成したものであり、上記第２実施例と同等の作用効果
が得られるものである。FIG. 4 shows a third embodiment in which pixels are 2 ×
FIG. 1 is a plan view showing an array configured by two arrays, and FIGS.
Members that are the same as or correspond to those in the first and second embodiments shown in FIG. 3 are given the same reference numerals. This embodiment is different from the second embodiment shown in FIG.
Is surrounded by the second gate electrode portion 23, and the gate electrode 21 is constructed, and the same operation and effect as in the second embodiment can be obtained.
【００１８】また上記第１〜第３実施例では、電源ライ
ン29を水平方向に配置したものを示したが、電源ライン
は網目状に配置することもでき、この場合は画素間の遮
光を兼ねさせることができる。更にまた画素アレイの中
の一部の画素をダークレベル出力用画素として用いた場
合、前記電源ラインをダークレベル出力用画素の遮光膜
として兼用させることもできる。In the first to third embodiments, the power supply lines 29 are arranged in the horizontal direction. However, the power supply lines can be arranged in a mesh pattern. Can be done. Furthermore, when some of the pixels in the pixel array are used as dark level output pixels, the power supply line can also be used as a light shielding film for the dark level output pixels.
【００１９】次に本発明において、ゲート電極を受光部
となる第１のゲート電極部と低抵抗の第２のゲート電極
部で構成した点について、更に詳細に説明する。まずＣ
ＭＤ受光素子を水平方向にｎ個配列して構成した固体撮
像装置の回路構成を図５の（Ａ）に示す（なお垂直方向
は２列のみ示している）。各水平方向に配列したＣＭＤ
受光素子40-1，・・・ 40-i，・・・ 40-nのゲート電極は、垂
直シフトレジスタ41の出力に接続され、順次駆動される
ようになっている。図５の（Ａ）に示した固体撮像装置
の等価回路を図５の（Ｂ）に示す。この等価回路は、水
平ライン（ゲートライン）の配線抵抗Ｒの各画素の負荷
容量Ｃの分布常数回路となる。負荷容量Ｃは、主にＣＭ
Ｄ受光素子のゲート容量に支配されている。なお図５の
（Ａ），（Ｂ）において、Ｎ1 ，・・・ Ｎi ，・・・ Ｎn は
各画素のゲート接続部を表している。Next, in the present invention, the point that the gate electrode is constituted by the first gate electrode portion serving as the light receiving portion and the second gate electrode portion having low resistance will be described in further detail. First C
FIG. 5A shows a circuit configuration of a solid-state imaging device in which n MD light receiving elements are arranged in the horizontal direction (only two columns are shown in the vertical direction). CMD arranged in each horizontal direction
The gate electrodes of the light receiving elements 40-1,..., 40-i,..., 40-n are connected to the output of the vertical shift register 41 and are sequentially driven. FIG. 5B shows an equivalent circuit of the solid-state imaging device shown in FIG. This equivalent circuit is a distribution constant circuit of the load capacitance C of each pixel of the wiring resistance R of the horizontal line (gate line). The load capacity C is mainly CM
It is dominated by the gate capacitance of the D light receiving element. In FIGS. 5A and 5B, N 1 ,... N i ,... N n represent gate connection portions of each pixel.
【００２０】この構成において、シフトレジスタ41より
理想駆動パルス42が印加されたときの各画素のゲート接
続部Ｎ1 ，Ｎi ，Ｎn のゲート電位波形43，44，45を図
６の（Ａ）に示す。この図からわかるように、シフトレ
ジスタ41より離れるに従って、各画素のゲート電位の立
ち上がりは、ｔ1 ，ｔi ，ｔn で示すように遅くなる。
撮像装置として動作させるためには、この遅れが、ある
値の範囲内にあることが必要である。すなわち水平ライ
ンの配線としては低抵抗材料とする必要がある。In this configuration, when the ideal driving pulse 42 is applied from the shift register 41, the gate potential waveforms 43, 44 and 45 of the gate connection portions N 1 , N i and N n of each pixel are shown in FIG. ). As can be seen from this figure, as the distance from the shift register 41 increases, the rise of the gate potential of each pixel becomes slower as indicated by t 1 , t i , and t n .
In order to operate as an imaging device, this delay needs to be within a certain value range. That is, it is necessary to use a low resistance material for the horizontal line wiring.
【００２１】ゲート電極を構成する第１の電極部及び第
２の電極部を、同一の多結晶シリコンのみで構成するこ
とによって、高密度化することは可能であるが、水平方
向に配列されている各画素のゲート電位の遅れをある範
囲内におさめることはできない。図６の（Ｂ）に、水平
ラインとしてAl，多結晶シリコン，高融点金属を用い、
水平1000画素のアレイを構成した場合における、シフト
レジスタ出力端より最も遠い位置における画素のゲート
電位波形46，47，48と、電位の立ち上がりの遅れｔ
n(AL) ，ｔn(poly) ，ｔn(R, M) を示す。Although it is possible to increase the density by forming the first electrode portion and the second electrode portion constituting the gate electrode only from the same polycrystalline silicon, the first electrode portion and the second electrode portion can be arranged in the horizontal direction. The delay of the gate potential of each pixel cannot be kept within a certain range. In FIG. 6B, Al, polycrystalline silicon, and high melting point metal are used as horizontal lines.
In the case of forming an array of 1000 horizontal pixels, the gate potential waveforms 46, 47, and 48 of the pixel at the position farthest from the output end of the shift register and the delay t of the rise of the potential
n (AL) , tn (poly) and tn (R, M) .
【００２２】なお画素の容量を40ｆＦ／画素とし、Al，
多結晶シリコン，高融点金属の層抵抗値ＲS を下記のよ
うにした場合は、ゲート電位の遅れは次のようになる。 Al（ＲS ≒30ｍΩ／□）：ｔn(AL) ＝５〜10nsec 多結晶シリコン（ＲS ≒数十Ω／□）：ｔn(poly) ＝数
十μsec 高融点金属（ＲS ≒数百ｍΩ／□）：ｔn(R, M) ＝数十
nsecThe capacity of the pixel is set to 40 fF / pixel, and Al,
When the layer resistance values R S of polycrystalline silicon and high melting point metal are set as follows, the delay of the gate potential is as follows. Al (R S ≒ 30 mΩ / □): t n (AL) = 5-10 nsec Polycrystalline silicon (R S ≒ several tens Ω / □): t n (poly) = several tens μsec High melting point metal (R S ≒ number) 100 mΩ / □): t n (R, M) = several tens
nsec
【００２３】このように高融点金属を用いることによ
り、水平ライン層の抵抗値は１Ω／□以下となり、Al配
線とほぼ近い特性が得られ、したがって受光部となる第
１の電極部と高融点金属を用いた低抵抗の第２の電極部
とでゲート電極を構成することにより、十分動作可能な
固体撮像装置を得ることができる。By using the high melting point metal as described above, the resistance of the horizontal line layer becomes 1 Ω / □ or less, and a characteristic almost similar to that of the Al wiring is obtained. By forming the gate electrode with the low-resistance second electrode portion using a metal, a solid-state imaging device that can operate sufficiently can be obtained.
【００２４】次に本発明に係る固体撮像装置の製造方法
の実施例について説明する。図７は、製造方法の基本的
な実施例を説明するための製造工程を示す図である。ま
ず図７の（Ａ）に示すように、エピタキシャル層を形成
した基板50上に、ゲート酸化膜51，多結晶シリコン52，
Ti，Mo，Ta，Ｗなどの高融点金属53，耐酸化性膜54を順
次形成する。次いで図７の（Ｂ）に示すように、前記各
層51，52，53，54をフォトエッチングしてゲート電極部
61を形成する。次に図７の（Ｃ）に示すように、受光部
用の第１のゲート電極部となる領域の耐酸化性膜54及び
高融点金属53を選択的にエッチング除去し、第１のゲー
ト電極部62を形成する。次に図７の（Ｄ）に示すよう
に、酸化性雰囲気中での熱処理により、多結晶シリコン
52からなる第１のゲート電極部62を選択的に酸化し、多
結晶シリコンが所望の分光感度特性もつような膜厚とな
るように酸化膜63を形成する。次いで、図７の（Ｅ）に
示すように、エピタキシャル層と同一タイプの不純物を
イオン注入し、拡散処理によりソース及びドレイン領域
64，65を形成し、図７の（Ｆ）に示すように、ソース及
びドレイン領域64，65にコンタクト66，67を形成し、配
線を行って固体撮像装置を完成する。Next, an embodiment of a method for manufacturing a solid-state imaging device according to the present invention will be described. FIG. 7 is a diagram showing a manufacturing process for describing a basic embodiment of the manufacturing method. First, as shown in FIG. 7A, a gate oxide film 51, polycrystalline silicon 52,
A refractory metal 53 such as Ti, Mo, Ta, W, etc., and an oxidation resistant film 54 are sequentially formed. Next, as shown in FIG. 7B, the layers 51, 52, 53, and 54 are photo-etched to form a gate electrode portion.
Form 61. Next, as shown in FIG. 7C, the oxidation-resistant film 54 and the high-melting-point metal 53 in the region to be the first gate electrode portion for the light receiving portion are selectively removed by etching. A part 62 is formed. Next, as shown in FIG. 7D, heat treatment in an oxidizing atmosphere is performed to
A first gate electrode portion 62 composed of 52 is selectively oxidized to form an oxide film 63 such that the polycrystalline silicon has a film thickness having a desired spectral sensitivity characteristic. Next, as shown in FIG. 7E, an impurity of the same type as that of the epitaxial layer is ion-implanted, and the source and drain regions are diffused.
Then, as shown in FIG. 7F, contacts 66 and 67 are formed in the source and drain regions 64 and 65, and wiring is performed to complete a solid-state imaging device.
【００２５】なお上記製造方法は基本的なものであり、
次に示すような製造工程を併用することができる。 （１）ＣＭＤ受光素子のゲート長をエピタキシャル層の
選択酸化によって決定する工程 （２）多結晶シリコンの選択酸化時に、高融点金属と多
結晶シリコンの界面でのシリサイド化を極力防止し、残
存金属層がなるべく大になるように、900 ℃以下で熱処
理を行う。 （３）第２のゲート電極部の多結晶シリコンの厚さを、
40〜80nmとする。 （４）上部にマイクロレンズを形成する。 （５）高融点金属とオーミック接続をとるために、また
多結晶シリコンをできるだけ低抵抗とするために、多結
晶シリコンに予め不純物をドープしておくこと。The above manufacturing method is basic,
The following manufacturing steps can be used together. (1) The step of determining the gate length of the CMD light receiving element by selective oxidation of the epitaxial layer. (2) During the selective oxidation of polycrystalline silicon, silicidation at the interface between the high melting point metal and the polycrystalline silicon is prevented as much as possible, and the remaining metal Heat treatment is performed at 900 ° C. or less so that the layer becomes as large as possible. (3) The thickness of the polycrystalline silicon of the second gate electrode portion is
40 to 80 nm. (4) Form a micro lens on the top. (5) In order to make ohmic connection with the high melting point metal and to make the resistance of the polycrystalline silicon as low as possible, doping the polycrystalline silicon with impurities in advance.
【００２６】[0026]
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＣＭＤ受光素子の光感度特性を損なう
ことなく高密度化が可能な固体撮像装置を実現すること
ができる。また本発明に係る製造方法によれば、上記構
成の固体撮像装置を容易に製造することができる。As described above with reference to the embodiments,
According to the present invention, it is possible to realize a solid-state imaging device capable of increasing the density without impairing the light sensitivity characteristics of the CMD light receiving element. Further, according to the manufacturing method of the present invention, the solid-state imaging device having the above configuration can be easily manufactured.
【図１】本発明に係る固体撮像装置の第１実施例の一画
素部分を示す平面図及び断面図である。FIGS. 1A and 1B are a plan view and a sectional view showing one pixel portion of a solid-state imaging device according to a first embodiment of the present invention;
【図２】図１に示した画素を２×２配列としたアレイの
構成例を示す平面図である。FIG. 2 is a plan view showing a configuration example of an array in which the pixels shown in FIG. 1 are arranged in a 2 × 2 array.
【図３】第２実施例の２×２配列の画素アレイを示す平
面図である。FIG. 3 is a plan view showing a 2 × 2 pixel array according to a second embodiment.
【図４】第３実施例の２×２配列の画素アレイを示す平
面図である。FIG. 4 is a plan view illustrating a 2 × 2 pixel array according to a third embodiment.
【図５】ＣＭＤ受光素子を水平方向にｎ個配列した固体
撮像装置の回路構成図及びその等価回路を示す図であ
る。FIG. 5 is a diagram illustrating a circuit configuration of a solid-state imaging device in which n CMD light receiving elements are arranged in a horizontal direction and an equivalent circuit thereof.
【図６】水平方向に配列した各画素のゲート電位の立ち
上がり特性を示す図である。FIG. 6 is a diagram illustrating a rising characteristic of a gate potential of each pixel arranged in a horizontal direction.
【図７】本発明に係る固体撮像装置の製造方法の実施例
を説明するための製造工程を示す図である。FIG. 7 is a diagram showing a manufacturing process for describing an embodiment of a method for manufacturing a solid-state imaging device according to the present invention.
【図８】従来のＣＭＤ受光素子を用いた固体撮像装置の
構成例の基本構成を示す図である。FIG. 8 is a diagram showing a basic configuration of a configuration example of a conventional solid-state imaging device using a CMD light receiving element.
【図９】図８に示した固体撮像装置の具体的なアレイ構
成を示す図である。FIG. 9 is a diagram illustrating a specific array configuration of the solid-state imaging device illustrated in FIG. 8;
【図10】図８に示したアレイ構成の等価回路を示す図で
ある。10 is a diagram showing an equivalent circuit of the array configuration shown in FIG.
21 ゲート電極 22 第１のゲート電極部 23 第２のゲート電極部 24 ソース 25 ドレイン 26 多結晶シリコン 27 高融点金属 28 出力ライン 29 電源ライン 21 Gate electrode 22 First gate electrode part 23 Second gate electrode part 24 Source 25 Drain 26 Polycrystalline silicon 27 Refractory metal 28 Output line 29 Power supply line
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−270263（ＪＰ，Ａ) 特開 平２−203565（ＪＰ，Ａ) 特開 昭63−299372（ＪＰ，Ａ) 特開 平４−91472（ＪＰ，Ａ) 特開 昭58−107671（ＪＰ，Ａ) 特開 昭63−261744（ＪＰ，Ａ) 特開 平２−106070（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/146 H01L 31/10 H04N 5/335 ＪＩＣＳＴファイル（ＪＯＩＳ)──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-1-270263 (JP, A) JP-A-2-203565 (JP, A) JP-A-63-299372 (JP, A) JP-A-4- 91472 (JP, A) JP-A-58-107671 (JP, A) JP-A-63-261744 (JP, A) JP-A-2-106070 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 27/146 H01L 31/10 H04N 5/335 JICST file (JOIS)
Claims (11)
え、内部増幅機能を有するＣＭＤ受光素子を画素として
用い、該画素を複数個配置してなる固体撮像装置におい
て、前記画素を構成するＣＭＤ受光素子のゲート電極
を、受光部となる第１のゲート電極部と低抵抗の第２の
ゲート電極部とで構成し、隣接画素のゲート電極間を前
記第２のゲート電極部と同一の構成部材で接続したこと
を特徴とする固体撮像装置。1. A solid-state imaging device having a source, a drain, and a gate electrode and having a plurality of pixels using a CMD light receiving element having an internal amplifying function as a pixel. The gate electrode includes a first gate electrode portion serving as a light receiving portion and a low-resistance second gate electrode portion, and the gate electrodes of adjacent pixels are connected by the same components as the second gate electrode portion. A solid-state imaging device characterized by the following.
80nmの多結晶シリコンで構成されていることを特徴とす
る請求項１記載の固体撮像装置。2. The semiconductor device according to claim 1, wherein the first gate electrode portion has a thickness of 30 to
2. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is made of polycrystalline silicon of 80 nm.
下の層抵抗値をもつ部材で構成されていることを特徴と
する請求項１又は２記載の固体撮像装置。3. The solid-state imaging device according to claim 1, wherein said second gate electrode portion is made of a member having a layer resistance value of 1 Ω / □ or less.
コンと高融点金属の２層構造で構成されていることを特
徴とする請求項１〜３のいずれか１項に記載の固体撮像
装置。4. The solid-state imaging device according to claim 1, wherein the second gate electrode portion has a two-layer structure of polycrystalline silicon and a refractory metal. apparatus.
コンとシリサイドと高融点金属の複層構造で構成されて
いることを特徴とする請求項１〜３のいずれか１項に記
載の固体撮像装置。5. The device according to claim 1, wherein the second gate electrode portion has a multilayer structure of polycrystalline silicon, silicide, and a high melting point metal. Solid-state imaging device.
ずれかであることを特徴とする請求項４又は５記載の固
体撮像装置。6. The solid-state imaging device according to claim 4, wherein the refractory metal is one of Ti, Mo, Ta, and W.
ドレインへの電源配線を網目状に配置し、画素間の分離
用遮光膜とすることを特徴とする請求項１〜６のいずれ
か１項に記載の固体撮像装置。7. A light-shielding film for separating pixels from each other, wherein power supply wirings to drains of CMD light-receiving elements constituting each of the pixels are arranged in a mesh pattern to form a light-shielding film for separating pixels. Item 13. The solid-state imaging device according to Item 1.
部をダークレベル出力用として用い、前記ドレインへの
電源配線を前記ダークレベル出力用ＣＭＤ受光素子の遮
光膜に兼用させたことを特徴とする請求項７記載の固体
撮像装置。8. The method according to claim 1, wherein a part of the CMD light receiving element constituting the pixel is used for dark level output, and a power supply line to the drain is also used as a light shielding film of the dark level output CMD light receiving element. The solid-state imaging device according to claim 7.
抗の第２のゲート電極部とからなるゲート電極を有する
ＣＭＤ受光素子を画素として用いた固体撮像装置の製造
方法において、半導体基板上に、薄い酸化膜，多結晶シ
リコン，高融点金属及び耐酸化膜を順次形成する工程
と、前記各膜をフォトエッチングして所望形状のゲート
電極部を形成する工程と、前記ゲート電極部のうち、第
１のゲート電極部となる部分の耐酸化性膜及び高融点金
属を順次エッチング除去する工程と、熱処理により、前
記第１のゲート電極部となる部分に残された多結晶シリ
コンを選択的に酸化し、その膜厚を所望の厚さとして第
１のゲート電極部を形成すると共に、前記ゲート電極部
のうち受光部となる第１のゲート電極部以外の多結晶シ
リコンと高融点金属との界面をシリサイド化して第２の
ゲート電極部を形成する熱処理工程とを有することを特
徴とする固体撮像装置の製造方法。9. A method for manufacturing a solid-state imaging device using, as a pixel, a CMD light receiving element having a gate electrode including a first gate electrode portion serving as a light receiving portion and a low-resistance second gate electrode portion as a pixel. Forming a thin oxide film, polycrystalline silicon, a refractory metal, and an oxidation-resistant film thereon, photo-etching each of the films to form a gate electrode portion having a desired shape; A step of sequentially removing the oxidation-resistant film and the high-melting-point metal in a portion to be the first gate electrode portion; and a process in which polycrystalline silicon remaining in the portion to be the first gate electrode portion is selected by heat treatment. Oxidized to a desired thickness to form a first gate electrode portion, and polycrystalline silicon other than the first gate electrode portion serving as a light receiving portion of the gate electrode portion and a refractory metal. When And a heat treatment step of forming a second gate electrode portion by silicidizing the interface of the solid-state imaging device.
900 ℃以下であることを特徴とする請求項９記載の固体
撮像装置の製造方法。10. The heat treatment temperature in the heat treatment step,
10. The method according to claim 9, wherein the temperature is 900 ° C. or lower.
プされていることを特徴とする請求９又は10記載の固体
撮像装置の製造方法。11. The method according to claim 9, wherein the polycrystalline silicon is doped with an impurity in advance.
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