JP3217318B2 - 光受信用前置増幅器とオフセット電圧可変のピーク検出器 - Google Patents
光受信用前置増幅器とオフセット電圧可変のピーク検出器Info
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- JP3217318B2 JP3217318B2 JP32159298A JP32159298A JP3217318B2 JP 3217318 B2 JP3217318 B2 JP 3217318B2 JP 32159298 A JP32159298 A JP 32159298A JP 32159298 A JP32159298 A JP 32159298A JP 3217318 B2 JP3217318 B2 JP 3217318B2
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Description
【０００１】
【発明の属する技術分野】本発明は、光受信用の前置増
幅器と、該前置増幅器に好適に使用されるオフセット電
圧可変のピーク検出器とに関するものである。
幅器と、該前置増幅器に好適に使用されるオフセット電
圧可変のピーク検出器とに関するものである。
【０００２】
【従来の技術】近年、将来のＦＴＴＨ（fiber to the h
ome）の実現に向けて、ＰＤＳ（passive double star）
光加入者システムの研究が盛んに行われている。一般家
庭への光ファイバの導入は、既存のメタリック加入者網
に比べて経済性が課題となっている。こうした背景か
ら、局に接続された複数本の光ファイバの各々をスター
カプラで複数本の光ファイバに分岐させるように構成さ
れた光加入者網が有望視されている。分岐光ファイバの
各々に１加入者が接続される。各加入者が局の設備を共
用することにより、双方向のディジタル通信サービスが
各加入者に安価に提供されるのである。
ome）の実現に向けて、ＰＤＳ（passive double star）
光加入者システムの研究が盛んに行われている。一般家
庭への光ファイバの導入は、既存のメタリック加入者網
に比べて経済性が課題となっている。こうした背景か
ら、局に接続された複数本の光ファイバの各々をスター
カプラで複数本の光ファイバに分岐させるように構成さ
れた光加入者網が有望視されている。分岐光ファイバの
各々に１加入者が接続される。各加入者が局の設備を共
用することにより、双方向のディジタル通信サービスが
各加入者に安価に提供されるのである。
【０００３】各加入者宅における光受信器は、光ファイ
バからの光信号に応じた電流信号を生成するためのフォ
トダイオードと、該電流信号を電圧信号に変換するため
の前置増幅器と、該電圧信号を一定振幅の電圧信号に変
換するためのＡＧＣ（automatic gain control）回路と
を備えたものである。このＡＧＣ回路の出力からクロッ
ク信号が抽出され、該クロック信号に同期してディジタ
ルデータの再生が行われる。
バからの光信号に応じた電流信号を生成するためのフォ
トダイオードと、該電流信号を電圧信号に変換するため
の前置増幅器と、該電圧信号を一定振幅の電圧信号に変
換するためのＡＧＣ（automatic gain control）回路と
を備えたものである。このＡＧＣ回路の出力からクロッ
ク信号が抽出され、該クロック信号に同期してディジタ
ルデータの再生が行われる。
【０００４】ところで、局と加入者宅との間の距離、す
なわち光ファイバの長さは、加入者により様々である。
したがって、ある加入者Ｐへは高強度の光信号が到達す
るが、他の加入者Ｑへは光ファイバ中の光の減衰に起因
して微弱な光信号しか到達しないという事態が生じ得
る。加入者Ｐ宅の光受信器に光減衰器を付加することも
考えられるが、コスト低減のために同じ回路構成を有す
る光受信器を全ての加入者宅に配置しようとすると、微
小電流から大電流までを扱うことのできる広ダイナミッ
クレンジ特性が前置増幅器に要求される。
なわち光ファイバの長さは、加入者により様々である。
したがって、ある加入者Ｐへは高強度の光信号が到達す
るが、他の加入者Ｑへは光ファイバ中の光の減衰に起因
して微弱な光信号しか到達しないという事態が生じ得
る。加入者Ｐ宅の光受信器に光減衰器を付加することも
考えられるが、コスト低減のために同じ回路構成を有す
る光受信器を全ての加入者宅に配置しようとすると、微
小電流から大電流までを扱うことのできる広ダイナミッ
クレンジ特性が前置増幅器に要求される。
【０００５】そこで、本願発明者は特願平８−２８１９
６４号（特開平１０−１２６１６７号：平成１０年５月
１５日公開）において、反転増幅回路と、該反転増幅回
路の入力端子と出力端子との間に接続された帰還抵抗と
に加えて、ソースが前記反転増幅回路の入力端子に、ゲ
ートが前記反転増幅回路の出力端子に、ドレインが接地
点にそれぞれ接続されたシャントトランジスタを備えた
前置増幅器を提案した。この前置増幅器では、大電流の
入力時にシャントトランジスタをオンさせて過剰電流を
接地点に流し込むことにより、広ダイナミックレンジ特
性を実現している。
６４号（特開平１０−１２６１６７号：平成１０年５月
１５日公開）において、反転増幅回路と、該反転増幅回
路の入力端子と出力端子との間に接続された帰還抵抗と
に加えて、ソースが前記反転増幅回路の入力端子に、ゲ
ートが前記反転増幅回路の出力端子に、ドレインが接地
点にそれぞれ接続されたシャントトランジスタを備えた
前置増幅器を提案した。この前置増幅器では、大電流の
入力時にシャントトランジスタをオンさせて過剰電流を
接地点に流し込むことにより、広ダイナミックレンジ特
性を実現している。
【０００６】
【発明が解決しようとする課題】光受信用の前置増幅器
は、後段のＡＧＣ回路が差動入力型である場合には、入
力電流Ｉinに応じてベース電圧Ｖbase（光のオフレベル
に相当する電圧）とピーク電圧Ｖpeak（光のオンレベル
に相当する電圧）との間で振れる出力電圧Ｖoutだけで
なく、該出力電圧Ｖoutの論理値の決定に用いられる参
照電圧Ｖrefをも出力する必要がある。ところが、上記
特願平８−２８１９６４号（特開平１０−１２６１６７
号）に記載された前置増幅器の参照電圧Ｖrefとして、
ベース電圧Ｖbaseとピーク電圧Ｖpeakとの算術平均電
圧、すなわち（Ｖbase＋Ｖpeak）／２を採用すると、シ
ャントトランジスタへの分流に起因した出力電圧Ｖout
の振幅の偏りにより、ＡＧＣ回路への入力デューティフ
ァクタの劣化（クロックデューティの劣化）が生じ、ひ
いてはクロック抽出回路の誤動作を引き起こすことにな
る。
は、後段のＡＧＣ回路が差動入力型である場合には、入
力電流Ｉinに応じてベース電圧Ｖbase（光のオフレベル
に相当する電圧）とピーク電圧Ｖpeak（光のオンレベル
に相当する電圧）との間で振れる出力電圧Ｖoutだけで
なく、該出力電圧Ｖoutの論理値の決定に用いられる参
照電圧Ｖrefをも出力する必要がある。ところが、上記
特願平８−２８１９６４号（特開平１０−１２６１６７
号）に記載された前置増幅器の参照電圧Ｖrefとして、
ベース電圧Ｖbaseとピーク電圧Ｖpeakとの算術平均電
圧、すなわち（Ｖbase＋Ｖpeak）／２を採用すると、シ
ャントトランジスタへの分流に起因した出力電圧Ｖout
の振幅の偏りにより、ＡＧＣ回路への入力デューティフ
ァクタの劣化（クロックデューティの劣化）が生じ、ひ
いてはクロック抽出回路の誤動作を引き起こすことにな
る。
【０００７】本発明の目的は、広ダイナミックレンジ特
性を有する前置増幅器におけるクロックデューティの劣
化を抑制することにある。本発明の他の目的は、光受信
用前置増幅器に好適に使用されるオフセット電圧可変の
ピーク検出器を提供することにある。
性を有する前置増幅器におけるクロックデューティの劣
化を抑制することにある。本発明の他の目的は、光受信
用前置増幅器に好適に使用されるオフセット電圧可変の
ピーク検出器を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の光受信用前置増幅器は、シャントトランジ
スタに分流する電流に応じて参照電圧を補正することと
したものである。具体的には、受光素子から光のオフレ
ベルに相当するベース電流Ｉbaseと光のオンレベルに相
当するピーク電流Ｉpeakとの間で振れる入力電流Ｉinを
入力するための入力端子と、前記ベース電流Ｉbaseに対
応したベース電圧Ｖbaseと前記ピーク電流Ｉpeakに対応
したピーク電圧Ｖpeakとの間で振れる出力電圧Ｖoutを
出力するための出力端子と、前記入力端子と前記出力端
子との間に接続された反転増幅回路と、前記入力電流Ｉ
inを流すように前記入力端子と前記出力端子との間に接
続された帰還抵抗と、前記入力電流Ｉinが大きい場合に
前記入力端子と前記出力端子との間の電圧差に応じて前
記入力電流Ｉinの一部を分流させるように、前記入力端
子に接続されたソースと、前記出力端子に接続されたゲ
ートとを有するシャントトランジスタと、該シャントト
ランジスタに分流する電流に比例したオフセット電圧Ｖ
ofを用いて前記ピーク電圧Ｖpeakを補正することにより
得られる補正ピーク電圧と、所定の電圧（例えばベース
電圧Ｖbase）との内分電圧を生成するための手段と、前
記内分電圧を前記出力電圧Ｖoutの論理値の決定に用い
られる参照電圧Ｖrefとして出力するための参照端子と
を備えた構成を採用したものである。
め、本発明の光受信用前置増幅器は、シャントトランジ
スタに分流する電流に応じて参照電圧を補正することと
したものである。具体的には、受光素子から光のオフレ
ベルに相当するベース電流Ｉbaseと光のオンレベルに相
当するピーク電流Ｉpeakとの間で振れる入力電流Ｉinを
入力するための入力端子と、前記ベース電流Ｉbaseに対
応したベース電圧Ｖbaseと前記ピーク電流Ｉpeakに対応
したピーク電圧Ｖpeakとの間で振れる出力電圧Ｖoutを
出力するための出力端子と、前記入力端子と前記出力端
子との間に接続された反転増幅回路と、前記入力電流Ｉ
inを流すように前記入力端子と前記出力端子との間に接
続された帰還抵抗と、前記入力電流Ｉinが大きい場合に
前記入力端子と前記出力端子との間の電圧差に応じて前
記入力電流Ｉinの一部を分流させるように、前記入力端
子に接続されたソースと、前記出力端子に接続されたゲ
ートとを有するシャントトランジスタと、該シャントト
ランジスタに分流する電流に比例したオフセット電圧Ｖ
ofを用いて前記ピーク電圧Ｖpeakを補正することにより
得られる補正ピーク電圧と、所定の電圧（例えばベース
電圧Ｖbase）との内分電圧を生成するための手段と、前
記内分電圧を前記出力電圧Ｖoutの論理値の決定に用い
られる参照電圧Ｖrefとして出力するための参照端子と
を備えた構成を採用したものである。
【０００９】また、本発明のピーク検出器は、第１及び
第２の電流源と、第１〜第４のトランジスタと、カレン
トミラー回路と、ホールド容量と、単方向導通素子と、
バッファ回路とを備えた構成を採用したものである。こ
こに、第１のトランジスタは、第１の電流源によりバイ
アスされたソースと、ピーク値の検出対象となる電圧
（例えば上記出力電圧Ｖout）が与えられるゲートとを
有するトランジスタである。第２のトランジスタは、第
１のトランジスタとともに第１の差動トランジスタペア
を構成するように、該第１のトランジスタのソースに結
合されたソースを有するトランジスタである。第３及び
第４のトランジスタは、第２の差動トランジスタペアを
構成するように各々のソースが互いに結合されかつ該ソ
ースが第２の電流源によりバイアスされ、かつ各々のゲ
ート間に可変のオフセット電圧が与えられるトランジス
タである。カレントミラー回路は、第１及び第４のトラ
ンジスタのドレインに接続された入力端子と、第２及び
第３のトランジスタのドレインに接続された出力端子と
を有する。該カレントミラー回路の出力端子は、単方向
導通素子を介してホールド容量に接続される。バッファ
回路は、ホールド容量に保持された電圧を補正ピーク電
圧として出力し、かつ該補正ピーク電圧を第２のトラン
ジスタのゲートに与えるための回路である。
第２の電流源と、第１〜第４のトランジスタと、カレン
トミラー回路と、ホールド容量と、単方向導通素子と、
バッファ回路とを備えた構成を採用したものである。こ
こに、第１のトランジスタは、第１の電流源によりバイ
アスされたソースと、ピーク値の検出対象となる電圧
（例えば上記出力電圧Ｖout）が与えられるゲートとを
有するトランジスタである。第２のトランジスタは、第
１のトランジスタとともに第１の差動トランジスタペア
を構成するように、該第１のトランジスタのソースに結
合されたソースを有するトランジスタである。第３及び
第４のトランジスタは、第２の差動トランジスタペアを
構成するように各々のソースが互いに結合されかつ該ソ
ースが第２の電流源によりバイアスされ、かつ各々のゲ
ート間に可変のオフセット電圧が与えられるトランジス
タである。カレントミラー回路は、第１及び第４のトラ
ンジスタのドレインに接続された入力端子と、第２及び
第３のトランジスタのドレインに接続された出力端子と
を有する。該カレントミラー回路の出力端子は、単方向
導通素子を介してホールド容量に接続される。バッファ
回路は、ホールド容量に保持された電圧を補正ピーク電
圧として出力し、かつ該補正ピーク電圧を第２のトラン
ジスタのゲートに与えるための回路である。
【００１０】
【発明の実施の形態】図１は、本発明に係る前置増幅器
を用いた光受信器の構成例を示している。図１の光受信
器は、光ファイバからの光信号に応じた電流信号Ｉinを
生成するためのフォトダイオード１と、電流信号Ｉinを
電圧信号Ｖoutに変換しかつ該電圧信号Ｖoutに対する参
照電圧信号Ｖrefを生成するための前置増幅器２と、参
照電圧信号Ｖrefを用いて電圧信号Ｖoutを一定振幅の電
圧信号に変換するためのＡＧＣ回路３と、該ＡＧＣ回路
３の出力からクロック信号を抽出するためのクロック抽
出回路４と、該クロック信号に同期してＡＧＣ回路３の
出力からディジタルデータを再生するための識別再生回
路５とで構成されている。なお、図１中のフォトダイオ
ード１を除く全ての要素はワンチップの集積回路に収め
られ、該集積回路が不図示の正電源Ｖdd及び接地電源Ｖ
ssに接続される。フォトダイオード１は、光ファイバか
らの光信号に応じた電流信号を生成するための受光素子
であって、外部電源Ｖextから前置増幅器２へ入力電流
Ｉinを流し込むように配置されている。
を用いた光受信器の構成例を示している。図１の光受信
器は、光ファイバからの光信号に応じた電流信号Ｉinを
生成するためのフォトダイオード１と、電流信号Ｉinを
電圧信号Ｖoutに変換しかつ該電圧信号Ｖoutに対する参
照電圧信号Ｖrefを生成するための前置増幅器２と、参
照電圧信号Ｖrefを用いて電圧信号Ｖoutを一定振幅の電
圧信号に変換するためのＡＧＣ回路３と、該ＡＧＣ回路
３の出力からクロック信号を抽出するためのクロック抽
出回路４と、該クロック信号に同期してＡＧＣ回路３の
出力からディジタルデータを再生するための識別再生回
路５とで構成されている。なお、図１中のフォトダイオ
ード１を除く全ての要素はワンチップの集積回路に収め
られ、該集積回路が不図示の正電源Ｖdd及び接地電源Ｖ
ssに接続される。フォトダイオード１は、光ファイバか
らの光信号に応じた電流信号を生成するための受光素子
であって、外部電源Ｖextから前置増幅器２へ入力電流
Ｉinを流し込むように配置されている。
【００１１】図２は、図１中の前置増幅器２の内部構成
を示している。図２の前置増幅器２は、光のオフレベル
に相当するベース電流Ｉbaseと光のオンレベルに相当す
るピーク電流Ｉpeakとの間で振れる入力電流Ｉinを、ベ
ース電流Ｉbaseに対応したベース電圧Ｖbaseとピーク電
流Ｉpeakに対応したピーク電圧Ｖpeakとの間で振れる出
力電圧Ｖoutに変換するための増幅器であって、入力電
流Ｉinを入力するための入力端子１１と、出力電圧Ｖou
tを出力するための出力端子１２と、入力端子１１と出
力端子１２との間に互いに並列に接続された反転増幅回
路１３及び帰還抵抗１４と、入力端子１１と接地電源Ｖ
ssとの間に接続されたシャントトランジスタ１５とを備
えたものである。反転増幅回路１３は、利得Ａを有する
増幅回路であって、図示は省略するが正電源Ｖddと接地
電源Ｖssとに接続されている。帰還抵抗１４は、抵抗値
Ｒfを有するものである。図２の例では、シャントトラ
ンジスタ１５としてＰＭＯＳトランジスタが選択されて
いる。このＰＭＯＳトランジスタ１５のソースは入力端
子１１に接続され、ゲートは出力端子１２に接続され、
ドレインはカレントミラー回路２１を介して接地電源Ｖ
ssに接続されている。
を示している。図２の前置増幅器２は、光のオフレベル
に相当するベース電流Ｉbaseと光のオンレベルに相当す
るピーク電流Ｉpeakとの間で振れる入力電流Ｉinを、ベ
ース電流Ｉbaseに対応したベース電圧Ｖbaseとピーク電
流Ｉpeakに対応したピーク電圧Ｖpeakとの間で振れる出
力電圧Ｖoutに変換するための増幅器であって、入力電
流Ｉinを入力するための入力端子１１と、出力電圧Ｖou
tを出力するための出力端子１２と、入力端子１１と出
力端子１２との間に互いに並列に接続された反転増幅回
路１３及び帰還抵抗１４と、入力端子１１と接地電源Ｖ
ssとの間に接続されたシャントトランジスタ１５とを備
えたものである。反転増幅回路１３は、利得Ａを有する
増幅回路であって、図示は省略するが正電源Ｖddと接地
電源Ｖssとに接続されている。帰還抵抗１４は、抵抗値
Ｒfを有するものである。図２の例では、シャントトラ
ンジスタ１５としてＰＭＯＳトランジスタが選択されて
いる。このＰＭＯＳトランジスタ１５のソースは入力端
子１１に接続され、ゲートは出力端子１２に接続され、
ドレインはカレントミラー回路２１を介して接地電源Ｖ
ssに接続されている。
【００１２】ここで、入力端子１１の電圧をＶinで表
す。入力端子１１と出力端子１２との間が帰還抵抗１４
で結ばれているので、Ｉin＝Ｉbase＝０ならば、Ｖin＝
Ｖout=Vbaseである。この時点のＰＭＯＳトランジスタ
１５はオフ状態である。フォトダイオード１は、ある大
きさの入力電流Ｉinを入力端子１１に流し込む。したが
って、出力電圧Ｖoutは、ベース電圧Ｖbaseよりも低い
方に振れることになる。つまり、出力電圧Ｖoutは、ベ
ース電圧（最大電圧）Ｖbaseとピーク電圧（最小電圧）
Ｖpeakとの間で振れる。このピーク電圧Ｖpeakは、ピー
ク電流Ｉpeakに比例して低くなる。一方、電圧Ｖinは、
反転増幅回路１３の利得Ａが非常に大きいため、ベース
電圧Ｖbaseのままほぼ一定である。したがって、入力端
子１１と出力端子１２との間の電圧差Ｖin−Ｖout、す
なわちＰＭＯＳトランジスタ１５のゲートソース間電圧
は、入力電流Ｉinに比例して増大する。ただし、ＰＭＯ
Ｓトランジスタ１５がオフ状態を維持している間は、入
力電流Ｉinが全て帰還抵抗１４に流れ込む。ここで、帰
還抵抗１４に流れ込む電流をＩfとすると、Ｉin＝Ｉfで
ある。そして、上記電圧差Ｖin−ＶoutがＰＭＯＳトラ
ンジスタ１５のしきい値電圧Ｖｔを越えるほど大きい入
力電流Ｉinがフォトダイオード１により流し込まれる
と、ＰＭＯＳトランジスタ１５がターンオンする。その
結果、入力電流Ｉinの一部がＰＭＯＳトランジスタ１５
を介して接地電源Ｖssに流れ込むようになる。ここで、
ＰＭＯＳトランジスタ１５のドレイン電流をＩdとする
と、Ｉin＝Ｉf＋Ｉdである。つまり、入力電流Ｉinが大
きい場合には、該入力電流Ｉinの一部がＰＭＯＳトラン
ジスタ１５に分流するのであって、ＰＭＯＳトランジス
タ１５がない場合に比べて帰還抵抗１４に流れ込む電流
Ｉfが減少する。したがって、高感度を実現するように
帰還抵抗値Ｒfを大きく設定しても、出力電圧Ｖoutの過
剰な降下を抑制することができ、リンギングの発生を抑
えつつ広ダイナミックレンジ化が図られる。なお、帰還
抵抗１４に起因した熱雑音を低減させて光受信器の感度
を向上させるためには、帰還抵抗値Ｒfを４０ｋΩ以上
に設定する必要がある。
す。入力端子１１と出力端子１２との間が帰還抵抗１４
で結ばれているので、Ｉin＝Ｉbase＝０ならば、Ｖin＝
Ｖout=Vbaseである。この時点のＰＭＯＳトランジスタ
１５はオフ状態である。フォトダイオード１は、ある大
きさの入力電流Ｉinを入力端子１１に流し込む。したが
って、出力電圧Ｖoutは、ベース電圧Ｖbaseよりも低い
方に振れることになる。つまり、出力電圧Ｖoutは、ベ
ース電圧（最大電圧）Ｖbaseとピーク電圧（最小電圧）
Ｖpeakとの間で振れる。このピーク電圧Ｖpeakは、ピー
ク電流Ｉpeakに比例して低くなる。一方、電圧Ｖinは、
反転増幅回路１３の利得Ａが非常に大きいため、ベース
電圧Ｖbaseのままほぼ一定である。したがって、入力端
子１１と出力端子１２との間の電圧差Ｖin−Ｖout、す
なわちＰＭＯＳトランジスタ１５のゲートソース間電圧
は、入力電流Ｉinに比例して増大する。ただし、ＰＭＯ
Ｓトランジスタ１５がオフ状態を維持している間は、入
力電流Ｉinが全て帰還抵抗１４に流れ込む。ここで、帰
還抵抗１４に流れ込む電流をＩfとすると、Ｉin＝Ｉfで
ある。そして、上記電圧差Ｖin−ＶoutがＰＭＯＳトラ
ンジスタ１５のしきい値電圧Ｖｔを越えるほど大きい入
力電流Ｉinがフォトダイオード１により流し込まれる
と、ＰＭＯＳトランジスタ１５がターンオンする。その
結果、入力電流Ｉinの一部がＰＭＯＳトランジスタ１５
を介して接地電源Ｖssに流れ込むようになる。ここで、
ＰＭＯＳトランジスタ１５のドレイン電流をＩdとする
と、Ｉin＝Ｉf＋Ｉdである。つまり、入力電流Ｉinが大
きい場合には、該入力電流Ｉinの一部がＰＭＯＳトラン
ジスタ１５に分流するのであって、ＰＭＯＳトランジス
タ１５がない場合に比べて帰還抵抗１４に流れ込む電流
Ｉfが減少する。したがって、高感度を実現するように
帰還抵抗値Ｒfを大きく設定しても、出力電圧Ｖoutの過
剰な降下を抑制することができ、リンギングの発生を抑
えつつ広ダイナミックレンジ化が図られる。なお、帰還
抵抗１４に起因した熱雑音を低減させて光受信器の感度
を向上させるためには、帰還抵抗値Ｒfを４０ｋΩ以上
に設定する必要がある。
【００１３】図２の前置増幅器２は、更に、参照電圧Ｖ
refを出力するための参照端子２０と、ＰＭＯＳトラン
ジスタ１５に分流する電流Ｉdに比例した電流を生成す
るように第１及び第２のＮＭＯＳトランジスタ２１ａ，
２１ｂで構成されたカレントミラー回路２１と、該カレ
ントミラー回路２１により生成された電流をオフセット
電圧Ｖofに変換するための抵抗（Ｒ0）２２と、カレン
トミラー回路２１の入力端子を逆バイアスするための第
３のＮＭＯＳトランジスタ２３と、出力電圧Ｖoutのピ
ーク値Ｖpeakを検出しかつオフセット電圧Ｖofを用いて
該ピーク値Ｖpeakを補正することにより補正ピーク電圧
Ｖpeak−Ｖofを生成するためのピーク検出器２４と、前
記ベース電圧Ｖbaseと同じ電圧を生成するためのベース
電圧発生器２５と、前記補正ピーク電圧Ｖpeak−Ｖofと
前記ベース電圧Ｖbaseとの算術平均電圧を前記参照電圧
Ｖrefとして生成するための分圧回路２６とを備えてい
る。
refを出力するための参照端子２０と、ＰＭＯＳトラン
ジスタ１５に分流する電流Ｉdに比例した電流を生成す
るように第１及び第２のＮＭＯＳトランジスタ２１ａ，
２１ｂで構成されたカレントミラー回路２１と、該カレ
ントミラー回路２１により生成された電流をオフセット
電圧Ｖofに変換するための抵抗（Ｒ0）２２と、カレン
トミラー回路２１の入力端子を逆バイアスするための第
３のＮＭＯＳトランジスタ２３と、出力電圧Ｖoutのピ
ーク値Ｖpeakを検出しかつオフセット電圧Ｖofを用いて
該ピーク値Ｖpeakを補正することにより補正ピーク電圧
Ｖpeak−Ｖofを生成するためのピーク検出器２４と、前
記ベース電圧Ｖbaseと同じ電圧を生成するためのベース
電圧発生器２５と、前記補正ピーク電圧Ｖpeak−Ｖofと
前記ベース電圧Ｖbaseとの算術平均電圧を前記参照電圧
Ｖrefとして生成するための分圧回路２６とを備えてい
る。
【００１４】図２の構成を更に詳細に説明すると、第１
のＮＭＯＳトランジスタ２１ａのドレイン及びゲート並
びに第３のＮＭＯＳトランジスタ２３のドレインは、Ｐ
ＭＯＳトランジスタ１５のドレインに接続されている。
第１及び第２のＮＭＯＳトランジスタ２１ａ，２１ｂの
各々のゲートは互いに接続されている。第２のＮＭＯＳ
トランジスタ２１ｂのドレインは、抵抗２２を介して正
電源Ｖddに接続されている。第１、第２及び第３のＮＭ
ＯＳトランジスタ２１ａ，２１ｂ，２３の各々のソース
は、いずれも接地電源Ｖssに接続されている。第３のＮ
ＭＯＳトランジスタ２３のゲートには、ＰＭＯＳトラン
ジスタ１５がオフ状態である場合にカレントミラー回路
２１の出力電流が完全にカットオフされるように、バイ
アス電圧Ｖbiasが供給される。ピーク検出器２４は、５
個の主要端子Ｖ１，Ｖ２，Ｖ３，Ｖ４，ＲＥＳＥＴを有
するものである。端子Ｖ１には、ベース電圧Ｖbaseとピ
ーク電圧Ｖpeakとの間で振れる出力電圧Ｖoutが供給さ
れる。端子Ｖ２と端子Ｖ３との間には、オフセット電圧
Ｖofが供給される。端子Ｖ４は、補正ピーク電圧Ｖpeak
−Ｖofを分圧回路２６へ供給するための端子である。分
圧回路２６は、互いに等しい抵抗値を有する２個の抵抗
Ｒd1，Ｒd2の直列接続により構成されている。したがっ
て、 Ｖref＝｛Ｖbase＋（Ｖpeak−Ｖof）｝／２ ＝（Ｖbase＋Ｖpeak）／２−Ｖof／２ …(1) である。
のＮＭＯＳトランジスタ２１ａのドレイン及びゲート並
びに第３のＮＭＯＳトランジスタ２３のドレインは、Ｐ
ＭＯＳトランジスタ１５のドレインに接続されている。
第１及び第２のＮＭＯＳトランジスタ２１ａ，２１ｂの
各々のゲートは互いに接続されている。第２のＮＭＯＳ
トランジスタ２１ｂのドレインは、抵抗２２を介して正
電源Ｖddに接続されている。第１、第２及び第３のＮＭ
ＯＳトランジスタ２１ａ，２１ｂ，２３の各々のソース
は、いずれも接地電源Ｖssに接続されている。第３のＮ
ＭＯＳトランジスタ２３のゲートには、ＰＭＯＳトラン
ジスタ１５がオフ状態である場合にカレントミラー回路
２１の出力電流が完全にカットオフされるように、バイ
アス電圧Ｖbiasが供給される。ピーク検出器２４は、５
個の主要端子Ｖ１，Ｖ２，Ｖ３，Ｖ４，ＲＥＳＥＴを有
するものである。端子Ｖ１には、ベース電圧Ｖbaseとピ
ーク電圧Ｖpeakとの間で振れる出力電圧Ｖoutが供給さ
れる。端子Ｖ２と端子Ｖ３との間には、オフセット電圧
Ｖofが供給される。端子Ｖ４は、補正ピーク電圧Ｖpeak
−Ｖofを分圧回路２６へ供給するための端子である。分
圧回路２６は、互いに等しい抵抗値を有する２個の抵抗
Ｒd1，Ｒd2の直列接続により構成されている。したがっ
て、 Ｖref＝｛Ｖbase＋（Ｖpeak−Ｖof）｝／２ ＝（Ｖbase＋Ｖpeak）／２−Ｖof／２ …(1) である。
【００１５】図３は、図２の構成における式(1)の参照
電圧Ｖrefの発生原理を示している。仮に参照電圧生成
式として、 Ｖref'＝（Ｖbase＋Ｖpeak）／２ …(2) を採用すると、ＰＭＯＳトランジスタ１５への分流に起
因した出力電圧振幅の偏りにより、ＡＧＣ回路３への入
力デューティファクタの劣化が生じ、クロック抽出回路
４の誤動作を引き起こすことになる。ところが、式(1)
を参照電圧生成式として採用すると、参照電圧Ｖrefが
ＰＭＯＳトランジスタ１５に流れる電流Ｉdに応じて出
力電圧振幅の中間電圧Ｖref'よりもＶof／２だけ低くな
るので、図３に示すようにＴa＝Ｔbとなり、デューティ
ファクタが改善される。ここに、Ｔaは出力電圧Ｖoutの
ＬＯＷレベルの期間であり、Ｔbは出力電圧ＶoutのＨＩ
ＧＨレベルの期間である。
電圧Ｖrefの発生原理を示している。仮に参照電圧生成
式として、 Ｖref'＝（Ｖbase＋Ｖpeak）／２ …(2) を採用すると、ＰＭＯＳトランジスタ１５への分流に起
因した出力電圧振幅の偏りにより、ＡＧＣ回路３への入
力デューティファクタの劣化が生じ、クロック抽出回路
４の誤動作を引き起こすことになる。ところが、式(1)
を参照電圧生成式として採用すると、参照電圧Ｖrefが
ＰＭＯＳトランジスタ１５に流れる電流Ｉdに応じて出
力電圧振幅の中間電圧Ｖref'よりもＶof／２だけ低くな
るので、図３に示すようにＴa＝Ｔbとなり、デューティ
ファクタが改善される。ここに、Ｔaは出力電圧Ｖoutの
ＬＯＷレベルの期間であり、Ｔbは出力電圧ＶoutのＨＩ
ＧＨレベルの期間である。
【００１６】図４は、図２中のピーク検出器２４の内部
構成例を示している。図４において、３１はゲートに一
定電圧Ｖb1が与えられたＰＭＯＳトランジスタＭ１から
なる第１の電流源、３２はソースが互いに結合された２
個のＰＭＯＳトランジスタＭ２，Ｍ３からなる第１の差
動トランジスタペア、３３はダイオード接続されたＮＭ
ＯＳトランジスタＭ４と、ＮＭＯＳトランジスタＭ５と
からなるカレントミラー回路、３４はダイオード接続さ
れたＮＭＯＳトランジスタＭ６からなる単方向導通素
子、３５はホールド容量（ＣＨ）、３６は２個のＮＭＯ
ＳトランジスタＭ７，Ｍ８からなるソースフォロワ又は
バッファ回路、３７はゲートに一定電圧Ｖb1が与えられ
たＰＭＯＳトランジスタＭ１２からなる第２の電流源、
３８はソースが互いに結合された２個のＰＭＯＳトラン
ジスタＭ１３，Ｍ１４からなる第２の差動トランジスタ
ペアである。
構成例を示している。図４において、３１はゲートに一
定電圧Ｖb1が与えられたＰＭＯＳトランジスタＭ１から
なる第１の電流源、３２はソースが互いに結合された２
個のＰＭＯＳトランジスタＭ２，Ｍ３からなる第１の差
動トランジスタペア、３３はダイオード接続されたＮＭ
ＯＳトランジスタＭ４と、ＮＭＯＳトランジスタＭ５と
からなるカレントミラー回路、３４はダイオード接続さ
れたＮＭＯＳトランジスタＭ６からなる単方向導通素
子、３５はホールド容量（ＣＨ）、３６は２個のＮＭＯ
ＳトランジスタＭ７，Ｍ８からなるソースフォロワ又は
バッファ回路、３７はゲートに一定電圧Ｖb1が与えられ
たＰＭＯＳトランジスタＭ１２からなる第２の電流源、
３８はソースが互いに結合された２個のＰＭＯＳトラン
ジスタＭ１３，Ｍ１４からなる第２の差動トランジスタ
ペアである。
【００１７】図４の構成を詳細に説明すると、ＰＭＯＳ
トランジスタＭ１は、第１の差動トランジスタペア３２
をバイアスするように、正電源ＶddとＰＭＯＳトランジ
スタＭ２及びＭ３の各々のソースとの間に接続されてい
る。ＰＭＯＳトランジスタＭ２のドレインはＮＭＯＳト
ランジスタＭ４のドレイン及びゲートに、ＰＭＯＳトラ
ンジスタＭ３のドレインはＮＭＯＳトランジスタＭ５の
ドレインにそれぞれ接続されている。ＮＭＯＳトランジ
スタＭ４のドレイン及びゲートとＮＭＯＳトランジスタ
Ｍ５のゲートとは互いに接続されている。ＮＭＯＳトラ
ンジスタＭ４及びＭ５の各々のソースは、接地電源Ｖss
に接続されている。ＮＭＯＳトランジスタＭ５のドレイ
ンはＮＭＯＳトランジスタＭ６のソースに接続されてい
る。ＮＭＯＳトランジスタＭ６のドレイン及びゲート
は、ホールド容量３５を介して正電源Ｖddに接続され、
ゲートがＲＥＳＥＴ端子に接続されたＰＭＯＳトランジ
スタＭ１１を介して正電源Ｖddに接続され、かつＮＭＯ
ＳトランジスタＭ７のゲートに接続されている。ＲＥＳ
ＥＴ端子には、ホールド容量３５に保持されたピーク電
荷を放電させるための信号が与えられる。ＮＭＯＳトラ
ンジスタＭ７のドレインは、正電源Ｖddに接続されてい
る。ＮＭＯＳトランジスタＭ７のソースは、端子Ｖ４に
接続されるとともに、ゲートに一定電圧Ｖb2が与えられ
たＮＭＯＳトランジスタＭ８を介して接地電源Ｖssに接
続されている。ＮＭＯＳトランジスタＭ７のソース電圧
は、ＰＭＯＳトランジスタＭ３のゲートにフィードバッ
クされる。一方、ＰＭＯＳトランジスタＭ１２は、第２
の差動トランジスタペア３８をバイアスするように、正
電源ＶddとＰＭＯＳトランジスタＭ１３及びＭ１４の各
々のソースとの間に接続されている。ＰＭＯＳトランジ
スタＭ１３のドレインはＮＭＯＳトランジスタＭ５のド
レインに、ＰＭＯＳトランジスタＭ１４のドレインはＮ
ＭＯＳトランジスタＭ４のドレイン及びゲートにそれぞ
れ接続されている。３個のＰＭＯＳトランジスタＭ２，
Ｍ１３及びＭ１４の各々のゲートは、それぞれ端子Ｖ
１，Ｖ３及びＶ２に接続されている。
トランジスタＭ１は、第１の差動トランジスタペア３２
をバイアスするように、正電源ＶddとＰＭＯＳトランジ
スタＭ２及びＭ３の各々のソースとの間に接続されてい
る。ＰＭＯＳトランジスタＭ２のドレインはＮＭＯＳト
ランジスタＭ４のドレイン及びゲートに、ＰＭＯＳトラ
ンジスタＭ３のドレインはＮＭＯＳトランジスタＭ５の
ドレインにそれぞれ接続されている。ＮＭＯＳトランジ
スタＭ４のドレイン及びゲートとＮＭＯＳトランジスタ
Ｍ５のゲートとは互いに接続されている。ＮＭＯＳトラ
ンジスタＭ４及びＭ５の各々のソースは、接地電源Ｖss
に接続されている。ＮＭＯＳトランジスタＭ５のドレイ
ンはＮＭＯＳトランジスタＭ６のソースに接続されてい
る。ＮＭＯＳトランジスタＭ６のドレイン及びゲート
は、ホールド容量３５を介して正電源Ｖddに接続され、
ゲートがＲＥＳＥＴ端子に接続されたＰＭＯＳトランジ
スタＭ１１を介して正電源Ｖddに接続され、かつＮＭＯ
ＳトランジスタＭ７のゲートに接続されている。ＲＥＳ
ＥＴ端子には、ホールド容量３５に保持されたピーク電
荷を放電させるための信号が与えられる。ＮＭＯＳトラ
ンジスタＭ７のドレインは、正電源Ｖddに接続されてい
る。ＮＭＯＳトランジスタＭ７のソースは、端子Ｖ４に
接続されるとともに、ゲートに一定電圧Ｖb2が与えられ
たＮＭＯＳトランジスタＭ８を介して接地電源Ｖssに接
続されている。ＮＭＯＳトランジスタＭ７のソース電圧
は、ＰＭＯＳトランジスタＭ３のゲートにフィードバッ
クされる。一方、ＰＭＯＳトランジスタＭ１２は、第２
の差動トランジスタペア３８をバイアスするように、正
電源ＶddとＰＭＯＳトランジスタＭ１３及びＭ１４の各
々のソースとの間に接続されている。ＰＭＯＳトランジ
スタＭ１３のドレインはＮＭＯＳトランジスタＭ５のド
レインに、ＰＭＯＳトランジスタＭ１４のドレインはＮ
ＭＯＳトランジスタＭ４のドレイン及びゲートにそれぞ
れ接続されている。３個のＰＭＯＳトランジスタＭ２，
Ｍ１３及びＭ１４の各々のゲートは、それぞれ端子Ｖ
１，Ｖ３及びＶ２に接続されている。
【００１８】図４のピーク検出器２４によれば、ベース
電圧Ｖbaseとピーク電圧Ｖpeakとの間で振れる出力電圧
Ｖoutが端子Ｖ１に供給される。端子Ｖ２と端子Ｖ３と
の間にはオフセット電圧Ｖofが供給される。したがっ
て、第２の差動トランジスタペア３８は、オフセット電
圧Ｖofに応じた電流を第１の差動トランジスタペア３２
とは逆相でカレントミラー回路３３に流し込む。結局、
この流し込まれた電流をキャンセルするだけの電圧がピ
ーク電圧Ｖpeakから差し引かれ、これにより得られた補
正ピーク電圧Ｖpeak−Ｖofが端子Ｖ４から出力されるこ
とになる。
電圧Ｖbaseとピーク電圧Ｖpeakとの間で振れる出力電圧
Ｖoutが端子Ｖ１に供給される。端子Ｖ２と端子Ｖ３と
の間にはオフセット電圧Ｖofが供給される。したがっ
て、第２の差動トランジスタペア３８は、オフセット電
圧Ｖofに応じた電流を第１の差動トランジスタペア３２
とは逆相でカレントミラー回路３３に流し込む。結局、
この流し込まれた電流をキャンセルするだけの電圧がピ
ーク電圧Ｖpeakから差し引かれ、これにより得られた補
正ピーク電圧Ｖpeak−Ｖofが端子Ｖ４から出力されるこ
とになる。
【００１９】図５は、図２中のピーク検出器２４の他の
内部構成例を示している。図５の構成は、図４中の単方
向導通素子３４を構成するダイオード接続されたＮＭＯ
ＳトランジスタＭ６を、ゲートに一定電圧Ｖb3が与えら
れたＮＭＯＳトランジスタＭ６、すなわちゲート接地さ
れたカスコードトランジスタに置き換え、かつ２個のＮ
ＭＯＳトランジスタＭ９，Ｍ１０からなる第２のバッフ
ァ回路３９を付加してなるものである。ＮＭＯＳトラン
ジスタＭ７のソース電圧がＰＭＯＳトランジスタＭ３の
ゲートにフィードバックされる点は、図４の場合と同様
である。図５によれば、ＮＭＯＳトランジスタＭ６のド
レインは、ＮＭＯＳトランジスタＭ９のゲートに接続さ
れている。ＮＭＯＳトランジスタＭ９のドレインは、正
電源Ｖddに接続されている。ＮＭＯＳトランジスタＭ９
のソースは、端子Ｖ４に接続されるとともに、ゲートに
一定電圧Ｖb2が与えられたＮＭＯＳトランジスタＭ１０
を介して接地電源Ｖssに接続されている。
内部構成例を示している。図５の構成は、図４中の単方
向導通素子３４を構成するダイオード接続されたＮＭＯ
ＳトランジスタＭ６を、ゲートに一定電圧Ｖb3が与えら
れたＮＭＯＳトランジスタＭ６、すなわちゲート接地さ
れたカスコードトランジスタに置き換え、かつ２個のＮ
ＭＯＳトランジスタＭ９，Ｍ１０からなる第２のバッフ
ァ回路３９を付加してなるものである。ＮＭＯＳトラン
ジスタＭ７のソース電圧がＰＭＯＳトランジスタＭ３の
ゲートにフィードバックされる点は、図４の場合と同様
である。図５によれば、ＮＭＯＳトランジスタＭ６のド
レインは、ＮＭＯＳトランジスタＭ９のゲートに接続さ
れている。ＮＭＯＳトランジスタＭ９のドレインは、正
電源Ｖddに接続されている。ＮＭＯＳトランジスタＭ９
のソースは、端子Ｖ４に接続されるとともに、ゲートに
一定電圧Ｖb2が与えられたＮＭＯＳトランジスタＭ１０
を介して接地電源Ｖssに接続されている。
【００２０】図５の構成によれば、カスコードトランジ
スタＭ６の採用によりＮＭＯＳトランジスタＭ５のドレ
イン電圧の変動が抑制される結果、高精度のピーク検出
動作を実現できる。しかも、第２のバッファ回路３９か
ら端子Ｖ４を引き出しているので、端子Ｖ４の影響がＰ
ＭＯＳトランジスタＭ３のゲートに及ぶことを防止で
き、ピーク検出動作を安定化することができる。
スタＭ６の採用によりＮＭＯＳトランジスタＭ５のドレ
イン電圧の変動が抑制される結果、高精度のピーク検出
動作を実現できる。しかも、第２のバッファ回路３９か
ら端子Ｖ４を引き出しているので、端子Ｖ４の影響がＰ
ＭＯＳトランジスタＭ３のゲートに及ぶことを防止で
き、ピーク検出動作を安定化することができる。
【００２１】なお、フォトダイオードが入力端子１１か
ら電流を吸い出すように構成された光受信器の場合に
は、入力端子１１と正電源Ｖddとの間にＮＭＯＳトラン
ジスタで構成されたシャントトランジスタを設ける。こ
の場合の出力電圧Ｖoutは、ベース電圧（最小電圧）Ｖb
aseとピーク電圧（最大電圧）Ｖpeakとの間で振れる。
したがって、シャントトランジスタに分流する電流を反
映したオフセット電圧をＶofとするとき、所要の補正ピ
ーク電圧はＶpeak＋Ｖofであって、 Ｖref＝｛Ｖbase＋（Ｖpeak＋Ｖof）｝／２ ＝（Ｖbase＋Ｖpeak）／２＋Ｖof／２ …(3) なる参照電圧生成式が採用される。
ら電流を吸い出すように構成された光受信器の場合に
は、入力端子１１と正電源Ｖddとの間にＮＭＯＳトラン
ジスタで構成されたシャントトランジスタを設ける。こ
の場合の出力電圧Ｖoutは、ベース電圧（最小電圧）Ｖb
aseとピーク電圧（最大電圧）Ｖpeakとの間で振れる。
したがって、シャントトランジスタに分流する電流を反
映したオフセット電圧をＶofとするとき、所要の補正ピ
ーク電圧はＶpeak＋Ｖofであって、 Ｖref＝｛Ｖbase＋（Ｖpeak＋Ｖof）｝／２ ＝（Ｖbase＋Ｖpeak）／２＋Ｖof／２ …(3) なる参照電圧生成式が採用される。
【００２２】以上、光受信器のコスト低減を実現できる
ように、ＭＯＳトランジスタを採用した構成例を説明し
てきた。ＭＯＳプロセスによれば、抵抗や容量の作り込
みも容易に行える。ただし、本発明は、他の種類の半導
体プロセスの採用を妨げるものではない。
ように、ＭＯＳトランジスタを採用した構成例を説明し
てきた。ＭＯＳプロセスによれば、抵抗や容量の作り込
みも容易に行える。ただし、本発明は、他の種類の半導
体プロセスの採用を妨げるものではない。
【００２３】
【発明の効果】以上のとおり、本発明によれば、シャン
トトランジスタに分流する電流に応じて参照電圧を補正
することとしたので、広ダイナミックレンジ特性を有す
る前置増幅器におけるクロックデューティを改善するこ
とができる。また、該前置増幅器に好適に使用されるオ
フセット電圧可変のピーク検出器が提供される。
トトランジスタに分流する電流に応じて参照電圧を補正
することとしたので、広ダイナミックレンジ特性を有す
る前置増幅器におけるクロックデューティを改善するこ
とができる。また、該前置増幅器に好適に使用されるオ
フセット電圧可変のピーク検出器が提供される。
【図１】本発明に係る前置増幅器を用いた光受信器の構
成例を示すブロック図である。
成例を示すブロック図である。
【図２】図１中の前置増幅器の内部構成を示すブロック
図である。
図である。
【図３】図２の構成における参照電圧の発生原理を示す
電圧波形図である。
電圧波形図である。
【図４】図２中のピーク検出器の内部構成例を示す電気
配線図である。
配線図である。
【図５】図２中のピーク検出器の他の内部構成例を示す
電気配線図である。
電気配線図である。
１ フォトダイオード（受光素子） ２ 前置増幅器 ３ ＡＧＣ回路 ４ クロック抽出回路 ５ 識別再生回路 １１ 入力端子 １２ 出力端子 １３ 反転増幅回路 １４ 帰還抵抗 １５ シャントトランジスタ ２０ 参照端子 ２１ カレントミラー回路（変換手段） ２２ 抵抗（変換手段、電流電圧変換回路） ２３ ＮＭＯＳトランジスタ ２４ ピーク検出器 ２５ ベース電圧発生器（電圧発生器） ２６ 分圧回路 ３１ 第１の電流源 ３２ 第１の差動トランジスタペア ３３ カレントミラー回路 ３４ 単方向導通素子 ３５ ホールド容量 ３６ ソースフォロワ（バッファ回路） ３７ 第２の電流源 ３８ 第２の差動トランジスタペア ３９ 第２のバッファ回路 Ｉin 入力電流 Ｉbase ベース電流（最小電流） Ｉpeak ピーク電流（最大電流） Ｉd ドレイン電流 Ｍ２ ＰＭＯＳトランジスタ（第１のトランジスタ） Ｍ３ ＰＭＯＳトランジスタ（第２のトランジスタ） Ｍ１３ ＰＭＯＳトランジスタ（第３のトランジスタ） Ｍ１４ ＰＭＯＳトランジスタ（第４のトランジスタ） Ｖof オフセット電圧 Ｖout 出力電圧 Ｖbase ベース電圧 Ｖpeak ピーク電圧 Ｖref 参照電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/14 10/26 10/28 (56)参考文献 特開 昭61−161008（ＪＰ，Ａ) 特開 昭62−281480（ＪＰ，Ａ) 特開 昭62−285537（ＪＰ，Ａ) 特開 平３−60208（ＪＰ，Ａ) 特開 平３−97304（ＪＰ，Ａ) 特開 平３−198409（ＪＰ，Ａ) 特開 平４−168328（ＪＰ，Ａ) 特開 平４−306905（ＪＰ，Ａ) 特開 平５−299999（ＪＰ，Ａ) 特開 平６−120743（ＪＰ，Ａ) 特開 平６−140843（ＪＰ，Ａ) 特開 平６−244650（ＪＰ，Ａ) 特開 平６−310937（ＪＰ，Ａ) 特開 平８−223228（ＪＰ，Ａ) 特開 平８−274546（ＪＰ，Ａ) 特開 平９−186659（ＪＰ，Ａ) 特開 平10−126167（ＪＰ，Ａ) 特開 平10−270952（ＪＰ，Ａ) 特表 平９−510063（ＪＰ，Ａ) Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅ ｒｓ Ｖｏｌ．33 Ｎｏ．15（1997. 07．17）ＩＳＳＮ：0013−5194 ”156 Ｍｂｉｔ／ｓ ｐｒｅａｍｐｌｉｆｉ ｅｒ ＩＣ ｗｉｔｈ ｗｉｄｅ ｄｙ ｎａｍｉｃ ｒａｎｇｅ ｆｏｒ ＡＴ Ｍ−ＰＯＮ ａｐｐｌｉｃａｔｉｏｎ" Ｄ．Ｙａｍａｚａｋｉ，Ｎ．Ｎａｇａ ｓｅ，Ｈ．Ｎｏｂｕｈａｒａ，Ｔ．Ｆｕ ｎａｋｉ，Ｋ．Ｗａｋａｏ，ｐｐ．1308 −1309（ＩＮＳＰＥＣ ａｃｃｅｓｓｉ ｏｎ ｎｕｍｂｅｒ： 5653479) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/00 - 3/72 H03G 3/20 - 3/34 H03G 5/00 - 5/28 H04B 10/00 - 10/28 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＰＣＩ（ＤＩＡＬＯＧ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (13)
- 【請求項１】 受光素子から光のオフレベルに相当する
ベース電流と光のオンレベルに相当するピーク電流との
間で振れる入力電流を入力するための入力端子と、 前記ベース電流に対応したベース電圧と前記ピーク電流
に対応したピーク電圧との間で振れる出力電圧を出力す
るための出力端子と、 前記入力端子と前記出力端子との間に接続された反転増
幅回路と、 前記入力電流を流すように、前記入力端子と前記出力端
子との間に接続された帰還抵抗と、 前記入力電流が大きい場合に、前記入力端子と前記出力
端子との間の電圧差に応じて前記入力電流の一部を分流
させるように、前記入力端子に接続されたソースと、前
記出力端子に接続されたゲートとを有するシャントトラ
ンジスタと、 前記シャントトランジスタに分流する電流に比例したオ
フセット電圧を用いて前記ピーク電圧を補正することに
より得られる補正ピーク電圧と、所定の電圧との内分電
圧を生成するための手段と、 前記内分電圧を前記出力電圧の論理値の決定に用いられ
る参照電圧として出力するための参照端子とを備えたこ
とを特徴とする光受信用前置増幅器。 - 【請求項２】 請求項１記載の光受信用前置増幅器にお
いて、 前記所定の電圧は、前記ベース電圧に等しい電圧である
ことを特徴とする光受信用前置増幅器。 - 【請求項３】 請求項１記載の光受信用前置増幅器にお
いて、 前記内分電圧は、前記補正ピーク電圧と前記所定の電圧
との算術平均電圧であることを特徴とする光受信用前置
増幅器。 - 【請求項４】 請求項１記載の光受信用前置増幅器にお
いて、 前記内分電圧を生成するための手段は、 前記シャントトランジスタに分流する電流を前記オフセ
ット電圧に変換するための変換手段と、 前記出力電圧のピーク値を検出し、かつ前記変換手段か
ら与えられた前記オフセット電圧を用いて前記ピーク値
を補正することにより前記補正ピーク電圧を生成するた
めのピーク検出器と、 前記所定の電圧を生成するための電圧発生器と、 前記ピーク検出器により生成された前記補正ピーク電圧
と、前記電圧発生器により生成された電圧との内分電圧
を生成するための分圧回路とを備えたことを特徴とする
光受信用前置増幅器。 - 【請求項５】 請求項４記載の光受信用前置増幅器にお
いて、 前記変換手段は、 前記シャントトランジスタに分流する電流に比例した電
流を生成するためのカレントミラー回路と、 前記カレントミラー回路の出力電流を前記オフセット電
圧に変換するための電流電圧変換回路とを備えたことを
特徴とする光受信用前置増幅器。 - 【請求項６】 請求項５記載の光受信用前置増幅器にお
いて、 前記シャントトランジスタがオフ状態である場合には、
前記カレントミラー回路が完全にカットオフされるよう
に、前記カレントミラー回路の入力端子を逆バイアスす
るためのトランジスタを更に備えたことを特徴とする光
受信用前置増幅器。 - 【請求項７】 請求項４記載の光受信用前置増幅器にお
いて、 前記ピーク検出器は、 第１の電流源と、 前記第１の電流源によりバイアスされたソースと、ピー
ク値の検出対象となる電圧が与えられるゲートとを有す
る第１のトランジスタと、 前記第１のトランジスタとともに第１の差動トランジス
タペアを構成するように、前記第１のトランジスタのソ
ースに結合されたソースを有する第２のトランジスタ
と、 第２の電流源と、 第２の差動トランジスタペアを構成するように各々のソ
ースが互いに結合されかつ該ソースが前記第２の電流源
によりバイアスされ、かつ各々のゲート間に前記オフセ
ット電圧が与えられる第３及び第４のトランジスタと、 前記第１及び第４のトランジスタのドレインに接続され
た入力端子と、前記第２及び第３のトランジスタのドレ
インに接続された出力端子とを有するカレントミラー回
路と、 前記カレントミラー回路の出力端子に接続されたホール
ド容量と、 前記カレントミラー回路の出力端子と前記ホールド容量
との間に介在した単方向導通素子と、 前記ホールド容量に保持された電圧を前記補正ピーク電
圧として出力し、かつ該補正ピーク電圧を前記第２のト
ランジスタのゲートに与えるためのバッファ回路とを備
えたことを特徴とする光受信用前置増幅器。 - 【請求項８】 請求項４記載の光受信用前置増幅器にお
いて、 前記分圧回路は、互いに直列に接続された電流電圧変換
手段により構成されたことを特徴とする光受信用前置増
幅器。 - 【請求項９】 オフセット電圧可変のピーク検出器であ
って、 第１の電流源と、 前記第１の電流源によりバイアスされたソースと、ピー
ク値の検出対象となる電圧が与えられるゲートとを有す
る第１のトランジスタと、 前記第１のトランジスタとともに第１の差動トランジス
タペアを構成するように、前記第１のトランジスタのソ
ースに結合されたソースを有する第２のトランジスタ
と、 第２の電流源と、 第２の差動トランジスタペアを構成するように各々のソ
ースが互いに結合されかつ該ソースが前記第２の電流源
によりバイアスされ、かつ各々のゲート間に可変のオフ
セット電圧が与えられる第３及び第４のトランジスタ
と、 前記第１及び第４のトランジスタのドレインに接続され
た入力端子と、前記第２及び第３のトランジスタのドレ
インに接続された出力端子とを有するカレントミラー回
路と、 前記カレントミラー回路の出力端子に接続されたホール
ド容量と、 前記カレントミラー回路の出力端子と前記ホールド容量
との間に介在した単方向導通素子と、 前記ホールド容量に保持された電圧を補正ピーク電圧と
して出力し、かつ該補正ピーク電圧を前記第２のトラン
ジスタのゲートに与えるためのバッファ回路とを備えた
ことを特徴とするピーク検出器。 - 【請求項１０】 請求項９記載のピーク検出器におい
て、 前記単方向導通素子は、互いに接続されたドレインとゲ
ートとを有するトランジスタであることを特徴とするピ
ーク検出器。 - 【請求項１１】 請求項９記載のピーク検出器におい
て、 前記単方向導通素子は、接地されたゲートを有するトラ
ンジスタであることを特徴とするピーク検出器。 - 【請求項１２】 請求項９記載のピーク検出器におい
て、 前記バッファ回路は、 前記補正ピーク電圧を前記第２のトランジスタのゲート
にフィードバックするための第１のバッファ回路と、 前記補正ピーク電圧を出力するための第２のバッファ回
路とを備えたことを特徴とするピーク検出器。 - 【請求項１３】 請求項９記載のピーク検出器におい
て、 前記バッファ回路はソースフォロワであることを特徴と
するピーク検出器。
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|---|---|---|---|
| JP32159298A JP3217318B2 (ja) | 1997-11-13 | 1998-11-12 | 光受信用前置増幅器とオフセット電圧可変のピーク検出器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31175197 | 1997-11-13 | ||
| JP9-311751 | 1997-11-13 | ||
| JP32159298A JP3217318B2 (ja) | 1997-11-13 | 1998-11-12 | 光受信用前置増幅器とオフセット電圧可変のピーク検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234056A JPH11234056A (ja) | 1999-08-27 |
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ID=26566881
Family Applications (1)
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|---|---|---|---|
| JP32159298A Expired - Fee Related JP3217318B2 (ja) | 1997-11-13 | 1998-11-12 | 光受信用前置増幅器とオフセット電圧可変のピーク検出器 |
Country Status (1)
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|---|---|
| JP (1) | JP3217318B2 (ja) |
Families Citing this family (3)
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-
1998
- 1998-11-12 JP JP32159298A patent/JP3217318B2/ja not_active Expired - Fee Related
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| Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ．３３ Ｎｏ．１５（１９９７．０７．１７）ＩＳＳＮ：００１３−５１９４ "１５６ Ｍｂｉｔ／ｓ ｐｒｅａｍｐｌｉｆｉｅｒ ＩＣ ｗｉｔｈ ｗｉｄｅ ｄｙｎａｍｉｃ ｒａｎｇｅ ｆｏｒ ＡＴＭ−ＰＯＮ ａｐｐｌｉｃａｔｉｏｎ" Ｄ．Ｙａｍａｚａｋｉ，Ｎ．Ｎａｇａｓｅ，Ｈ．Ｎｏｂｕｈａｒａ，Ｔ．Ｆｕｎａｋｉ，Ｋ．Ｗａｋａｏ，ｐｐ．１３０８−１３０９（ＩＮＳＰＥＣ ａｃｃｅｓｓｉｏｎ ｎｕｍｂｅｒ： ５６５３４７９） |
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| JPH11234056A (ja) | 1999-08-27 |
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