JP3214062B2 - Electrode part of semiconductor device and method of forming electrode part - Google Patents
Electrode part of semiconductor device and method of forming electrode partInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の電極部及
び電極部の形成方法に関する。The present invention relates to an electrode portion of a semiconductor device and a method of forming the electrode portion.
【０００２】[0002]
【従来の技術】近年、０．３５ミクロンレベル以下のデ
ザインルールによる半導体装置の製造技術の確立が進め
られている。このような半導体装置においては、トラン
ジスタのソース／ドレイン領域の接合深さが更に浅くな
るために種々の問題が生じているが、その１つにソース
／ドレイン領域のシート抵抗の増大が挙げられる。2. Description of the Related Art In recent years, a semiconductor device manufacturing technique based on a design rule of 0.35 micron level or less has been established. In such a semiconductor device, various problems occur because the junction depth of the source / drain region of the transistor is further reduced. One of the problems is an increase in the sheet resistance of the source / drain region.
【０００３】ソース／ドレイン領域を配線として用いる
例えばＡＳＩＣ等の半導体装置では、ソース／ドレイン
領域における配線抵抗を低抵抗化する必要がある。ソー
ス／ドレイン領域におけるシート抵抗及びコンタクト抵
抗が増加することに対処するために、ゲートアレイ等に
おいては開口部を多数開口して開口部の内部に金属配線
材料を堆積させた接続孔と、ソース／ドレイン領域との
接触面積を大きくし、これらの抵抗値を低くする方法が
取られている。In a semiconductor device such as an ASIC using the source / drain region as a wiring, it is necessary to reduce the wiring resistance in the source / drain region. In order to cope with an increase in sheet resistance and contact resistance in the source / drain regions, a gate array or the like has a large number of openings, and a connection hole in which a metal wiring material is deposited inside the openings. A method of increasing the contact area with the drain region and lowering these resistance values has been adopted.
【０００４】しかしながら、このような方法は半導体素
子の微細化を妨げる結果となる。そのため、ソース／ド
レイン領域に選択的にシリサイドを形成する所謂サリサ
イド（SALICIDE, Self-Aligned-Silicide）化プロセス
の研究が盛んに行われている。例えば「Characterizati
on and Implementation of Self-Aligned TiSi2 in Sub
micrometer CMOS Technology」, N. S. Parekh, et a
l., IEEE Transactionson Electron Device, Vol 38, N
o. 1, January, 1991 を参照のこと。サリサイド化に用
いられるシリサイドとしては、シリサイド中最も抵抗率
の低いＴｉＳｉ2が有望と考えられている。[0004] However, such a method results in preventing the miniaturization of semiconductor devices. Therefore, research on a so-called salicide (SALICIDE, Self-Aligned-Silicide) process for selectively forming silicide in source / drain regions has been actively conducted. For example, "Characterizati
on and Implementation of Self-Aligned TiSi 2 in Sub
micrometer CMOS Technology, "NS Parekh, et a
l., IEEE Transactionson Electron Device, Vol 38, N
o See 1, January, 1991. As silicide used for salicidation, TiSi 2 having the lowest resistivity among silicides is considered to be promising.
【０００５】チタンシリサイドを用いた従来のサリサイ
ド化プロセスを、半導体素子の模式的な一部断面図であ
る図５及び図６を参照して説明する。A conventional salicidation process using titanium silicide will be described with reference to FIGS. 5 and 6 which are schematic partial sectional views of a semiconductor device.
【０００６】［工程−１０］半導体基板１０に素子分離
領域１２を形成し、ゲート酸化処理を行いゲート酸化膜
１４を形成する。次いで多結晶シリコン１６を堆積させ
た後パターニングを行い、ゲート電極領域１８を形成す
る。次にＬＤＤ（Lightly Doped Drain）構造形成のた
めのイオン注入処理を行い、低濃度の浅い不純物拡散領
域２０を形成する。（図５の（Ａ）参照）。[Step-10] An element isolation region 12 is formed in a semiconductor substrate 10, and a gate oxidation process is performed to form a gate oxide film 14. Next, after depositing polycrystalline silicon 16, patterning is performed to form a gate electrode region 18. Next, an ion implantation process for forming an LDD (Lightly Doped Drain) structure is performed to form a lightly doped shallow impurity diffusion region 20. (See FIG. 5A).
【０００７】［工程−２０］次に、全面にシリコン酸化
膜を堆積させた後、シリコン酸化膜をエッチバックする
ことにより、ゲート電極領域１８の側部にシリコン酸化
膜から成るサイドウォール２２を形成する。次いで、イ
オン注入処理を行うことでソース／ドレイン領域２４を
形成し、更に活性化アニール処理を行う（図５の（Ｂ）
参照）。[Step-20] Next, after depositing a silicon oxide film on the entire surface, the silicon oxide film is etched back to form a sidewall 22 made of the silicon oxide film on the side of the gate electrode region 18. I do. Next, the source / drain regions 24 are formed by performing an ion implantation process, and an activation annealing process is further performed (FIG. 5B).
reference).
【０００８】［工程−３０］次に、全面にチタン（Ｔ
ｉ）層４０を堆積させる（図５の（Ｃ）参照）。その後
６００゜Ｃ、３０秒間の条件下で熱処理（第１回目の熱
処理）を行い、薄い酸化膜を通してチタン層４０のＴｉ
をシリサイド化してＴｉＳｉXを形成する。この条件の
下では、一般にＴｉはバルクのシリコン酸化物と反応し
ない。その後、アンモニア及び過酸化水素の混合水溶液
（アンモニア過水）等で素子分離領域１２等の上の未反
応のＴｉを選択的にエッチングして除去する。これによ
って、ソース／ドレイン領域２４及びゲート電極領域１
８上にＴｉＳｉX層が残される。次いで、８００゜Ｃ、
３０秒間の条件下で熱処理（第２回目の熱処理）を行
い、安定したチタンシリサイド（ＴｉＳｉ2）層４２を
形成する（図６の（Ａ）参照）。[Step-30] Next, titanium (T)
i) Deposit the layer 40 (see FIG. 5C). Thereafter, a heat treatment (first heat treatment) is performed at 600 ° C. for 30 seconds, and the Ti of the titanium layer 40 is passed through a thin oxide film.
Is silicided to form TiSi x . Under these conditions, Ti generally does not react with bulk silicon oxide. After that, unreacted Ti on the element isolation region 12 and the like is selectively etched and removed with a mixed aqueous solution of ammonia and hydrogen peroxide (ammonia peroxide) or the like. As a result, the source / drain region 24 and the gate electrode region 1
8, a TiSi x layer is left. Then, at 800 ° C,
Heat treatment (second heat treatment) is performed for 30 seconds to form a stable titanium silicide (TiSi 2 ) layer 42 (see FIG. 6A).
【０００９】［工程−４０］その後、全面に層間絶縁層
２６を堆積させ、開口部２８を形成する（図６の（Ｂ）
参照）。これによって、チタンシリサイド層４２の一部
分が露出する。[Step-40] Thereafter, an interlayer insulating layer 26 is deposited on the entire surface to form an opening 28 (FIG. 6B).
reference). Thereby, a part of the titanium silicide layer 42 is exposed.
【００１０】［工程−５０］次いで、金属配線材料を堆
積させ、金属配線層（例えば、Ａｌ−１％Ｓｉ／Ｔｉ／
ＴｉＯＮ／Ｔｉ構造）を形成する。その後、レジストパ
ターニングを行い、ドライエッチングを行うことによっ
て、金属配線部を形成する（図６の（Ｃ）参照）。尚、
図６の（Ｃ）において、３０はＴｉ／ＴｉＯＮ／Ｔｉ層
から成るバリヤメタル層、３２はＡｌ−１％Ｓｉ層であ
る。こうして、開口部２８内に金属配線材料が堆積され
た接続孔が完成する。[Step-50] Next, a metal wiring material is deposited, and a metal wiring layer (for example, Al-1% Si / Ti /
(TiON / Ti structure) is formed. Thereafter, resist patterning is performed, and dry etching is performed to form a metal wiring portion (see FIG. 6C). still,
In FIG. 6C, 30 is a barrier metal layer composed of a Ti / TiON / Ti layer, and 32 is an Al-1% Si layer. Thus, the connection hole in which the metal wiring material is deposited in the opening 28 is completed.
【００１１】[0011]
【発明が解決しようとする課題】このような従来のサリ
サイド化プロセスで作製した半導体装置において、チタ
ンシリサイド（ＴｉＳｉ2）層と下地であるシリコンの
間のコンタクト抵抗は１００〜２００Ω程度ある。通
常、ＭＯＳトランジスタが作動した場合、ＯＮ電流はチ
ャンネル領域等を流れるが、図７に示す抵抗が低ければ
低い程、トランジスタの駆動能力は向上する。それ故、
チャンネル抵抗をＲ1、チタンシリサイド層と下地のシ
リコンとの間のコンタクト抵抗をＲ2、金属配線層とチ
タンシリサイド層との間のコンタクト抵抗をＲ3とした
場合、Ｒ1、Ｒ2及びＲ3の値を小さくする必要がある。In a semiconductor device manufactured by such a conventional salicidation process, the contact resistance between a titanium silicide (TiSi 2 ) layer and underlying silicon is about 100 to 200 Ω. Normally, when the MOS transistor operates, the ON current flows through the channel region and the like. However, the lower the resistance shown in FIG. 7, the higher the driving capability of the transistor. Therefore,
When the channel resistance is R 1 , the contact resistance between the titanium silicide layer and the underlying silicon is R 2 , and the contact resistance between the metal wiring layer and the titanium silicide layer is R 3 , R 1 , R 2 and R The value of 3 needs to be reduced.
【００１２】チャンネル幅が０．５μｍ程度の場合、チ
ャンネル抵抗Ｒ1は１ｋΩ程度である。金属配線層とチ
タンシリサイド層との間のコンタクト抵抗Ｒ3は数Ω程
度であり、従って、チャンネル抵抗Ｒ1と比較して無視
できる程度の大きさである。ところが、チタンシリサイ
ド層と下地のシリコン（拡散層）との間のコンタクト抵
抗Ｒ2は、チャンネル抵抗Ｒ1の１／１０以上あり、無視
できないレベルにある。従って、トランジスタの駆動能
力を向上させるためには、チタンシリサイド層と下地の
シリコンとの間のコンタクト抵抗Ｒ2を一層低抵抗化す
る必要がある。When the channel width is about 0.5 μm, the channel resistance R 1 is about 1 kΩ. Contact resistance R 3 between the metal wiring layer and a titanium silicide layer is about several Omega, therefore, negligible in comparison with the channel resistance R 1 is the size. However, the contact resistance R 2 between the silicon titanium silicide layer and the underlying (diffusion layer) is located at least 1/10 of the channel resistance R 1, in non-negligible level. Therefore, in order to improve the driving capability of the transistor, it is necessary to further reduce the resistance of the contact resistance R 2 between the silicon titanium silicide layer and the underlying layer.
【００１３】さらに、９１年秋の第５２回応用物理学会
で発表された文献 １２ｐ−Ｄ−６「ｐ−ｎ接合の信頼
性に及ぼすＴｉの影響」によれば、Ｓｉ基板に形成され
たＡｓ注入によるｎ+−ｐ接合部及びＢＦ2注入によるｐ
+−ｎ接合部に、それぞれＡｌ−Ｓｉ−Ｃｕ／ＴｉＮ／
Ｔｉのコンタクトを形成し、各接合部に逆バイアス−１
０Ｖを印加したところ、Ｔｉの拡散が生じ、接合リーク
電流特性が悪化することが確認されている。Further, according to the document 12p-D-6 "Influence of Ti on reliability of pn junction" published at the 52nd JSAP in the fall of 1991, As implantation formed in a Si substrate was performed. N + -p junction and p by BF 2 implantation
The Al-Si-Cu / TiN /
A contact of Ti is formed, and a reverse bias -1 is applied to each junction.
It has been confirmed that when 0 V is applied, diffusion of Ti occurs, and the junction leakage current characteristics deteriorate.
【００１４】以上のように、半導体装置の電極部におい
てＴｉを用いる場合、上記の問題点を解決することが必
要である。従って、本発明の目的は、半導体基板におい
て、単結晶シリコンや拡散層領域又はゲート電極領域
（以下、下地領域ともいう）と電気的接続を行うため
の、低抵抗で且つ安定した特性を有する電極部及びかか
る電極部の形成方法を提供することにある。As described above, when Ti is used in an electrode portion of a semiconductor device, it is necessary to solve the above problems. Accordingly, an object of the present invention is to provide an electrode having low resistance and stable characteristics for making electrical connection with single crystal silicon, a diffusion layer region, or a gate electrode region (hereinafter also referred to as a base region) in a semiconductor substrate. And a method for forming such an electrode part.
【００１５】[0015]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の態様による半導体装置の電極部
は、（イ）第１の金属シリサイド層と、（ロ）該第１の
金属シリサイド層の上に形成され、該第１の金属シリサ
イド層のショットキー障壁値よりも高いショットキー障
壁値を有し、第１の金属シリサイド層よりも低い抵抗率
を有する第２の金属シリサイド層、から成ることを特徴
とする。In order to achieve the above object, an electrode portion of a semiconductor device according to a first aspect of the present invention comprises: (a) a first metal silicide layer; A second metal formed on the first metal silicide layer, having a higher Schottky barrier value than the first metal silicide layer, and having a lower resistivity than the first metal silicide layer. And a silicide layer.
【００１６】かかる本発明の第１の態様による半導体装
置の電極部は、以下の工程から成ることを特徴とする本
発明の電極部の形成方法の第１の態様によって形成する
ことができる。即ち、 （イ）下地領域上に、第１の金属層を形成する工程 （ロ）シリサイド化したときのシリサイド層のショット
キー障壁値が、該第１の金属層をシリサイド化したとき
のシリサイド層のショットキー障壁値よりも高く、シリ
サイド化したときのシリサイド層の抵抗率が、該第１の
金属層をシリサイド化したときのシリサイド層の抵抗率
よりも低い、第２の金属層を、該第１の金属層上に形成
する工程 （ハ）第１及び第２の金属層をシリサイド化する工程The electrode portion of the semiconductor device according to the first aspect of the present invention can be formed by the first aspect of the method for forming an electrode portion of the present invention, which comprises the following steps. That is, (a) a step of forming a first metal layer on a base region; and (b) a Schottky barrier value of the silicide layer when silicidation is performed. The second metal layer, which is higher than the Schottky barrier value of the first metal layer and the resistivity of the silicide layer when silicided is lower than the resistivity of the silicide layer when the first metal layer is silicided, Step of forming on first metal layer (c) Step of silicifying first and second metal layers
【００１７】また、本発明の第１の態様による半導体装
置の電極部は、以下の工程から成ることを特徴とする本
発明の電極部の形成方法の第２の態様によって形成する
ことができる。即ち、 （イ）下地領域上に、第１の金属シリサイド層を形成す
る工程 （ロ）ショットキー障壁値が、該第１の金属シリサイド
層のショットキー障壁値よりも高く、抵抗率が、該第１
の金属シリサイド層の抵抗率よりも低い、第２の金属シ
リサイド層を、該第１の金属シリサイド層上に形成する
工程Further, the electrode portion of the semiconductor device according to the first aspect of the present invention can be formed by the second aspect of the method for forming an electrode portion of the present invention, which comprises the following steps. (A) a step of forming a first metal silicide layer on a base region; (b) a Schottky barrier value is higher than a Schottky barrier value of the first metal silicide layer; First
Forming a second metal silicide layer lower than the resistivity of the first metal silicide layer on the first metal silicide layer
【００１８】下地領域とは、半導体基板における、単結
晶シリコン、多結晶シリコン、拡散層領域、ゲート電極
領域、その他配線領域を意味する。The underlying region means single-crystal silicon, polycrystalline silicon, a diffusion layer region, a gate electrode region, and other wiring regions in a semiconductor substrate.
【００１９】以下の表−１に、ｎ型Ｓｉに対する各種シ
リサイドのショットキー障壁値（ＳＢＨ）及び抵抗率を
示す。 表−１ ＳＢＨ（ｅＶ） 抵抗率（μΩｃｍ） ＭｏＳｉ2 ０．５５ ９０ ＺｒＳｉ2 ０．５５ ３５ ＨｆＳｉ2 ０．６１ ４５ ＴｉＳｉ2 ０．６３ １５ ＣｏＳｉ ０．６３ ５０ ＣｏＳｉ2 ０．６４ １８ ＷＳｉ2 ０．６５ ７０ ＮｉＳｉ2 ０．６６ ５０ ＮｉＳｉ ０．７ １５Table 1 below shows the Schottky barrier value (SBH) and resistivity of various silicides with respect to n-type Si. Table 1 SBH (eV) Resistivity (μΩcm) MoSi 2 0.55 90 ZrSi 2 0.55 35 HfSi 2 0.61 45 TiSi 2 0.63 15 CoSi 0.63 50 CoSi 2 0.64 18 WSi 2 0. 65 70 NiSi 2 0.666 50 NiSi 0.7 15
【００２０】本発明の第１の態様において、第１の金属
シリサイド層／第２の金属シリサイド層の組み合わせと
して、表−１に示した各種シリサイドから、上記のショ
ットキー障壁値と抵抗率の関係を満足するものを選択す
ればよい。第１の金属層及び第２の金属層をスパッタ法
あるいはＣＶＤ法によって形成することができる。In the first embodiment of the present invention, as a combination of the first metal silicide layer / second metal silicide layer, the relationship between the above-mentioned Schottky barrier value and resistivity is determined from various silicides shown in Table 1. What satisfies the above may be selected. The first metal layer and the second metal layer can be formed by a sputtering method or a CVD method.
【００２１】ショットキー障壁値は以下の方法で測定す
ることができる。即ち、金属シリサイド層とシリコンを
接触させることによってショットキーバリヤダイオード
を作製する。このショットキーバリヤダイオードの順方
向における電流Ｉは、次式で表すことができる。 Ｉ＝ＩS｛ｅｘｐ（ｑＶ／ｋＴ）−１｝ 式（１） ここで、シリコンにおいては、 ＩS＝２．１５ＳＡＴ2ｅｘｐ（−ｑφBn／ｋＴ） 式（２） が与えられる。ここで、ＩSは電流密度、ｑは電荷、Ｖ
は電圧、ｋはボルツマン定数、Ｔは絶対温度、Ｓはシリ
コンとの接触面積、Ａはリチャードソン定数、φBnはシ
ョットキー障壁値である。The Schottky barrier value can be measured by the following method. That is, a Schottky barrier diode is manufactured by bringing a metal silicide layer into contact with silicon. The current I in the forward direction of the Schottky barrier diode can be expressed by the following equation. I = I s {exp (qV / kT) -1} Equation (1) Here, in silicon, I s = 2.15SAT 2 exp (−qφ Bn / kT) Equation (2) is given. Where IS is the current density, q is the charge, V
Is a voltage, k is a Boltzmann constant, T is an absolute temperature, S is a contact area with silicon, A is a Richardson constant, and φ Bn is a Schottky barrier value.
【００２２】抵抗率をＲsとした場合、電流Ｉと電圧Ｖ
の関係は以下のように表すことができる。 Ｖ（Ｉ）＝（ｎｋＴ／ｑ）ｌｎ（Ｉ／ＩS）＋ＲsＩ ここで、ＲsＩは印加電圧が低いので無視できる。印加
電圧Ｖ1，Ｖ2において、Ｉ1，Ｉ2の電流が流れたとする
と、 Ｖ1−Ｖ2＝（ｎｋＴ／ｑ）ｌｎ（Ｉ1／Ｉ2） が得られる。従って、次式からｎが求まる。 ｎ＝（ｑ／ｎｋＴ）（Ｖ1−Ｖ2）ｌｎ（Ｉ2／Ｉ1） 式（３）When the resistivity is R s , the current I and the voltage V
Can be expressed as follows. V (I) = (nkT / q) ln (I / I S) + R s I wherein, R s I can be ignored because the applied voltage is low. Assuming that currents of I 1 and I 2 flow at the applied voltages V 1 and V 2 , V 1 −V 2 = (nkT / q) ln (I 1 / I 2 ) is obtained. Therefore, n is obtained from the following equation. n = (q / nkT) (V 1 −V 2 ) ln (I 2 / I 1 ) Equation (3)
【００２３】Ｖ＞ｋＴ／ｑの時、式（１）は、 ｌｎ（Ｉ／ＩS）＝ｑＶ／ｎｋＴ と近似することができるので、式（３）、及び電流Ｉ、
電圧Ｖの測定結果からＩSを求めることができる。こう
して求めたＩSに基づき、式（２）を変形した下式、 φBn＝（−ｋＴ／ｑ）ｌｎ（ＩS／２．１５ＳＡＴ2） から、ショットキー障壁値φBnを求めることができる。When V> kT / q, equation (1) can be approximated as ln (I / I s ) = qV / nkT, so that equation (3) and current I,
I S can be obtained from the measurement result of the voltage V. Thus, based on the I S determined, the following equation obtained by modifying Equation (2), φ Bn = - from (kT / q) ln (I S /2.15SAT 2), can be obtained Schottky barrier value phi Bn .
【００２４】抵抗率Ｒsの測定方法は、４端子を有する
回路の２端子に定電流（Ｉc）を流し、残りのそれぞれ
の２端子で電圧（Ｖm1，Ｖm2）を測定し、その結果から
次式に基づき計算することができる。 Ｒs＝４．５３２×（Ｖm2−Ｖm1）／Ｉc The method of measuring the resistivity R s is as follows. A constant current (I c ) is supplied to two terminals of a circuit having four terminals, and voltages (V m1 , V m2 ) are measured at the remaining two terminals. From the result, it can be calculated based on the following equation. R s = 4.532 × (V m2 −V m1 ) / I c
【００２５】第１及び第２の金属層のシリサイド化は、
窒素等の雰囲気下、２００〜１０００゜Ｃで、１秒以上
熱処理を行うことによって達成することができる。The silicidation of the first and second metal layers is as follows:
This can be achieved by performing a heat treatment at 200 to 1000 ° C. for 1 second or more in an atmosphere such as nitrogen.
【００２６】上記の目的を達成するために、本発明の第
２の態様による半導体装置の電極部は、（イ）下地領域
に対してエピタキシャル成長させた金属層又は第１の金
属シリサイド層と、（ロ）該金属層又は第１の金属シリ
サイド層上に形成された第２の金属シリサイド層、から
成ることを特徴とする。In order to achieve the above object, the electrode portion of the semiconductor device according to the second aspect of the present invention comprises: (a) a metal layer or a first metal silicide layer epitaxially grown on a base region; B) a second metal silicide layer formed on the metal layer or the first metal silicide layer.
【００２７】かかる本発明の第２の態様において、金属
層として、下地領域に対してエピタキシャル成長し得る
金属ならば如何なる金属をも使用できるが、中でもアル
ミニウム（Ａｌ）が好ましい。また、第１の金属シリサ
イド層として、ＮｉＳｉ2、ＣｏＳｉ2、Ｐｄ2Ｓｉ、Ｐ
ｔＳｉ、ＴｉＳｉ2、ＺｒＳｉ2、ＨｆＳｉ2、ＭｏＳ
ｉ2、ＷＳｉ2等を用いることができる。金属層又は第１
の金属シリサイド層はＣＶＤ法、スパッタ法等にて形成
することができる。In the second embodiment of the present invention, any metal can be used as the metal layer as long as it can be epitaxially grown on the underlying region, and among them, aluminum (Al) is preferable. Further, NiSi 2 , CoSi 2 , Pd 2 Si, P
tSi, TiSi 2 , ZrSi 2 , HfSi 2 , MoS
i 2 , WSi 2 or the like can be used. Metal layer or first
Can be formed by a CVD method, a sputtering method, or the like.
【００２８】第２の金属シリサイド層として、ＮｉＳｉ
2、ＣｏＳｉ2、Ｐｄ2Ｓｉ、ＰｔＳｉ、ＴｉＳｉ2、Ｚｒ
Ｓｉ2、ＨｆＳｉ2、ＭｏＳｉ2、ＷＳｉ2等を用いること
ができる。第２の金属シリサイド層は、第１の金属シリ
サイド層よりも抵抗率が低いことが望ましい。第２の金
属層はスパッタ法、ＣＶＤ法にて形成することができ
る。As the second metal silicide layer, NiSi
2 , CoSi 2 , Pd 2 Si, PtSi, TiSi 2 , Zr
Si 2 , HfSi 2 , MoSi 2 , WSi 2 or the like can be used. It is desirable that the second metal silicide layer has a lower resistivity than the first metal silicide layer. The second metal layer can be formed by a sputtering method or a CVD method.
【００２９】かかる本発明の第２の態様による半導体装
置の電極部は、以下の工程から成ることを特徴とする本
発明の電極部の形成方法の第３の態様によって形成する
ことができる。即ち、 （イ）シリコン半導体基板に形成された下地領域上に、
第１の金属層を形成する工程 （ロ）該第１の金属層上に第２の金属層を形成する工程 （ハ）第１の金属層を下地領域に対してエピタキシャル
成長させると同時にシリサイド化し、併せて第２の金属
層をシリサイド化する工程The electrode portion of the semiconductor device according to the second aspect of the present invention can be formed by the third aspect of the method for forming an electrode portion of the present invention, which comprises the following steps. That is, (a) on the underlying region formed on the silicon semiconductor substrate,
A step of forming a first metal layer (b) a step of forming a second metal layer on the first metal layer; A step of silicidizing the second metal layer
【００３０】かかる本発明の第２の態様による半導体装
置の電極部は、以下の工程から成ることを特徴とする本
発明の電極部の形成方法の第４の態様によって形成する
ことができる。即ち、 （イ）シリコン半導体基板に形成された下地領域上に、
金属層又は第１の金属シリサイド層をエピタキシャル成
長によって形成する工程 （ロ）該金属層又は第１の金属シリサイド層上に第２の
金属シリサイド層を形成する工程The electrode portion of the semiconductor device according to the second aspect of the present invention can be formed by the fourth aspect of the method for forming an electrode portion of the present invention, which comprises the following steps. That is, (a) on the underlying region formed on the silicon semiconductor substrate,
Step of forming a metal layer or a first metal silicide layer by epitaxial growth (b) Step of forming a second metal silicide layer on the metal layer or the first metal silicide layer
【００３１】金属層及び第１の金属シリサイド層は、以
下のような方法でエピタキシャル成長させ得る。Ａｌ
は、半導体基板のＳｉ（１１１），（１００）上にＡｌ
を基板にダメージを与えない方法、例えば、ＣＶＤ法等
で成膜中若しくは成膜後、３００゜Ｃ以上の熱処理を加
えることによってエピタキシャル成長させ得る。ＮｉＳ
ｉ2は、半導体基板のＳｉ（１１１），（００１），
（０１１）上にＮｉをスパッタ法等で成膜中若しくは成
膜後、４００゜Ｃ以上の熱処理を加えることによってエ
ピタキシャル成長させ得る。ＣｏＳｉ2は、半導体基板
のＳｉ（１１１），（０１１）上にＣｏをスパッタ法等
で成膜中若しくは成膜後、４００゜Ｃ以上の熱処理を加
えることによってエピタキシャル成長させ得る。Ｐｄ2
Ｓｉは、半導体基板のＳｉ（１１１）上にＰｄをスパッ
タ法等で成膜中若しくは成膜後、２００゜Ｃ以上の熱処
理を加えることによってエピタキシャル成長させ得る。
ＰｔＳｉは、半導体基板のＳｉ（００１），（１１１）
上にＰｔをスパッタ法等で成膜中若しくは成膜後、６０
０゜Ｃ以上の熱処理を加えることによってエピタキシャ
ル成長させ得る。ＴｉＳｉ2は、半導体基板のＳｉ（１
００），（１１１），（００４），（０２２），（４０
０）上にＴｉをスパッタ法等で成膜中若しくは成膜後、
５００゜Ｃ以上の熱処理を加えることによってエピタキ
シャル成長させ得る。ＺｒＳｉ2は、半導体基板のＳｉ
（１１１），（００１）上にＺｒをスパッタ法等で成膜
中若しくは成膜後、３５０゜Ｃ以上の熱処理を加えるこ
とによってエピタキシャル成長させ得る。ＨｆＳｉ
2は、半導体基板のＳｉ（００１）上にＨｆをスパッタ
法等で成膜中若しくは成膜後、４００゜Ｃ以上の熱処理
を加えることによってエピタキシャル成長させ得る。Ｍ
ｏＳｉ2は、半導体基板のＳｉ（１１１），（０１
１），（００１）上にＭｏをスパッタ法等で成膜中若し
くは成膜後、１０００゜Ｃ以上の熱処理を加えることに
よってエピタキシャル成長させ得る。ＷＳｉ2は、半導
体基板のＳｉ（１１１），（０１１），（００１）上に
Ｗをスパッタ法等で成膜中若しくは成膜後、６００゜Ｃ
以上の熱処理を加えることによってエピタキシャル成長
させ得る。The metal layer and the first metal silicide layer can be epitaxially grown by the following method. Al
Means that Al is placed on Si (111) and (100) of the semiconductor substrate.
During or after film formation by a method that does not damage the substrate, for example, a CVD method or the like, epitaxial growth can be performed by applying a heat treatment at 300 ° C. or more. NiS
i 2 is Si (111), (001),
Nitrogen can be epitaxially grown on (011) by applying a heat treatment at 400 ° C. or higher during or after forming Ni by sputtering or the like. CoSi 2 can be epitaxially grown by applying a heat treatment at 400 ° C. or higher during or after forming Co on the semiconductor substrate Si (111), (011) by sputtering or the like. Pd 2
Si can be epitaxially grown by applying a heat treatment at 200 ° C. or higher during or after forming Pd on Si (111) of the semiconductor substrate by a sputtering method or the like.
PtSi is used for the semiconductor substrate Si (001), (111)
During or after forming Pt by sputtering or the like,
Epitaxial growth can be achieved by applying a heat treatment of 0 ° C. or more. TiSi 2 is used as Si (1) of the semiconductor substrate.
00), (111), (004), (022), (40
0) During or after forming a film of Ti by sputtering or the like,
Epitaxial growth can be achieved by applying a heat treatment of 500 ° C. or more. ZrSi 2 is used as Si
During or after the formation of Zr on (111) and (001) by sputtering or the like, epitaxial growth can be performed by applying a heat treatment at 350 ° C. or more. HfSi
2 can be epitaxially grown by applying a heat treatment at 400 ° C. or higher during or after Hf is formed on Si (001) of the semiconductor substrate by sputtering or the like. M
oSi 2 is formed by Si (111), (01)
1) Mo can be epitaxially grown on (001) by applying a heat treatment at 1000 ° C. or higher during or after forming Mo by sputtering or the like. WSi 2 is deposited on Si (111), (011), and (001) of a semiconductor substrate during or after film formation by sputtering or the like at 600 ° C.
By performing the above heat treatment, epitaxial growth can be achieved.
【００３２】また、第１及び第２の金属層のシリサイド
化は、窒素等の雰囲気下、２００〜１０００゜Ｃで、１
秒以上熱処理を行うことによって達成することができ
る。The silicidation of the first and second metal layers is performed at 200 to 1000 ° C. in an atmosphere of nitrogen or the like.
This can be achieved by performing a heat treatment for at least two seconds.
【００３３】[0033]
【作用】コンタクト抵抗を上昇させる要因として、金属
と半導体を接触させたときに生じるショットキー障壁値
（ＳＢＨ）が影響することが分かっている。コンタクト
抵抗ＲCは、 ＲC ＝ ρC／Ａ 式（４） で表すことができる。ここで、ρCはコンタクト抵抗
率、Ａはコンタクト面積である。It is known that a Schottky barrier value (SBH) generated when a metal is brought into contact with a semiconductor is a factor for increasing the contact resistance. The contact resistance R C is given by R C = ρ C / A can be represented by the following equation (4). Here, ρ C is the contact resistivity, and A is the contact area.
【００３４】一般にショットキー障壁の伝導理論から、
コンタクト抵抗率ρCに関して、次式が与えられる。ま
ず熱電子放出機構では、 ρC ＝ ｋ／（ｑＡ*Ｔ）ｅｘｐ（ｑφb／ｋＴ） 式（５） で表すことができる。ここで、ｋはボルツマン定数、ｑ
は単位電荷、Ａ*は実効リチャードソン定数、φbはショ
ットキー障壁値（ＳＢＨ）、Ｔは温度である。また、ト
ンネル機構でオーミックコンタクトが得られるときに
は、コンタクト抵抗率ρCは、 ρC ∝ ｅｘｐ（φb√Ｎd） 式（６） で表すことができる。ここで、Ｎdは不純物濃度であ
る。コンタクト抵抗率ρCは、熱電子放出機構及びトン
ネル機構のどちらの場合でも、ショットキー障壁値（Ｓ
ＢＨ）φbが小さい程、低くなることが分かる。先に掲
げた表−１から、ＭｏＳｉ2等はＴｉＳｉ2よりＳＢＨが
小さい。Generally, from the conduction theory of the Schottky barrier,
The following equation is given for the contact resistivity ρ C. First, in the thermoelectron emission mechanism, ρ C = k / (qA * T) exp (qφ b / kT) can be expressed by the following equation (5). Where k is Boltzmann's constant, q
The unit charge, A * is the effective Richardson constant, phi b Schottky barrier value (SBH), T is the temperature. When an ohmic contact is obtained by the tunnel mechanism, the contact resistivity ρ C can be expressed by the following expression: ρ C Cexp (φ b bN d ). Here, Nd is the impurity concentration. The contact resistivity ρ C is the Schottky barrier value (S in both cases of the thermionic emission mechanism and the tunnel mechanism).
As BH) phi b is small, it can be seen low. From Table 1 given above, MoSi 2 and the like have smaller SBH than TiSi 2 .
【００３５】従って、本発明の第１の態様による半導体
装置の電極部においては、例えばＭｏＳｉ2を下地領域
と接触する第１の金属シリサイド層として用いることに
よって、ＴｉＳｉ2層から成る第２の金属シリサイド層
と下地領域が直接接触するよりも、電極部のコンタクト
抵抗を小さくすることができる。しかし、ＭｏＳｉ
2は、ＴｉＳｉ2よりも抵抗率が３〜４倍程度高い。それ
故、本発明の電極部においては、ＴｉＳｉ2層をＭｏＳ
ｉ2層の上に形成することによって、電極部のシート抵
抗を低減させる。Therefore, in the electrode portion of the semiconductor device according to the first aspect of the present invention, by using, for example, MoSi 2 as the first metal silicide layer in contact with the underlying region, the second metal layer composed of the TiSi 2 layer is formed. The contact resistance of the electrode portion can be reduced as compared with the case where the silicide layer and the base region are in direct contact. However, MoSi
2 has a resistivity about 3 to 4 times higher than that of TiSi 2 . Therefore, in the electrode part of the present invention, the TiSi 2 layer is made of MoS
By forming on the i 2 layer, the sheet resistance of the electrode portion is reduced.
【００３６】コンタクト抵抗を上昇させるもう１つの要
因として金属／Ｓｉの界面準位の影響がある。界面準位
が形成される理由は、界面にＳｉの未結合手が多数存在
すること、若しくはＳｉの結晶欠陥が多く存在すること
にあると考えられる。Another factor for increasing the contact resistance is the influence of the metal / Si interface state. It is considered that the reason why the interface state is formed is that many dangling bonds of Si exist at the interface or that many crystal defects of Si exist.
【００３７】それ故、本発明の第２の態様による半導体
装置の電極部においては、コンタクト抵抗が上昇する要
因を排除するために、下地領域上に金属層又は第１の金
属シリサイド層をエピタキシャル成長させることによ
り、かかる金属層又は第１の金属シリサイド層に欠陥等
が発生することを防止し、コンタクト抵抗の低減化を図
る。Therefore, in the electrode portion of the semiconductor device according to the second aspect of the present invention, a metal layer or a first metal silicide layer is epitaxially grown on the underlying region in order to eliminate the cause of an increase in contact resistance. This prevents defects or the like from occurring in such a metal layer or the first metal silicide layer, and reduces contact resistance.
【００３８】本発明においては、Ｓｉと金属との反応性
を利用して、トランジスタ素子のサリサイド構造を、例
えば、ＴｉＳｉ2／ＭｏＳｉ2／Ｓｉ構造とすることがで
きる。Ｔｉ／Ｍｏ／Ｓｉの反応機構を説明すると、Ｓｉ
とＭｏ、及びＳｉとＴｉとの反応機構はＳｉの拡散反応
である。Ｔｉ／Ｍｏ／Ｓｉ層が形成された状態で熱処理
を施すと、ＳｉがＭｏ層中に拡散することによって、Ｍ
ｏＳｉXが形成される。更に、Ｓｉの拡散が進行し、Ｓ
ｉはＴｉ層中まで拡散する。その結果ＴｉＳｉX層がＭ
ｏＳｉX層上に形成される。こうして得られたＴｉＳｉX
／ＭｏＳｉX層に熱処理を更に施すことによって、Ｔｉ
Ｓｉ2／ＭｏＳｉ2層が形成される。In the present invention, the salicide structure of the transistor element can be made into, for example, a TiSi 2 / MoSi 2 / Si structure by utilizing the reactivity between Si and a metal. The reaction mechanism of Ti / Mo / Si will be described.
And Mo, and the reaction mechanism between Si and Ti is a diffusion reaction of Si. When a heat treatment is performed in a state where the Ti / Mo / Si layer is formed, Si diffuses into the Mo layer, so that M
oSi X is formed. Further, the diffusion of Si proceeds, and S
i diffuses into the Ti layer. As a result, the TiSi x layer becomes M
It is formed on the oSi x layer. TiSi x thus obtained
/ MoSi X layer is further subjected to heat treatment,
An Si 2 / MoSi 2 layer is formed.
【００３９】下地領域（Ｓｉ）上に、Ａｌ等の金属層あ
るいはＮｉＳｉX層等の第１の金属シリサイド層をエピ
タキシャル成長させることにより、金属層あるいは第１
の金属シリサイド層及び半導体基板に欠陥等が発生する
ことを防止でき、コンタクト抵抗の低減化を図ることが
できる。また、金属層あるいは第１の金属シリサイド層
の上には第２の金属シリサイド層が形成されており、シ
ート抵抗の低減が可能となる。On the underlying region (Si), a metal layer such as Al or a first metal silicide layer such as a NiSi x layer is epitaxially grown to form a metal layer or a first metal silicide layer.
And the like, can be prevented from occurring in the metal silicide layer and the semiconductor substrate, and the contact resistance can be reduced. Further, a second metal silicide layer is formed on the metal layer or the first metal silicide layer, so that the sheet resistance can be reduced.
【００４０】[0040]
（実施例１）実施例１においては、本発明の第１の態様
に関する電極部を、本発明の電極部の形成方法の第１の
態様によって形成する。即ち、 （イ） 第１の金属層の形成 （ロ） 第２の金属層の形成 （ハ） 第１及び第２の金属層のシリサイド化 の工程から成る。実施例１においては、第１の金属シリ
サイド層としてＭｏＳｉ2層を、第２の金属シリサイド
層としてＴｉＳｉ2層を用いる。また、下地領域は、ソ
ース／ドレイン領域から構成されている。以下、図１乃
至図２を参照して実施例１を説明する。(Example 1) In Example 1, the electrode portion according to the first aspect of the present invention is formed by the first aspect of the method for forming an electrode portion of the present invention. That is, it comprises the steps of (a) formation of the first metal layer, (b) formation of the second metal layer, and (c) silicidation of the first and second metal layers. In Example 1, the MoSi 2 layer as the first metal silicide layer, using a TiSi 2 layer as the second metal silicide layer. The underlying region is composed of source / drain regions. The first embodiment will be described below with reference to FIGS.
【００４１】［工程−１００］先ず、従来の方法に基づ
き、半導体基板１０に素子分離領域１２を形成し、次い
で、ゲート酸化膜１４及びポリシリコン１６から成るゲ
ート電極領域１８を形成する。その後、ＬＤＤ（Lightl
y Doped Drain）構造を形成するために、イオン注入を
行い、浅い不純物拡散領域２０を形成する。このイオン
注入の条件を、ＮＭＯＳを形成する場合には、例えば、 Ａｓ ４０Ｋｅｖ １×１０14／ｃｍ2 とすることができ、また、ＰＭＯＳを形成する場合に
は、例えば、 ＢＦ2 ３０ＫｅＶ ５×１０13／ｃｍ2 とすることができる。次に、厚さ約４００ｎｍのＳｉＯ
2層を全面に形成する。ＳｉＯ2層の形成条件を、例え
ば、 使用ガス ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１
００sccm 温度 ４２０°Ｃ とすることができる。その後、異方性ドライエッチング
によりＳｉＯ2層をエッチングし、ＳｉＯ2から成るサイ
ドウォール２２をゲート電極領域１８の側壁に形成す
る。ＳｉＯ2のエッチング条件を、例えば、 使用ガス Ｃ4Ｆ8＝５０sccm ＲＦパワー １２００Ｗ 圧力 ２Ｐａ とすることができる。以上の工程によって、図１の
（Ａ）に模式的な一部断面図を示すような構造の半導体
素子を形成することができる。[Step-100] First, based on a conventional method, an element isolation region 12 is formed in a semiconductor substrate 10, and then a gate electrode region 18 made of a gate oxide film 14 and polysilicon 16 is formed. After that, LDD (Lightl
In order to form a (y Doped Drain) structure, ion implantation is performed to form a shallow impurity diffusion region 20. The conditions of this ion implantation can be, for example, As 40 Kev 1 × 10 14 / cm 2 when forming an NMOS, and, for example, BF 2 30 KeV 5 × 10 when forming a PMOS. 13 / cm 2 . Next, an approximately 400 nm thick SiO
Two layers are formed on the entire surface. The conditions for forming the SiO 2 layer are as follows, for example, using gas SiH 4 / O 2 / N 2 = 250/250/1.
The temperature can be as low as 00 sccm and 420 ° C. Thereafter, the SiO 2 layer is etched by anisotropic dry etching to form sidewalls 22 made of SiO 2 on the sidewalls of the gate electrode region 18. The etching conditions for SiO 2 can be, for example, a gas used, C 4 F 8 = 50 sccm, an RF power of 1200 W, and a pressure of 2 Pa. Through the above steps, a semiconductor element having a structure as shown in a schematic partial cross-sectional view in FIG.
【００４２】［工程−１１０］次に、スパッタ法にて厚
さ２０ｎｍのＭｏ層（第１の金属層）５０を全面に堆積
させる。堆積の条件を、例えば、 ＲＦバイアス −５０Ｗ ＤＣ スパッタパワー １ｋＷ Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ 温度 ２００°Ｃ 堆積速度 ６０ｎｍ／分 とすることができる。[Step-110] Next, an Mo layer (first metal layer) 50 having a thickness of 20 nm is deposited on the entire surface by sputtering. The deposition conditions can be, for example, RF bias −50 W DC sputtering power 1 kW Ar flow rate 40 sccm pressure 0.4 Pa temperature 200 ° C. deposition rate 60 nm / min.
【００４３】［工程−１２０］次いで、スパッタ法にて
厚さ３０ｎｍのＴｉ層（第２の金属層）４０を全面に形
成する（図１の（Ｂ）参照）。Ｔｉ層４０の形成条件
を、例えば、 ＲＦバイアス −５０Ｗ ＤＣ スパッタパワー １ｋＷ Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ 形成温度 ２００°Ｃ 成膜速度 ６０ｎｍ／分 とすることができる。[Step-120] Next, a 30-nm-thick Ti layer (second metal layer) 40 is formed on the entire surface by sputtering (see FIG. 1B). The conditions for forming the Ti layer 40 may be, for example, RF bias −50 W DC sputtering power 1 kW Ar flow rate 40 sccm pressure 0.4 Pa forming temperature 200 ° C. film forming rate 60 nm / min.
【００４４】［工程−１３０］その後、ＲＴＡ（Rapid
Thermal Annealing）法にて、不活性ガス中で６５０°
Ｃ、３０秒間の第１回目のアニール処理を行い、Ｍｏか
ら成る第１の金属層５０及びＴｉから成る第２の金属層
４０をシリサイド化し、ＭｏＳｉX及びＴｉＳｉXを形成
する。次に、アンモニア水及び過酸化水素水の混合溶液
に１０分間浸漬することによって、未反応のＭｏ及びＴ
ｉを選択的にエッチングする。次いで、不活性ガス（例
えば、Ｎ2）雰囲気中で９００°Ｃ、３０秒間、第２回
目のアニール処理を行い、ＭｏＳｉX及びＴｉＳｉXを低
抵抗の安定したＭｏＳｉ2及びＴｉＳｉ2とする。これに
よって、ソース／ドレイン領域形成予定領域上及びゲー
ト電極領域１８上には、均一なＭｏＳｉ2層（第１の金
属シリサイド層）５２及びＴｉＳｉ2層（第２の金属シ
リサイド層）４２が選択的に形成される（図１の（Ｃ）
参照）。以上の工程によって、ＴｉＳｉ2層（第２の金
属シリサイド層）４２／ＭｏＳｉ2層（第１の金属シリ
サイド層）５２から成り、半導体基板に形成された下地
領域（実施例１においては、ソース／ドレイン領域）と
電気的接続を行う半導体装置の電極部が完成する。[Step-130] Then, RTA (Rapid
Thermal Annealing), 650 ° in inert gas
C, a first annealing process for 30 seconds is performed to silicide the first metal layer 50 made of Mo and the second metal layer 40 made of Ti, thereby forming MoSi x and TiSi x . Next, by immersing in a mixed solution of aqueous ammonia and aqueous hydrogen peroxide for 10 minutes, unreacted Mo and T
i is selectively etched. Next, a second annealing process is performed in an inert gas (for example, N 2 ) atmosphere at 900 ° C. for 30 seconds to convert MoSi x and TiSi x into low-resistance and stable MoSi 2 and TiSi 2 . Thereby, a uniform MoSi 2 layer (first metal silicide layer) 52 and a TiSi 2 layer (second metal silicide layer) 42 are selectively formed on the source / drain region formation region and the gate electrode region 18. (C in FIG. 1)
reference). Through the above steps, the underlying region (the source / source region in the first embodiment) composed of the TiSi 2 layer (second metal silicide layer) 42 / MoSi 2 layer (first metal silicide layer) 52 is formed. The electrode portion of the semiconductor device electrically connected to the drain region is completed.
【００４５】［工程−１４０］その後、ソース／ドレイ
ン領域２４を形成するために、全面にイオン注入を行
う。イオン注入の条件を、ＮＭＯＳを形成する場合、例
えば、 Ａｓ ５０ＫｅＶ ３×１０15／ｃｍ2 とすることができ、ＰＭＯＳを形成する場合、例えば、 ＢＦ2 ２０ＫｅＶ １×１０15／ｃｍ2 とすることができる。[Step-140] Thereafter, ion implantation is performed on the entire surface to form the source / drain regions 24. The ion implantation conditions, the case of forming the NMOS, for example, be a As 50KeV 3 × 10 15 / cm 2, when forming a PMOS, for example, be a BF 2 20KeV 1 × 10 15 / cm 2 Can be.
【００４６】［工程−１５０］次いで、全面に、ＳｉＯ
2から成り厚さ約５００ｎｍの層間絶縁層２６をＣＶＤ
法で堆積させる。ＳｉＯ2の堆積条件を、例えば、 ガス流量 ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１
００sccm 温度 ４２０°Ｃ 圧力 １３．３Ｐａ とすることができる。次に、Ｎ2雰囲気中で１１００°
Ｃ、１０秒の短時間アニール処理を行う。これによっ
て、Ｓｉ、ＭｏＳｉ2及びＴｉＳｉ2の活性化を行うと同
時に、ソース／ドレイン領域２４における不純物の拡散
を行い接合領域を形成する。この結果、ソース／ドレイ
ン領域２４及びゲート電極領域１８上に、選択的に均一
なＭｏＳｉ2層５２及びＴｉＳｉ2層４２を形成でき、シ
ート抵抗の低減化（例えば、８Ω／ｓｑ．）が実現でき
る。[Step-150] Then, the entire surface is made of SiO
2 and an interlayer insulating layer 26 having a thickness of about 500 nm is formed by CVD.
Deposit by method. The conditions for depositing SiO 2 are, for example, as follows: gas flow rate: SiH 4 / O 2 / N 2 = 250/250/1
00 sccm temperature 420 ° C pressure 13.3 Pa. Next, 1100 ° in N 2 atmosphere
C, a short annealing process of 10 seconds is performed. This activates Si, MoSi 2 and TiSi 2 , and at the same time, diffuses impurities in the source / drain region 24 to form a junction region. As a result, a uniform MoSi 2 layer 52 and a TiSi 2 layer 42 can be selectively formed on the source / drain region 24 and the gate electrode region 18, and a reduction in sheet resistance (for example, 8 Ω / sq.) Can be realized. .
【００４７】［工程−１６０］次に、層間絶縁層２６に
レジストパターニングを施し、ドライエッチングによっ
て層間絶縁層２６に開口部２８を形成し、レジストを除
去する（図２の（Ａ）参照）。ドライエッチングの条件
を、例えば、 使用ガス Ｃ4Ｆ8＝５０sccm ＲＦパワー １２００Ｗ 圧力 ２Ｐａ とすることができる。[Step-160] Next, resist patterning is performed on the interlayer insulating layer 26, an opening 28 is formed in the interlayer insulating layer 26 by dry etching, and the resist is removed (see FIG. 2A). The dry etching conditions can be, for example, a used gas of C 4 F 8 = 50 sccm, an RF power of 1200 W and a pressure of 2 Pa.
【００４８】［工程−１７０］次に、金属配線層をスパ
ッタ装置において形成する直前に、同一スパッタ装置に
よって、前処理としてＡｒ+イオン衝撃処理を行う。Ａ
ｒ+イオン衝撃処理の条件を、 Ａｒ流量 ５０sccm 圧力 ０．４Ｐａ ＲＦパワー １０００Ｖ エッチング時間 ２５秒 とすることができる。このＡｒ+イオン衝撃処理によっ
て、開口部２８の底部に露出したＴｉＳｉ2層４２の表
面に存在するＴｉ−Ｓｉ−ＯX系の酸化物を除去するこ
とができる。[Step-170] Immediately before forming the metal wiring layer in the sputtering apparatus, Ar + ion bombardment processing is performed as a pretreatment by the same sputtering apparatus. A
The conditions of the r + ion bombardment treatment can be set to Ar flow rate 50 sccm pressure 0.4 Pa RF power 1000 V etching time 25 seconds. This Ar + ion bombardment treatment can remove the TiSi-O X based oxide on the surface of the TiSi 2 layer 42 exposed in the bottom portion of the opening 28.
【００４９】［工程−１８０］次に、金属配線層のため
のバリヤメタル層３０を形成する。このバリヤメタル層
は、例えばＴｉ／ＴｉＯＮの２層構造から成り、スパッ
タ法にて以下の条件で順次形成することができる。 Ｔｉ： Ａｒ流量 ４０sccm ＤＣスパッタパワー １ｋＷ 圧力 ０．４Ｐａ 温度 １５０°Ｃ ＴｉＯＮ： Ａｒ／Ｎ2−６％Ｏ2 ＝４０／７０sccm ＤＣスパッタパワー ５ｋＷ 圧力 ０．４Ｐａ 温度 １５０°Ｃ[Step-180] Next, a barrier metal layer 30 for a metal wiring layer is formed. The barrier metal layer has a two-layer structure of, for example, Ti / TiON, and can be sequentially formed by a sputtering method under the following conditions. Ti: Ar flow rate 40 sccm DC sputter power 1 kW Pressure 0.4 Pa temperature 150 ° C TiON: Ar / N 2 -6% O 2 = 40/70 sccm DC sputter power 5 kW Pressure 0.4 Pa temperature 150 ° C
【００５０】［工程−１９０］次に、Ａｌ−１％Ｓｉか
ら成る金属配線層３２を形成する（図２の（Ｂ）参
照）。先ず、Ａｌ−１％Ｓｉを、例えば以下の条件でス
パッタリングする。 Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ ＤＣスパッタパワー ６ｋＷ スパッタ率 ８００ｎｍ／分 厚さ ８００ｎｍ その後、レジストパターニングを行い、次いでドライエ
ッチングを行うことによって、スパッタリングされたＡ
ｌ−１％Ｓｉ及びバリヤメタル層３０のパターニングを
行い、レジストを除去して、アルミニウム系の金属配線
層３２を完成させる。ドライエッチングは、例えば、Ｒ
Ｆ印加型ＥＣＲエッチャーを使用して、以下の条件で行
うことができる。 ＢＣｌ3／Ｃｌ2 ＝６０／９０sccm マイクロ波パワー １０００Ｗ ＤＣスパッタパワー １ｋＷ Ａｒ流量 ４０sccm ＲＦパワー ５０Ｗ 圧力 １３．３Ｐａ 以上のプロセスにより、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔ
ｉから成る金属配線層とＴｉＳｉ2層４２とのコンタク
ト抵抗値を５Ω程度に低減でき、また、ＭｏＳｉ2層５
２と下地領域のＳｉとのコンタクト抵抗値を３０Ωまで
低減できる。[Step-190] Next, a metal wiring layer 32 made of Al-1% Si is formed (see FIG. 2B). First, Al-1% Si is sputtered, for example, under the following conditions. Ar flow rate 40 sccm Pressure 0.4 Pa DC sputtering power 6 kW Sputtering rate 800 nm / min Thickness 800 nm Then, resist patterning is performed, and then dry etching is performed to obtain the sputtered A.
The 1-1% Si and the barrier metal layer 30 are patterned and the resist is removed to complete the aluminum-based metal wiring layer 32. Dry etching is performed, for example, using R
It can be carried out under the following conditions by using an F application type ECR etcher. BCl 3 / Cl 2 = 60/90 sccm Microwave power 1000 W DC sputter power 1 kW Ar flow rate 40 sccm RF power 50 W Pressure 13.3 Pa By the above process, Al-1% Si / TiON / T
The contact resistance between the metal wiring layer made of i and the TiSi 2 layer 42 can be reduced to about 5Ω, and the MoSi 2 layer 5
2 and the contact resistance of Si in the underlying region can be reduced to 30Ω.
【００５１】（実施例２）実施例２においては、本発明
の第１の態様に関する電極部を、本発明の電極部の形成
方法の第２の態様によって形成する。即ち、 （イ） 第１の金属層の形成、及びこの第１の金属層の
シリサイド化 （ロ） 第２の金属層の形成、及びこの第２の金属層の
シリサイド化 の工程から成る。実施例２においては、第１の金属シリ
サイド層としてＭｏＳｉ2層を、第２の金属シリサイド
層としてＴｉＳｉ2層を用いる。また、下地領域は、ソ
ース／ドレイン領域から構成されている。以下、図１及
び図３を参照して、実施例２を説明する。Example 2 In Example 2, the electrode portion according to the first aspect of the present invention is formed by the second aspect of the method for forming an electrode portion of the present invention. That is, the method comprises the steps of (a) forming a first metal layer and silicidizing the first metal layer. (B) forming a second metal layer and silicidizing the second metal layer. In Example 2, the MoSi 2 layer as the first metal silicide layer, using a TiSi 2 layer as the second metal silicide layer. The underlying region is composed of source / drain regions. The second embodiment will be described below with reference to FIGS.
【００５２】［工程−２００］先ず、従来の方法に基づ
き、半導体基板１０に素子分離領域１２を形成し、次い
で、ゲート酸化膜１４及びポリシリコン１６から成るゲ
ート電極領域１８を形成する。その後、ＬＤＤ（Lightl
y Doped Drain）構造を形成するために、イオン注入を
行い、浅い不純物拡散領域２０を形成し、更に、サイド
ウォール２２をゲート電極領域の側壁に形成する（図１
の（Ａ）参照）。この［工程−２００］は、実施例１の
［工程−１００］と同じであり、詳細な説明は省略す
る。[Step-200] First, based on a conventional method, an element isolation region 12 is formed in a semiconductor substrate 10, and then a gate electrode region 18 made of a gate oxide film 14 and polysilicon 16 is formed. After that, LDD (Lightl
In order to form a y-doped drain structure, ion implantation is performed, a shallow impurity diffusion region 20 is formed, and a sidewall 22 is formed on the side wall of the gate electrode region (FIG. 1).
(A)). This [Step-200] is the same as [Step-100] in Example 1, and the detailed description is omitted.
【００５３】［工程−２１０］次に、ＣＶＤ法にてＭｏ
層を全面に堆積させる。堆積の条件を、例えば、 使用ガス ＭｏＣｌ5（１００゜Ｃ）／Ｈ2＝１９
０／１５sccm 圧力 １３３Ｐａ 温度 ４００゜Ｃ ＲＦバイアス １００Ｗ とすることができる。[Step-210] Next, Mo is deposited by the CVD method.
A layer is deposited over the entire surface. The conditions for the deposition are, for example, the used gas MoCl 5 (100 ° C.) / H 2 = 19.
0/15 sccm pressure 133 Pa temperature 400 ° C. RF bias 100 W
【００５４】その後、ＲＴＡ法にて、不活性ガス中で１
０００°Ｃ、３０秒間のアニール処理を行い、Ｍｏ層を
シリサイド化し、ＭｏＳｉ2を形成する。次に、アンモ
ニア水及び過酸化水素水の混合溶液に１０分間浸漬する
ことによって、未反応のＭｏを選択的にエッチングす
る。こうして、ＭｏＳｉ2から成る第１の金属シリサイ
ド層５２を形成する（図３の（Ａ）参照）。After that, the RTA method was used to set 1
Annealing is performed at 000 ° C. for 30 seconds to silicide the Mo layer to form MoSi 2 . Next, unreacted Mo is selectively etched by immersing it in a mixed solution of aqueous ammonia and aqueous hydrogen peroxide for 10 minutes. Thus, the first metal silicide layer 52 made of MoSi 2 is formed (see FIG. 3A).
【００５５】［工程−２２０］次いで、ＥＣＲ ＣＶＤ
法にてＴｉ層を全面に形成する。Ｔｉ層の形成条件を、
例えば、 使用ガス ＴｉＣｌ4／Ｈ2／Ａｒ＝１５／５
０／４３sccm マイクロ波パワー ２．０ｋＷ 温度 ５００゜Ｃ 圧力 ０．３Ｐａ とすることができる。[Step-220] Next, ECR CVD
A Ti layer is formed on the entire surface by a method. The conditions for forming the Ti layer
For example, use gas TiCl 4 / H 2 / Ar = 15/5
0/43 sccm microwave power 2.0 kW temperature 500 ° C. pressure 0.3 Pa.
【００５６】その後、ＲＴＡ法にて、不活性ガス中で６
５０°Ｃ、３０秒間の第１回目のアニール処理を行い、
Ｔｉ層をシリサイド化し、ＴｉＳｉXを形成する。次
に、アンモニア水及び過酸化水素水の混合溶液に１０分
間浸漬することによって、未反応のＴｉを選択的にエッ
チングする。次いで、不活性ガス（例えば、Ｎ2）雰囲
気中で９００°Ｃ、３０秒間、第２回目のアニール処理
を行い、ＴｉＳｉXを低抵抗の安定したＴｉＳｉ2とし、
ＴｉＳｉ2から成る第２の金属シリサイド層４２を形成
する（図３の（Ｂ）参照）。これによって、ソース／ド
レイン領域形成予定領域上には、均一なＭｏＳｉ2層
（第１の金属シリサイド層）５２及びＴｉＳｉ2層（第
２の金属シリサイド層）４２が選択的に形成される。以
上の工程によって、ＴｉＳｉ2層（第２の金属シリサイ
ド層）４２／ＭｏＳｉ2層（第１の金属シリサイド層）
５２から成り、半導体基板に形成された下地領域（実施
例２においては、ソース／ドレイン領域）と電気的接続
を行う半導体装置の電極部が完成する。After that, the RTA method was used to prepare 6
First annealing at 50 ° C. for 30 seconds,
The Ti layer is silicided to form TiSi X. Next, the unreacted Ti is selectively etched by immersing it in a mixed solution of aqueous ammonia and aqueous hydrogen peroxide for 10 minutes. Next, a second annealing process is performed in an inert gas (for example, N 2 ) atmosphere at 900 ° C. for 30 seconds to convert TiSi X into low-resistance stable TiSi 2 ,
A second metal silicide layer 42 made of TiSi 2 is formed (see FIG. 3B). Thereby, a uniform MoSi 2 layer (first metal silicide layer) 52 and a TiSi 2 layer (second metal silicide layer) 42 are selectively formed on the source / drain region formation region. Through the above steps, TiSi 2 layer (second metal silicide layer) 42 / MoSi 2 layer (first metal silicide layer)
The electrode portion of the semiconductor device, which is electrically connected to a base region (source / drain region in the second embodiment) formed on the semiconductor substrate, is completed.
【００５７】［工程−２３０］その後、ソース／ドレイ
ン領域を形成し、次いで、全面に、ＳｉＯ2から成り厚
さ約５００ｎｍの層間絶縁層をＣＶＤ法で堆積させ、層
間絶縁層に開口部を形成し、金属配線層のためのバリヤ
メタル層を形成し、更に金属配線層を形成する。これら
の工程は、実施例１の［工程−１４０］〜［工程−１９
０］と同じであり、詳細な説明は省略する。[Step-230] Thereafter, source / drain regions are formed, and then an interlayer insulating layer made of SiO 2 and having a thickness of about 500 nm is deposited on the entire surface by a CVD method, and an opening is formed in the interlayer insulating layer. Then, a barrier metal layer for the metal wiring layer is formed, and further a metal wiring layer is formed. These steps are the same as those of [Step-140] to [Step-19] in Example 1.
0], and a detailed description is omitted.
【００５８】（実施例３）実施例３においては、本発明
の第１の態様に関する電極部を、本発明の電極部の形成
方法の第２の態様の変形によって形成する。即ち、 （イ） 第１の金属シリサイド層の形成 （ロ） 第２の金属シリサイド層の形成 の工程から成る。実施例３においては、第１の金属シリ
サイド層としてＭｏＳｉ2層を、第２の金属シリサイド
層としてＴｉＳｉ2層を用いる。また、下地領域は、ソ
ース／ドレイン領域から構成されている。以下、図１及
び図３を参照して、実施例３を説明する。Example 3 In Example 3, the electrode part according to the first aspect of the present invention is formed by modifying the second aspect of the method for forming an electrode part of the present invention. That is, the method comprises the steps of (a) forming a first metal silicide layer and (b) forming a second metal silicide layer. In Example 3, the MoSi 2 layer as the first metal silicide layer, using a TiSi 2 layer as the second metal silicide layer. The underlying region is composed of source / drain regions. Hereinafter, a third embodiment will be described with reference to FIGS. 1 and 3.
【００５９】［工程−３００］先ず、従来の方法に基づ
き、半導体基板１０に素子分離領域１２を形成し、次い
で、ゲート酸化膜１４及びポリシリコン１６から成るゲ
ート電極領域１８を形成する。その後、ＬＤＤ（Lightl
y Doped Drain）構造を形成するために、イオン注入を
行い、浅い不純物拡散領域２０を形成し、更に、サイド
ウォール２２をゲート電極領域の側壁に形成する（図１
の（Ａ）参照）。この［工程−３００］は、実施例１の
［工程−１００］と同じであり、詳細な説明は省略す
る。[Step-300] First, based on a conventional method, an element isolation region 12 is formed in a semiconductor substrate 10, and then a gate electrode region 18 made of a gate oxide film 14 and polysilicon 16 is formed. After that, LDD (Lightl
In order to form a y-doped drain structure, ion implantation is performed, a shallow impurity diffusion region 20 is formed, and a sidewall 22 is formed on the side wall of the gate electrode region (FIG. 1).
(A)). This [Step-300] is the same as [Step-100] in Example 1, and the detailed description is omitted.
【００６０】［工程−３１０］次に、ＣＶＤ法にてＭｏ
Ｓｉ2層を全面に堆積させる。堆積の条件を、例えば、 使用ガス ＭｏＣｌ5（１００゜Ｃ）／Ｈ2／Ｓ
ｉＨ4＝１９０／１５／２０sccm 圧力 １３３Ｐａ 温度 ４００゜Ｃ ＲＦバイアス １００Ｗ とすることができる。[Step-310] Next, Mo is deposited by the CVD method.
A Si 2 layer is deposited over the entire surface. The deposition conditions are, for example, the used gas MoCl 5 (100 ° C.) / H 2 / S
iH 4 = 190/15/20 sccm Pressure 133 Pa Temperature 400 ° C. RF bias 100 W
【００６１】その後、パターニングされたレジストをマ
スクとして用い、ＭｏＳｉ2層をエッチングし、ソース
／ドレイン領域形成予定領域上にのみ、ＭｏＳｉ2層
（第１の金属シリサイド層）５２を残す（図３の（Ａ）
参照）。ＭｏＳｉ2層５２のエッチングを、例えば以下
のような条件で行うことができる。 使用ガス Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sc
cm マイクロ波パワー ７００Ｗ ＲＦパワー ２００Ｗ 圧力 １．３３ＰａThereafter, using the patterned resist as a mask, the MoSi 2 layer is etched to leave the MoSi 2 layer (first metal silicide layer) 52 only on the regions where source / drain regions are to be formed (FIG. 3). (A)
reference). The etching of the MoSi 2 layer 52 can be performed, for example, under the following conditions. Working gas C 2 Cl 3 F 3 / SF 6 = 65/5 sc
cm Microwave power 700W RF power 200W Pressure 1.33Pa
【００６２】［工程−３２０］次いで、ＣＶＤ法にてＴ
ｉＳｉ2層を全面に形成する。ＴｉＳｉ2層の形成条件
を、例えば、 使用ガス ＴｉＣｌ4／Ｈ2／Ａｒ／ＳｉＨ4
＝１５／５０／４３／２０sccm マイクロ波パワー ２．０ｋＷ 温度 ５００゜Ｃ 圧力 ０．３Ｐａ とすることができる。[Step-320] Next, T
An iSi 2 layer is formed on the entire surface. The conditions for forming the TiSi 2 layer are as follows, for example, using gas TiCl 4 / H 2 / Ar / SiH 4
= 15/50/43/20 sccm microwave power 2.0 kW temperature 500 ° C. pressure 0.3 Pa.
【００６３】その後、パターニングされたレジストをマ
スクとして用い、ＴｉＳｉ2層をエッチングし、ソース
／ドレイン領域形成予定領域上にのみ、ＴｉＳｉ2層
（第２の金属シリサイド層）４２を残す（図３の（Ｂ）
参照）。ＴｉＳｉ2層４２のエッチングを、例えば以下
のような条件で行うことができる。 使用ガス Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sc
cm マイクロ波パワー ７００Ｗ ＲＦパワー ２００Ｗ 圧力 １．３３ＰａThereafter, using the patterned resist as a mask, the TiSi 2 layer is etched to leave a TiSi 2 layer (second metal silicide layer) 42 only on the region where the source / drain regions are to be formed (FIG. 3). (B)
reference). The etching of the TiSi 2 layer 42 can be performed, for example, under the following conditions. Working gas C 2 Cl 3 F 3 / SF 6 = 65/5 sc
cm Microwave power 700W RF power 200W Pressure 1.33Pa
【００６４】こうして、ソース／ドレイン領域形成予定
領域上には、均一なＭｏＳｉ2層（第１の金属シリサイ
ド層）５２及びＴｉＳｉ2層（第２の金属シリサイド
層）４２が選択的に形成される。以上の工程によって、
ＴｉＳｉ2層（第２の金属シリサイド層）４２／ＭｏＳ
ｉ2層（第１の金属シリサイド層）５２から成り、半導
体基板に形成された下地領域（実施例３においては、ソ
ース／ドレイン領域）と電気的接続を行う半導体装置の
電極部が完成する。Thus, a uniform MoSi 2 layer (first metal silicide layer) 52 and a TiSi 2 layer (second metal silicide layer) 42 are selectively formed on the source / drain region formation region. . Through the above steps,
TiSi 2 layer (second metal silicide layer) 42 / MoS
The electrode portion of the semiconductor device, which is composed of the i 2 layer (first metal silicide layer) 52 and electrically connects to the underlying region (source / drain region in the third embodiment) formed on the semiconductor substrate, is completed.
【００６５】［工程−３３０］その後、ソース／ドレイ
ン領域を形成し、次いで、全面に、ＳｉＯ2から成り厚
さ約５００ｎｍの層間絶縁層をＣＶＤ法で堆積させ、層
間絶縁層に開口部を形成し、金属配線層のためのバリヤ
メタル層を形成し、更に金属配線層を形成する。これら
の工程は、実施例１の［工程−１４０］〜［工程−１９
０］と同じであり、詳細な説明は省略する。[Step-330] Thereafter, source / drain regions are formed, and then an interlayer insulating layer made of SiO 2 and having a thickness of about 500 nm is deposited on the entire surface by a CVD method, and an opening is formed in the interlayer insulating layer. Then, a barrier metal layer for the metal wiring layer is formed, and further a metal wiring layer is formed. These steps are the same as those of [Step-140] to [Step-19] in Example 1.
0], and a detailed description is omitted.
【００６６】（実施例４）実施例４においては、本発明
の第２の態様に関する電極部を、本発明の電極部の形成
方法の第３の態様によって形成する。即ち、 （イ） 第１の金属層の形成 （ロ） 第２の金属層の形成 （ハ） 第１の金属層のシリサイド化並びにエピタキシ
ャル成長化、及び第２の金属層のシリサイド化 実施例４においては、第１の金属シリサイド層としてＮ
ｉＳｉ2層を、第２の金属シリサイド層としてＴｉＳｉ2
層を用いる。また、下地領域は、ソース／ドレイン領域
から構成されている。以下、図１及び図４を参照して実
施例４を説明する。Example 4 In Example 4, the electrode part according to the second aspect of the present invention is formed by the third aspect of the method for forming an electrode part of the present invention. That is, (a) formation of the first metal layer (b) formation of the second metal layer (c) silicidation and epitaxial growth of the first metal layer, and silicidation of the second metal layer Represents N as the first metal silicide layer.
The iSi 2 layer is formed of TiSi 2 as a second metal silicide layer.
Use layers. The underlying region is composed of source / drain regions. Hereinafter, a fourth embodiment will be described with reference to FIGS. 1 and 4.
【００６７】［工程−４００］先ず、従来の方法に基づ
き、半導体基板１０に素子分離領域１２を形成し、次い
で、ゲート酸化膜１４及びポリシリコン１６から成るゲ
ート電極領域１８を形成する。その後、ＬＤＤ（Lightl
y Doped Drain）構造を形成するために、イオン注入を
行い、浅い不純物拡散領域２０を形成する。次に、厚さ
約４００ｎｍのＳｉＯ2層を全面に形成する。その後、
異方性ドライエッチングによりＳｉＯ2層をエッチング
し、ＳｉＯ2から成るサイドウォール２２をゲート電極
領域１８の側壁に形成する。以上の工程は、実施例１の
［工程−１００］と同様であり、その詳細な説明は省略
する。これによって、図１の（Ａ）に模式的な一部断面
図を示すような構造の半導体素子を形成することができ
る。[Step-400] First, based on a conventional method, an element isolation region 12 is formed in a semiconductor substrate 10, and then a gate electrode region 18 made of a gate oxide film 14 and polysilicon 16 is formed. After that, LDD (Lightl
In order to form a (y Doped Drain) structure, ion implantation is performed to form a shallow impurity diffusion region 20. Next, a SiO 2 layer having a thickness of about 400 nm is formed on the entire surface. afterwards,
The SiO 2 layer is etched by anisotropic dry etching to form sidewalls 22 made of SiO 2 on the sidewalls of the gate electrode region 18. The above steps are the same as [Step-100] in Example 1, and the detailed description thereof will be omitted. Thus, a semiconductor element having a structure as shown in a schematic partial cross-sectional view in FIG.
【００６８】［工程−４１０］次に、厚さ２０ｎｍのＮ
ｉ層（第１の金属層）６０を全面に堆積させる。堆積の
条件を、例えば、 ＲＦバイアス −５０Ｗ ＤＣ スパッタパワー １ｋＷ Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ 温度 ２００°Ｃ 堆積速度 ６０ｎｍ／分 とすることができる。尚、半導体基板はＳｉ（１１１）
面である。[Step-410] Next, a 20 nm thick N
An i-layer (first metal layer) 60 is deposited on the entire surface. The deposition conditions can be, for example, RF bias −50 W DC sputtering power 1 kW Ar flow rate 40 sccm pressure 0.4 Pa temperature 200 ° C. deposition rate 60 nm / min. The semiconductor substrate is Si (111)
Plane.
【００６９】［工程−４２０］次いで、全面に厚さ３０
ｎｍのＴｉ層（第２の金属層）４０を形成する（図４の
（Ａ）参照）。Ｔｉ層４０の形成条件を、例えば、 ＲＦバイアス −５０Ｗ ＤＣ スパッタパワー １ｋＷ Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ 形成温度 ２００°Ｃ 成膜速度 ６０ｎｍ／分 とすることができる。[Step-420] Then, a thickness of 30
A Ti layer (second metal layer) 40 of nm is formed (see FIG. 4A). The conditions for forming the Ti layer 40 may be, for example, RF bias −50 W DC sputtering power 1 kW Ar flow rate 40 sccm pressure 0.4 Pa forming temperature 200 ° C. film forming rate 60 nm / min.
【００７０】［工程−４３０］次に、全面にポリシリコ
ン６２を形成する。ポリシリコン６２の厚さを６０ｎｍ
とし、以下の条件で形成することができる。 使用ガス ＳｉＨ4／Ｈｅ ＝５００／５０sccm 成長温度 ５８０°Ｃ 圧力 ８０Ｐａ 次いで、レジストパターニング後、ドライエッチングで
ポリシリコン６２をパターニングし、ソース／ドレイン
領域形成予定領域の上及びゲート電極領域１８上にの
み、ポリシリコン６２を残す（図４の（Ｂ）参照）。ド
ライエッチングの条件を、 使用ガス ＢＣｌ3／ＨＣｌ／Ｃｌ2＝５０／２０／１
０sccm 圧力 ８．０Ｐａ パワー １５００Ｗ とすることができる。[Step-430] Next, a polysilicon 62 is formed on the entire surface. The thickness of the polysilicon 62 is 60 nm.
And can be formed under the following conditions. Use gas SiH 4 / He = 500/50 sccm Growth temperature 580 ° C. Pressure 80 Pa Then, after resist patterning, the polysilicon 62 is patterned by dry etching, and only on the region where the source / drain region is to be formed and on the gate electrode region 18. Then, the polysilicon 62 is left (see FIG. 4B). The conditions for dry etching were as follows: gas used: BCl 3 / HCl / Cl 2 = 50/20/1
The pressure can be set to 0 sccm, the pressure to 8.0 Pa, and the power to 1500 W.
【００７１】［工程−４４０］その後、ＲＴＡ（Rapid
Thermal Annealing）法にて、不活性ガス中で６５０°
Ｃ、３０秒間の第１回目のアニール処理を行い、Ｎｉ層
６０及びＴｉ層４０をシリサイド化し、ＮｉＳｉX及び
ＴｉＳｉXを形成する。Ｎｉ層６０は下地領域のＳｉと
主に反応し、ＮｉＳｉXが形成されると同時に、ＮｉＳ
ｉXは半導体基板に対してエピタキシャル成長する。Ｔ
ｉ層４０は、その上に形成されたポリシリコン層６２と
主に反応する。次に、アンモニア水及び過酸化水素水の
混合溶液（アンモニア過水）に１０分間浸漬することに
よって、未反応のＮｉ及びＴｉを選択的にエッチングす
る。次いで、不活性ガス（例えば、Ｎ2）雰囲気中で８
００°Ｃ、３０秒間の第２回目のアニール処理を行い、
ＮｉＳｉX及びＴｉＳｉXを低抵抗の安定したＮｉＳｉ2
及びＴｉＳｉ2とする。これによって、ソース／ドレイ
ン領域形成予定領域上及びゲート電極領域１８上には、
均一なＮｉＳｉ2層（第１の金属シリサイド層）６４及
びＴｉＳｉ2層（第２の金属シリサイド層）４２が選択
的に形成される（図４の（Ｃ）参照）。以上の工程によ
って、ＴｉＳｉ2層（第２の金属シリサイド層）４２／
ＮｉＳｉ2層（第１の金属シリサイド層）６４から成
り、半導体基板に形成された下地領域（実施例４におい
ては、ソース／ドレイン領域）と電気的接続を行う半導
体装置の電極部が完成する。[Step-440] Then, RTA (Rapid
Thermal Annealing), 650 ° in inert gas
C, performing a first round of annealing for 30 sec, silicided Ni layer 60 and the Ti layer 40, to form a NiSi X and TiSi X. The Ni layer 60 mainly reacts with the Si in the underlying region to form NiSi x and simultaneously form NiS x.
i X is epitaxially grown on the semiconductor substrate. T
The i-layer 40 mainly reacts with the polysilicon layer 62 formed thereon. Next, the unreacted Ni and Ti are selectively etched by being immersed in a mixed solution of ammonia water and hydrogen peroxide solution (ammonia peroxide) for 10 minutes. Next, in an inert gas (for example, N 2 ) atmosphere,
A second annealing process at 00 ° C. for 30 seconds is performed.
NiSi X and TiSi X are converted to low-resistance stable NiSi 2
And TiSi 2 . As a result, on the source / drain region formation planned region and the gate electrode region 18,
A uniform NiSi 2 layer (first metal silicide layer) 64 and a TiSi 2 layer (second metal silicide layer) 42 are selectively formed (see FIG. 4C). Through the above steps, the TiSi 2 layer (second metal silicide layer) 42 /
The electrode portion of the semiconductor device, which is composed of the NiSi 2 layer (first metal silicide layer) 64 and electrically connects to the underlying region (source / drain region in the fourth embodiment) formed on the semiconductor substrate, is completed.
【００７２】ここで、ＮｉＳｉ2の格子定数は５．４１
であり、Ｓｉの格子定数５．４３と非常に近い。そのた
め、Ｓｉ上にＮｉＳｉ2がエピタキシャル成長すること
が、文献「New Silicide Interface Model from Struct
ural Energy Calculations」, D.R. Hamann, Physical
Review Letters, Vol. 60, No. 4, pp 313-316 から知
られている。従って、ＳｉとＮｉＳｉ2との界面は、コ
ンタクト抵抗を上昇させる要因となる不純物及び欠陥が
存在せず、理想的な界面となっている。これによりコン
タクト抵抗を低減することができる。Here, the lattice constant of NiSi 2 is 5.41.
Which is very close to the lattice constant of Si, 5.43. Therefore, the fact that NiSi 2 grows epitaxially on Si is described in the document “New Silicide Interface Model from Struct.
ural Energy Calculations '', DR Hamann, Physical
Review Letters, Vol. 60, No. 4, pp 313-316. Therefore, the interface between Si and NiSi 2 is an ideal interface because there are no impurities and defects that cause an increase in contact resistance. Thereby, the contact resistance can be reduced.
【００７３】［工程−４５０］その後、ソース／ドレイ
ン領域２４を形成するために、全面にイオン注入を行っ
た後、全面に、ＳｉＯ2から成り厚さ約５００ｎｍの層
間絶縁層２６をＣＶＤ法で堆積させる。次に、Ｎ2雰囲
気中で１１００°Ｃ、１０秒の短時間アニール処理を行
う。これによって、Ｓｉ、ＮｉＳｉ2及びＴｉＳｉ2の活
性化を行うのと同時に、ソース／ドレイン領域２４にお
ける不純物の拡散を行い接合領域を形成する。この結
果、ソース／ドレイン領域２４及びゲート電極領域１８
上に、選択的に均一なＮｉＳｉ2層６４及びＴｉＳｉ2層
４２を形成でき、シート抵抗の低減化（例えば、８Ω／
ｓｑ．）が実現できる。次に、層間絶縁層２６にレジス
トパターニングを施し、ドライエッチングによって層間
絶縁層２６に開口部２８を形成し、レジストを除去す
る。以上の［工程−４５０］は、実施例１の［工程−１
４０］〜［工程−１６０］と同様であり、その詳細な説
明は省略する。[Step-450] After that, in order to form the source / drain regions 24, ion implantation is performed on the entire surface, and then an interlayer insulating layer 26 made of SiO 2 and having a thickness of about 500 nm is formed on the entire surface by the CVD method. Deposit. Next, a short annealing process at 1100 ° C. for 10 seconds is performed in an N 2 atmosphere. As a result, at the same time as activating Si, NiSi 2 and TiSi 2 , impurities are diffused in the source / drain region 24 to form a junction region. As a result, the source / drain region 24 and the gate electrode region 18
A uniform NiSi 2 layer 64 and a TiSi 2 layer 42 can be selectively formed thereon, and the sheet resistance can be reduced (for example, 8 Ω /
sq. ) Can be realized. Next, resist patterning is performed on the interlayer insulating layer 26, an opening 28 is formed in the interlayer insulating layer 26 by dry etching, and the resist is removed. The above [Step-450] is the same as [Step-1] in Example 1.
40] to [Step-160], and a detailed description thereof will be omitted.
【００７４】［工程−４６０］次に、後の工程で形成さ
れる金属配線層と良好なコンタクトをとるために、アン
モニア過水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）
に１０分間浸漬する。これによって、開口部２８の形成
時にドライエッチングによって生成したＴｉＦ3等のＴ
ｉのフッ化物やＴｉを主成分としたＳｉＯ2系の酸化物
を完全に除去することができる。[Step-460] Next, in order to make good contact with the metal wiring layer formed in a later step, ammonia peroxide (NH 4 OH: H 2 O 2 : H 2 O = 1: 2) : 7)
For 10 minutes. As a result, TF such as TiF 3 generated by dry etching when forming the opening 28 is formed.
It is possible to completely remove the fluoride i and the SiO 2 -based oxide containing Ti as a main component.
【００７５】［工程−４７０］次いで、金属配線層をス
パッタ装置において形成する直前に、同一スパッタ装置
によって、前処理としてＡｒ+イオン衝撃処理を行う。
このＡｒ+イオン衝撃処理によって、開口部２８の底部
に露出したＴｉＳｉ2層４２の表面に存在するＴｉ−Ｓ
ｉ−ＯX系の酸化物を除去することができる。この工程
は、実施例１の［工程−１７０］と同様であり、その詳
細な説明は省略する。[Step-470] Immediately before forming the metal wiring layer in the sputtering apparatus, Ar + ion bombardment processing is performed as a pretreatment by the same sputtering apparatus.
By this Ar + ion bombardment treatment, the Ti-S existing on the surface of the TiSi 2 layer 42 exposed at the bottom of the opening 28 is formed.
The i-O X based oxide can be removed. This step is the same as [Step-170] in Example 1, and a detailed description thereof will be omitted.
【００７６】［工程−４８０］次に、金属配線層のため
のバリヤメタル層３０を形成する。このバリヤメタル層
は、例えばＴｉ／ＴｉＯＮの２層構造から成り、スパッ
タ法にて順次形成することができる。形成条件は、実施
例１の［工程−１８０］と同様である。[Step-480] Next, a barrier metal layer 30 for a metal wiring layer is formed. The barrier metal layer has a two-layer structure of, for example, Ti / TiON, and can be sequentially formed by a sputtering method. The forming conditions are the same as in [Step-180] of Example 1.
【００７７】［工程−４９０］その後、タングステンか
ら成る金属配線層６６を形成する。先ず、タングステン
を、厚さ５００ｎｍ、例えば以下の条件でＣＶＤ法にて
形成する。 ＷＦ6／Ｈ2＝９５／５５０sccm 温度 ４５０°Ｃ 圧力 １０６４０Ｐａ その後、レジストパターニングを行い、次いでドライエ
ッチングを行うことによって、タングステン及びバリヤ
メタル層３０のパターニングを行い、レジストを除去し
て、タングステン系の金属配線層６６を完成させる。ド
ライエッチングは、例えば、以下の条件で行うことがで
きる。 ガス流量 ＳＦ6＝５０sccm マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 以上のプロセスにより、ＮｉＳｉ2層６４と下地領域の
Ｓｉとのコンタクト抵抗を３０Ωまで低減できる。ま
た、Ｗ／ＴｉＯＮ／Ｔｉから成る金属配線層とＴｉＳｉ
2層４２とのシート抵抗値を５Ω／ｓｑ程度に低減でき
る。[Step-490] Thereafter, a metal wiring layer 66 made of tungsten is formed. First, tungsten is formed to a thickness of 500 nm, for example, by a CVD method under the following conditions. WF 6 / H 2 = 95/550 sccm Temperature 450 ° C. Pressure 10640 Pa After that, by performing resist patterning, and then performing dry etching, patterning of the tungsten and the barrier metal layer 30 is performed, the resist is removed, and the tungsten-based metal is removed. The wiring layer 66 is completed. Dry etching can be performed, for example, under the following conditions. Gas flow SF 6 = 50 sccm Microwave power 850 W RF power 150 W Pressure 1.33 Pa By the above process, the contact resistance between the NiSi 2 layer 64 and the underlying region Si can be reduced to 30Ω. Further, a metal wiring layer made of W / TiON / Ti and TiSi
The sheet resistance with the two layers 42 can be reduced to about 5Ω / sq.
【００７８】（実施例５）実施例５は、本発明の第２の
態様に関する電極部を、本発明の電極部の形成方法の第
４の態様によって形成する。即ち、 （イ） 第１の金属層のエピタキシャル成長 （ロ） 第２の金属シリサイド層の形成 実施例５においては、金属層としてアルミニウム（Ａ
ｌ）を、金属シリサイド層としてＴｉＳｉ2層を用い
る。また、下地領域は、ソース／ドレイン領域から構成
されている。(Example 5) In Example 5, the electrode portion according to the second aspect of the present invention is formed by the fourth aspect of the method for forming an electrode portion of the present invention. (A) Epitaxial growth of a first metal layer (b) Formation of a second metal silicide layer In Example 5, aluminum (A) was used as the metal layer.
1) uses a TiSi 2 layer as a metal silicide layer. The underlying region is composed of source / drain regions.
【００７９】［工程−５００］先ず、従来の方法に基づ
き、半導体基板１０に素子分離領域１２を形成し、次い
で、ゲート酸化膜１４及びポリシリコン１６から成るゲ
ート電極領域１８を形成する。その後、ＬＤＤ（Lightl
y Doped Drain）構造を形成するために、イオン注入を
行い、浅い不純物拡散領域２０を形成する。次に、厚さ
約４００ｎｍのＳｉＯ2層を全面に形成する。その後、
異方性ドライエッチングによりＳｉＯ2層をエッチング
し、ＳｉＯ2から成るサイドウォール２２をゲート電極
領域１８の側壁に形成する。以上の工程は、実施例１の
［工程−１００］と同様であり、その詳細な説明は省略
する。これによって、図１の（Ａ）に模式的な一部断面
図を示すような構造の半導体素子を形成することができ
る。[Step-500] First, based on a conventional method, an element isolation region 12 is formed in a semiconductor substrate 10, and then a gate electrode region 18 made of a gate oxide film 14 and polysilicon 16 is formed. After that, LDD (Lightl
In order to form a (y Doped Drain) structure, ion implantation is performed to form a shallow impurity diffusion region 20. Next, a SiO 2 layer having a thickness of about 400 nm is formed on the entire surface. afterwards,
The SiO 2 layer is etched by anisotropic dry etching to form sidewalls 22 made of SiO 2 on the sidewalls of the gate electrode region 18. The above steps are the same as [Step-100] in Example 1, and the detailed description thereof will be omitted. Thus, a semiconductor element having a structure as shown in a schematic partial cross-sectional view in FIG.
【００８０】［工程−５１０］次に、Ａｌから成る金属
層をＣＶＤ法によって全面に堆積させる。堆積の条件
を、例えば、 使用ガス ＡｌＨ（ＣＨ3）2／Ｈ2＝１００／
３０sccm 圧力 １３３Ｐａ 温度 ３００°Ｃ ＲＦバイアス １００Ｗ とすることができる。尚、半導体基板はＳｉ（１１１）
面である。[Step-510] Next, a metal layer made of Al is deposited on the entire surface by the CVD method. The conditions for the deposition are, for example, the gas used, AlH (CH 3 ) 2 / H 2 = 100 /
The pressure can be 30 sccm, the pressure is 133 Pa, the temperature is 300 ° C., and the RF bias is 100 W. The semiconductor substrate is Si (111)
Plane.
【００８１】その後、パターニングされたレジストをマ
スクとして用い、Ａｌから成る金属層をエッチングし、
ソース／ドレイン領域形成予定領域上にのみ、金属層を
残す。金属層のエッチングを、例えば以下のような条件
で行うことができる。 使用ガス ＢＣｌ3／Ｃｌ2＝６５／５sccm マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ２ＰａThereafter, the metal layer made of Al is etched using the patterned resist as a mask,
The metal layer is left only on the region where the source / drain region is to be formed. The etching of the metal layer can be performed, for example, under the following conditions. Working gas BCl 3 / Cl 2 = 65/5 sccm Microwave power 1000 W RF power 50 W Pressure 2 Pa
【００８２】［工程−５２０］次いで、ＣＶＤ法にてＴ
ｉＳｉ2層を全面に形成する。ＴｉＳｉ2層の形成条件
を、例えば、 使用ガス ＴｉＣｌ4／Ｈ2／Ａｒ／ＳｉＨ
4＝１５／５０／４３／２０sccm マイクロ波パワー ２．０ｋＷ 温度 ５００゜Ｃ 圧力 ０．３Ｐａ とすることができる。[Step-520] Then, the T
An iSi 2 layer is formed on the entire surface. The conditions for forming the TiSi 2 layer are as follows, for example, using gas TiCl 4 / H 2 / Ar / SiH
4 = 15/50/43/20 sccm Microwave power 2.0 kW Temperature 500 ° C. Pressure 0.3 Pa
【００８３】その後、パターニングされたレジストをマ
スクとして用い、ＴｉＳｉ2層をエッチングし、ソース
／ドレイン領域形成予定領域上にのみ、ＴｉＳｉ2層
（第２の金属シリサイド層）を残す。ＴｉＳｉ2層のエ
ッチングを、例えば以下のような条件で行うことができ
る。 使用ガス Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５
sccm マイクロ波パワー ７００Ｗ ＲＦパワー ２００Ｗ 圧力 １．３３ＰａThereafter, using the patterned resist as a mask, the TiSi 2 layer is etched to leave the TiSi 2 layer (second metal silicide layer) only on the regions where source / drain regions are to be formed. The etching of the TiSi 2 layer can be performed, for example, under the following conditions. Working gas C 2 Cl 3 F 3 / SF 6 = 65/5
sccm microwave power 700W RF power 200W pressure 1.33Pa
【００８４】こうして、ソース／ドレイン領域形成予定
領域上には、均一なＡｌから成る金属層及びＴｉＳｉ2
層（第２の金属シリサイド層）が選択的に形成される。
以上の工程によって、ＴｉＳｉ2層（第２の金属シリサ
イド層）／Ａｌ層（金属層）から成り、半導体基板に形
成された下地領域（実施例５においては、ソース／ドレ
イン領域）と電気的接続を行う半導体装置の電極部が完
成する。In this manner, a uniform metal layer made of Al and TiSi 2
A layer (second metal silicide layer) is selectively formed.
Through the above steps, the substrate is formed of the TiSi 2 layer (second metal silicide layer) / Al layer (metal layer), and is electrically connected to the underlying region (source / drain region in the fifth embodiment) formed on the semiconductor substrate. The electrode part of the semiconductor device performing the above is completed.
【００８５】［工程−５３０］その後、ソース／ドレイ
ン領域を形成し、次いで、全面に、ＳｉＯ2から成り厚
さ約５００ｎｍの層間絶縁層をＣＶＤ法で堆積させ、層
間絶縁層に開口部を形成し、金属配線層のためのバリヤ
メタル層を形成し、更に金属配線層を形成する。これら
の工程は、実施例１の［工程−１４０］〜［工程−１９
０］あるいは実施例４の［工程−４５０］〜［工程−４
９０］と同じであり、詳細な説明は省略する。[Step-530] Thereafter, source / drain regions are formed, and then an interlayer insulating layer made of SiO 2 and having a thickness of about 500 nm is deposited on the entire surface by the CVD method, and an opening is formed in the interlayer insulating layer. Then, a barrier metal layer for the metal wiring layer is formed, and further a metal wiring layer is formed. These steps are the same as those of [Step-140] to [Step-19] in Example 1.
0] or [Step-450] to [Step-4] of Example 4.
90], and a detailed description is omitted.
【００８６】尚、実施例５においては、Ａｌから成る金
属層上にＣＶＤ法でＴｉＳｉ2から成る第２の金属シリ
サイド層を形成したが、金属層上に例えば実施例４の
［工程−４２０］と同様の方法でＴｉ層を形成し、更に
実施例４の［工程−４３０］、［工程−４４０］と同様
の方法でＴｉＳｉ2層（第２の金属シリサイド層）を形
成することもできる。In the fifth embodiment, the second metal silicide layer made of TiSi 2 is formed on the metal layer made of Al by the CVD method. However, for example, [Step-420] of the fourth embodiment is formed on the metal layer. It is also possible to form a Ti layer by the same method as described above, and further form a TiSi 2 layer (second metal silicide layer) by the same method as in [Step-430] and [Step-440] of Example 4.
【００８７】更に、金属層を、下地領域に対してエピタ
キシャル成長し得る第１の金属シリサイド層に置き換え
ることができる。この第１の金属シリサイド層は、第１
の金属層をスパッタ法、ＣＶＤ法等で形成した後アニー
ル処理を施すことにより、シリサイド化と同時にエピタ
キシャル成長させることによって形成することができ
る。あるいは又、ＣＶＤ法で第１の金属シリサイド層を
下地領域に対してエピタキシャル成長させることによっ
て形成することもできる。Further, the metal layer can be replaced with a first metal silicide layer that can be epitaxially grown on the underlying region. This first metal silicide layer comprises a first metal silicide layer.
After the metal layer is formed by a sputtering method, a CVD method, or the like, an annealing process is performed, whereby the metal layer can be formed by epitaxial growth simultaneously with silicidation. Alternatively, it can be formed by epitaxially growing the first metal silicide layer on the underlying region by the CVD method.
【００８８】[0088]
【発明の効果】本発明の第１の態様に関する電極部にお
いては、第２の金属シリサイド層と下地領域との間に、
第２の金属シリサイド層のショットキー障壁値より小さ
なショットキー障壁値を有する第１の金属シリサイド層
が形成されているので、電極部と下地領域との間のコン
タクト抵抗を低減することができる。また、第２の金属
シリサイド層は低い抵抗率を有するので、金属配線層と
電極部との間の抵抗値を低減することができる。In the electrode section according to the first aspect of the present invention, the electrode portion between the second metal silicide layer and the underlying region is provided.
Since the first metal silicide layer having a Schottky barrier value smaller than the Schottky barrier value of the second metal silicide layer is formed, contact resistance between the electrode portion and the base region can be reduced. Further, since the second metal silicide layer has a low resistivity, the resistance value between the metal wiring layer and the electrode portion can be reduced.
【００８９】また、本発明の第２の態様に関する電極部
においては、第２の金属シリサイド層と下地領域との間
に、エピタキシャル成長した金属層又は第１の金属シリ
サイド層が形成されているので、電極部と下地領域との
間のコンタクト抵抗を低減することができる。また、第
２の金属シリサイド層は低い抵抗率を有するので、金属
配線層と電極部との間の抵抗値を低減することができ
る。Further, in the electrode section according to the second aspect of the present invention, since the metal layer epitaxially grown or the first metal silicide layer is formed between the second metal silicide layer and the underlying region, The contact resistance between the electrode portion and the base region can be reduced. Further, since the second metal silicide layer has a low resistivity, the resistance value between the metal wiring layer and the electrode portion can be reduced.
【００９０】以上のように、本発明の電極部をＭＯＳト
ランジスタに適用した場合、コンタクト抵抗及びシート
抵抗が低減することによって、トランジスタの駆動能力
が向上する。As described above, when the electrode section of the present invention is applied to a MOS transistor, the driving capability of the transistor is improved by reducing the contact resistance and the sheet resistance.
【００９１】更に、本発明の第１及び第２の態様に関す
る電極部において、第２の金属シリサイド層をＴｉＳｉ
2とした場合、ＴｉＳｉ2は半導体基板のＳｉと直接接触
しないため、基板中へのＴｉの拡散が生じないので、接
合リーク特性の劣化を防止できる。Further, in the electrode portion according to the first and second aspects of the present invention, the second metal silicide layer is formed of TiSi
In the case of 2 , since TiSi 2 does not directly contact Si of the semiconductor substrate, diffusion of Ti into the substrate does not occur, so that deterioration of the junction leak characteristic can be prevented.
【図１】本発明の第１の態様による電極部に関する、第
１の態様による形成方法を説明するための、半導体素子
の模式的な一部断面図である。FIG. 1 is a schematic partial cross-sectional view of a semiconductor device for explaining a method for forming an electrode portion according to a first embodiment of the present invention, according to the first embodiment.
【図２】図１に引き続き、本発明の第１の態様による電
極部に関する、第１の態様による形成方法を説明するた
めの、半導体素子の模式的な一部断面図である。FIG. 2 is a schematic partial cross-sectional view of the semiconductor element for explaining the formation method according to the first aspect of the electrode section according to the first aspect of the present invention, following FIG.
【図３】本発明の第１の態様による電極部に関する、第
２の態様及び第３の態様による形成方法の一部分を説明
するための、半導体素子の模式的な一部断面図である。FIG. 3 is a schematic partial cross-sectional view of a semiconductor device for describing a part of the formation method according to the second and third aspects relating to the electrode section according to the first aspect of the present invention.
【図４】本発明の第２の態様による電極部の形成方法の
一部を説明するための、半導体素子の模式的な一部断面
図である。FIG. 4 is a schematic partial cross-sectional view of a semiconductor device for describing a part of a method for forming an electrode portion according to a second embodiment of the present invention.
【図５】従来のサリサイド化プロセスを説明するため
の、半導体素子の模式的な一部断面図である。FIG. 5 is a schematic partial cross-sectional view of a semiconductor device for explaining a conventional salicidation process.
【図６】図５に引き続き、従来のサリサイド化プロセス
を説明するための、半導体素子の模式的な一部断面図で
ある。FIG. 6 is a schematic partial cross-sectional view of the semiconductor element for explaining the conventional salicidation process, following FIG. 5;
【図７】半導体素子の各領域の間の抵抗を示すための、
半導体素子の模式的な一部断面図である。FIG. 7 is a graph showing a resistance between respective regions of a semiconductor device;
FIG. 3 is a schematic partial cross-sectional view of a semiconductor element.
１０ 半導体基板 １２ 素子間分離領域 １４ ゲート酸化膜 １６ ポリシリコン １８ ゲート電極領域 ２０ 浅い不純物拡散領域 ２２ サイドウォール ２４ ソース／ドレイン領域 ２６ 層間絶縁層 ２８ 開口部 ３０ バリヤメタル層 ３２ アルミニウム系配線層 ４０ Ｔｉ層 ４２ ＴｉＳｉ2層（第２の金属シリサイド層） ５０ Ｍｏ層 ５２ ＭｏＳｉ2層（第１の金属シリサイド層） ６０ Ｎｉ層 ６２ ポリシリコン層 ６４ ＮｉＳｉ2層（第１の金属シリサイド層） ６６ タングステン系の金属配線層Reference Signs List 10 semiconductor substrate 12 element isolation region 14 gate oxide film 16 polysilicon 18 gate electrode region 20 shallow impurity diffusion region 22 sidewall 24 source / drain region 26 interlayer insulating layer 28 opening 30 barrier metal layer 32 aluminum-based wiring layer 40 Ti layer 42 TiSi 2 layer (second metal silicide layer) 50 Mo layer 52 MoSi 2 layer (first metal silicide layer) 60 Ni layer 62 polysilicon layer 64 NiSi 2 layer (first metal silicide layer) 66 tungsten-based Metal wiring layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 29/78 H01L 21/336 H01L 21/768 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/28 H01L 29/78 H01L 21/336 H01L 21/768
Claims (6)
接続を行う半導体装置の電極部であって、 （イ）下地領域とのコンタクト抵抗の低下のために形成
された第１の金属シリサイド層と、 （ロ）該第１の金属シリサイド層の上に形成され、該第
１の金属シリサイド層のショットキー障壁値よりも高い
ショットキー障壁値を有し、第１の金属シリサイド層よ
りも低い抵抗率を有し、電極部のシート抵抗の低下のた
めに形成された第２の金属シリサイド層、 から成り、 第１の金属シリサイド層は、下地領域を構成するシリコ
ン原子の下地領域からの拡散に基づく、下地領域を構成
するシリコン原子と第１の金属シリサイド層を構成すべ
き金属原子との反応により形成されており、 第２の金属シリサイド層は、下地領域を構成するシリコ
ン原子の下地領域からの拡散に基づく、下地領域を構成
するシリコン原子と第２の金属シリサイド層を構成すべ
き金属原子との反応により形成されていることを特徴と
する半導体装置の電極部。An electrode portion of a semiconductor device for making an electrical connection with a base region formed on a semiconductor substrate, comprising: (a) a first metal silicide formed to reduce contact resistance with the base region. (B) formed on the first metal silicide layer, having a higher Schottky barrier value than the Schottky barrier value of the first metal silicide layer, and A second metal silicide layer having a low resistivity and formed to reduce the sheet resistance of the electrode portion, wherein the first metal silicide layer is formed of silicon atoms constituting the base region from the base region. The second metal silicide layer is formed by a reaction between silicon atoms constituting the underlying region and metal atoms constituting the first metal silicide layer based on the diffusion, and the second metal silicide layer constitutes the silicon source constituting the underlying region. Of based on diffusion from the base region, the electrode portions of the semiconductor device characterized by being formed by a reaction between the silicon atoms and metal atoms should constitute the second metal silicide layer constituting the base region.
サイドから成り、第２の金属シリサイド層はチタンシリ
サイドから成ることを特徴とする請求項１に記載の半導
体装置の電極部。2. The electrode part of a semiconductor device according to claim 1, wherein the first metal silicide layer is made of molybdenum silicide, and the second metal silicide layer is made of titanium silicide.
接続を行う半導体装置の電極部の形成方法であって、 （イ）下地領域上に、第１の金属層を形成する工程と、 （ロ）シリサイド化したときのシリサイド層のショット
キー障壁値が、該第１の金属層をシリサイド化したとき
のシリサイド層のショットキー障壁値よりも高く、シリ
サイド化したときのシリサイド層の抵抗率が、該第１の
金属層をシリサイド化したときのシリサイド層の抵抗率
よりも低い、第２の金属層を、該第１の金属層上に形成
する工程と、 （ハ）第１及び第２の金属層をシリサイド化し、以て、
下地領域とのコンタクト抵抗の低下のために第１の金属
シリサイド層を形成し、且つ、電極部のシート抵抗の低
下のために、第１の金属シリサイド層の上に第２の金属
シリサイド層を形成する工程、 から成り、 工程（ハ）における第１の金属層のシリサイド化は、下
地領域を構成するシリコン原子の下地領域からの拡散に
より、下地領域を構成するシリコン原子と第１の金属層
を構成する金属原子との反応に基づき、 工程（ハ）における第２の金属層のシリサイド化は、下
地領域を構成するシリコン原子の下地領域からの拡散に
より、下地領域を構成するシリコン原子と第２の金属層
を構成する金属原子との反応に基づくことを特徴とする
半導体装置の電極部の形成方法。3. A method for forming an electrode portion of a semiconductor device for making electrical connection with a base region formed on a semiconductor substrate, comprising: (a) forming a first metal layer on the base region; (B) the Schottky barrier value of the silicide layer when silicidized is higher than the Schottky barrier value of the silicide layer when the first metal layer is silicified, and the resistivity of the silicide layer when silicidized Forming a second metal layer on the first metal layer, the second metal layer having a lower resistivity than the silicide layer when the first metal layer is silicided; The second metal layer is silicided,
A first metal silicide layer is formed to reduce the contact resistance with the underlying region, and a second metal silicide layer is formed on the first metal silicide layer to reduce the sheet resistance of the electrode. Forming the first metal layer in the step (c) by diffusing silicon atoms forming the base region from the base region to form silicon atoms forming the base region and the first metal layer. The silicidation of the second metal layer in the step (c) is performed based on the reaction with the metal atoms constituting the base region. 2. A method for forming an electrode portion of a semiconductor device, wherein the method is based on a reaction with metal atoms constituting a second metal layer.
であり、第２の金属層を構成する原子はチタンであるこ
とを特徴とする請求項３に記載の半導体装置の電極部の
形成方法。4. The formation of an electrode part of a semiconductor device according to claim 3, wherein the atoms constituting the first metal layer are molybdenum, and the atoms constituting the second metal layer are titanium. Method.
と電気的接続を行う半導体装置の電極部であって、 （イ）下地領域に対してエピタキシャル成長させたアル
ミニウム層と、 （ロ）該アルミニウム層上に形成された金属シリサイド
層、 から成ることを特徴とする半導体装置の電極部。5. An electrode portion of a semiconductor device which performs a silicon semiconductor substrate which is formed on the electrical connection and the underlying region, the epitaxially grown with respect to (i) the underlying areas Al
An electrode part of a semiconductor device, comprising: a minium layer; and (b) a metal silicide layer formed on the aluminum layer.
接続を行う半導体装置の電極部の形成方法であって、 （イ）シリコン半導体基板に形成された下地領域上に、
アルミニウム層をエピタキシャル成長によって形成する
工程と、 （ロ）該アルミニウム層上に金属シリサイド層を形成す
る工程、 から成ることを特徴とする半導体装置の電極部の形成方
法。 6. A method for forming an electrode portion of a semiconductor device for making electrical connection with a base region formed on a semiconductor substrate, comprising: (a) forming an electrode portion on the base region formed on a silicon semiconductor substrate;
A method for forming an electrode portion of a semiconductor device, comprising: a step of forming an aluminum layer by epitaxial growth; and (b) a step of forming a metal silicide layer on the aluminum layer.
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1992
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