JP3205873B2 - カオス回路網 - Google Patents
カオス回路網Info
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- JP3205873B2 JP3205873B2 JP30657487A JP30657487A JP3205873B2 JP 3205873 B2 JP3205873 B2 JP 3205873B2 JP 30657487 A JP30657487 A JP 30657487A JP 30657487 A JP30657487 A JP 30657487A JP 3205873 B2 JP3205873 B2 JP 3205873B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、カオスを生成する能力を備えたカオスニュ
ーロンモデルをプロセッシングエレメントとする並列分
散情報処理システムとしてのカオス回路網に関するもの
である。 〔従来技術〕 従来の情報処理システムは、ほとんどが２値論理に基
礎を置くディジタル回路によるものが主流を占めてお
り、その他にはファジイ論理や発振（リミットサイク
ル）現象を用いるものであった。さらに最近、カオス現
象を情報処理に適用することにより、生体の有する優れ
た能力、例えばパターン認識、知識情報処理、適応制御
などの工学的機能が有利に実現される可能性が、主とし
て理論的に指摘されている。 〔発明が解決しようとする問題点〕 しかしながら、発振現象自体は電子技術によって容易
に達成できるものの、生物のニューロンにおいてみられ
るカオスを簡単に実現するソフトウェアおよびハードウ
ェアを含む電子技術およびそのカオスを生成する素子を
多数相互接続した汎用のネットワーク構成技術は確立さ
れていなかった。 〔問題点を解決するための手段〕 本発明は、特許請求の範囲に記載のカオス回路網、す
なわち、生物のニューロンを用いた電気生理実験におい
て観測される周期振動及びカオスを定性的に再現するた
めのカオスニューロンモデルからなるプロセッシングエ
レメントを構成し、該プロセッシングエレメントを相互
結合することによって得られた並列分散アーキテクチャ
を有する人工的ニューラルネットワークとして構成され
たカオス回路網にある。 〔発明の作用〕 本発明においては、周期振動及びカオスの両者を生成
することができる、カオスニューロモデルを実装した電
子回路に基づいて、そのカオスニューロンモデルをプロ
セッシングエレメントとする並列分散アーキテクチャを
有する人工的ニューラルネットワークとしてのカオス回
路網が得られる。また、このカオス回路網をソフトウェ
アを介して実現するコンピュータシステムも得られる。 〔実施例〕 以下、添付図を参照しつつ本発明を開示する。 実際の生物のニューロンの周期振動やカオスを定性的
に再現するカオスニューロンモデルの動作は（１）、
（２）式で表す離散的時間モデルによって記述すること
ができる。 ｙ（ｔ＋１）＝k1y（ｔ）−Ｆ（ｙ（ｔ））＋Ｉ
（ｔ） （１） ｘ（ｔ＋１）＝k2f（ｙ（ｔ＋１）） （２） 但し、 ｙ（ｔ＋１）：時刻（ｔ＋１）でのニューロンの内部状
態 ｘ（ｔ＋１）：時刻（ｔ＋１）でのニューロンの出力 k1,k2:パラメータ定数 Ｉ（ｔ）：時刻ｔでのニューロンへの入力 f:ニューロンの内部状態ｙ（ｔ＋１）と出力ｘ（ｔ＋
１）との関係を与える出力関数 F:ニューロンの時刻ｔでの内部状態ｙ（ｔ）が、次の時
刻（ｔ＋１）の内部状態ｙ（ｔ＋１）へ与える影響（不
応性等）を表す関数。通常は、k2fに比例するように選
んでよい。 ここで、（２）式のｆは、例えば、（３）〜（６）式
もしくはそれに近い形を有するものである（ε：パラメ
ータ定数）。 ｆ(ｙ)＝(|y＋ε｜−|y−ε｜)/4ε＋1/2 （３） ｆ（ｙ）＝1/（１＋exp（−y/ε）） （４） 第１図は、この単一のカオスニューロンモデルを実装
する電子回路のブロック図である。図中、中央は上記
（１）式に示した特性を実現するための回路１で、その
前段と後段とには、離散的時間系として交互にオン・オ
フを繰り返すサンプル・ホールド回路２、２′が接続さ
れる。 第２図は第１図の基本回路の機能を具体的に実現する
ためのブロック図である。図において、加減算器14の各
入力11、12、13は、（１）式の右辺の第１項、第２項お
よび第３項にそれぞれ対応する。入力11は、係数k1の乗
算器であり、入力12は（３）〜（６）式のような連続的
増大の入出力特性を有する増幅器であり、また、入力13
は、外部入力Ｉ（ｔ）である。そして加減算器14によっ
て（１）式の右辺全体の演算が実施される。なお、第２
図のブロック図においては、（１）式と（２）式とのＦ
とk2fは等しく選ばれているため入力12における増幅器
の出力はｘ（ｔ）に等しい。 第３図は、第２図のブロック図を実装する電子回路構
成例を示すものであり、通常の回路素子によって構成さ
れる。第４図は、第３図の電子回路によって得られた
（１）式に対応する特性を示すものであり、第５図は入
力を変化させた際の分岐図の例を示すものである。ま
た、第５図から明らかなように、入力を変化させること
により、容易に周期振動やカオスの生成を、その分岐過
程を含めて制御することができる。 次いで、上記単一のカオスニューロンモデルを多数相
互に結合した並列分散アーキテクチャを有する人工的ニ
ューラルネットワークについて説明する。 カオスネットワークは、一般にｎ個のカオスニューロ
ンとｍ個の外部入力線とから構成される。ここに、m,n
は自然数である。一般に、カオスネットワーク内の、ｉ
番目（ｉ＝1,2,....,n）のカオスニューロンの動作は、
以下の（７），（８）式によって記述することができ
る。 xi（ｔ＋１）＝k2ifi〔ｙ（ｔ＋１）〕 （８） 但し、 yi（ｔ＋１）:i番目（ｉ＝1,2,...,n）のニューロン
の時刻（ｔ＋１）での内部状態 xi（ｔ＋１）:i番目のニューロンの時刻（ｔ＋１）で
の出力 Aj（ｔ）：外部からカオスネットワークへ入力するｊ
番目（ｊ＝1,2,...,m）の入力線の時刻ｔでの状態 vij:j番目の外部入力線から、ｉ番目へのニューロン
への結合の重み係数 fj:j番目（ｊ＝1,2,...,n）のニューロンの出力関数
（例えば（３）〜（６）式と同様の特性を有する。） hj:j番目（ｊ＝1,2,...,n）のニューロンの出力線の
変換特性を表す関数（例えば実際の神経線維における全
か無かの法則に対応して、状態の２値化を行う。この２
値化により、通常の種々のディジタル回路とのマッチン
グも可能。） wij:j番目のニューロンからｉ番目のニューロンへの
結合の重み係数 Fi:i番目のニューロンの不応性等を表す関数（通常
は、k2ifiに比例するように選んでよい。） θi:i番目のニューロンのバイアス値 k1i,k2i:パラメータ定数 カオスニューロンを構成するｉ番目のカオスニューロ
ンに対応するブロック図を第６図に示す。図における回
路要素21、22および24の機能は基本的には第２図の単一
のカオスニューロンモデルの場合と同様である。 カオスネットワークにおいては、外部からの入力およ
び各ニューロンの出力信号がフィードバックされた入力
が存在する。この全入力に対応するのが第６図の入力部
分23である。また部分25は実際の神経線維の全か無かの
特性を示す（７）式の関数hiに相当するコンパレータで
ある。このコンパレータ25によりニューロンのアナログ
出力xiが２値化される。この２値化された状態はニュー
ロンにおける活動電位の有無に対応せしめられる。この
コンパレータ25の出力は、２値出力であるので、通常の
種々のディジタル回路との結合を行うことも可能であ
る。 第７図は、第６図のブロック図を実装した電子回路の
構成例を示すものである。 〔発明の効果〕 上述のように、本発明にかかるカオスニューロンモデ
ルは、周期振動及びカオスをその分岐過程を含めて共に
生成し得る電子回路技術を開示するものであり、このカ
オスニューロンモデルをプロセッシングエレメントとし
て、並列分散アーキテクチャを有する人工的ニューラル
ネットワークであるカオス回路網を構成できるという効
果を有する。また、カオスニューロンの出力信号の２値
化により、他の種々のディジタル回路との結合によるハ
イブリッド構成を得ることも可能である。
ーロンモデルをプロセッシングエレメントとする並列分
散情報処理システムとしてのカオス回路網に関するもの
である。 〔従来技術〕 従来の情報処理システムは、ほとんどが２値論理に基
礎を置くディジタル回路によるものが主流を占めてお
り、その他にはファジイ論理や発振（リミットサイク
ル）現象を用いるものであった。さらに最近、カオス現
象を情報処理に適用することにより、生体の有する優れ
た能力、例えばパターン認識、知識情報処理、適応制御
などの工学的機能が有利に実現される可能性が、主とし
て理論的に指摘されている。 〔発明が解決しようとする問題点〕 しかしながら、発振現象自体は電子技術によって容易
に達成できるものの、生物のニューロンにおいてみられ
るカオスを簡単に実現するソフトウェアおよびハードウ
ェアを含む電子技術およびそのカオスを生成する素子を
多数相互接続した汎用のネットワーク構成技術は確立さ
れていなかった。 〔問題点を解決するための手段〕 本発明は、特許請求の範囲に記載のカオス回路網、す
なわち、生物のニューロンを用いた電気生理実験におい
て観測される周期振動及びカオスを定性的に再現するた
めのカオスニューロンモデルからなるプロセッシングエ
レメントを構成し、該プロセッシングエレメントを相互
結合することによって得られた並列分散アーキテクチャ
を有する人工的ニューラルネットワークとして構成され
たカオス回路網にある。 〔発明の作用〕 本発明においては、周期振動及びカオスの両者を生成
することができる、カオスニューロモデルを実装した電
子回路に基づいて、そのカオスニューロンモデルをプロ
セッシングエレメントとする並列分散アーキテクチャを
有する人工的ニューラルネットワークとしてのカオス回
路網が得られる。また、このカオス回路網をソフトウェ
アを介して実現するコンピュータシステムも得られる。 〔実施例〕 以下、添付図を参照しつつ本発明を開示する。 実際の生物のニューロンの周期振動やカオスを定性的
に再現するカオスニューロンモデルの動作は（１）、
（２）式で表す離散的時間モデルによって記述すること
ができる。 ｙ（ｔ＋１）＝k1y（ｔ）−Ｆ（ｙ（ｔ））＋Ｉ
（ｔ） （１） ｘ（ｔ＋１）＝k2f（ｙ（ｔ＋１）） （２） 但し、 ｙ（ｔ＋１）：時刻（ｔ＋１）でのニューロンの内部状
態 ｘ（ｔ＋１）：時刻（ｔ＋１）でのニューロンの出力 k1,k2:パラメータ定数 Ｉ（ｔ）：時刻ｔでのニューロンへの入力 f:ニューロンの内部状態ｙ（ｔ＋１）と出力ｘ（ｔ＋
１）との関係を与える出力関数 F:ニューロンの時刻ｔでの内部状態ｙ（ｔ）が、次の時
刻（ｔ＋１）の内部状態ｙ（ｔ＋１）へ与える影響（不
応性等）を表す関数。通常は、k2fに比例するように選
んでよい。 ここで、（２）式のｆは、例えば、（３）〜（６）式
もしくはそれに近い形を有するものである（ε：パラメ
ータ定数）。 ｆ(ｙ)＝(|y＋ε｜−|y−ε｜)/4ε＋1/2 （３） ｆ（ｙ）＝1/（１＋exp（−y/ε）） （４） 第１図は、この単一のカオスニューロンモデルを実装
する電子回路のブロック図である。図中、中央は上記
（１）式に示した特性を実現するための回路１で、その
前段と後段とには、離散的時間系として交互にオン・オ
フを繰り返すサンプル・ホールド回路２、２′が接続さ
れる。 第２図は第１図の基本回路の機能を具体的に実現する
ためのブロック図である。図において、加減算器14の各
入力11、12、13は、（１）式の右辺の第１項、第２項お
よび第３項にそれぞれ対応する。入力11は、係数k1の乗
算器であり、入力12は（３）〜（６）式のような連続的
増大の入出力特性を有する増幅器であり、また、入力13
は、外部入力Ｉ（ｔ）である。そして加減算器14によっ
て（１）式の右辺全体の演算が実施される。なお、第２
図のブロック図においては、（１）式と（２）式とのＦ
とk2fは等しく選ばれているため入力12における増幅器
の出力はｘ（ｔ）に等しい。 第３図は、第２図のブロック図を実装する電子回路構
成例を示すものであり、通常の回路素子によって構成さ
れる。第４図は、第３図の電子回路によって得られた
（１）式に対応する特性を示すものであり、第５図は入
力を変化させた際の分岐図の例を示すものである。ま
た、第５図から明らかなように、入力を変化させること
により、容易に周期振動やカオスの生成を、その分岐過
程を含めて制御することができる。 次いで、上記単一のカオスニューロンモデルを多数相
互に結合した並列分散アーキテクチャを有する人工的ニ
ューラルネットワークについて説明する。 カオスネットワークは、一般にｎ個のカオスニューロ
ンとｍ個の外部入力線とから構成される。ここに、m,n
は自然数である。一般に、カオスネットワーク内の、ｉ
番目（ｉ＝1,2,....,n）のカオスニューロンの動作は、
以下の（７），（８）式によって記述することができ
る。 xi（ｔ＋１）＝k2ifi〔ｙ（ｔ＋１）〕 （８） 但し、 yi（ｔ＋１）:i番目（ｉ＝1,2,...,n）のニューロン
の時刻（ｔ＋１）での内部状態 xi（ｔ＋１）:i番目のニューロンの時刻（ｔ＋１）で
の出力 Aj（ｔ）：外部からカオスネットワークへ入力するｊ
番目（ｊ＝1,2,...,m）の入力線の時刻ｔでの状態 vij:j番目の外部入力線から、ｉ番目へのニューロン
への結合の重み係数 fj:j番目（ｊ＝1,2,...,n）のニューロンの出力関数
（例えば（３）〜（６）式と同様の特性を有する。） hj:j番目（ｊ＝1,2,...,n）のニューロンの出力線の
変換特性を表す関数（例えば実際の神経線維における全
か無かの法則に対応して、状態の２値化を行う。この２
値化により、通常の種々のディジタル回路とのマッチン
グも可能。） wij:j番目のニューロンからｉ番目のニューロンへの
結合の重み係数 Fi:i番目のニューロンの不応性等を表す関数（通常
は、k2ifiに比例するように選んでよい。） θi:i番目のニューロンのバイアス値 k1i,k2i:パラメータ定数 カオスニューロンを構成するｉ番目のカオスニューロ
ンに対応するブロック図を第６図に示す。図における回
路要素21、22および24の機能は基本的には第２図の単一
のカオスニューロンモデルの場合と同様である。 カオスネットワークにおいては、外部からの入力およ
び各ニューロンの出力信号がフィードバックされた入力
が存在する。この全入力に対応するのが第６図の入力部
分23である。また部分25は実際の神経線維の全か無かの
特性を示す（７）式の関数hiに相当するコンパレータで
ある。このコンパレータ25によりニューロンのアナログ
出力xiが２値化される。この２値化された状態はニュー
ロンにおける活動電位の有無に対応せしめられる。この
コンパレータ25の出力は、２値出力であるので、通常の
種々のディジタル回路との結合を行うことも可能であ
る。 第７図は、第６図のブロック図を実装した電子回路の
構成例を示すものである。 〔発明の効果〕 上述のように、本発明にかかるカオスニューロンモデ
ルは、周期振動及びカオスをその分岐過程を含めて共に
生成し得る電子回路技術を開示するものであり、このカ
オスニューロンモデルをプロセッシングエレメントとし
て、並列分散アーキテクチャを有する人工的ニューラル
ネットワークであるカオス回路網を構成できるという効
果を有する。また、カオスニューロンの出力信号の２値
化により、他の種々のディジタル回路との結合によるハ
イブリッド構成を得ることも可能である。
【図面の簡単な説明】
第１図は、カオスニューロンモデルの基本的なブロック
図である。 第２図は、第１図をさらに具体化した１例を示すブロッ
ク図である。 第３図は、第２図のブロック図を実装する電子回路の１
例を示す回路図である。 第４図は、第３図の電子回路によって得られた（１）式
に対応する特性の１例を示すオシロ波形写真である。 第５図は、第３図の電子回路において入力を変化させた
際に得られる分岐図の１例を示すオシロ波形写真であ
る。 第６図は、カオスネットワークを構成するｉ番目のニュ
ーロンのブロック図である。 第７図は、第６図のブロック図を電子回路で実装する場
合の１例を示す回路図である。 図中の主な参照符号の対応は以下の通り。 1:（１）式の特性を実現するための回路 2,2′：サンプル・ホールド回路 11,21:係数を掛ける乗算器 12,22:（３）〜（６）式のような連続的増大の入出力特
性を有する増幅器 13:外部からの入力部分 23:外部からの入力及び各ニューロンからのフィードバ
ック入力部分 14,24:加減算器 25:2値化のためのコンパレータ
図である。 第２図は、第１図をさらに具体化した１例を示すブロッ
ク図である。 第３図は、第２図のブロック図を実装する電子回路の１
例を示す回路図である。 第４図は、第３図の電子回路によって得られた（１）式
に対応する特性の１例を示すオシロ波形写真である。 第５図は、第３図の電子回路において入力を変化させた
際に得られる分岐図の１例を示すオシロ波形写真であ
る。 第６図は、カオスネットワークを構成するｉ番目のニュ
ーロンのブロック図である。 第７図は、第６図のブロック図を電子回路で実装する場
合の１例を示す回路図である。 図中の主な参照符号の対応は以下の通り。 1:（１）式の特性を実現するための回路 2,2′：サンプル・ホールド回路 11,21:係数を掛ける乗算器 12,22:（３）〜（６）式のような連続的増大の入出力特
性を有する増幅器 13:外部からの入力部分 23:外部からの入力及び各ニューロンからのフィードバ
ック入力部分 14,24:加減算器 25:2値化のためのコンパレータ
Claims (1)
- (57)【特許請求の範囲】 １．生物のニューロンを用いた電気生理実験において観
測される周期振動及びカオスを定性的に再現するため
の、ニューロンの内部状態ｙと出力ｆ（ｙ）が の関係を持つカオスニューロンモデルからなるプロセッ
シングエレメントを構成し、該プロセッシングエレメン
トを相互結合することによって得られた並列分散アーキ
テクチャを有する人工的ニューラルネットワークとして
構成されたことを特徴とするカオス回路網。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30657487A JP3205873B2 (ja) | 1987-12-03 | 1987-12-03 | カオス回路網 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30657487A JP3205873B2 (ja) | 1987-12-03 | 1987-12-03 | カオス回路網 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01147657A JPH01147657A (ja) | 1989-06-09 |
| JP3205873B2 true JP3205873B2 (ja) | 2001-09-04 |
Family
ID=17958696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30657487A Expired - Fee Related JP3205873B2 (ja) | 1987-12-03 | 1987-12-03 | カオス回路網 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3205873B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68922567T2 (de) * | 1988-10-06 | 1995-08-17 | Toshiba Kawasaki Kk | Neuronales Netzwerksystem. |
| JPH0683791A (ja) * | 1990-12-25 | 1994-03-25 | Masayoshi Inoue | カオス振動子結合系を素子としたニューラル・ネットワーク |
| JP3210054B2 (ja) * | 1992-02-21 | 2001-09-17 | 烈 山川 | カオス的信号発生装置および方法ならびにカオス・ディバイス |
| JP2676472B2 (ja) * | 1993-08-11 | 1997-11-17 | 喜彦 堀尾 | カオスニューロンモデル装置 |
| KR960009636B1 (en) * | 1994-02-28 | 1996-07-23 | Lg Electronics Inc | Turn table operating apparatus in microwave oven |
-
1987
- 1987-12-03 JP JP30657487A patent/JP3205873B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 高部智晴、合原一幸、清水和彦、小谷誠、松本元、「神経膜の非線形応答とその１次元写像モデル」、電子情報通信学会技術研究報告、Ｖｏｌ．８７、Ｎｏ．１３５（ＭＢＥ８７−４４）、ｐ．８１−ｐ．８８（１９８７．７） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01147657A (ja) | 1989-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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