JP3204792B2 - Semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】[0001]
【産業上の利用分野】この発明は、エミッタ層中に高濃
度不純物層が形成された縦型ＭＯＳ ＦＥＴ等の半導体
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a vertical MOSFET having a high-concentration impurity layer formed in an emitter layer.
【０００２】[0002]
【従来の技術】従来、縦型ＭＯＳ ＦＥＴは、例えば図
５及び図６に示すように構成されている。図５は縦型Ｍ
ＯＳ ＦＥＴにおけるベース高濃度不純物層を形成した
後の状態を示しており、図６はソース電極を形成した後
の図５のＡ−Ａ´線に沿った断面図である。図５におい
て、１１はＮ型のシリコン基板で、このシリコン基板１
１の主表面にはＰ型のベース層１２が形成されている。
このベース層１２中には、Ｎ型のエミッタ層１３が形成
される。エミッタ層１３における中央のエミッタコンタ
クト部には、ベース層１２に達する深さにストライプ状
のＰ+ 型ベース高濃度不純物層１４が形成される。エミ
ッタ層１３の一部上及び上記高濃度不純物層１４上を除
くシリコン基板１１上にはゲート酸化膜１５が形成さ
れ、このゲート酸化膜１５上にポリシリコン層等から成
るゲート電極１６が形成されている。2. Description of the Related Art Conventionally, a vertical MOS FET is configured as shown in FIGS. 5 and 6, for example. FIG. 5 shows a vertical M
FIG. 6 is a cross-sectional view taken along the line AA ′ of FIG. 5 after forming a high-concentration base impurity layer in the OSFET and after forming a source electrode. In FIG. 5, reference numeral 11 denotes an N-type silicon substrate.
A P-type base layer 12 is formed on the main surface of the substrate 1.
An N-type emitter layer 13 is formed in the base layer 12. At the center emitter contact portion of the emitter layer 13, a striped P + -type base high-concentration impurity layer 14 is formed at a depth reaching the base layer 12. A gate oxide film 15 is formed on the silicon substrate 11 except on a part of the emitter layer 13 and the high concentration impurity layer 14, and a gate electrode 16 made of a polysilicon layer or the like is formed on the gate oxide film 15. ing.
【０００３】縦型ＭＯＳ ＦＥＴを形成する際には、ま
ず、シリコン基板１１上に酸化膜及びポリシリコン層を
順次形成した後、パターニングを行ってゲート酸化膜１
５及びゲート電極１６を形成する。次に、上記ゲート電
極１６をマスクにしてシリコン基板１１中に不純物をイ
オン注入することによりベース層１２を形成し、このベ
ース層１２の表面にエミッタ層１３を形成する。その
後、ゲート電極１６上及び露出された基板１１の一部の
領域上にマスクを形成し、エミッタコンタクト部にベー
ス層１２と同タイプの不純物をイオン注入してＰ+ 型ベ
ース高濃度不純物層１４を形成する。この高濃度不純物
層１４は、ＭＯＳ ＦＥＴの閾値電圧の安定化、ベース
電位の固定、及びコンタクト性を良くするためのもので
ある。In forming a vertical type MOS FET, first, an oxide film and a polysilicon layer are sequentially formed on a silicon substrate 11 and then patterned to form a gate oxide film 1.
5 and a gate electrode 16 are formed. Next, the base layer 12 is formed by ion-implanting impurities into the silicon substrate 11 using the gate electrode 16 as a mask, and the emitter layer 13 is formed on the surface of the base layer 12. Thereafter, a mask is formed on the gate electrode 16 and on a part of the exposed region of the substrate 11, and an impurity of the same type as that of the base layer 12 is ion-implanted into the emitter contact portion to form a P + -type base high-concentration impurity layer 14. To form The high-concentration impurity layer 14 is for stabilizing the threshold voltage of the MOS FET, fixing the base potential, and improving the contact property.
【０００４】次に、図６に示すように、上記ゲート電極
１６及び基板１１上にＣＶＤ ＳｉＯ2 等からなるパッ
シベーション膜１７を形成した後、上記高濃度不純物層
１４上にコンタクトホール１７Ａを形成し、このパッシ
ベーション膜１７上にソース電極１８を形成する。これ
によって、ソース電極１８がコンタクトホール１７Ａを
介して高濃度不純物層１４に電気的に接続される。ま
た、上記基板１１の裏面には図示しないドレイン電極が
形成される。Next, as shown in FIG. 6, after a passivation film 17 made of CVD SiO 2 or the like is formed on the gate electrode 16 and the substrate 11, a contact hole 17A is formed on the high-concentration impurity layer 14. Then, a source electrode 18 is formed on the passivation film 17. As a result, the source electrode 18 is electrically connected to the high-concentration impurity layer 14 via the contact hole 17A. A drain electrode (not shown) is formed on the back surface of the substrate 11.
【０００５】ところで、上記コンタクトホール１７Ａは
通常ＲＩＥで形成されるが、確実なコンタクトを得よう
とすると基板１１の表面がエッチングされ、オーバーエ
ッチング部Ｑが形成される。高不純物濃度層１４を形成
したことによって、このオーバーエッチング部Ｑではエ
ミッタ層１３の不純物濃度が低下する。この不純物濃度
の低下は、破線で示す電流Ｒに対して抵抗値の増大を招
くため、縦型ＭＯＳＦＥＴのオン抵抗が高くなる。The contact hole 17A is usually formed by RIE. However, when a reliable contact is to be obtained, the surface of the substrate 11 is etched, and an over-etched portion Q is formed. The formation of the high impurity concentration layer 14 lowers the impurity concentration of the emitter layer 13 in the overetched portion Q. This decrease in the impurity concentration causes an increase in the resistance value with respect to the current R indicated by the broken line, so that the on-resistance of the vertical MOSFET increases.
【０００６】[0006]
【発明が解決しようとする課題】上記のようにベース高
濃度不純物層を形成した従来の縦型ＭＯＳ ＦＥＴは、
ソース電極取り出しのためのパッシベーション膜へのコ
ンタクトホールの形成時に、エミッタ層の表面がオーバ
ーエッチングされると、エミッタ層の不純物濃度が低下
し、電流経路の抵抗値が高くなり、オン抵抗が高くなる
という問題があった。A conventional vertical MOS FET in which a base high-concentration impurity layer is formed as described above,
When the surface of the emitter layer is over-etched during the formation of the contact hole in the passivation film for taking out the source electrode, the impurity concentration of the emitter layer decreases, the resistance value of the current path increases, and the on-resistance increases. There was a problem.
【０００７】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電流経路の抵抗
値を低くでき、オン抵抗を下げることができる半導体装
置を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of lowering the resistance value of a current path and lowering the on-resistance. .
【０００８】[0008]
【課題を解決するための手段】請求項１の半導体装置
は、第１導電型の半導体基体と、この半導体基体の主表
面に形成される第２導電型の第１半導体領域と、上記第
１半導体領域中に形成される第１導電型の第２半導体領
域と、単一の第２半導体領域中に上記第１半導体領域に
達する深さに各々が離隔して形成される第２導電型で高
不純物濃度の複数の第３半導体領域と、上記第１半導体
領域に絶縁膜を介在して当接する第１電極と、上記第３
の半導体領域に電気的に接続される第１のコンタクト領
域、及び隣接する上記第３の半導体領域間の上記第２の
半導体領域に電気的に接続される第２のコンタクト領域
を有する第２電極と、上記半導体基体の裏面に形成され
る第３電極とを具備することを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device, comprising: a semiconductor substrate of a first conductivity type; a first semiconductor region of a second conductivity type formed on a main surface of the semiconductor substrate; A second semiconductor region of a first conductivity type formed in the semiconductor region, and a second conductivity type of a second conductivity type formed in a single second semiconductor region at a depth reaching the first semiconductor region. a plurality of third semiconductor regions of high impurity concentration, a first electrode in contact with an insulating film interposed in the first semiconductor region, the third
Contact region electrically connected to a semiconductor region of
Region, and the second region between adjacent third semiconductor regions.
Second contact region electrically connected to the semiconductor region
A second electrode having, characterized by comprising a third electrode formed on the back surface of the semiconductor body.
【０００９】請求項２に記載した半導体装置は、第１導
電型の半導体基板と、この半導体基板の主表面に形成さ
れる第２導電型のベース層と、上記ベース層中に形成さ
れる第１導電型のエミッタ層と、単一のエミッタ層中に
上記ベース層に達する深さで各々が離隔して形成される
第２導電型の複数の高濃度不純物層と、上記ベース層上
に形成されるゲート絶縁膜と、このゲート絶縁膜上に形
成されるゲート電極と、上記高濃度不純物層に電気的に
接続される第１のコンタクト領域、及び隣接する上記高
濃度不純物層間のエミッタ領域に電気的に接続される第
２のコンタクト領域を有するソース電極と、上記半導体
基板の裏面に形成されるドレイン電極とを具備すること
を特徴としている。According to a second aspect of the present invention, there is provided a semiconductor device having a first conductivity type semiconductor substrate, a second conductivity type base layer formed on a main surface of the semiconductor substrate, and a second conductivity type base layer formed in the base layer. An emitter layer of one conductivity type, a plurality of high-concentration impurity layers of a second conductivity type formed separately in the single emitter layer at a depth reaching the base layer, and formed on the base layer; The gate insulating film to be formed, the gate electrode formed on the gate insulating film, and the high-concentration impurity layer.
A first contact region to be connected, and an adjacent said height
A third region electrically connected to the emitter region between the high-concentration impurity layers.
A source electrode having two contact regions ; and a drain electrode formed on the back surface of the semiconductor substrate.
【００１０】また、請求項３の半導体装置は、第１導電
型の半導体基板と、この半導体基板の主表面に形成され
る第２導電型のベース層と、上記ベース層上に形成され
る第１導電型のエミッタ層と、単一のエミッタ層中に上
記ベース層に達する深さで各々が離隔して形成される第
２導電型の複数の高濃度不純物層と、上記半導体基板に
形成された溝内にゲート絶縁膜を介在して埋め込み形成
され、上記溝の側壁部において上記ベース層に上記ゲー
ト絶縁膜を介して対向するゲート電極と、上記高濃度不
純物層に電気的に接続される第１のコンタクト領域、及
び隣接する上記高濃度不純物層間のエミッタ領域に電気
的に接続される第２のコンタクト領域を有するソース電
極と、上記半導体基板の裏面に形成されるドレイン電極
とを具備することを特徴とする。According to a third aspect of the present invention, a semiconductor substrate of the first conductivity type, a base layer of the second conductivity type formed on the main surface of the semiconductor substrate, and a semiconductor substrate formed on the base layer. An emitter layer of one conductivity type, a plurality of high-concentration impurity layers of a second conductivity type formed separately in the single emitter layer at a depth reaching the base layer, and formed on the semiconductor substrate; is embedded with a gate insulating film formed in the groove, a gate electrode opposed to each other via the gate insulating film to the base layer in the side wall of the groove, the high concentration not
A first contact region electrically connected to the pure layer, and
And the emitter region between the adjacent high-concentration impurity layers
A source electrode having a second contact region that is electrically connected to the semiconductor substrate; and a drain electrode formed on the back surface of the semiconductor substrate.
【００１１】[0011]
【作用】エミッタ層（第２半導体領域）中に複数の高濃
度不純物層（第３半導体領域）を離隔して設けているの
で、高濃度不純物層とソース電極（第２電極）とが接触
する部分は閾値電圧の安定化、ベース電位の固定及びコ
ンタクト性の向上のために働き、ソース電極とエミッタ
層とが接触する部分はオーバーエッチング部が形成され
た時にエミッタ層の不純物濃度の低下を防止してコンタ
クト抵抗を低減するために働くので、高濃度不純物層を
設けることによる利点を損なうことなく縦型ＭＯＳ Ｆ
ＥＴ（半導体装置）における電流経路の抵抗値を低くで
き、オン抵抗を下げることができる。Since a plurality of high-concentration impurity layers (third semiconductor regions) are provided separately in the emitter layer (second semiconductor region), the high-concentration impurity layers are in contact with the source electrode (second electrode). The part works to stabilize the threshold voltage, fix the base potential and improve the contact property, and the part where the source electrode and the emitter layer are in contact prevents the impurity concentration of the emitter layer from lowering when the over-etched part is formed And works to reduce the contact resistance. Therefore, the vertical MOS F can be used without deteriorating the advantage of providing the high concentration impurity layer.
The resistance value of the current path in the ET (semiconductor device) can be reduced, and the on-resistance can be reduced.
【００１２】[0012]
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１及び図２はそれぞれ、この発明の
第１の実施例に係る半導体装置について説明するための
もので、図１は縦型ＭＯＳ ＦＥＴにおけるベース高濃
度不純物層を形成した後の状態を示している。図２は、
この図１の縦型ＭＯＳ ＦＥＴにおけるソース電極を形
成した後のＢ−Ｂ´線に沿った断面を示している。図１
のＡ−Ａ´線に沿った断面は図６と同様である。An embodiment of the present invention will be described below with reference to the drawings. FIGS. 1 and 2 are views for explaining a semiconductor device according to a first embodiment of the present invention, and FIG. 1 shows a state after forming a base high-concentration impurity layer in a vertical MOS FET. I have. FIG.
FIG. 2 shows a cross section taken along line BB ′ after a source electrode is formed in the vertical MOS FET of FIG. FIG.
6 is the same as that of FIG.
【００１３】Ｎ型シリコン基板２１の主表面にはＰ型の
ベース層２２が形成され、このベース層２２中にＮ型の
エミッタ層２３が形成されている。上記エミッタ層２３
における中央のエミッタコンタクト部には、ベース層２
２に達する深さで各々が離隔したＰ+ 型ベース高濃度不
純物層２４−１，２４−２，２４−３，…が形成され
る。上記不純物層２４−１，２４−２，２４−３，…の
表面濃度は、１×１０18ｃｍ-3以上であることが好まし
い。上記エミッタ層２３及び上記高濃度不純物層２４−
１，２４−２，２４−３，…上を除くシリコン基板２１
上には、ゲート酸化膜２５が形成され、このゲート酸化
膜２５上にポリシリコン等から成るゲート電極２６が形
成される。On the main surface of an N-type silicon substrate 21, a P-type base layer 22 is formed, and in this base layer 22, an N-type emitter layer 23 is formed. The emitter layer 23
The base emitter layer 2
2 are formed at a depth reaching P < b > 2 and the P + -type base high-concentration impurity layers 24-1, 24-2, 24-3,. The surface concentration of the impurity layers 24-1, 24-2, 24-3,... Is preferably 1 × 10 18 cm −3 or more. The emitter layer 23 and the high concentration impurity layer 24-
1, 24-2, 24-3,... Except for the silicon substrate 21
A gate oxide film 25 is formed thereon, and a gate electrode 26 made of polysilicon or the like is formed on the gate oxide film 25.
【００１４】上記縦型ＭＯＳ ＦＥＴは、次のように形
成される。まず、シリコン基板２１上に酸化膜及びポリ
シリコン層を順次形成した後、パターニングを行ってゲ
ート酸化膜２５及びゲート電極２６を形成する。次に、
上記ゲート電極２６をマスクにしてシリコン基板２１中
に不純物をイオン注入することによりベース層２２を形
成し、このベース層２２の表面にエミッタ層２３を形成
する。その後、ゲート電極２６及び露出された基板２１
上に、エミッタコンタクト部に各々が離隔した複数の開
口を有するマスクを形成する。そして、このマスクを介
してエミッタ層２３中にベース層２２と同タイプの不純
物をベース層２２に達する深さまで高濃度にイオン注入
し、Ｐ+ 型ベース高濃度不純物層２４−１，２４−２，
２４−３，…を形成する。この高濃度不純物層２４−
１，２４−２，２４−３，…は、閾値電圧の安定化、ベ
ース電位の固定、及びコンタクト性の向上を図るための
ものである。The above vertical MOS FET is formed as follows. First, after an oxide film and a polysilicon layer are sequentially formed on the silicon substrate 21, patterning is performed to form a gate oxide film 25 and a gate electrode 26. next,
The base layer 22 is formed by ion-implanting impurities into the silicon substrate 21 using the gate electrode 26 as a mask, and the emitter layer 23 is formed on the surface of the base layer 22. Thereafter, the gate electrode 26 and the exposed substrate 21
A mask is formed on the emitter contact portion, the mask having a plurality of openings that are separated from each other. Then, an impurity of the same type as that of the base layer 22 is ion-implanted into the emitter layer 23 at a high concentration to reach the base layer 22 through the mask, and the P + -type base high-concentration impurity layers 24-1 and 24-2 are implanted. ,
24-3,... Are formed. This high-concentration impurity layer 24-
.. Are for stabilizing the threshold voltage, fixing the base potential, and improving the contact property.
【００１５】次に、図２に示すように上記ゲート電極２
６及び基板２１上にＣＶＤ ＳｉＯ2 等からなるパッシ
ベーション膜２７を形成した後、ＲＩＥにより上記高濃
度不純物層２４−１，２４−２，２４−３，…上に跨が
るコンタクトホール２７Ａを形成する。そして、上記パ
ッシベーション膜２７上にアルミニウム等の金属層を蒸
着形成し、パターニングを行ってソース電極２８を形成
する。これによって、ソース電極２８がコンタクトホー
ル２７Ａを介して高濃度不純物層２４−１，２４−２，
２４−３，…及びこれらの不純物層間のエミッタ層２３
と電気的に接続される。また、ソース電極２８と同様に
して、半導体基板２１の裏面にドレイン電極（図示せ
ず）を形成する。Next, as shown in FIG.
6 and the substrate 21, a passivation film 27 made of CVD SiO 2 or the like is formed, and then a contact hole 27A extending over the high concentration impurity layers 24-1, 24-2, 24-3,. I do. Then, a metal layer such as aluminum is formed on the passivation film 27 by vapor deposition, and is patterned to form a source electrode 28. As a result, the source electrode 28 is connected to the high-concentration impurity layers 24-1, 24-2 through the contact hole 27A.
24-3,... And the emitter layer 23 between these impurity layers
Is electrically connected to In the same manner as the source electrode 28, a drain electrode (not shown) is formed on the back surface of the semiconductor substrate 21.
【００１６】このような構成によれば、エミッタ層２３
中に複数の高濃度不純物層２４−１，２４−２，２４−
３，…を離隔して設けているので、図６に示した構造と
同様に、高濃度不純物層２４−１，２４−２，２４−
３，…とソース電極２８とが接触する部分は閾値電圧の
安定化、ベース電位の固定及びコンタクト性の向上のた
めに働く。また、図２に示すようにソース電極２８とエ
ミッタ層２３とが接触する部分は、エミッタ層２３の表
面がエッチングされた場合（オーバーエッチング部が形
成された時）に、このエミッタ層２３の不純物濃度の低
下によるコンタクト抵抗の増大を低減するために働く。
すなわち、図２の領域Ｓには、Ｐ+ 型の不純物が導入さ
れないので、エミッタ層２３の不純物濃度の低下は起こ
らない。従って、高濃度不純物層２４−１，２４−２，
２４−３，…を設けることによる利点を損なうことなく
縦型ＭＯＳ ＦＥＴにおける電流経路の抵抗値を低くで
き、オン抵抗を下げることができる。According to such a configuration, the emitter layer 23
A plurality of high-concentration impurity layers 24-1, 24-2, 24-
Are spaced apart from each other, so that the high-concentration impurity layers 24-1, 24-2, and 24-, as in the structure shown in FIG.
.. And the source electrode 28 work for stabilizing the threshold voltage, fixing the base potential, and improving the contact property. Further, as shown in FIG. 2, the portion where the source electrode 28 and the emitter layer 23 are in contact with each other is formed when the surface of the emitter layer 23 is etched (when an over-etched portion is formed). It works to reduce an increase in contact resistance due to a decrease in concentration.
That is, since no P + type impurity is introduced into the region S of FIG. 2, the impurity concentration of the emitter layer 23 does not decrease. Therefore, the high concentration impurity layers 24-1, 24-2,
.. Can be reduced and the on-resistance can be reduced without impairing the advantages provided by providing 24-3,.
【００１７】なお、この発明は上記実施例に限定される
ものではなく、図３及び図４に示すようなトレンチ構造
の縦型ＭＯＳ ＦＥＴにも適用可能である。図３におい
て、３１はＮ型シリコン基板、３２はＰ型のベース層、
３３はＮ型のエミッタ層、３４Ａ−１，３４Ａ−２，３
４Ａ−３，…及び３４Ｂ−１，３４Ｂ−２，３４Ｂ−
３，…はそれぞれ表面濃度が１×１０18ｃｍ-3以上のＰ
+ 型ベース高濃度不純物層、３５はゲート酸化膜、３６
はゲート電極であり、このゲート電極３６は基板３１に
形成された溝４０内にゲート絶縁膜３５を介在して埋め
込まれている。これによって、ゲート電極３６は、溝４
０の側壁部においてベース層３２にゲート絶縁膜３５を
介して対向して配置される。また、図４において、３７
はＣＶＤ ＳｉＯ2 等からなるパッシベーション膜、３
７Ａ，３７Ｂはコンタクトホール、３８はソース電極で
ある。なお、図示しないが基板３１の裏面にはドレイン
電極が形成される。The present invention is not limited to the above embodiment, but is also applicable to a vertical MOS FET having a trench structure as shown in FIGS. In FIG. 3, 31 is an N-type silicon substrate, 32 is a P-type base layer,
33 is an N-type emitter layer, 34A-1, 34A-2, 3
4A-3, ... and 34B-1, 34B-2, 34B-
3, ... are P having a surface concentration of 1 × 10 18 cm −3 or more.
+ Type base high concentration impurity layer, 35 is a gate oxide film, 36
Is a gate electrode, and the gate electrode 36 is buried in a groove 40 formed in the substrate 31 with a gate insulating film 35 interposed therebetween. As a result, the gate electrode 36 is
In the side wall portion of No. 0, it is arranged to face the base layer 32 with the gate insulating film 35 interposed therebetween. In FIG. 4, 37
Denotes a passivation film made of CVD SiO 2 or the like, 3
7A and 37B are contact holes, and 38 is a source electrode. Although not shown, a drain electrode is formed on the back surface of the substrate 31.
【００１８】上記図３及び図４に示したようなトレンチ
構造の縦型ＭＯＳ ＦＥＴであっても上記第１の実施例
と同様に、高濃度不純物層３４Ａ−１，３４Ａ−２，３
４Ａ−３，…及び３４Ｂ−１，３４Ｂ−２，３４Ｂ−
３，…とソース電極３８とが接触する部分は閾値電圧の
安定化、ベース電位の固定及びコンタクト性の向上のた
めに働き、ソース電極３８とエミッタ層３３とが接触す
る部分は、エミッタ層３３の不純物濃度の低下が少ない
ので、オーバーエッチングによりエミッタ層３３の表面
がエッチングされた場合にコンタクト抵抗の増大を防止
するために働く。従って、高濃度不純物層３４Ａ−１，
３４Ａ−２，３４Ａ−３，…及び３４Ｂ−１，３４Ｂ−
２，３４Ｂ−３，…を設けることによる利点を損なうこ
となく、トレンチ構造の縦型ＭＯＳ ＦＥＴにおける電
流経路の抵抗値を低くでき、オン抵抗を下げることがで
きる。Even in the case of the vertical type MOS FET having the trench structure as shown in FIGS . 3 and 4 , similarly to the first embodiment, the high-concentration impurity layers 34A-1, 34A-2, 3 are formed.
4A-3, ... and 34B-1, 34B-2, 34B-
Are in contact with the source electrode 38 to stabilize the threshold voltage, fix the base potential, and improve the contact property. The portion where the source electrode 38 and the emitter layer 33 are in contact is the emitter layer 33. Since the decrease in impurity concentration is small, it works to prevent an increase in contact resistance when the surface of the emitter layer 33 is etched by over-etching. Therefore, the high-concentration impurity layers 34A-1,
34A-2, 34A-3, ... and 34B-1, 34B-
.. Can be reduced and the on-resistance can be reduced without impairing the advantages provided by the 2,34B-3,...
【００１９】[0019]
【発明の効果】以上説明したようにこの発明によれば、
電流経路の抵抗を低くでき、素子のオン抵抗を下げるこ
とができる半導体装置が得られる。As explained above, according to the present invention,
A semiconductor device can be obtained in which the resistance of the current path can be reduced and the on-resistance of the element can be reduced.
【図１】この発明の第１の実施例に係る半導体装置につ
いて説明するためのもので、縦型ＭＯＳ ＦＥＴにおけ
るベース高濃度不純物層を形成した後の状態を示す斜視
図。FIG. 1 is a perspective view for explaining a semiconductor device according to a first embodiment of the present invention, showing a state after forming a base high-concentration impurity layer in a vertical MOS FET.
【図２】この発明の第１の実施例に係る半導体装置につ
いて説明するためのもので、図１に示した縦型ＭＯＳ
ＦＥＴにおけるソース電極を形成した後のＢ−Ｂ´線に
沿った断面図。FIG. 2 is a view for explaining a semiconductor device according to a first embodiment of the present invention, which is a vertical MOS transistor shown in FIG. 1;
FIG. 3 is a cross-sectional view taken along the line BB ′ after forming a source electrode in the FET.
【図３】この発明の第２の実施例に係る半導体装置につ
いて説明するためのもので、トレンチ構造の縦型ＭＯＳ
ＦＥＴにおけるベース高濃度不純物層を形成した後の
状態を示す斜視図。FIG. 3 is a view for explaining a semiconductor device according to a second embodiment of the present invention, and is a vertical MOS having a trench structure.
FIG. 3 is a perspective view showing a state after forming a base high-concentration impurity layer in the FET.
【図４】この発明の第２の実施例に係る半導体装置につ
いて説明するためのもので、図３に示したトレンチ構造
の縦型ＭＯＳ ＦＥＴにおけるソース電極を形成した後
のＣ−Ｃ´線に沿った断面図。FIG. 4 is for describing a semiconductor device according to a second embodiment of the present invention. FIG. 4 is a cross-sectional view taken along a line CC ′ after forming a source electrode in the vertical MOS FET having the trench structure shown in FIG. Sectional view along.
【図５】従来の半導体装置について説明するためのもの
で、縦型ＭＯＳ ＦＥＴにおけるベース高濃度不純物層
を形成した後の状態を示す斜視図。FIG. 5 is a perspective view for explaining a conventional semiconductor device, showing a state after forming a base high-concentration impurity layer in a vertical MOS FET.
【図６】従来の半導体装置について説明するためのもの
で、図５に示した縦型ＭＯＳＦＥＴにおけるソース電極
を形成した後のＡ−Ａ´線に沿った断面図。6 is a cross-sectional view taken along line AA 'after forming a source electrode in the vertical MOSFET shown in FIG. 5 for explaining a conventional semiconductor device.
２１，３１…シリコン基板、２２，３２…ベース層、２
３，３３…エミッタ層、２４，３４Ａ−１，３４Ａ−
２，３４Ａ−３，…，３４Ｂ−１，３４Ｂ−２，３４Ｂ
−３，… …ベース高濃度不純物層、２５，３５…ゲー
ト酸化膜、２６，３６…ゲート電極、２７，３７…パッ
シベーション膜、２８，３８…ソース電極、４０…溝。21, 31: silicon substrate, 22, 32: base layer, 2
3, 33 ... emitter layer, 24, 34A-1, 34A-
2, 34A-3, ..., 34B-1, 34B-2, 34B
-3, a base high-concentration impurity layer, 25, 35 gate oxide film, 26, 36 gate electrode, 27, 37 passivation film, 28, 38 source electrode, 40 groove.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 越野 裕 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (56)参考文献 特開 平４−180238（ＪＰ，Ａ) 特開 昭64−89465（ＪＰ，Ａ) 特開 昭59−231860（ＪＰ，Ａ) 特開 平２−60169（ＪＰ，Ａ) 特開 平１−198076（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Hiroshi Koshino 1 Toshiba, Komukai Toshiba-cho, Saisaki-ku, Kawasaki City, Kanagawa Prefecture (56) References JP-A-4-180238 (JP, A) JP-A-64-89465 (JP, A) JP-A-59-231860 (JP, A) JP-A-2-60169 (JP, A) JP-A-1-198076 (JP, A) (58) Fields investigated (Int) .Cl. 7 , DB name) H01L 29/78
Claims (4)
基体の主表面に形成される第２導電型の第１半導体領域
と、上記第１半導体領域中に形成される第１導電型の第
２半導体領域と、単一の第２半導体領域中に上記第１半
導体領域に達する深さに各々が離隔して形成される第２
導電型で高不純物濃度の複数の第３半導体領域と、上記
第１半導体領域に絶縁膜を介在して当接する第１電極
と、上記第３の半導体領域に電気的に接続される第１の
コンタクト領域、及び隣接する上記第３の半導体領域間
の上記第２の半導体領域に電気的に接続される第２のコ
ンタクト領域を有する第２電極と、上記半導体基体の裏
面に形成される第３電極とを具備することを特徴とする
半導体装置。A first conductive type semiconductor substrate; a second conductive type first semiconductor region formed on a main surface of the semiconductor substrate; and a first conductive type first semiconductor region formed in the first semiconductor region. A second semiconductor region and a second semiconductor region formed in the single second semiconductor region at a depth reaching the first semiconductor region.
A plurality of third semiconductor regions having a high impurity concentration of a conductive type, a first electrode contacting the first semiconductor region with an insulating film interposed therebetween, and a first electrode electrically connected to the third semiconductor region.
Between the contact region and the adjacent third semiconductor region
A second core electrically connected to the second semiconductor region
A semiconductor device comprising: a second electrode having a contact region; and a third electrode formed on a back surface of the semiconductor substrate.
基板の主表面に形成される第２導電型のベース層と、上
記ベース層中に形成される第１導電型のエミッタ層と、
単一のエミッタ層中に上記ベース層に達する深さで各々
が離隔して形成される第２導電型の複数の高濃度不純物
層と、上記ベース層上に形成されるゲート絶縁膜と、こ
のゲート絶縁膜上に形成されるゲート電極と、上記高濃
度不純物層に電気的に接続される第１のコンタクト領
域、及び隣接する上記高濃度不純物層間のエミッタ領域
に電気的に接続される第２のコンタクト領域を有するソ
ース電極と、上記半導体基板の裏面に形成されるドレイ
ン電極とを具備することを特徴とする半導体装置。2. A semiconductor substrate of a first conductivity type, a base layer of a second conductivity type formed on a main surface of the semiconductor substrate, an emitter layer of a first conductivity type formed in the base layer,
A plurality of second-conductivity-type high-concentration impurity layers formed in a single emitter layer at a depth reaching the base layer, and a gate insulating film formed on the base layer; a gate electrode formed on the gate insulating film, the high concentrated
Contact region electrically connected to the impurity layer
Region and emitter region between adjacent high concentration impurity layers
A source electrode having a second contact region electrically connected to the semiconductor substrate; and a drain electrode formed on a back surface of the semiconductor substrate.
基板の主表面に形成される第２導電型のベース層と、上
記ベース層上に形成される第１導電型のエミッタ層と、
単一のエミッタ層中に上記ベース層に達する深さで各々
が離隔して形成される第２導電型の複数の高濃度不純物
層と、上記半導体基板に形成された溝内にゲート絶縁膜
を介在して埋め込み形成され、上記溝の側壁部において
上記ベース層に上記ゲート絶縁膜を介して対向するゲー
ト電極と、上記高濃度不純物層に電気的に接続される第
１のコンタクト領域、及び隣接する上記高濃度不純物層
間のエミッタ領域に電気的に接続される第２のコンタク
ト領域を有するソース電極と、上記半導体基板の裏面に
形成されるドレイン電極とを具備することを特徴とする
半導体装置。3. A semiconductor substrate of a first conductivity type, a base layer of a second conductivity type formed on a main surface of the semiconductor substrate, an emitter layer of a first conductivity type formed on the base layer,
A plurality of second-conductivity-type high-concentration impurity layers formed separately in the single emitter layer at a depth reaching the base layer; and a gate insulating film in a trench formed in the semiconductor substrate. A gate electrode which is buried interposed therebetween and which is electrically connected to the gate electrode facing the base layer via the gate insulating film at the side wall of the trench, and to the high concentration impurity layer;
1 contact region and the adjacent high concentration impurity layer
Second contact electrically connected to the emitter region between
And a drain electrode formed on the back surface of the semiconductor substrate.
１０１８ｃｍ−３以上であることを特徴とする請求項２
または３記載の半導体装置。4. The high-concentration impurity layer has a surface concentration of 1 ×
3. It is 10 < 18 > cm <-3 > or more.
Or the semiconductor device according to 3.
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