JP3197765B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP3197765B2 JP3197765B2 JP30228494A JP30228494A JP3197765B2 JP 3197765 B2 JP3197765 B2 JP 3197765B2 JP 30228494 A JP30228494 A JP 30228494A JP 30228494 A JP30228494 A JP 30228494A JP 3197765 B2 JP3197765 B2 JP 3197765B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- protection diode
- power supply
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、詳し
くは入力回路を静電気から保護するための保護ダイオー
ドを設け、入力回路の動作電源よりも高い電圧レベルの
入力信号を入力できるものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a protection diode for protecting an input circuit from static electricity and capable of inputting an input signal having a higher voltage level than an operation power supply of the input circuit.
【０００２】[0002]
【従来の技術】図３に従来の半導体装置２１を示す。入
力回路２２は電源ＶCC及びグランドＧＮＤ間に直列に接
続されたＰＭＯＳトランジスタ２３及びＮＭＯＳトラン
ジスタ２４からなるＣＭＯＳインバータである。トラン
ジスタ２３，２４の各ゲートは入力端子２５に接続さ
れ、トランジスタ２３，２４間には出力端子２６が設け
られている。入力回路２２は入力端子２５に入力される
入力信号ＩＮの電圧レベルを反転した信号Ｓ０を出力す
る。2. Description of the Related Art FIG. 3 shows a conventional semiconductor device 21. The input circuit 22 is a CMOS inverter composed of a PMOS transistor 23 and an NMOS transistor 24 connected in series between the power supply VCC and the ground GND. Each gate of the transistors 23 and 24 is connected to an input terminal 25, and an output terminal 26 is provided between the transistors 23 and 24. The input circuit 22 outputs a signal S0 obtained by inverting the voltage level of the input signal IN input to the input terminal 25.
【０００３】入力端子２５と電源ＶCCとの間には保護ダ
イオード２７が接続され、グランドＧＮＤと入力端子２
５との間には保護ダイオード２８が接続されている。保
護ダイオード２７，２８はアノード及びカソード間の電
位差が０．３〜０．７ボルト程度あると、オンする。従
って、保護ダイオード２７は入力端子２５に瞬間的に正
の高電圧が印加されたときオンして入力端子２５から電
源ＶCCに電流を流すことにより、入力回路２２の破壊を
防止する。また、保護ダイオード２８は入力端子２５に
瞬間的に負電圧が印加されたときオンしてグランドＧＮ
Ｄから入力端子２５に電流を流すことにより、入力回路
２２の破壊を防止する。[0003] A protection diode 27 is connected between the input terminal 25 and the power supply VCC, and the ground GND and the input terminal 2 are connected.
5, a protection diode 28 is connected. The protection diodes 27 and 28 are turned on when the potential difference between the anode and the cathode is about 0.3 to 0.7 volt. Therefore, the protection diode 27 is turned on when a positive high voltage is momentarily applied to the input terminal 25, and a current flows from the input terminal 25 to the power supply VCC, thereby preventing the input circuit 22 from being destroyed. The protection diode 28 is turned on when a negative voltage is instantaneously applied to the input terminal 25 to turn on the ground GN.
By flowing a current from D to the input terminal 25, the destruction of the input circuit 22 is prevented.
【０００４】[0004]
【発明が解決しようとする課題】ところが、近年の半導
体装置の低消費電力化が要求されており、そのために動
作電源が５ボルトから３ボルトに移行しつつある。３ボ
ルトの動作電源の半導体装置２１に対して、動作電源が
現行の５ボルトである別の半導体装置から入力信号ＩＮ
を入力すると、図３の保護ダイオード２７のアノード及
びカソード間の電位差が２ボルトとなり、通常動作時に
おいて保護ダイオード２７がオンしてしまう。それによ
り、入力端子２５から保護ダイオード２７を介して電源
ＶCCにリーク電流が流れてしまう。However, in recent years, there has been a demand for lower power consumption of semiconductor devices, and as a result, the operating power supply has been shifting from 5 volts to 3 volts. For a semiconductor device 21 having an operating power supply of 3 volts, an input signal IN is input from another semiconductor device having an operating power supply of 5 volts.
Is input, the potential difference between the anode and the cathode of the protection diode 27 in FIG. 3 becomes 2 volts, and the protection diode 27 is turned on during normal operation. As a result, a leak current flows from the input terminal 25 to the power supply VCC via the protection diode 27.
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、入力信号の電圧よりも
半導体装置の高電位電源の電圧が低い場合にも入力信号
から高電位電源へのリーク電流を発生させず、しかも入
力信号の瞬間的な高電圧から入力回路を保護できる保護
ダイオードを備えた半導体装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problem, and an object of the present invention is to provide a high potential power supply from an input signal even when the voltage of the high potential power supply of the semiconductor device is lower than the voltage of the input signal. It is an object of the present invention to provide a semiconductor device including a protection diode that does not generate a leakage current to the input circuit and that can protect an input circuit from an instantaneous high voltage of an input signal.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明では、入力信号が入力される入力回
路と、前記入力回路を保護するための保護ダイオードと
を備えた半導体装置において、前記保護ダイオードと入
力端子との間にＭＯＳトランジスタを設け、前記ＭＯＳ
トランジスタのゲートには前記入力信号が供給され、該
ＭＯＳトランジスタのバックゲートには低電位電源が供
給されることを特徴とする。To achieve the above object, according to the first aspect of the present invention, an input circuit for inputting an input signal is provided.
And a protection diode for protecting the input circuit.
In the semiconductor device having:
A MOS transistor is provided between the MOS transistor
The input signal is supplied to the gate of the transistor.
A low-potential power supply is supplied to the back gate of the MOS transistor.
It is characterized by being fed .
【０００７】請求項２の発明では、前記ＭＯＳトランジ
スタは、前記保護ダイオードと前記入力端子との間に直
列接続されていることを特徴とする。請求項３の発明で
は、前記ＭＯＳトランジスタのソース又はドレインが前
記入力回路に接続されていることを特徴とする。According to the second aspect of the present invention, the MOS transistor
The star is directly connected between the protection diode and the input terminal.
It is characterized by being connected in columns . According to the third aspect of the present invention, the source or the drain of the MOS transistor is
It is connected to the input circuit .
【０００８】請求項４の発明では、前記入力回路はイン
バータを含むことを特徴とする。According to the invention of claim 4, the input circuit is an input circuit.
It is characterized by including a barter .
【０００９】[0009]
【作用】請求項１の発明によれば、ＮＭＯＳトランジス
タのバックゲートは低電位電源に接続されているため、
基板バイアス効果によってＮＭＯＳトランジスタのしき
い値電圧は増加する。保護ダイオードに印加される電圧
は入力信号の電圧からＮＭＯＳトランジスタのしきい値
電圧分だけ下げられる。従って、入力信号の電圧が、半
導体装置の高電位電源の電圧と、保護ダイオードがオン
する電圧と、ＮＭＯＳトランジスタのしきい値電圧との
合計よりも大きくなければ、保護ダイオードはオンせ
ず、入力信号から高電位電源への保護ダイオードを介す
るリーク電流の発生が防止される。また、入力信号が瞬
間的に高電圧になると、保護ダイオードがオンして入力
端子から高電位電源に電流が流れ、入力回路が保護され
る。According to the first aspect of the present invention, since the back gate of the NMOS transistor is connected to the low potential power supply,
The threshold voltage of the NMOS transistor increases due to the substrate bias effect. The voltage applied to the protection diode is reduced by the threshold voltage of the NMOS transistor from the voltage of the input signal. Therefore, unless the input signal voltage is higher than the sum of the voltage of the high-potential power supply of the semiconductor device, the voltage at which the protection diode turns on, and the threshold voltage of the NMOS transistor, the protection diode does not turn on, and The occurrence of leakage current from the signal to the high potential power supply via the protection diode is prevented. When the input signal instantaneously becomes a high voltage, the protection diode is turned on and a current flows from the input terminal to the high potential power supply, thereby protecting the input circuit.
【００１０】請求項２の発明によれば、入力回路には入
力信号の電圧が下げられることなく印加される。請求項
３の発明によれば、入力回路にも入力信号の電圧からＮ
ＭＯＳトランジスタのしきい値電圧分だけ下げられた電
圧が印加される。According to the present invention, the voltage of the input signal is applied to the input circuit without being reduced. According to the invention of claim 3, the voltage of the input signal is also N
A voltage lowered by the threshold voltage of the MOS transistor is applied.
【００１１】請求項４の発明によれば、入力信号の電圧
レベルは入力回路によって反転される。According to the present invention, the voltage level of the input signal is inverted by the input circuit.
【００１２】[0012]
［第１実施例］以下、本発明を具体化した第１実施例を
図１に従って説明する。[First Embodiment] A first embodiment of the present invention will now be described with reference to FIG.
【００１３】本実施例の半導体装置１には高電位電源と
しての電源ＶCCと、低電位電源としてのグランドＧＮＤ
とが動作電源として供給されている。なお、本実施例で
は電源ＶCCの電圧を３ボルトとする。The semiconductor device 1 of this embodiment has a power supply VCC as a high potential power supply and a ground GND as a low potential power supply.
Are supplied as operating power. In this embodiment, the voltage of the power supply VCC is 3 volts.
【００１４】半導体装置１は入力回路２及び内部回路１
０を備えている。入力回路２は電源ＶCCとグランドＧＮ
Ｄとの間に直列に接続されたＰＭＯＳトランジスタ３及
びＮＭＯＳトランジスタ４からなるＣＭＯＳインバータ
である。トランジスタ３，４の各ゲートは入力端子５に
接続され、トランジスタ３，４間には出力端子６が設け
られている。入力回路２は入力端子５に入力される入力
信号ＩＮの電圧レベルを反転した信号Ｓ１を内部回路１
０に出力する。入力回路２はＣＭＯＳインバータである
ため、電源ＶCCの電圧からグランドＧＮＤの電圧までの
振幅を持つ信号Ｓ１を出力できる。なお、入力回路２の
トランジスタ３，４は５ボルトの耐圧を備えている。The semiconductor device 1 includes an input circuit 2 and an internal circuit 1
0 is provided. Input circuit 2 has power supply VCC and ground GN
This is a CMOS inverter composed of a PMOS transistor 3 and an NMOS transistor 4 connected in series with D. Each gate of the transistors 3 and 4 is connected to an input terminal 5, and an output terminal 6 is provided between the transistors 3 and 4. The input circuit 2 outputs the signal S1 obtained by inverting the voltage level of the input signal IN input to the input terminal 5 to the internal circuit 1
Output to 0. Since the input circuit 2 is a CMOS inverter, it can output a signal S1 having an amplitude from the voltage of the power supply VCC to the voltage of the ground GND. The transistors 3 and 4 of the input circuit 2 have a withstand voltage of 5 volts.
【００１５】図示しないが内部回路１０にも電源ＶCC及
びグランドＧＮＤが動作電源として供給されている。内
部回路１０は信号Ｓ１に基づいて動作する。入力端子５
と電源ＶCCとの間にはＮＭＯＳトランジスタ９及び保護
ダイオード７が直列に接続されている。すなわち、ＮＭ
ＯＳトランジスタ９のゲート及びドレインは入力端子５
に接続され、ＮＭＯＳトランジスタ９のソースは保護ダ
イオード７のアノードに接続され、ＮＭＯＳトランジス
タ９のバックゲートはグランドＧＮＤに接続されてい
る。ＮＭＯＳトランジスタ９はソースホロワであり、保
護ダイオード７のアノードに印加する電圧を、入力信号
ＩＮの電圧から同トランジスタ９のしきい値電圧Ｖth分
だけ低下させるものである。また、ＮＭＯＳトランジス
タ９及び入力回路２は入力端子５に並列に接続されてい
る。グランドＧＮＤと入力端子５との間には保護ダイオ
ード８が接続されている。保護ダイオード７，８はアノ
ード及びカソード間の電位差が０．３〜０．７ボルト程
度あると、オンする。Although not shown, the power supply VCC and the ground GND are also supplied to the internal circuit 10 as operating power. The internal circuit 10 operates based on the signal S1. Input terminal 5
An NMOS transistor 9 and a protection diode 7 are connected in series between the power supply and the power supply VCC. That is, NM
The gate and drain of the OS transistor 9 are connected to the input terminal 5
The source of the NMOS transistor 9 is connected to the anode of the protection diode 7, and the back gate of the NMOS transistor 9 is connected to the ground GND. The NMOS transistor 9 is a source follower, and lowers the voltage applied to the anode of the protection diode 7 from the voltage of the input signal IN by the threshold voltage Vth of the transistor 9. The NMOS transistor 9 and the input circuit 2 are connected to the input terminal 5 in parallel. The protection diode 8 is connected between the ground GND and the input terminal 5. The protection diodes 7 and 8 are turned on when the potential difference between the anode and the cathode is about 0.3 to 0.7 volt.
【００１６】従って、入力端子５に瞬間的に−０．７〜
−０．３ボルトよりも低い負電圧が印加されると、保護
ダイオード８はオンしてグランドＧＮＤから入力端子５
に電流が流れ、入力回路２の負電圧による破壊が防止さ
れる。Accordingly, the input terminal 5 is instantaneously set to -0.7 to
When a negative voltage lower than -0.3 volts is applied, the protection diode 8 is turned on to connect the ground terminal GND to the input terminal 5.
Current flows through the input circuit 2 to prevent the input circuit 2 from being damaged by a negative voltage.
【００１７】また、保護ダイオード７のアノードに印加
される電圧は入力信号ＩＮの電圧からＮＭＯＳトランジ
スタ９のしきい値電圧Ｖth分だけ下げられる。従って、
入力信号ＩＮの電圧が、半導体装置１の電源ＶCCの電圧
と、保護ダイオード７がオンする電圧０．３〜０．７ボ
ルトと、ＮＭＯＳトランジスタ９のしきい値電圧Ｖthと
の合計よりも大きくなければ、保護ダイオード７はオン
せず、入力信号ＩＮから電源ＶCCへの保護ダイオード７
を介するリーク電流の発生が防止される。また、入力信
号ＩＮの電圧が瞬間的に電源ＶCCの電圧と、保護ダイオ
ード７がオンする電圧０．３〜０．７ボルトと、ＮＭＯ
Ｓトランジスタ９のしきい値電圧Ｖthとの合計よりも高
い電圧になると、保護ダイオード７がオンして入力端子
５から電源ＶCCに電流が流れ、入力回路２の高電圧によ
る破壊が防止される。Further, the voltage applied to the anode of the protection diode 7 is reduced by the threshold voltage Vth of the NMOS transistor 9 from the voltage of the input signal IN. Therefore,
The voltage of the input signal IN must be larger than the sum of the voltage of the power supply VCC of the semiconductor device 1, the voltage for turning on the protection diode 7 of 0.3 to 0.7 volts, and the threshold voltage Vth of the NMOS transistor 9. For example, the protection diode 7 does not turn on, and the protection diode 7 from the input signal IN to the power supply VCC is not turned on.
Is prevented from being generated through the leak current. Further, the voltage of the input signal IN is instantaneously changed to the voltage of the power supply VCC, the voltage for turning on the protection diode 7 to 0.3 to 0.7 volts,
When the voltage becomes higher than the sum of the threshold voltage Vth of the S transistor 9 and the protection diode 7, the protection diode 7 is turned on, a current flows from the input terminal 5 to the power supply VCC, and the input circuit 2 is prevented from being damaged by the high voltage.
【００１８】本実施例では、ＮＭＯＳトランジスタ９の
バックゲートはグランドＧＮＤに接続されているため、
同トランジスタ９のバックゲート・ソース間の電圧が増
大する。そのため、基板バイアス効果によってＮＭＯＳ
トランジスタ９のしきい値電圧Ｖthは増加する。バック
ゲート・ソース間電圧ＶBSによるしきい値電圧の増加分
ΔＶthは以下の式（１）で近似することができる。In this embodiment, since the back gate of the NMOS transistor 9 is connected to the ground GND,
The voltage between the back gate and the source of the transistor 9 increases. For this reason, NMOS
The threshold voltage Vth of the transistor 9 increases. The increase ΔVth of the threshold voltage due to the back gate-source voltage VBS can be approximated by the following equation (1).
【００１９】 ΔＶth≒√（ＶBS）／２ …（１） しきい値電圧Ｖthは、バックゲート・ソース間電圧が０
ボルトの時のしきい値電圧をＶth0 とすると、以下の式
（２）で表すことができる。ΔVth ≒ √ (VBS) / 2 (1) The threshold voltage Vth is such that the back gate-source voltage is 0
If the threshold voltage at volts is Vth0, it can be expressed by the following equation (2).
【００２０】 Ｖth＝Ｖth0 ＋ΔＶth …（２） 今、電源ＶCCが３ボルトであるため、保護ダイオード７
をオンさせるためには、そのアノードに３．３〜３．７
ボルト以上の電圧を印加する必要がある。このときのＮ
ＭＯＳトランジスタ９のしきい値電圧の増加分ΔＶth
は、式（１）に基づいて０．９１〜０．９６ボルトとな
る。また、しきい値電圧Ｖth0 を０．８ボルトとする
と、ＮＭＯＳトランジスタ９のしきい値電圧Ｖthは、式
（２）に基づいて１．７１〜１．７６ボルトとなる。従
って、保護ダイオード７をオンさせるためには入力信号
ＩＮの電圧を５．１〜５．５ボルト付近以上の値にする
必要がある。入力信号ＩＮの電圧が５ボルト以下である
場合には保護ダイオード７はオフする。Vth = Vth0 + ΔVth (2) Now that the power supply VCC is 3 volts, the protection diode 7
To turn on, 3.3-3.7
It is necessary to apply a voltage of volts or more. N at this time
Increase ΔVth of threshold voltage of MOS transistor 9
Is 0.91 to 0.96 volts based on equation (1). If the threshold voltage Vth0 is 0.8 volts, the threshold voltage Vth of the NMOS transistor 9 becomes 1.71 to 1.76 volts based on the equation (2). Therefore, in order to turn on the protection diode 7, the voltage of the input signal IN needs to be set to a value of about 5.1 to 5.5 volts or more. When the voltage of the input signal IN is 5 volts or less, the protection diode 7 is turned off.
【００２１】従って、電源ＶCCが３ボルトである本実施
例の半導体装置１に対して、動作電源が現行の５ボルト
である別の半導体装置から０〜５ボルトの振幅を持つ入
力信号ＩＮを入力しても、保護ダイオード７はオフし、
入力信号ＩＮから電源ＶCCへの保護ダイオード７を介す
るリーク電流の発生を防止できる。Therefore, an input signal IN having an amplitude of 0 to 5 volts is input to another semiconductor device having an operating power supply of 5 volts to the semiconductor device 1 of this embodiment having a power supply VCC of 3 volts. Even so, the protection diode 7 turns off,
Leakage current from the input signal IN to the power supply VCC via the protection diode 7 can be prevented.
【００２２】また、入力信号ＩＮの電圧が瞬間的に５．
５ボルト以上の高電圧になると、保護ダイオード７がオ
ンして入力端子５から電源ＶCCに電流が流すことがで
き、入力回路２の高電圧による破壊を防止することがで
きる。Also, the voltage of the input signal IN instantaneously rises to 5.
When the voltage becomes higher than 5 volts, the protection diode 7 is turned on to allow a current to flow from the input terminal 5 to the power supply VCC, thereby preventing the input circuit 2 from being damaged by the high voltage.
【００２３】［第２実施例］次に、本発明の第２実施例
の半導体装置を図２に従って説明する。なお、図１と同
様の構成については同一の符号を付してその説明を一部
省略する。Second Embodiment Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. The same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be partially omitted.
【００２４】本実施例の半導体装置１１では、ＮＭＯＳ
トランジスタ１２は保護ダイオード７と入力端子５との
間に直列に接続されるとともに、入力端子５と入力回路
２との間に直列に接続されている。すなわち、ＮＭＯＳ
トランジスタ１２のゲート及びドレインは入力端子５に
接続され、ＮＭＯＳトランジスタ１２のソースは保護ダ
イオード７のアノード及び入力回路２のＰＭＯＳ及びＮ
ＭＯＳトランジスタ３，４のゲートに接続され、ＮＭＯ
Ｓトランジスタ１２のバックゲートはグランドＧＮＤに
接続されている。In the semiconductor device 11 of this embodiment, the NMOS
The transistor 12 is connected in series between the protection diode 7 and the input terminal 5, and is connected in series between the input terminal 5 and the input circuit 2. That is, NMOS
The gate and the drain of the transistor 12 are connected to the input terminal 5, and the source of the NMOS transistor 12 is the anode of the protection diode 7 and the PMOS and N of the input circuit 2.
Connected to the gates of MOS transistors 3 and 4
The back gate of the S transistor 12 is connected to the ground GND.
【００２５】ＮＭＯＳトランジスタ１２はソースホロワ
であり、保護ダイオード７のアノード及び入力回路２に
印加する電圧を、入力信号ＩＮの電圧から同トランジス
タ１２のしきい値電圧Ｖth分だけ低下させるものであ
る。The NMOS transistor 12 is a source follower, and lowers the voltage applied to the anode of the protection diode 7 and the input circuit 2 from the voltage of the input signal IN by the threshold voltage Vth of the transistor 12.
【００２６】保護ダイオード８のアノードはグランドＧ
ＮＤに接続され、カソードは入力端子５に接続されてい
る。すなわち、保護ダイオード８は入力端子５に対して
ＮＭＯＳトランジスタ１２と並列に接続されている。The anode of the protection diode 8 is ground G
ND, and the cathode is connected to the input terminal 5. That is, the protection diode 8 is connected to the input terminal 5 in parallel with the NMOS transistor 12.
【００２７】従って、本実施例の半導体装置１１におい
ても、入力端子５に−０．７〜−０．３ボルトよりも低
い負電圧が印加されると、保護ダイオード８はオンして
グランドＧＮＤから入力端子５に電流が流れ、入力回路
２の負電圧による破壊が防止される。Therefore, also in the semiconductor device 11 of this embodiment, when a negative voltage lower than -0.7 to -0.3 volt is applied to the input terminal 5, the protection diode 8 is turned on and the protection diode 8 is turned off from the ground GND. A current flows through the input terminal 5 to prevent the input circuit 2 from being damaged by a negative voltage.
【００２８】また、本実施例においても入力信号ＩＮの
電圧はＮＭＯＳトランジスタ１２のしきい値電圧分だけ
下げられるので、入力信号ＩＮの電圧が瞬間的に５．５
ボルト以上の高電圧になると、保護ダイオード７がオン
して入力端子５から電源ＶCCに電流が流すことができ、
入力回路２の高電圧による破壊を防止することができ
る。入力信号ＩＮの電圧が５ボルト以下である場合には
保護ダイオード７はオフし、入力信号ＩＮから電源ＶCC
への保護ダイオード７を介するリーク電流の発生を防止
できる。Also in this embodiment, since the voltage of the input signal IN is reduced by the threshold voltage of the NMOS transistor 12, the voltage of the input signal IN is 5.5 instantaneously.
When the voltage becomes higher than volt, the protection diode 7 is turned on, and a current can flow from the input terminal 5 to the power supply VCC.
Destruction of the input circuit 2 due to high voltage can be prevented. When the voltage of the input signal IN is 5 volts or less, the protection diode 7 is turned off, and the power supply VCC is supplied from the input signal IN.
Leakage current through the protection diode 7 can be prevented.
【００２９】さらに、本実施例では、ＮＭＯＳトランジ
スタ１２は入力端子５と入力回路２との間に直列に接続
されているので、入力回路２に印加される電圧も入力信
号ＩＮの電圧からＮＭＯＳトランジスタ１２のしきい値
電圧分だけ下げられる。従って、入力回路２のＰＭＯＳ
及びＮＭＯＳトランジスタ３，４のゲートの耐圧を電源
ＶCCとすることができる。Further, in this embodiment, since the NMOS transistor 12 is connected in series between the input terminal 5 and the input circuit 2, the voltage applied to the input circuit 2 is also reduced from the voltage of the input signal IN by the NMOS transistor 12. The threshold voltage is reduced by twelve threshold voltages. Therefore, the PMOS of the input circuit 2
The withstand voltage of the gates of the NMOS transistors 3 and 4 can be set to the power supply VCC.
【００３０】[0030]
【発明の効果】以上詳述したように、本発明によれば、
入力信号から高電位電源へのリーク電流を発生させず、
しかも入力信号の瞬間的な高電圧から入力回路を保護す
ることができる。As described in detail above, according to the present invention,
No leakage current from input signal to high potential power supply
In addition, the input circuit can be protected from an instantaneous high voltage of the input signal.
【図１】一実施例の半導体装置を示す回路図FIG. 1 is a circuit diagram showing a semiconductor device according to one embodiment.
【図２】別の実施例の半導体装置を示す回路図FIG. 2 is a circuit diagram showing a semiconductor device according to another embodiment.
【図３】従来の半導体装置を示す回路図FIG. 3 is a circuit diagram showing a conventional semiconductor device.
２ 入力回路 ３ ＰＭＯＳトランジスタ ４ ＮＭＯＳトランジスタ ５ 入力端子 ７，８ 保護ダイオード ９，１１ ＮＭＯＳトランジスタ ＧＮＤ 低電位電源としてのグランド ＩＮ 入力信号 ＶCC 高電位電源 2 Input circuit 3 PMOS transistor 4 NMOS transistor 5 Input terminal 7, 8 Protection diode 9, 11 NMOS transistor GND Ground as low potential power supply IN Input signal VCC High potential power supply
Claims (4)
た半導体装置において、 前記保護ダイオードと入力端子との間にＭＯＳトランジ
スタを設け、 前記ＭＯＳトランジスタのゲートには前記入力信号が供
給され、該ＭＯＳトランジスタのバックゲートには低電
位電源が供給されること を特徴とする半導体装置。 An input circuit 1. A input signal is input, and a protective diode for protecting the input circuit
A MOS transistor between the protection diode and an input terminal.
The provided static, the input signal is subjected to the gate of the MOS transistor
And a low voltage is applied to the back gate of the MOS transistor.
A semiconductor device to which power is supplied .
れていること を特徴とする請求項１に記載の半導体装
置。 2. The MOS transistor is connected in series between the protection diode and the input terminal.
2. The semiconductor device according to claim 1, wherein
Place.
レインが前記入力回路に接続されていること を特徴とす
る請求項１又は請求項２に記載の半導体装置。 3. The source or drain of the MOS transistor.
A rain is connected to the input circuit .
3. The semiconductor device according to claim 1 or claim 2.
特徴とする請求項１、請求項２又は請求項３に記載の半
導体装置。 Wherein the input circuit that includes an inverter
The half according to claim 1, 2 or 3 characterized by the above-mentioned.
Conductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30228494A JP3197765B2 (en) | 1994-12-06 | 1994-12-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30228494A JP3197765B2 (en) | 1994-12-06 | 1994-12-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162944A JPH08162944A (en) | 1996-06-21 |
| JP3197765B2 true JP3197765B2 (en) | 2001-08-13 |
Family
ID=17907156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30228494A Expired - Fee Related JP3197765B2 (en) | 1994-12-06 | 1994-12-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197765B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060086178A (en) | 2005-01-26 | 2006-07-31 | 삼성전자주식회사 | Liquid crystal display |
| CN109449156B (en) * | 2018-12-20 | 2024-03-22 | 上海艾为电子技术股份有限公司 | Port electrostatic discharge protection circuit |
-
1994
- 1994-12-06 JP JP30228494A patent/JP3197765B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162944A (en) | 1996-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5512844A (en) | Output circuit with high output voltage protection means | |
| KR100206870B1 (en) | Circuit for preventing electrostatic discharge and latch up | |
| US7239176B2 (en) | Voltage tolerant protection circuit for input buffer | |
| US20020175733A1 (en) | Off-leak current cancel circuit | |
| US9018986B2 (en) | Output buffers | |
| US10965116B2 (en) | Overvoltage-proof circuit capable of preventing damage caused by overvoltage | |
| US6064231A (en) | CMOS input buffer protection circuit | |
| JP3197765B2 (en) | Semiconductor device | |
| US6529356B2 (en) | Power polarity reversal protecting circuit for an integrated circuit | |
| US6043968A (en) | ESD protection circuit | |
| JPH11355116A (en) | Integrated circuit provided with cmos output buffer protecting circuit | |
| JPH0563540A (en) | Input circuit | |
| JP3334741B2 (en) | Semiconductor input circuit | |
| JPH07106933A (en) | Output circuit | |
| US6624682B1 (en) | Method and an apparatus to actively sink current in an integrated circuit with a floating I/O supply voltage | |
| JPH05288782A (en) | High-potential detection circuit | |
| KR200222717Y1 (en) | Power signal supply circuit | |
| JP2006019815A (en) | Level shift circuit | |
| JP3440972B2 (en) | Surge protection circuit | |
| JP3031090B2 (en) | Output port circuit | |
| JPH043974A (en) | Semiconductor integrated circuit | |
| JPH07183795A (en) | Level shifter | |
| US6700406B1 (en) | Multi-valued logical circuit with less latch-up | |
| JP2871329B2 (en) | Semiconductor integrated circuit | |
| JPH0613553A (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010529 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |