JP3193098B2 - Image processing apparatus and method - Google Patents
Image processing apparatus and methodInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は画像処理装置および方法
に関し、例えば、画像に所定の情報を付加する画像処理
装置および方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus and method, for example, an image processing apparatus and method for adding predetermined information to an image.
【0002】[0002]
【従来の技術】近年、カラー複写機やカラープリンタの
性能向上を伴つて、これらを利用した複写を禁止された
原稿(以下「特定原稿」という)の偽造の危惧が生じて
いる。こうした不正複写の防止のため、カラー複写機や
カラープリンタなどに特定原稿の画像パターンを登録
し、画像認識によつて特定原稿を識別することで、不正
複写を防止する処置が試みられている。2. Description of the Related Art In recent years, as the performance of color copiers and color printers has been improved, there has been a risk of forgery of originals (hereinafter referred to as "specific originals") for which copying using these is prohibited. In order to prevent such illegal copying, an attempt has been made to prevent illegal copying by registering an image pattern of a specific document in a color copying machine, a color printer, or the like, and identifying the specific document by image recognition.
【0003】また、従来は、不正複写物から、不正複写
に使用された装置を特定したり、不正複写を行つた人物
を特定したりすることは困難であつた。そこで、複写機
あるいは複写人物を特定できる情報などを、複写画像に
付加する技術が検討されている。例えば、複写機の出力
色成分(例えばYMCK)の中で、人間の目が最も識別
し難い色(例えばY)成分の画像信号に、一定値を加え
る変調を施して、複写機の製造番号などを表すパターン
を付加する技術である。[0003] Conventionally, it has been difficult to identify the device used for the illegal copy or the person who made the illegal copy from the illegally copied matter. Therefore, a technique of adding information or the like that can specify a copying machine or a copying person to a copied image is being studied. For example, among the output color components of the copying machine (for example, YMCK), the image signal of the color (for example, Y) component which is most difficult for the human eyes to recognize is subjected to modulation for adding a constant value, and the serial number of the copying machine, etc. This is a technique for adding a pattern representing.
【0004】[0004]
【発明が解決しようとする課題】しかし、上記従来例に
おいては、次のような問題点があつた。すなわち、登録
できる画像パターンには限りがあり、すべての特定原稿
の画像パターンを登録することは、実際上不可能であつ
た。他方、複写機あるいは複写人物を特定できる情報な
どを、出力画像に付加する場合は、人間の目で最も識別
し難い色で情報を付加するにせよ、出力画像の色味変化
は最小限に抑える必要があるが、情報を付加した出力画
像と原稿とを見比べると、全体の色味が微妙に異なる問
題があつた。However, the above-described conventional example has the following problems. That is, the image patterns that can be registered are limited, and it is practically impossible to register the image patterns of all the specific originals. On the other hand, when information such as a copying machine or a person to be copied can be added to an output image, a change in the tint of the output image is minimized, even if the information is added in a color that is most difficult for human eyes to recognize. Although it is necessary, when comparing the output image with the information and the original, there is a problem that the overall color is slightly different.
【0005】本発明は、上述の問題を解決するためのも
ので、画質劣化を抑えて、画像に所定の情報を付加する
ことを目的とする。An object of the present invention is to solve the above-mentioned problem, and an object of the present invention is to add predetermined information to an image while suppressing image quality deterioration.
【0006】[0006]
【課題を解決するための手段】本発明は、前記の目的を
達成する一手段として、以下の構成を備える。本発明に
かかる画像処理方法は、原画像に所定の情報を付加すべ
く、所定位置の原画像データに隣接する複数の画素デー
タを変調する際に、前記複数の画素データが変調後に互
いに相補的となるように変調することを特徴とする。ま
た、予め決められた位置関係にある第一および第二の領
域を含む単位変調領域を用いて画像データに所定の情報
を付加する際に、変調後の前記第一および第二の領域が
互いに相補的になるようにそれら領域を変調することを
特徴とする。The present invention has the following configuration as one means for achieving the above object. The image processing method according to the present invention, when modulating a plurality of pixel data adjacent to the original image data at a predetermined position to add predetermined information to the original image, the plurality of pixel data are complementary to each other after the modulation. The modulation is performed so that Further, when adding predetermined information to the image data using the unit modulation area including the first and second areas having a predetermined positional relationship, the first and second areas after modulation are mutually It is characterized in that these regions are modulated so as to be complementary.
【0007】本発明にかかる画像処理装置は、所定の情
報を発生する発生手段と、原画像に前記所定の情報を付
加すべく、所定位置の原画像データに隣接する複数の画
素データを変調する変調手段とを有し、前記複数の画素
データは、変調後に互いに相補的となるように変調され
ることを特徴とする。また、予め決められた位置関係に
ある第一および第二の領域を含む単位変調領域を用いて
画像データに所定の情報を付加する画像処理装置であっ
て、前記所定の情報を発生する発生手段と、変調後の前
記第一および第二の領域が互いに相補的になるようにそ
れら領域を変調する変調手段とを有することを特徴とす
る。An image processing apparatus according to the present invention comprises a generating means for generating predetermined information and a plurality of pixel data adjacent to the original image data at a predetermined position so as to add the predetermined information to the original image. Modulation means, wherein the plurality of pixel data are modulated so as to be complementary to each other after the modulation. An image processing apparatus for adding predetermined information to image data by using a unit modulation area including first and second areas having a predetermined positional relationship, wherein the generation means generates the predetermined information And modulation means for modulating the first and second regions after modulation so that the regions are complementary to each other.
【0008】[0008]
【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。以下の実施例では、本発明の適用例
として複写機が示されているが、本発明はこれに限定さ
れるものではなく、本発明の趣旨を逸脱しない範囲でプ
リンタやプリンタインタフエイスなどの他の装置への適
用も可能である。また特定原稿は、紙幣,有価証券など
法律で複写が禁止されたもののほか、機密文書などの特
定の用途に至るまでのすべてを含むものとする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described below in detail with reference to the drawings. In the following embodiments, a copying machine is shown as an application example of the present invention, but the present invention is not limited to this, and other devices such as a printer and a printer interface may be used without departing from the spirit of the present invention. It is also possible to apply the present invention to an apparatus. In addition, the specific manuscript includes not only those whose copying is prohibited by law, such as banknotes and securities, but also everything up to specific uses such as confidential documents.
【0009】[0009]
【第1実施例】[装置概観]図1は本発明に係る第1実
施例の装置概観図の一例である。図1において、220
1はイメージスキヤナで、例えば400dpi(ドツト
/インチ)の解像度で原稿を読取り、デイジタル信号処
理を行う部分である。2202はプリンタで、イメージ
スキヤナ2201によつて読取られた原稿画像に対応し
た画像を、用紙にフルカラーで、印刷出力する部分であ
る。First Embodiment [Overview of Apparatus] FIG. 1 is an example of an overview of an apparatus according to a first embodiment of the present invention. In FIG. 1, 220
An image scanner 1 reads a document at a resolution of, for example, 400 dpi (dots / inch) and performs digital signal processing. Reference numeral 2202 denotes a printer which prints out an image corresponding to the document image read by the image scanner 2201 on paper in full color.
【0010】イメージスキヤナ2201において、22
00は鏡面圧板で、原稿台ガラス2203上の原稿22
04は、ランプ2205で照射され、ミラー2206〜
2208に導かれ、レンズ2209によつて、3ライン
センサ2210上に像を結び、フルカラー情報、レツド
(R),グリーン(G),ブルー(B)の各成分に分解
され、各成分の光強度を表す信号として、信号処理部2
211に送られる。なお、ランプ2205とミラー22
06は速度Vで、ミラー2207,2208は速度V/
2で、3ラインセンサ2210の電気的走査(主走査)
方向に対して、垂直方向に機械的に動くことによつて、
原稿全面が走査(副走査)され、読取られた原稿画像が
信号処理部2211に送られる。In the image scanner 2201, 22
Reference numeral 00 denotes a mirror pressure plate, and the original 22 on the original platen glass 2203
04 is illuminated by a lamp 2205,
The light is led to 2208, forms an image on a three-line sensor 2210 by a lens 2209, is decomposed into full-color information, red (R), green (G), and blue (B) components, and the light intensity of each component Signal processing unit 2
Sent to 211. The lamp 2205 and the mirror 22
06 is the speed V, and the mirrors 2207 and 2208 are the speed V /
2, electrical scanning (main scanning) of the three-line sensor 2210
By mechanical movement perpendicular to the direction,
The entire surface of the document is scanned (sub-scanning), and the read document image is sent to the signal processing unit 2211.
【0011】信号処理部2211において、読取られた
画像信号は、一旦、画像メモリに蓄積された後に、電気
的に処理され、マゼンタ(M),シアン(C),イエロ
ー(Y),ブラツク(K)の各成分に分解され、プリン
タ2202に送られる。また、イメージスキヤナ220
1における、1回の原稿走査で読込まれた画像データに
ついて、4回の読出し動作が行われ、それぞれ画像処理
によつてM,C,Y,Kのうち一つの成分が生成され、
プリンタ2202に送られ、計4回の読出しおよび処理
によつて、1回のプリントアウトが完成する。In the signal processing section 2211, the read image signal is temporarily stored in an image memory and then electrically processed, so that magenta (M), cyan (C), yellow (Y), black (K) ) And is sent to the printer 2202. In addition, image scanner 220
1, four reading operations are performed on the image data read by one original scanning, and one component among M, C, Y, and K is generated by image processing, respectively.
The data is sent to the printer 2202, and one printout is completed by a total of four readings and processes.
【0012】イメージスキヤナ2201より送られてく
るM,C,Y,Kの各画像信号は、レーザドライバ22
12に送られる。レーザドライバ2212は、送られて
きた画像信号に応じ、半導体レーザ2213を変調駆動
する。レーザ光は、ポリゴンミラー2214,f−θレ
ンズ2215,ミラー2216を介し、感光ドラム22
17上を走査する。The M, C, Y, and K image signals sent from the image scanner 2201 are transmitted to the laser driver 22.
12 is sent. The laser driver 2212 modulates and drives the semiconductor laser 2213 according to the sent image signal. The laser beam passes through a polygon mirror 2214, an f-θ lens 2215, and a mirror 2216, and passes through the photosensitive drum 22.
17 is scanned.
【0013】2218は回転現像器で、マゼンタ現像部
2219,シアン現像部2220,イエロー現像部22
21,ブラツク現像部2222より構成され、4つの現
像部が交互に感光ドラム2217に接し、感光ドラム上
に形成された静電潜像をトナーで現像する。2223は
転写ドラムで、用紙カセツト2224または2225よ
り供給される用紙を巻付け感光ドラム2217上に現像
された画像を用紙に転写する。Reference numeral 2218 denotes a rotary developing unit which includes a magenta developing unit 2219, a cyan developing unit 2220, and a yellow developing unit 22.
21; a black developing section 2222; the four developing sections alternately contact the photosensitive drum 2217 to develop the electrostatic latent image formed on the photosensitive drum with toner; Reference numeral 2223 denotes a transfer drum which winds a sheet supplied from a sheet cassette 2224 or 2225 and transfers an image developed on the photosensitive drum 2217 to the sheet.
【0014】このようにして、M,C,Y,Kの4色が
順次転写された後、用紙は、定着ユニツト2226を通
過して、トナーが用紙に定着された後に排紙される。 [イメージスキヤナ]図2はイメージスキヤナ2201
の構成例を示すブロツク図である。同図において、12
10−1〜3は、それぞれR,G,Bの分光感度特性を
もつCCDセンサ(固体撮像素子)で、図1に示す3ラ
インセンサ2210の中に組込まれ、それぞれA/D変
換された、例えば8ビツトの信号を出力する。従つて、
R,G,B各色は、それぞれの光強度に応じて0〜25
5の段階に区分される。After the four colors M, C, Y, and K are sequentially transferred in this manner, the sheet passes through the fixing unit 2226, and is discharged after the toner is fixed on the sheet. [Image scanner] FIG. 2 shows an image scanner 2201.
FIG. 3 is a block diagram showing a configuration example of FIG. In FIG.
10-1 to 3 are CCD sensors (solid-state imaging devices) having R, G, and B spectral sensitivity characteristics, which are incorporated in the three-line sensor 2210 shown in FIG. For example, an 8-bit signal is output. Therefore,
R, G, and B colors are 0 to 25 in accordance with the respective light intensities.
It is divided into five stages.
【0015】本実施例のCCD1210−1〜3は、一
定の距離を隔てて配置されているため、デイレイ素子1
401および1402を用いて、その空間的ずれが補正
される。1403〜1405は対数変換器で、ROMま
たはRAMによるルツクアツプテーブルとして構成さ
れ、3ラインセンサ2210から送られてきた画像デー
タを、輝度信号から濃度信号へ変換する。1406は公
知のマスキング/UCR(下色除去)回路で、詳しい説
明は省略するが、入力された3信号により、出力のため
のM,C,Y,Kの各信号を、各読取り動作の度に、面
順次に、例えば8ビツトなどの所定のビツト長で出力す
る。Since the CCDs 1210-1 to 3 in this embodiment are arranged at a fixed distance, the delay elements 1
Using 401 and 1402, the spatial shift is corrected. Reference numerals 1403 to 1405 denote logarithmic converters configured as a look-up table using a ROM or a RAM, and convert image data sent from the three-line sensor 2210 from a luminance signal to a density signal. Reference numeral 1406 denotes a well-known masking / UCR (under color removal) circuit. Although not described in detail, M, C, Y, and K signals for output are output at each read operation by three input signals. Then, a predetermined bit length such as 8 bits is output in a frame sequential manner.
【0016】1407は公知の空間フイルタ回路で、出
力信号の空間周波数の補正を行う。1408は濃度変換
回路で、プリンタ2202の濃度特性を補正するもの
で、対数変換器1403〜1405と同様なROMまた
はRAMで構成される。1410はパターン付加回路
で、出力画像へのパターン付加を行う。一方、1411
はCPUで、本実施例の制御を司り、1412はI/O
ポートで、CPU1411に接続されている。A known spatial filter circuit 1407 corrects the spatial frequency of the output signal. Reference numeral 1408 denotes a density conversion circuit which corrects the density characteristics of the printer 2202, and is configured by the same ROM or RAM as the logarithmic converters 1403 to 1405. A pattern adding circuit 1410 adds a pattern to an output image. On the other hand, 1411
Denotes a CPU, which controls the present embodiment, and 1412, an I / O
The port is connected to the CPU 1411.
【0017】ここで、マスキング/UCR回路1406
およびパターン付加回路1410へ、別途入力される信
号CNOは、表1に一例を示す2ビツトの出力カラー選
択信号で、CPU1411からI/Oポート1412を
経て発生され、4回の転写動作の順番を制御し、マスキ
ング/UCR回路1406とパターン付加回路1410
の動作条件を切替える。Here, the masking / UCR circuit 1406
The signal CNO separately input to the pattern addition circuit 1410 is a 2-bit output color selection signal, an example of which is shown in Table 1, and is generated from the CPU 1411 via the I / O port 1412, and is used to determine the order of the four transfer operations. Control, masking / UCR circuit 1406 and pattern adding circuit 1410
The operating conditions of are switched.
【0018】[0018]
【表1】 [パターン付加方法]まず、本実施例におけるパターン
の付加方法の一例を説明する。[Table 1] [Pattern Adding Method] First, an example of a pattern adding method in the present embodiment will be described.
【0019】図3は本実施例の付加パターンの一例を説
明する図である。同図において、領域301に含まれる
4×4画素は、その画像信号の例えば階調が+αとなる
ように変調され、領域302と303に含まれるそれぞ
れ2×4画素は、その画像信号の例えば階調が−αとな
るように変調され、領域301〜303の外の画素は変
調しない。この領域301〜303に含まれる8×4画
素を、付加パターンの単位ドツトとする。このように、
付加パターンの1単位に8×4画素を用いるのは、本実
施例のプリンタ2202が、公知の画像領域における2
00ライン処理を行つているためで、付加パターンの単
位を1画素としたのでは、付加パターンが読取り難い場
合があるためである。FIG. 3 is a diagram for explaining an example of an additional pattern according to the present embodiment. In the figure, 4 × 4 pixels included in an area 301 are modulated so that the gradation of the image signal is, for example, + α, and 2 × 4 pixels included in the areas 302 and 303 are, for example, The gradation is modulated so as to be −α, and the pixels outside the regions 301 to 303 are not modulated. The 8 × 4 pixels included in the areas 301 to 303 are set as unit dots of the additional pattern. in this way,
The reason for using 8 × 4 pixels as one unit of the additional pattern is that the printer 2202 of the present embodiment uses two pixels in a known image area.
This is because the 00 line processing is performed, and if the unit of the additional pattern is 1 pixel, the additional pattern may be difficult to read.
【0020】図4と図5は本実施例のアドオンラインの
一例を示す図である。図4において、401はアドオン
ラインで、例えば4画素の幅である。401a〜401
eはそれぞれ図3に示した単位ドツトで、例えば8×4
画素である。単位ドツト401a〜401eは、主走査
方向にd1(例えば128画素)の略一定周期で並んで
いる。FIG. 4 and FIG. 5 are diagrams showing an example of the add-on line of the present embodiment. In FIG. 4, reference numeral 401 denotes an add-on line, for example, having a width of 4 pixels. 401a to 401
e is a unit dot shown in FIG. 3, for example, 8 × 4
Pixel. The unit dots 401a to 401e are arranged at a substantially constant period of d1 (for example, 128 pixels) in the main scanning direction.
【0021】さらに、図5において、501〜510は
アドオンラインで、例えば4画素の幅であり、副走査方
向にd2(例えば16画素)の略一定周期で並んでい
る。詳細は後述するが、例えば、1本のアドオンライン
は4ビツトの情報を表し、アドオンライン502〜50
9の8本のアドオンラインは一組となつて、32ビツト
の付加情報を表すことができる。なお、アドオンライン
は副走査方向に繰返し形成され、例えば、図5に示すア
ドオンライン501と509は同一の情報を表す。Further, in FIG. 5, reference numerals 501 to 510 denote add-on lines having a width of, for example, 4 pixels, and are arranged at a substantially constant period of d2 (for example, 16 pixels) in the sub-scanning direction. Although details will be described later, for example, one add-on line indicates 4-bit information, and the add-on lines 502 to 50
The eight add-onlines 9 can be combined to represent a 32-bit additional information. The add-on lines are repeatedly formed in the sub-scanning direction. For example, add-ons 501 and 509 shown in FIG. 5 represent the same information.
【0022】図6と図7はアドオンラインによる情報の
表現方法の一例を示している。図6において、601と
602はアドオンラインで、両アドオンラインは副走査
方向に隣合つている。また、601a,601bおよび
602aは単位ドツトで、隣合つたアドオンラインの単
位ドツト同志が接近して目立つのを防ぐため、隣合つた
アドオンライン単位ドツト同志は、主走査方向へ少なく
ともd3(例えば32画素)の間隔が開くように設定す
る。FIGS. 6 and 7 show an example of a method of expressing information by add-on-line. In FIG. 6, reference numerals 601 and 602 denote add-on lines, and both add-on lines are adjacent to each other in the sub-scanning direction. Also, 601a, 601b and 602a are unit dots, and the adjacent add-online unit dots are at least d3 (for example, 32) in the main scanning direction in order to prevent adjacent ad-online unit dots from approaching and conspicuous. Pixel).
【0023】単位ドツトによつて表されるデータは、単
位ドツト602aと、単位ドツト601aとの位相差に
よつて決定される。図6は4ビツト情報を表す一例を示
しているが、図6においては、単位ドツト602aはデ
ータ‘2’を表している。例えば、単位ドツト602a
が最左端にあればデータ‘0’を、単位ドツト602a
が最右端にあればデータ‘F’を表すことになる。The data represented by the unit dot is determined by the phase difference between the unit dot 602a and the unit dot 601a. FIG. 6 shows an example representing 4-bit information. In FIG. 6, the unit dot 602a represents data "2". For example, the unit dot 602a
Is at the left end, data "0" is written in the unit dot 602a.
Indicates the data 'F' if at the right end.
【0024】図7において、全付加情報を表す一組のア
ドオンラインのうち、同図(a)は1番目のアドオンラ
インLine0を、同図(b)は4番目のアドオンライ
ンLine3を表す。図7に示すように、Line0に
は、本来の単位ドツト701a〜701dのすべての右
側に、d4(例えば16画素)の間隔でドツト702a
〜702dが追加され、Line3には、本来の単位ド
ツト704a〜704dのすべての右側に、d5(例え
ば32画素)の間隔でドツト705a〜705dが追加
されている。この追加ドツトは、各アドオンラインが、
何番目のアドオンラインかを明確にするためのマーカで
ある。なお、2本のアドオンラインにマーカを追加する
のは、出力画像からでも、副走査方向の上下を確定する
ことができるようにするためである。In FIG. 7, among the set of add-on lines representing all additional information, FIG. 7A shows the first add-on line Line0, and FIG. 7B shows the fourth add-online Line3. As shown in FIG. 7, Line 0 has dots 702a at intervals of d4 (for example, 16 pixels) to the right of all the original unit dots 701a to 701d.
702d are added, and dots 705a to 705d are added to Line 3 at intervals of d5 (for example, 32 pixels) to the right of all the original unit dots 704a to 704d. This additional dot is for each ad online,
It is a marker for clarifying the number of the ad online. Note that the reason why the markers are added to the two add-on lines is that the upper and lower sides in the sub-scanning direction can be determined even from the output image.
【0025】また、例えば、付加するパターンは、人間
の目がYのトナーで描かれたパターンに対しては識別能
力が低いことを利用して、Yのトナーのみで付加され
る。また、付加パターンの主走査方向のドツト間隔と、
副走査方向の全付加情報の繰返間隔とは、対象とする特
定原稿において、ドツトが確実に識別できるような薄く
て均一な領域へ、確実に全情報が付加されるように定め
る必要がある。目安としては、対象とする特定原稿にお
いて、ドツトが確実に識別できるような薄くて均一な領
域の幅の2分の1以下のピツチで情報を付加すればよ
い。Further, for example, a pattern to be added is added only with the Y toner by utilizing the fact that the human eyes have a low discriminating ability with respect to a pattern drawn with the Y toner. Also, the dot interval of the additional pattern in the main scanning direction,
The repetition interval of all additional information in the sub-scanning direction needs to be determined so that all information is reliably added to a thin and uniform area where dots can be reliably identified in a specific original document. . As a rule of thumb, information may be added with a pitch that is less than half the width of a thin and uniform area so that the dots can be reliably identified in the target specific document.
【0026】[パターン付加回路]次に、本実施例のパ
ターン付加回路の一例について説明する。図8,図9,
図10はパターン付加回路1410の構成例を示すブロ
ツク図である。同図において、副走査カウンタ819で
は主走査同期信号HSYNCを、主走査カウンタ814
では画素同期信号CLKを、それぞれ7ビツト幅すなわ
ち128周期で繰返しカウントする。副走査カウンタ8
19の出力Q2とQ3に接続されたANDゲート820
は、副走査カウンタ819のビツト2とビツト3が、と
もにHのときHを出力する。すなわち、ANDゲート8
20の出力は、副走査方向16ライン毎に4ラインの期
間、Hとなり、これをアドオンラインのイネーブル信号
とする。[Pattern Adding Circuit] Next, an example of the pattern adding circuit of this embodiment will be described. 8, 9,
FIG. 10 is a block diagram showing a configuration example of the pattern adding circuit 1410. In the figure, a sub-scanning counter 819 outputs a main-scanning synchronization signal HSYNC to a main-scanning counter 814.
Then, the pixel synchronization signal CLK is repeatedly counted with a width of 7 bits, that is, 128 cycles. Sub-scanning counter 8
AND gate 820 connected to 19 outputs Q2 and Q3
Outputs H when both bits 2 and 3 of the sub-scanning counter 819 are H. That is, AND gate 8
The output 20 is H for a period of 4 lines every 16 lines in the sub-scanning direction, and this is set as an add-on enable signal.
【0027】また、ANDゲート820の出力と、副走
査カウンタ819の上位3ビツト(Q4〜Q6)とを入
力する、ゲート822によつて、アドオンラインのライ
ン0のイネーブル信号LINE0が、ゲート821によ
つて、アドオンラインのライン3のイネーブル信号LI
NE3が生成される。一方、主走査カウンタ814へ
は、詳細は後述するが、HSYNCによつて初期値がロ
ードされ、ゲート815〜817は、主走査カウンタ8
14の上位4ビツト(Q3〜Q6)を入力する。AND
ゲート815の出力は、128画素毎に8画素の区間、
Hとなり、これをドツトのイネーブル信号とする。ま
た、ゲート816と817は、主走査カウンタ814の
上位4ビツトの他に、それぞれ信号LINE0とLIN
E3を入力して、それぞれライン0とライン3のマーク
のイネーブル信号を生成する。これら、ドツトおよびマ
ークのイネーブル信号はORゲート818によりまとめ
られ、さらに、ORゲート818の出力と、ANDゲー
ト820の出力とが、ANDゲート824で論理積さ
れ、アドオンライン上でだけHとなるドツトおよびマー
クのイネーブル信号となる。The gate 822 receives the output of the AND gate 820 and the upper three bits (Q4 to Q6) of the sub-scanning counter 819. The enable signal LINE0 of the add-on line 0 is supplied to the gate 821. Therefore, the enable signal LI of the line 3 of the add-on line
NE3 is generated. On the other hand, an initial value is loaded into the main scanning counter 814 by HSYNC, which will be described later in detail, and the gates 815 to 817 are connected to the main scanning counter 8.
14 high-order 4 bits (Q3 to Q6) are input. AND
The output of the gate 815 is a section of 8 pixels every 128 pixels,
H, which is used as a dot enable signal. The gates 816 and 817 are connected to signals LINE0 and LINE, respectively, in addition to the upper 4 bits of the main scanning counter 814.
E3 is input to generate enable signals for the marks of line 0 and line 3, respectively. These dot and mark enable signals are combined by an OR gate 818. Further, the output of the OR gate 818 and the output of the AND gate 820 are ANDed by the AND gate 824, and the dot becomes H only on the add-on line. And a mark enable signal.
【0028】ANDゲート824の出力は、F/F82
8において、画素同期信号CLKに同期させられ、AN
Dゲート830において、2ビツトの出力カラー選択信
号CNOと論理積される。出力カラー選択信号CNOの
ビツト0は、インバータ829で否定されてANDゲー
ト830に入力され、出力カラー選択信号CNOのビツ
ト1は、そのままANDゲート830に入力されるの
で、信号CNO=“10”、つまりYの色画像が印刷時
に、ドツトおよびマークのイネーブル信号が有効にな
る。The output of the AND gate 824 is supplied to the F / F 82
8, synchronized with the pixel synchronization signal CLK,
In the D gate 830, a logical product is performed with a 2-bit output color selection signal CNO. The bit 0 of the output color selection signal CNO is negated by the inverter 829 and input to the AND gate 830, and the bit 1 of the output color selection signal CNO is input to the AND gate 830 as it is, so that the signal CNO = "10". That is, when the Y color image is printed, the dot and mark enable signals become valid.
【0029】さらに、ANDゲート824の出力は、カ
ウンタ825のクリア端子CLRにも接続されていて、
カウンタ825はANDゲート824がHの時、すなわ
ちアドオンラインのドツトがイネーブル時のみ、画素同
期信号CLKのカウントを行い、カウンタ825の出力
のビツト1とビツト2は、Ex−NORゲート826へ
入力され、アドオンラインのドツト期間(8CLK)の
中間の4CLKの期間、Ex−NORゲート826の出
力はLとなる。Ex−NORゲート826の出力は、F
/F827によつて画素同期信号CLKに同期され、信
号MINUSとなつて出力される。信号MINUSがL
のとき、アドオンラインのドツトは+αに変調される。Further, the output of the AND gate 824 is also connected to the clear terminal CLR of the counter 825,
The counter 825 counts the pixel synchronizing signal CLK only when the AND gate 824 is at H, that is, when the add-on dot is enabled. Bits 1 and 2 output from the counter 825 are input to the Ex-NOR gate 826. The output of the Ex-NOR gate 826 becomes L during the period of 4 CLK which is the middle of the add-on dot period (8 CLK). The output of Ex-NOR gate 826 is F
/ F827 to be synchronized with the pixel synchronization signal CLK and output as the signal MINUS. Signal MINUS is L
At this time, the dot of the add-on line is modulated to + α.
【0030】なお、F/F827は、信号MINUSの
ヒゲを除き、また、アドオンラインのドツトのイネーブ
ル信号と位相を合わせるためのものである。信号MIN
USは、セレクタ838の選択端子Sへ入力される。A
ND部832は、レジスタ831から例えば8ビツトの
変調量αと、ANDゲート830の出力とが入力され
る。アドオンラインのドツトのタイミングのとき、AN
Dゲート830の出力がHとなるので、AND部832
からは、アドオンラインのドツトのタイミングのとき変
調量αが出力される。従つて、アドオンラインのドツト
以外の画素は、AND回路832が出力する変調量が0
となるため変調されることはない。The F / F 827 is used to remove the whiskers of the signal MINUS and to match the phase with the add-on dot enable signal. Signal MIN
US is input to the selection terminal S of the selector 838. A
The ND section 832 receives, for example, an 8-bit modulation amount α from the register 831 and the output of the AND gate 830. At the time of the add-on dot timing, AN
Since the output of the D gate 830 becomes H, the AND unit 832
Outputs the modulation amount α at the time of the add-on dot timing. Therefore, for pixels other than the add-on dot, the modulation amount output from the AND circuit 832 is 0.
Is not modulated.
【0031】833は加算部、835は減算部で、とも
に、端子Aへ例えば8ビツトの画像信号Vが入力され
る。端子BへAND部832が出力した変調量αが、加
算部833の出力は、OR回路834へ入力され、減算
部835の出力は、AND回路837へ入力される。な
お、OR回路834は、加算回路833の加算結果V+
αがオーバフローしてキヤリー信号CYが出力された場
合に、演算結果を強制的に例えば255にする。また、
AND回路837は、減算回路835の減算結果V−α
がアンダフローしてキヤリー信号CYが出力された場合
に、インバータ836で反転されたキヤリー信号CYに
よつて、演算結果を強制的に例えば0にするものであ
る。An adder 833 and a subtractor 835 input an image signal V of, for example, 8 bits to a terminal A. The modulation amount α output by the AND unit 832 to the terminal B, the output of the adder 833 is input to the OR circuit 834, and the output of the subtractor 835 is input to the AND circuit 837. Note that the OR circuit 834 calculates the addition result V + of the addition circuit 833.
When α overflows and the carry signal CY is output, the calculation result is forced to, for example, 255. Also,
The AND circuit 837 calculates the subtraction result V−α of the subtraction circuit 835.
Is underflowed and a carry signal CY is output, the operation result is forcibly set to, for example, 0 by the carry signal CY inverted by the inverter 836.
【0032】両演算結果V+α,V−αは、セレクタ8
38に入力され、信号MINUSに応じて、セレクタ8
38から出力される。以上の回路構成で、図3に示し
た、ドツトの変調が施される。また、主走査カウンタ8
14へロードする値は以下のように生成する。まず、副
走査同期信号VSYNCによつて、F/F813および
カウンタ809がリセツトされるので、最初のアドオン
ラインでは、主走査カウンタ814の初期値に0が設定
される。The two calculation results V + α and V-α are supplied to the selector 8
38, and is supplied to the selector 8 according to the signal MINUS.
38. With the above circuit configuration, the dot modulation shown in FIG. 3 is performed. The main scanning counter 8
The value to be loaded into 14 is generated as follows. First, the F / F 813 and the counter 809 are reset by the sub-scanning synchronization signal VSYNC, so that the initial value of the main scanning counter 814 is set to 0 in the first add-on.
【0033】ここで、カウンタ809とF/F813の
クロツク端子へ入力される信号ADLINは、アドオン
ラインのイネーブル信号であるANDゲート820の出
力を、F/F823で主走査同期信号HSYNCに同期
させた信号である。セレクタ810は、セレクト端子S
に入力される例えば3ビツト信号に応じて、8本のアド
オンラインのそれぞれの例えば4ビツト値が設定されて
いるレジスタ801〜808のうちの1つを選択して、
選択したレジスタに設定された値を出力する。Here, the signal ADLIN input to the clock terminal of the counter 809 and the F / F 813 synchronizes the output of the AND gate 820, which is an add-on enable signal, with the main scanning synchronization signal HSYNC by the F / F 823. Signal. The selector 810 is connected to the select terminal S
In response to, for example, a 3-bit signal input to the register, one of registers 801 to 808 in which, for example, a 4-bit value of each of the eight add-ons is set is selected.
Outputs the value set in the selected register.
【0034】セレクタ810のセレクト信号は、信号A
DLINをカウントするカウンタ809によつて生成さ
れる。最初のアドオンラインのタイミングでは、カウン
タ809は、副走査同期信号VSYNCでクリアされて
いるので、セレクト信号は0である。従つて、セレクタ
810は、レジスタ801を選択する。そして、信号A
DLINが立上がると、カウンタ809のカウント値が
1進み、セレクタ810は、レジスタ802を選択す
る。以降、セレクタ810は、信号ADLINに同期し
て、順次、レジスタ803から808の選択を繰返す。The select signal of the selector 810 is the signal A
It is generated by a counter 809 that counts DLIN. At the first add-on-line timing, since the counter 809 is cleared by the sub-scanning synchronization signal VSYNC, the select signal is 0. Therefore, the selector 810 selects the register 801. And the signal A
When DLIN rises, the count value of counter 809 advances by one, and selector 810 selects register 802. Thereafter, the selector 810 repeatedly selects the registers 803 to 808 sequentially in synchronization with the signal ADLIN.
【0035】セレクタ810の出力は、加算器811
で、加算器812の出力と加算され、F/F813へ入
力され、信号ADLINの立下りでラツチされ、主走査
カウンタ814へ入力される。なお、F/F813の出
力は、主走査カウンタ814へ送られるとともに、加算
器812の端子Bへも入力され、加算器812の端子A
へ入力された一定値の例えば8と加算されて、加算器8
11へ送られる。これは、アドオンラインのドツト位置
と、副走査方向に1本前のアドオンラインのドツト位置
との間隔を開けるためのオフセツト値である。The output of the selector 810 is supplied to an adder 811
Is added to the output of the adder 812, input to the F / F 813, latched at the falling edge of the signal ADLIN, and input to the main scanning counter 814. Note that the output of the F / F 813 is sent to the main scanning counter 814 and also input to the terminal B of the adder 812, and the terminal A of the adder 812.
Is added to a constant value, for example, 8 inputted to the adder 8
It is sent to 11. This is an offset value for providing an interval between the add-on dot position and the immediately preceding add-on dot position in the sub-scanning direction.
【0036】[複写結果]図11は本実施例による複写
結果の一例を示す図であるが、アドオンラインの単位ド
ツトの配置例だけを示している。図11において、90
1は例えば特定原稿画像である。また、アドオンライン
の単位ドツトは■印で表している。[Copy Result] FIG. 11 is a diagram showing an example of a copy result according to the present embodiment, but shows only an example of arrangement of unit dots of add-on line. In FIG. 11, 90
Reference numeral 1 denotes a specific document image, for example. The unit dot of the add-on line is indicated by a triangle.
【0037】以上説明したように、本実施例によれば、
複写機固有の製造番号、または同製造番号を符号化ある
いは記号化したものを、付加パターンで表すことによつ
て、もし、本実施例が不正複写などに利用された場合、
不正複写物を鑑定することによつて、不正複写に使用さ
れた複写機を特定することができる。さらに、出力画像
にパターンを付加する際に、相補的な画像信号変調を小
領域で組合わせて、全体として濃度を保存することで、
色味の変化をなくして画質劣化を低減できる。As described above, according to this embodiment,
By expressing the serial number unique to the copying machine or a code obtained by encoding the serial number in an additional pattern, if the present embodiment is used for illegal copying, etc.
By examining the illegal copy, the copying machine used for the illegal copy can be specified. Furthermore, when adding a pattern to an output image, by combining complementary image signal modulations in a small area, and preserving the density as a whole,
It is possible to reduce the deterioration of the image quality without changing the color.
【0038】また、相補的な画像信号変調によつて、ミ
クロ視する場合は、付加パターンを見付け易くなり、付
加情報の解読がより確実となる利点も合わせもつ。When microscopic observation is performed by complementary image signal modulation, an additional pattern can be easily found, and the additional information can be more reliably decoded.
【0039】[0039]
【第2実施例】以下、本発明に係る第2実施例を説明す
る。第2実施例においては、第1実施例と同様な構成に
ついては同一符号を付し詳細説明を省略する。第2実施
例の装置外観は、第1実施例の図1に示したものと略同
一であるので、詳細説明を省略する。Second Embodiment Hereinafter, a second embodiment according to the present invention will be described. In the second embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and detailed description is omitted. The external appearance of the apparatus according to the second embodiment is substantially the same as that shown in FIG. 1 of the first embodiment, and a detailed description thereof will be omitted.
【0040】図12は本実施例のイメージスキヤナ22
01の構成例を示すブロツク図である。図12におい
て、図2に示す第1実施例のイメージスキヤナ201と
異なるのは、特定原稿の判定回路1409が追加になつ
ていることである。ここで、特定原稿の判定回路140
9は、読込み中の画像データに、特定原稿の画像データ
が含まれている可能性を判定して、判定結果を、2ビツ
トの判定信号Hとして出力する。すなわち、複数の特定
原稿のうち、少なくとも1つが読込み中である可能性
が、最も強い場合にはH=‘11’を、最も少ない場合
にはH=‘00’を出力する。FIG. 12 shows an image scanner 22 of this embodiment.
FIG. 2 is a block diagram showing an example of the configuration of No. 01. 12 differs from the image scanner 201 of the first embodiment shown in FIG. 2 in that a specific document determination circuit 1409 is added. Here, the specific document determination circuit 140
9 determines the possibility that the image data being read contains image data of a specific document, and outputs the determination result as a 2-bit determination signal H. That is, if the possibility that at least one of a plurality of specific originals is being read is the strongest, H = '11 'is output, and if it is the least, H = '00' is output.
【0041】また、判定回路1409には、出力カラー
選択信号CNOが入力され、4回の転写動作のそれぞれ
について、判定基準を切替えて異なる特定原稿について
判定を行う。さらに、詳細は後述するが、CPU141
1が出力する2ビツトのパターンレベル選択信号PSに
応じて、パターン付加回路1410はパターン付加処理
を変化させる。An output color selection signal CNO is input to the determination circuit 1409, and the determination standard is switched for each of the four transfer operations to determine a different specific document. Further, although details will be described later, the CPU 141
The pattern adding circuit 1410 changes the pattern adding process in accordance with the 2-bit pattern level selection signal PS output by 1.
【0042】[タイミングチヤート]図13は本実施例
における主走査タイミングチヤート例である。同図にお
いて、VSYNCは副走査同期信号で、副走査の画像出
力区間を示す信号である。HSYNCは主走査同期信号
で、主走査開始の同期をとる信号である。[Timing Chart] FIG. 13 is an example of a main scanning timing chart in this embodiment. In the figure, VSYNC is a sub-scanning synchronization signal, which is a signal indicating a sub-scanning image output section. HSYNC is a main scanning synchronization signal that synchronizes the start of main scanning.
【0043】CLKは画素同期信号で、本実施例におけ
る諸々の画像処理の基本クロツクである。一方、CLK
4は、CLKを4分周したもので、判定回路1409に
おける基本クロツクである。SELはタイミング信号
で、図14(a)に示す間引き回路1301で用いられ
る。CLK is a pixel synchronization signal, which is a basic clock for various image processing in this embodiment. On the other hand, CLK
Numeral 4 denotes a signal obtained by dividing CLK by 4, and is a basic clock in the judgment circuit 1409. SEL is a timing signal used in the thinning circuit 1301 shown in FIG.
【0044】信号CLK4と信号SELは、図14
(b)に構成例を示す、分周回路1310で生成され
る。すなわち、インバータ1451、2ビツトカウンタ
1452、インバータ1453、ANDゲート1454
より構成され、2ビツトカウンタ1452は、HSYN
Cにより、クリア(初期化)された後、CLKをカウン
トし、2ビツトでそのカウント値を出力する。その上位
ビツトD1がCLK4として出力され、下位ビツトD0
を反転した信号と、上位ビツトD1との論理積が、SE
Lとして出力される。The signal CLK4 and the signal SEL are shown in FIG.
This is generated by a frequency dividing circuit 1310 shown in FIG. That is, an inverter 1451, a 2-bit counter 1452, an inverter 1453, and an AND gate 1454.
And the 2-bit counter 1452 has the HSYN
After being cleared (initialized) by C, CLK is counted and the count value is output in two bits. The upper bit D1 is output as CLK4 and the lower bit D0 is output.
Is the logical product of the inverted signal and the upper bit D1.
Output as L.
【0045】図14(a)に構成例を示す間引き回路1
301は、CLKでデータを保持するF/F1455〜
1457および1461〜1463、セレクタ1458
〜1460、CLK4でデータを保持するF/F146
4〜1466で構成され、図11に一例を示すように、
CLKで転送されるR(またはG,B)信号の中から、
1/4の割合で、CLK4に同期したR’(または
G’,B’)信号を得ることができる。FIG. 14A shows a thinning circuit 1 having a configuration example.
Reference numeral 301 denotes an F / F 1455 for holding data with CLK.
1457 and 1461 to 1463, selector 1458
/ 1460, F / F 146 holding data at CLK4
4-1466, as shown in FIG.
From among the R (or G, B) signals transferred by CLK,
An R '(or G', B ') signal synchronized with CLK4 can be obtained at a rate of 1/4.
【0046】[判定手段]図15は判定回路1409の
構成例を示すブロツク図である。図15において、13
01は図14(a)に一例を示すような間引き回路で、
判定回路1409の処理の負荷を軽減するために、入力
画像の一部のデータを間引いた、画像データを出力す
る。[Determining Means] FIG. 15 is a block diagram showing a configuration example of the determining circuit 1409. In FIG.
Reference numeral 01 denotes a thinning circuit as shown in FIG.
In order to reduce the processing load of the determination circuit 1409, image data in which some data of the input image is thinned out is output.
【0047】1310はルツクアツプテーブルLUT
で、例えばROMで構成され、複数種類の特定原稿との
色味のマツチングを行うべく、予め例えば8種類の特定
原稿についての色味分布を調べ、入力画像の色味と、特
定原稿画像の色味とが、一致するか否かの判定情報が保
持されている。LUT1310へは、アドレス端子の上
位2ビツトへ出力カラー選択信号CNOが、下位15ビ
ツトへは、間引き回路1301で間引かれたRGB各色
の画像信号の上位5ビツトずつが、それぞれ入力され
る。Reference numeral 1310 denotes a lookup table LUT.
In order to match colors with a plurality of types of specific documents, for example, a ROM is used to check the color distribution of, for example, eight types of specific documents, and to determine the color of the input image and the color of the specific document image. Information for determining whether or not the taste matches is stored. To the LUT 1310, the output color selection signal CNO is input to the upper 2 bits of the address terminal, and to the lower 15 bits, the upper 5 bits of the RGB image signal of each color thinned out by the thinning circuit 1301 are input.
【0048】LUT1310は、出力カラー選択信号C
NOに対応して、当該画素の色味が例えば8種類の特定
原稿における色味と一致するか否かを、8ビツトのデー
タに対応させて同時に出力し、4回の転写動作におい
て、特定原稿について例えば合計32種類の判定を行
う。1303−1〜8は、それぞれ同じハードウエアで
構成される色味判定回路で、積分器1304,レジスタ
1305〜1307,比較部1308より構成され、そ
れぞれ、入力画像中に特定原稿画像が存在する可能性を
2ビツトの信号で出力する。The LUT 1310 outputs the output color selection signal C
In response to NO, whether or not the color of the pixel matches the color in, for example, eight types of specific originals is simultaneously output in association with the 8-bit data, and the specific original is output in four transfer operations. For example, a total of 32 types of determinations are made. Reference numerals 1303-1 to 130-8 denote color determination circuits each including the same hardware, each including an integrator 1304, registers 1305 to 1307, and a comparison unit 1308, each of which may include a specific document image in an input image. The output is a two-bit signal.
【0049】1309は最大値回路であり、色味判定回
路1303−1〜8の判定出力の最大値を、2ビツトの
判定信号Hとして出力する。すなわち、複数の特定原稿
の中で、存在する可能性の最大のものの判定結果が出力
される。 [積分器]図16は積分器1304の構成例を示すブロ
ツク図である。Reference numeral 1309 denotes a maximum value circuit which outputs the maximum value of the judgment output of the color judgment circuits 1303-1 to 130-8 as a 2-bit judgment signal H. That is, a determination result of the largest possible original among a plurality of specific originals is output. [Integrator] FIG. 16 is a block diagram showing a configuration example of the integrator 1304.
【0050】1501および1505はF/Fで、CL
K4の立上がりでデータを保持する。1502は乗算器
で、8ビツトの2信号(A,B)を入力し、乗算結果と
して8ビツト信号(A×B/255)を出力する。15
03も乗算器で、1ビツトの信号(A)と8ビツトの信
号(B)を入力し、乗算結果として8ビツトの信号(A
×B)を出力する。Reference numerals 1501 and 1505 denote F / F, CL
Data is held at the rise of K4. A multiplier 1502 receives two 8-bit signals (A, B) and outputs an 8-bit signal (A × B / 255) as a multiplication result. Fifteen
Numeral 03 is also a multiplier, which receives a 1-bit signal (A) and an 8-bit signal (B), and outputs an 8-bit signal (A) as a multiplication result.
× B) is output.
【0051】1504は加算器で、8ビツトの2信号
(A,B)を入力し、加算結果として8ビツト信号(A
+B)を出力する。結果として、積分器1304の、2
値入力信号xiと8ビツト出力信号yiの関係は次式で表
される。 yi=(α/255)yi-1+βxi-1 ・・・(1) 上式で、αとβは、予め設定されている定数で、これら
の値の大きさによつて、積分器1304の諸特性が決定
される。Reference numeral 1504 denotes an adder which receives two 8-bit signals (A, B) and outputs an 8-bit signal (A) as an addition result.
+ B) is output. As a result, integrator 1304, 2
The relationship between the value input signal x i and the 8-bit output signal y i is expressed by the following equation. y i = (α / 255) y i-1 + βx i-1 (1) In the above equation, α and β are constants set in advance, and are integrated according to the magnitudes of these values. The characteristics of the vessel 1304 are determined.
【0052】例えば、α=247,β=8の場合の、積
分器1304の入出力の一例を図17に示す。すなわ
ち、図17(a)に示すような入力xiに対して、図1
7(b)に示すような出力yiが出力される。図17に
おいて、701と702に示すような、前後がほとんど
“0”であるにもかかわらず“1”であるような入力x
iや、703に示すような、前後がほとんど“1”であ
るにもかかわらず“0”であるような入力xiは、ノイ
ズであると考えられる。入力xiを、積分器1304で
積分したyiを、図17(b)の704〜706に一例
を示す、レジスタ1305〜1307にセツトされた閾
値R1〜R3によつて、比較部1308で2値化するこ
とで、上記のようなノイズを除去することができる。For example, FIG. 17 shows an example of input and output of the integrator 1304 when α = 247 and β = 8. That is, with respect to the input x i as shown in FIG. 17 (a), FIG. 1
An output y i as shown in FIG. 7 (b) is output. In FIG. 17, an input x such as 701 and 702 that is “1” despite being almost “0” before and after
Inputs x i such as i and 703 that are “0” despite being almost “1” before and after are considered to be noise. The input x i is integrated by an integrator 1304, and y i is calculated by a comparator 1308 according to threshold values R1 to R3 set in registers 1305 to 1307 as shown in 704 to 706 in FIG. By converting to a value, the above-described noise can be removed.
【0053】[比較器]図18は比較部1308の構成
例を示すブロツク図である。1601〜1603はそれ
ぞれ比較器、1604はインバータ、1605はAND
ゲート、1606,1607はORゲートである。な
お、閾値R1〜R3は、R1>R2>R3の関係で、レ
ジスタ1305〜1307にセツトされている。[Comparator] FIG. 18 is a block diagram showing a configuration example of the comparison unit 1308. 1601 to 1603 are comparators, 1604 is an inverter, and 1605 is AND
Gates 1606 and 1607 are OR gates. The threshold values R1 to R3 are set in the registers 1305 to 1307 in a relationship of R1>R2> R3.
【0054】すなわち、比較部1308は、R1<(入
力)の場合‘11’を、R2<(入力)≦R1の場合
‘10’を、R3<(入力)≦R2の場合‘01’を、
(入力)≦R3の場合‘00’を出力する。 [パターン付加回路]図19,図20,図21はパター
ン付加回路1409の構成例を示すブロツク図である。That is, comparing section 1308 outputs “11” when R1 <(input), “10” when R2 <(input) ≦ R1, “01” when R3 <(input) ≦ R2,
If (input) ≦ R3, output '00'. [Pattern Adding Circuit] FIGS. 19, 20 and 21 are block diagrams showing examples of the structure of the pattern adding circuit 1409.
【0055】図19,図20,図21の第2実施例のパ
ターン付加回路と、図8,図9,図10に示す第1実施
例のパターン付加回路との差異は、変調量αを格納する
レジスタが、第1実施例では1つに対して、第2実施例
では4つあることである。従つて、第2実施例では、セ
レクタ1705によつて、4つのレジスタに格納された
変調量α1〜α4を選択する構成となつている。The difference between the pattern adding circuit of the second embodiment shown in FIGS. 19, 20, and 21 and the pattern adding circuit of the first embodiment shown in FIGS. 8, 9, and 10 is that the modulation amount α is stored. That is, there are four registers in the first embodiment and four registers in the second embodiment. Therefore, in the second embodiment, the selector 1705 selects the modulation amounts α1 to α4 stored in the four registers.
【0056】図19,図20,図21において、170
1〜1704はレジスタで、それぞれ異なる値の変調量
α1〜α4を格納している。1705は4入力1出力の
セレクタで、CPU1411が出力したパターンレベル
選択信号PSに応じて、レジスタ1701〜1704が
格納する変調量α1〜α4のいずれかを選択して、AN
Dゲート832へ出力する。Referring to FIGS. 19, 20 and 21, 170
Reference numerals 1 to 1704 denote registers which store different amounts of modulation amounts α1 to α4, respectively. Reference numeral 1705 denotes a 4-input / 1-output selector which selects one of the modulation amounts α1 to α4 stored in the registers 1701 to 1704 according to the pattern level selection signal PS output from the CPU 1411,
Output to D gate 832.
【0057】ここで変調量は、α1<α2<α3<α4
の関係で設定されていて、セレクタ1705は、PS=
‘00’の場合α1を、PS=‘01’の場合α2を、
PS=‘10’の場合α3を、PS=‘11’の場合α
4を出力する。従つて、セレクタ838の出力V’は、
PS=‘00’の場合V±α1に、PS=‘01’の場
合V±α2に、PS=‘10’の場合V±α3に、PS
=‘11’の場合V±α4に変調される。Here, the modulation amount is α1 <α2 <α3 <α4
And the selector 1705 determines that PS =
Α1 for '00', α2 for PS = '01 ',
Α3 when PS = “10”, α when PS = “11”
4 is output. Therefore, the output V ′ of the selector 838 is
When PS = `00`, V ± α1 when PS =` 01`, V ± α3 when PS = `10`, PS ± 3
In the case of = '11 ', it is modulated to V ± α4.
【0058】すなわち、入力画像に、特定原稿が含まれ
る可能性に応じて、変調量αを変化させ、通常の出力画
像においては、人間の目ではほとんど識別できない程度
にパターンを付加し、特定原稿が存在する可能性が高く
なるほど、よりはつきりしたパターンを出力画像に付加
する。 [フローチヤート]図22はCPU1411が行うパタ
ーンレベル選択信号PSの設定に関する流れの一例を示
すフローチヤートである。That is, the modulation amount α is changed in accordance with the possibility that the specific image is included in the input image, and a pattern is added to the normal output image so as to be hardly discernable by human eyes. Is more likely to be present, a more specific pattern is added to the output image. [Flowchart] FIG. 22 is a flowchart showing an example of the flow relating to the setting of the pattern level selection signal PS performed by the CPU 1411.
【0059】まず複写開始時に、ステツプS11におい
て、CPU1411は、パターンレベル選択信号PSを
‘00’に初期化する。続いて、ステツプS12におい
て、CPU1411は、判定信号Hとパターンレベル選
択信号PSとを比較する。CPU1411は比較結果
が、PS<Hの場合、ステツプS13でパターンレベル
選択信号PSへ判定信号Hの値を設定し、PS≧Hの場
合、ステツプS12へ戻る。First, at the start of copying, in step S11, the CPU 1411 initializes the pattern level selection signal PS to "00". Subsequently, in step S12, the CPU 1411 compares the determination signal H with the pattern level selection signal PS. If the comparison result is PS <H, the CPU 1411 sets the value of the determination signal H to the pattern level selection signal PS in step S13, and returns to step S12 if PS ≧ H.
【0060】すなわち、複写開始時から現在に至るまで
の、判定信号Hの最大値が、パターンレベル選択信号P
Sに設定される。以上説明したように、本実施例によれ
ば、第1実施例と同様な効果があるほか、特定原稿を含
まない出力画像の付加パターンを、より人間の目で識別
し難くできるので、通常の出力画像の画質劣化を極力小
さくすることができる。That is, the maximum value of the determination signal H from the start of copying to the present is determined by the pattern level selection signal P
Set to S. As described above, according to the present embodiment, in addition to the same effects as those of the first embodiment, the additional pattern of the output image that does not include the specific document can be more difficult to be identified by human eyes. Image quality degradation of the output image can be minimized.
【0061】従つて、本実施例は、とくに色の再現性が
重要である場合、例えば、デザイン関係でのカラー複写
などに有効である。また、ホストコンピユータ上の画像
データを、外部インタフエイスを介してカラー複写機な
どで印刷する場合、例えばCG(コンピユータグラフイ
クス)の印刷において、無彩色領域の画質劣化を極力小
さくすることができる。Accordingly, the present embodiment is particularly effective when color reproducibility is important, for example, for color copying in relation to design. Further, when image data on the host computer is printed by a color copying machine or the like via an external interface, for example, in CG (computer graphics) printing, image quality deterioration in an achromatic region can be minimized.
【0062】また、第1実施例においては、付加パター
ンが、装置固有の製造番号、もしくは同製造番号を符号
化あるいは記号化したものを表すとしたが、本発明はこ
れに限定されるものではなく、付加パターンは、装置を
特定できる情報、例えば、装置の製造日付、装置のロツ
ト番号、装置のバージヨンなどを表してもよいし、さら
に、付加パターンが表すのが、装置を特定できる情報で
なくて、装置を使用した人物を特定できる情報であつて
もよい。例えば、使用者を限定するために、装置使用に
当り、IDカードを差込む必要がある装置や、ID番号
を入力する必要がある装置は既に公知であるが、これら
の装置において、付加パターンは、認識されたID番
号、あるいは同ID番号を符号化あるいは記号化したも
のであつてもよく、複写が実行された日時、もしくは同
日時を符号化あるいは記号化したものを含めてもよい。
なお、本発明は、複数の機器から構成されるシステムに
適用しても、1つの機器からなる装置に適用してもよ
い。In the first embodiment, the additional pattern represents a device-specific serial number or a code obtained by encoding or encoding the serial number. However, the present invention is not limited to this. Instead, the additional pattern may represent information that can specify the device, for example, the date of manufacture of the device, the lot number of the device, the version of the device, and the like, and the additional pattern represents the information that can specify the device. Instead, it may be information that can specify a person who has used the device. For example, in order to limit the number of users, devices that require an ID card to be inserted and devices that require an ID number to be used are already known, but in these devices, the additional pattern is The ID number may be a recognized ID number or a code obtained by encoding or encoding the same ID number, and may include a date and time when copying is executed or a code obtained by encoding or encoding the same date and time.
The present invention may be applied to a system including a plurality of devices or to an apparatus including a single device.
【0063】また、本発明は、システムあるいは装置に
プログラムを供給することによつて達成される場合にも
適用できることはいうまでもない。It is needless to say that the present invention can be applied to a case where the present invention is achieved by supplying a program to a system or an apparatus.
【0064】[0064]
【発明の効果】以上説明したように、本発明によれば、
画像データを相補的に変調することで、画質劣化を抑え
て、画像に所定の情報を付加することができる。As described above, according to the present invention,
By modulating the image data complementarily, it is possible to add predetermined information to the image while suppressing deterioration of the image quality.
【図1】本発明にかかる一実施例の装置概観図の一例、FIG. 1 is an example of an outline view of an apparatus according to an embodiment of the present invention;
【図2】イメージスキャナの構成例を示すブロック図、FIG. 2 is a block diagram illustrating a configuration example of an image scanner.
【図3】付加パターンの一例を説明する図、FIG. 3 is a diagram illustrating an example of an additional pattern.
【図4】アドオンラインの一例を示す図、FIG. 4 is a diagram showing an example of an add-on line;
【図5】アドオンラインの一例を示す図、FIG. 5 is a diagram showing an example of an ad online,
【図6】アドオンラインによる情報の表現方法の一例を
示す図、FIG. 6 is a diagram showing an example of a method of expressing information by add-on-line,
【図7】アドオンラインによる情報の表現方法の一例を
示す図、FIG. 7 is a diagram showing an example of a method of expressing information by add-on-line,
【図8】パターン付加回路の構成例を示すブロック図、FIG. 8 is a block diagram showing a configuration example of a pattern adding circuit;
【図9】パターン付加回路の構成例を示すブロック図、FIG. 9 is a block diagram illustrating a configuration example of a pattern adding circuit;
【図10】パターン付加回路の構成例を示すブロック
図、FIG. 10 is a block diagram illustrating a configuration example of a pattern adding circuit.
【図11】複写結果の一例を示す図、FIG. 11 is a diagram showing an example of a copy result;
【図12】本発明にかかる第2実施例のイメージスキャ
ナの構成例を示すブロック図、FIG. 12 is a block diagram illustrating a configuration example of an image scanner according to a second embodiment of the present invention;
【図13】主走査タイミングチャート例、FIG. 13 is an example of a main scanning timing chart;
【図14】間引き回路および分周回路の構成例を示すブ
ロック図、FIG. 14 is a block diagram showing a configuration example of a thinning circuit and a frequency dividing circuit;
【図15】判定回路の構成例を示すブロック図、FIG. 15 is a block diagram illustrating a configuration example of a determination circuit;
【図16】積分器の構成例を示すブロック図、FIG. 16 is a block diagram illustrating a configuration example of an integrator.
【図17】積分器の入出力の一例を示す図、FIG. 17 is a diagram showing an example of input and output of an integrator;
【図18】比較部の構成例を示すブロック図、FIG. 18 is a block diagram illustrating a configuration example of a comparison unit.
【図19】パターン付加回路の構成例を示すブロック
図、FIG. 19 is a block diagram illustrating a configuration example of a pattern adding circuit.
【図20】パターン付加回路の構成例を示すブロック
図、FIG. 20 is a block diagram illustrating a configuration example of a pattern adding circuit;
【図21】パターン付加回路の構成例を示すブロック
図、FIG. 21 is a block diagram illustrating a configuration example of a pattern adding circuit.
【図22】パターンレベル選択信号の設定例を示すフロ
ーチャートである。FIG. 22 is a flowchart illustrating an example of setting a pattern level selection signal.
Claims (16)
位置の原画像データに隣接する複数の画素データを変調
する際に、前記複数の画素データが変調後に互いに相補
的となるように変調することを特徴とする画像処理方
法。When modulating a plurality of pixel data adjacent to original image data at a predetermined position so as to add predetermined information to an original image, the plurality of pixel data are complementary to each other after the modulation. An image processing method characterized by modulating.
部から所定値を減算し、前記複数の画素データの他の一
部へ前記所定値を加算するものであることを特徴とする
請求項1に記載された画像処理方法。2. The method according to claim 1, wherein the modulation is performed by subtracting a predetermined value from a part of the plurality of pixel data and adding the predetermined value to another part of the plurality of pixel data. Item 1. The image processing method according to Item 1.
画像データに行われることを特徴とする請求項2に記載
された画像処理方法。Wherein the modulation image processing method according to claim 2, characterized in that the human eye is performed <br/> image data of hardly recognized color.
の情報であることを特徴とする請求項1に記載された画
像処理方法。 4. The apparatus according to claim 1, wherein the predetermined information is used to specify an apparatus.
2. The image according to claim 1,
Image processing method.
特定するための情報であることを特徴とする請求項1に
記載された画像処理方法。 5. The predetermined information includes a person who has used the device.
Claim 1 characterized in that it is information for specifying
Image processing method described .
付加された日時を特定するための情報であることを特徴
とする請求項1に記載された画像処理方法。 6. The method according to claim 1, wherein the predetermined information is included in the original image.
It is information for specifying the added date and time
2. The image processing method according to claim 1, wherein:
に付加されることを特徴とする請求項1に記載された画
像処理方法。 7. The method according to claim 6, wherein the predetermined information is periodically added to the original image.
The image according to claim 1, wherein the image is added to the image.
Image processing method.
像データに隣接する複数の画素データを変調する変調手
段とを有し、 前記複数の画素データは、変調後に互いに相補的となる
ように変調される ことを特徴とする画像処理装置。8. A generator for generating predetermined information, and an original image at a predetermined position for adding the predetermined information to an original image.
Modulating means for modulating a plurality of pixel data adjacent to image data
And the plurality of pixel data are complementary to each other after modulation.
An image processing apparatus characterized by being modulated as follows.
び第二の領域を含む単位変調領域を用いて画像データに
所定の情報を付加する際に、変調後の前記第一および第
二の領域が互いに相補的になるようにそれら領域を変調
することを特徴とする画像処理方法。 9. A method according to claim 1, wherein the first and second positions are in a predetermined positional relationship.
Image data using the unit modulation area including the
When adding predetermined information, the first and second
Modulate two regions so that they are complementary to each other
An image processing method comprising:
データの一部から所定値を減算し、前記単位変調領域の
画素データの他の一部へ前記所定値を加算するものであ
ることを特徴とする請求項9に記載された画像処理方
法。 10. The method according to claim 1, wherein the modulation is performed on pixels in the unit modulation area.
A predetermined value is subtracted from a part of the data, and the
The predetermined value is added to another part of the pixel data.
10. The image processing method according to claim 9, wherein
Law.
の画像データに行われることを特徴とする請求項10に記
載された画像処理方法。 11. The color modulation which is difficult for human eyes to recognize.
11. The method according to claim 10, wherein
Image processing method described.
めの情報であることを特徴とする請求項9に記載された
画像処理方法。12. The apparatus according to claim 11, wherein the predetermined information includes information for identifying an apparatus.
10. The image processing method according to claim 9, wherein the information is information for use in the image processing.
を特定するための情報であることを特徴とする請求項9
に記載された画像処理方法。13. The predetermined information is a person who has used the apparatus.
Claim, characterized in that information for specifying a 9
The image processing method described in 1 .
に付加された日時を特定するための情報であることを特
徴とする請求項9に記載された画像処理方法。14. Information of the plant constant, it is the original image
10. The image processing method according to claim 9 , wherein the information is information for specifying a date and time added to the image.
的に付加されることを特徴とする請求項9に記載された
画像処理方法。15. The method according to claim 15, wherein the predetermined information includes a period in the original image.
10. The image processing method according to claim 9 , wherein the image processing method is added .
よび第二の領域を含む単位変調領域を用いて画像データ
に所定の情報を付加する画像処理装置であって、 前記所定の情報を発生する発生手段と、 変調後の前記第一および第二の領域が互いに相補的にな
るようにそれら領域を変調する変調手段とを有すること
を特徴とする画像処理装置。 16. A method according to claim 16, wherein said first position is in a predetermined positional relationship.
Image data using the unit modulation area including the
An image processing apparatus for adding predetermined information to the image data, wherein the generation means for generating the predetermined information and the first and second areas after modulation are complementary to each other.
Modulating means for modulating those areas in such a way that
An image processing apparatus characterized by the above-mentioned.
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- 1992-02-27 JP JP04103392A patent/JP3193098B2/en not_active Expired - Lifetime
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