JP3190639B2 - プロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ、コン
パイラ、最適化装置、アセンブラ、リンカ、デバッガ、
及び逆アセンブラ関し、読み出した命令の単位と無関係
な単位で命令を実行するプロセッサ及びそのようなプロ
セッサを対象としたコンパイラ、最適化装置、アセンブ
ラ、リンカ、デバッガ、及び逆アセンブラに関する。

【０００２】

【従来の技術】一般に、プロセッサは、プログラムカウ
ンタに基づき、命令をメモリから読み出し、実行する。
図４３は、プロセッサの基本構成の例を示すブロック図
である。命令メモリ４３０１は、プログラムを構成する
命令列を記憶している。ここで、１命令は、８ビット長
とし、４個の命令を１つの命令パケットとする。

【０００３】プログラムカウンタ４３００は、命令メモ
リ４３０１内での命令パケットのアドレスを指定する。
命令読み出し部４３０２は、プログラムカウンタ４３０
０により指定される命令パケットを命令メモリ４３０１
から読み込む。命令実行部４３０３は、読み出された命
令パケットに含まれる４つの命令のすべてを１サイクル
内で実行する。

【０００４】このように、一般にプロセッサは、１つの
プログラムカウンタによって指定される命令パケットを
読み込み、読み出した４個の命令を１サイクルで実行す
ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うなプロセッサでは、読み込んだ命令パケット内のすべ
ての命令を１サイクルの実行単位としているため、１つ
の命令パケット中に、Ｉ／Ｏやメモリ等のリソースが利
用できない理由で実行できない命令が１つでもあると、
そのリソースが利用できるようになるまで、その命令パ
ケット内のすべての命令の実行が待たされることにな
る。その結果、このようなプロセッサは、命令の実行速
度が遅い。

【０００６】そこで、本発明はかかる問題点に鑑み、命
令の読み出しと命令の実行の単位が異なるプログラムを
実行できるプロセッサ及びそのようなプログラムを作成
できるプログラム開発環境を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、１バイトデータをメモリの１単位データ
として命令を格納するメモリからプログラムカウンタの
値に基いて命令を読み出し、実行するプロセッサにおい
て、前記メモリの１単位データ又は複数のメモリの１単
位データより構成されるプロセッサの１単位データの前
記メモリ内の格納位置を指定する第１のプログラムカウ
ンタと、前記プロセッサの１単位データに含まれるプロ
セッサが実行する１つのオペレーションを示すプロセッ
サの１単位命令の位置を指定する第２のプログラムカウ
ンタとを備える。

【０００８】また、本発明は、命令列から最適化コード
を生成する命令列最適化装置であって、前記命令列の各
命令の大きさを予測して、各命令に対して、上位ビット
は、プロセッサの１単位データが格納されるメモリアド
レスを指定し、下位ビットは、プロセッサの１単位デー
タ内のプロセッサの１単位命令の位置を指定するアドレ
スを付与するアドレス付与手段と、前記命令列から、特
定の１つの命令のアドレスに解決すべきラベルを検出
し、当該命令のアドレスを取得するとともに、特定の２
つの命令のアドレスの差分に解決すべきラベルを検出
し、当該２つの命令のアドレスを取得するラベル検出手
段と、前記特定の２つの命令のアドレスの差分に解決す
べきラベルが検出された場合に、前記特定の２つの命令
の一方の命令のアドレスから他方の命令のアドレスを減
算し、プログラムカウンタ相対値を算出するプログラム
カウンタ相対値算出手段と、前記特定の１つの命令のア
ドレスに解決すべきラベルを有する命令については、そ
の大きさを前記特定の１つの命令のアドレスの大きさに
応じた命令の大きさに変換し、前記特定の２つの命令の
アドレスの差分に解決すべきラベルを有する命令につい
ては、その大きさを前記プログラムカウンタ相対値の大
きさに応じた命令の大きさに変換する変換手段と、前記
変換された命令の大きさに応じて、各命令のアドレスを
変換して、最適化コードを生成する最適化コード生成手
段とを備える。

【０００９】また、本発明は、オブジェクトコード中の
命令のアドレスを指定して、そのアドレスで特定される
命令のアセンブラ名を出力する逆アセンブラであって、
上位ビットは、プロセッサの１単位データが格納される
メモリアドレスを指定し、下位ビットは、プロセッサの
１単位データ内のプロセッサの１単位命令の位置を指定
するアドレスが付与された命令からなるオブジェクトコ
ードを取得するオブジェクトコード取得手段と、前記特
定される命令がプログラムカウンタ相対値を含む命令で
ある場合に、前記特定される命令中からプログラムカウ
ンタ相対値を抽出するプログラムカウンタ相対値抽出手
段と、ラベルの位置を示すラベルアドレスとラベル名と
を対応させて記憶する記憶手段と、前記指定した命令の
アドレスとプログラムカウンタ相対値とを加算し、加算
結果をラベルアドレスとするラベルアドレス算出手段
と、前記記憶手段を参照して、前記算出したラベルアド
レスに対応するラベル名を検索する検索手段とを備え
る。

【００１０】また、本発明は、ソースコードから命令列
を生成するコンパイラであって、上位ビットは、プロセ
ッサの１単位データが格納されるメモリアドレスを指定
し、下位ビットは、プロセッサの１単位データ内のプロ
セッサの１単位命令の位置を指定するプログラムカウン
タの値とプログラムカウンタ相対値とを加算又は減算
し、演算結果をプログラムカウンタの値とする命令をプ
ロセッサに実行させるプログラムカウンタ相対値演算命
令を生成する。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。 （第１の実施形態）第１の実施形態は、命令の読み出し
の単位と命令の実行の単位とが異なるプログラムを生成
する最適化装置、アセンブラ、リンカとそのプログラム
を実行するプロセッサに関する。 （プロセッサが実行する命令のフォーマット）まず、本
実施の形態に係るプロセッサが実行する命令のフォーマ
ットについて説明する。

【００１２】図１（ａ）〜図１（ｅ）は本実施の形態の
プロセッサが実行する命令のフォーマットを示す図であ
る。プロセッサが実行する命令は２１ビットを１単位
（１ユニット）として構成される。命令には、１つのユ
ニットで構成される２１ビット命令（１ユニット命令）
と２つのユニットで構成される４２ビット命令（２ユニ
ット命令）の２種類の命令が存在する。（以下、「命
令」とは、２１ビット命令又は４２ビット命令のいずれ
かを指す）。

【００１３】１ビットのフォーマット情報１０１は、そ
の命令がいずれの長さの命令であるかを示す。具体的に
は、フォーマット情報１０１が“０”の時には、そのフ
ォーマット情報１０１が含まれるユニットで１つの命
令、すなわち、２１ビット命令を構成する。フォーマッ
ト情報１０１が“１”の時には、そのフォーマット情報
１０１が含まれるユニットと後続するユニットで１つの
命令、すなわち、４２ビット命令を構成する。

【００１４】１ビットの並列実行境界情報１００は、そ
の命令とそれに後続する命令との間に並列実行の境界が
存在するか否かを示す。具体的には、並列実行境界情報
１００が“１”の時には、その並列実行境界情報１００
が含まれる命令と後続命令の間に並列実行の境界が存在
し、これらの命令は異なるサイクルにおいて実行され
る。並列実行境界情報１００が“０”の時には、並列実
行境界情報１００が含まれる命令と後続命令の間に並列
実行の境界が存在せず、これらの命令は同一のサイクル
において実行される。

【００１５】フォーマット情報１０１と並列実行境界情
報１００以外の部分は、オペレーションを示す。すなわ
ち、２１ビット命令では１９ビットの長さで、４２ビッ
ト命令では４０ビットの長さでオペレーションが指定さ
れる。具体的には、“Ｏｐ１”、“Ｏｐ２”、“Ｏｐ
３”、“Ｏｐ４”のフィールドは、オペレーションの種
類を表すオペコードを、“Ｒｓ”のフィールドは、ソー
スオペランドとなるレジスタのレジスタ番号を、“Ｒ
ｄ”のフィールドは、デスティネーションオペランドと
なるレジスタのレジスタ番号を示す。また、“ｉｍｍ
５”及び“ｉｍｍ３２”のフィールドは、それぞれ５ビ
ットと３２ビットの演算用定数オペランドを示す。そし
て、“ｄｉｓｐ１３”及び“ｄｉｓｐ３２”のフィール
ドは、それぞれ１３ビットと３２ビットの偏位（ディス
プレースメント）を示す。

【００１６】３２ビットの定数などの長い定数を扱う転
送命令や演算命令、大きなディスプレースメントを指定
する分岐命令は４２ビット命令で定義され、それらを除
くほとんどの命令は２１ビット命令で定義される。４２
ビット命令の構成要素である２つのユニットのうち、後
ろのユニットには、長い定数やディスプレースメントの
一部のみが配置され、オペコードは配置されない。 （プロセッサの命令の読み出しと実行の動作）次に、本
実施の形態のプロセッサによる命令の読み出しと実行の
動作について説明する。本実施の形態のプロセッサは、
静的な並列スケジューリングを前提としたプロセッサで
ある。図２（ａ）は、命令の格納、及び読み出し単位で
ある命令パケットを示す図である。命令パケットは、３
個のユニット（６３ビット）とダミーデータ（１ビッ
ト）で構成される。プロセッサは、１サイクルにおい
て、６４ビットの固定長（以下、「パケット」と呼ぶ）
で命令を読み出す。つまり、１つの命令は２１ビット単
位であり、メモリからの読み出しに不便であるので、命
令を複数個組み合わせたバイト単位の命令パケットを読
み出しの単位としている。また、この例のように、命令
パケット内のユニットの個数が２の巾乗数でない場合
に、特に効果がある。後述するように、命令パケット内
のユニットの位置を通常の２進数で表すと都合が悪いか
らである。以下、１パケットを構成する３個のユニット
を、アドレス値の小さい方から順に第１ユニット、第２
ユニット、第３ユニットと呼ぶことにする。

【００１７】図２（ｂ）は、命令の読み出しの順序を示
す図である。図に示すように、命令の読み出しは、各サ
イクル、１パケットである。図２（ｃ）は、命令の実行
の順序を示す図である。図に示すように、１サイクルで
実行する命令の単位は、並列実行の境界までである。つ
まり、各サイクルにおいて並列実行境界情報１００が
“１”である命令までの命令を並列実行する。読みださ
れながら実行されなかったユニットは、命令バッファに
蓄積され、次のサイクル以降で実行される。

【００１８】以上のように、本実施の形態のプロセッサ
は、固定長のパケット単位で命令を読み出し、各サイク
ルにおいて並列度に応じた適切な数のユニットを実行す
るものである。このように、本実施の形態のプロセッサ
は、命令パケット内の先頭の命令以外の命令でも、１サ
イクルの実行開始位置にすることができるのは、後述す
るように命令パケット内の命令の位置を指定する“パケ
ット内アドレス”（下位ＰＣ）によるものである。

【００１９】また、本実施の形態のプロセッサは、バイ
トアラインされていない命令、すなわち、語長がバイト
単位でない命令を実行するのに、特に適しているという
特徴をもつ。つまり、バイト単位の長さをもたない命令
であっても、バイト単位の長さをもつ命令パケットの単
位でプロセッサ内に読み込めば、命令パケット内でのそ
の命令はパケット内アドレスによって指定できるからで
ある。

【００２０】図３は、一般のプロセッサで、バイトアラ
インされていない命令を実行する場合の命令の格納、読
み出し方法の例を示す。命令が２１ビットとバイトアラ
インされていない場合には、その命令をバイト単位で読
み出しできるようにするため、その命令に３ビットの未
使用領域を付加して、２４ビット長とする。すなわち、
本来２１ビット長である１つの命令が２４ビットを単位
としてメモリに格納され、読み出しがなされる。この場
合では、３つの命令の長さは７２ビット長となるのに対
して、本実施の形態では、３つの命令の長さは６４ビッ
ト長であり、プログラムサイズを小さく抑えることがで
きる。

【００２１】なお、本実施の形態では、命令の語長が２
１ビット単位である場合のパケットの構成について説明
しているが、これに限定するものでなく、その他の語長
をもつ命令に対しても、パケットを構成して、パケット
単位で命令を読み出すことができる。例えば、命令の語
長がｎビット単位である場合には、（ｎ×ｍ＋ｒ）ｍｏ
ｄ８＝０であって、ｎ×ｍ／（ｎ×ｍ＋ｒ）を最大にす
るようなｍとｒの組合わせを選択し、１パケットをｎビ
ットの命令単位がｍ個とｒビットのダミーデータで構成
することとしてもよい。これによって、ダミーデータの
比率が小さな、バイト単位の長さをもつ命令パケットを
構成することができる。 （命令のアドレスの表現方法）次に、本実施の形態にお
ける命令のアドレスの表現方法について説明する。命令
のアドレスは、ユニットの位置を特定するアドレスを意
味し、３２ビットで表現される。

【００２２】３２ビット中の上位２９ビットは、命令パ
ケットを特定し、「パケットアドレス」と呼ぶ。「パケ
ットアドレス」は、１６進数２９ビットの２９’ｈ０１
２３４５６７等で表記することとする。この「パケット
アドレス」の値を左へ３ビット分ビットシフトした値
は、命令パケットが格納されているメモリアドレスとな
る。

【００２３】３２ビット中の下位３ビットは、命令パケ
ットに含まれるユニットを特定し、「パケット内アドレ
ス」と呼ぶ。「パケット内アドレス」は、２進数３ビッ
トの３’ｂ００１等で表記することとする。パケット内
アドレス３’ｂ０００は、パケット内の第１ユニットを
示し、３’ｂ０１０パケット内の第２ユニットを示し、
３’ｂ１００パケット内の第３ユニットを示す。パケッ
ト内アドレスは、これに限定するものでない。３個の数
値で、３個のユニットを示すこととすれば、他の数値で
表現してもよい。

【００２４】また、本実施の形態における命令のアドレ
スの指定は、１つの命令パケット８バイト分に対して３
ビットを割り当てている。従って、本実施の形態におけ
る命令のアドレスの指定方法と、一般のプロセッサにお
ける１バイトごとに１つずつアドレスを割り当てるアド
レスの指定方法とでは、上位２９ビットで指定されるア
ドレスは、同一のメモリアドレスを示すことになる。 （プロセッサが実行するオブジェクトコードの作成方
法）本実施の形態に係るプロセッサが実行するオブジェ
クトコードの作成方法について説明する。

【００２５】まず、本実施の形態において用いるいくつ
かの用語について説明する。「ＰＣ相対値」とは、２つ
の命令のアドレスの差分値である。「ラベル」は、プロ
グラムに含まれるもので、条件分岐や、無条件分岐や、
サブルーチンへの分岐や、サブルーチンからのリターン
などの分岐命令の行き先（分岐先）を示すものである。

【００２６】「ラベル」には、「命令のアドレスに解決
すべきラベル」と、「ＰＣ相対値に解決すべきラベル」
がある。「命令のアドレスに解決すべきラベル」は、プ
ログラムがオブジェクトコードに変換される過程で、命
令の絶対アドレスにより置き換えられるもので、例え
ば、メモリからレジスタｒ１への命令の転送命令「ｍｏ
ｖＬ２、ｒ１」中のラベルＬ２が該当する。「ＰＣ相対
値に解決すべきラベル」は、プログラムがオブジェクト
コードに変換される過程で、ＰＣ相対値に置き換えられ
るもので、例えば、ＰＣ相対値への無条件分岐命令「ｂ
ｒａＬ１」中のラベルＬ１が該当する。また、別の分類
として、ラベルには、「局所ラベル」と「外部ラベル」
がある。すなわち、ラベルとラベルを含む命令が同一の
モジュール、すなわち、１つの処理機能をもったひとま
とまりのサブプログラムに含まれる場合には、そのラベ
ルを「局所ラベル」と呼び、ラベルとラベルを含む命令
が、別個のモジュールに含まれる場合には、そのラベル
を「外部ラベル」と呼ぶ。

【００２７】図４は、本実施の形態に係るプロセッサが
実行するオブジェクトコードが、コンパイラと、最適化
装置と、アセンブラと、リンカにより作成される過程を
示す図である。ここでは、それぞれの機能の概略を説明
する。コンパイラ３０１は、Ｃ言語等の高級言語で書か
れたソースコード３００の内容を解析し、アセンブラコ
ード３０２を出力する。

【００２８】最適化装置３０３は、アセンブラコード３
０２に仮アドレスを付与し、命令列を３ユニットごとに
連結し、その結果である最適化コード３０４を出力す
る。その過程において、局所ラベルについては、それぞ
れPＣ相対値又は命令のアドレスを算出して、その値に
基づき、命令が１ユニットで表されるか２ユニットで表
されるかの命令の大きさが決められる。

【００２９】アセンブラ３０５は、最適化コード３０４
より再配置可能番地形式であるリロケータブルコード３
０６を出力する。その過程において、局所ラベルであっ
て、ＰＣ相対値に解決すべきラベルは、ＰＣ相対値に変
換される。リンカ３０７は、複数のモジュールを結合す
る。すなわち、複数のリロケータブルコード３０６を結
合して、その結果であるオブジェクトコード３０８を出
力する。その過程において、未解決なラベルは、ＰＣ相
対値又は命令のアドレスに変換される。

【００３０】プロセッサ３０９は、オブジェクトコード
３０８を実行する。以上のように、高級言語で記述され
たプログラムが、コンパイラ３０１と、最適化装置３０
３と、アセンブラ３０５と、リンカ３０７によって、プ
ロセッサが実行可能な形式であるオブジェクトコードに
変換される。プログラム中のラベルについては、オブジ
ェクトコード生成過程のいずれかにおいて、ＰＣ相対値
又は命令のアドレスに変換される。すなわち、局所ラベ
ルであって、かつＰＣ相対値に解決すべきラベルのアド
レス解決は、アセンブラ３０５によって行われる。局所
ラベルであって、かつ命令のアドレスに解決すべきラベ
ルのアドレス解決、及び外部ラベルのアドレス解決は、
リンカ３０７によって行われる。

【００３１】以下では、図３に示したプロセッサ３０９
と、リンカ３０７と、アセンブラ３０５と、最適化装置
３０３について、その構成及び動作の詳細を説明する。 （プロセッサ）図５は、プロセッサ３０９及び外部メモ
リの詳細を示すブロック図である。プロセッサ３０９
は、最大３命令を並列実行可能なプロセッサであり、演
算器４０１ａ〜ｃと、汎用レジスタ４０２、上位ＰＣ４
０３と、下位ＰＣ４０４と、上位ＰＣ演算器４１１と、
下位ＰＣ演算器４０５と、ＩＮＣ４１２と、命令バッフ
ァ４０８と、プリフェッチ上位カウンタ４１０と、プリ
フェッチ下位カウンタ４１３と、命令デコーダ４０９ａ
〜４０９ｃと、ＰＣ相対値セレクタ４２０と、即値セレ
クタ４２１と、オペランドデータバッファ４２３と、オ
ペランドバッファ４２２により構成される。外部メモリ
は、データメモリ４０６、命令メモリ４０７より構成さ
れる。

【００３２】以下、上位ＰＣ４０３と下位ＰＣ４０４と
を合わせてＰＣと称し、上位ＰＣ演算器４１１と下位Ｐ
Ｃ演算器４０５とを合わせてＰＣ演算器と称する。第１
演算器４０１ａと、第２演算器４０１ｂと、第３演算器
４０１ｃは、それぞれ１つの演算を実行する。これらの
演算器は同時に実行可能である。汎用レジスタ４０２
は、データ、アドレス等を格納する。

【００３３】上位ＰＣ４０３は、次のサイクルで実行す
べき命令群の先頭命令のアドレスの上位２９ビット、す
なわち、パケットアドレスを保持する。下位ＰＣ４０４
は、次のサイクルで実行すべき命令群の先頭命令のアド
レスの下位３ビット、すなわち、パケット内アドレスを
保持する。命令メモリ４０７は、オブジェクトコード３
０８で表された命令を記憶する。

【００３４】命令バッファ４０８は、命令メモリ４０７
から読み出した命令を格納する。第１命令デコーダ４０
９ａと、第２命令デコーダ４０９ｂ、第３命令デコーダ
４０９ｃは、命令を解読し、解読した命令が実行可能な
ら、他のプロセッサの構成要素を指示してその命令を実
行させる。第１命令デコーダ４０９ａには、命令バッフ
ァ４０８に格納されている先頭の命令が入力され、第２
命令デコーダ４０９ｂには、その次の命令が入力され、
第３命令デコーダ４０９ｃには、その次の命令が入力さ
れる。命令デコーダ４０９ａ〜４０９ｃは、ユニットの
並列実行境界情報を調べて、そのサイクルにおいて実行
可能な命令のみを実行させる。例えば、定数値を演算す
る命令の場合には、その定数値を即値セレクタ４２１を
介して演算器４０１ａに送って、演算を実行させる。分
岐命令の場合には、ＰＣ相対値をＰＣ相対値セレクタ４
２０を介して上位ＰＣ演算器４１１及び下位ＰＣ演算器
４０５に送って、ＰＣを更新させる。そして、命令デコ
ーダ４０９ａ〜４０９ｃは、実行されたユニット数を制
御信号によりＩＮＣ４１２に送りＰＣを更新させ、実行
されたユニット数を制御信号により命令バッファ４０８
に送り、命令バッファ４０８内の実行されたユニットを
消去させる。

【００３５】ＰＣ相対値セレクタ４２０は、命令デコー
ダ４０９ａ〜４０９ｃから出力されたＰＣ相対値を上位
ＰＣ演算器４１１及び下位ＰＣ演算器４０５へ出力す
る。即値セレクタ４２１は、命令デコーダ４０９ａ〜４
０９ｃから出力された即値を汎用レジスタ４０２叉は演
算器４０１ａ〜４０１ｃへ出力するＩＮＣ４１２は、命
令デコーダ４０９ａ〜４０９ｃからの制御信号により、
実行されたユニット数の情報を取得し、その分だけ上位
ＰＣ４０３、下位ＰＣ４０４の値をインクリメントす
る。これによって、次のサイクルで実行すべき命令群の
先頭の命令のパケットアドレスが上位ＰＣに設定され、
パケット内アドレスが下位ＰＣに設定される。

【００３６】上位ＰＣ演算器４１１及び下位ＰＣ演算器
４０５は、それぞれ上位ＰＣ４０３、下位ＰＣ４０４を
更新する。命令デコーダ４０９ａ〜４０９ｃが分岐命令
をデコードすると、当該分岐命令に含まれるＰＣ相対値
の上位２９ビットが上位ＰＣ演算器４１１に送られ、Ｐ
Ｃ相対値の下位３ビットが下位ＰＣ演算器４０５に送ら
れる。下位ＰＣ演算器４０５は、現在の下位ＰＣ４０４
の値と、ＰＣ相対値の下位３ビットの値とを加算叉は減
算し、その演算結果を更新値として下位ＰＣ４０４に送
る。上位ＰＣ演算器４１１は、現在の上位ＰＣ４０３の
値と、ＰＣ相対値の上位２９ビットの値とを加算叉は減
算し、その演算結果を更新値として上位ＰＣ４０３に送
る。なお、ＰＣ演算器の動作、すなわち演算方法につい
ては後述する。以上のようにして、分岐命令の実行にあ
たって、次に実行すべき分岐先命令のパケットアドレス
が上位ＰＣ４０３に設定され、パケット内アドレスが下
位ＰＣ４０４に設定される。また、上位ＰＣ演算器４１
１及び下位ＰＣ演算器４０５は、ＰＣ相対値と汎用レジ
スタ４０２に格納されているアドレスとの演算により、
ＰＣを更新する場合もある。

【００３７】プリフェッチ上位カウンタ４１０は、命令
メモリ４０７から読み出す命令群の先頭命令のアドレス
の上位２９ビット、すなわちパケットアドレスを示す。
プリフェッチ上位カウンタ４１０は、通常、１サイクル
ごとに１つずつその値をインクリメントする。また、１
つ前のサイクルで実行された命令が分岐命令である場合
には、上述のようにして上位ＰＣ４０３に設定された分
岐先の命令のパケットアドレスが上位ＰＣ４０３からプ
リフェッチ上位カウンタ４１０に送られ、プリフェッチ
上位カウンタ４１０の値は上位ＰＣ４０３と同一の値に
設定される。

【００３８】プリフェッチ下位カウンタ４１３は、命令
メモリ４０７から読み出す命令群の先頭命令のアドレス
の下位３ビット、すなわちパケット内アドレスを指定す
る。本実施の形態では、プリフェッチ下位カウンタ４１
３は、３’ｂ０００に設定するものとする。従って、読
み出される命令は命令パケット単位で指定されることに
なり、１サイクルごとに１パケットが命令メモリ４０７
から命令バッファ４０８に送られる。

【００３９】データメモリ４０６は、オペランドデータ
を格納する。オペランドデータバッファ４２３及びオペ
ランドアドレスバッファ４２２は、データメモリとプロ
セッサとの間のバッファである。次に、本実施の形態に
おいて最も特徴的である、命令のアドレスのインクリメ
ント方法及び演算方法について説明する。 （命令のアドレスのインクリメント方法）本実施の形態
における命令のアドレスのインクリメント方法について
説明する。命令のアドレスのインクリメントは、命令の
パケット内アドレスにインクリメント値を加算し、桁上
がりがある場合には、その桁上がり数をパケットアドレ
スに加えることとする。

【００４０】図６は、パケット内アドレスのインクリメ
ントの規則を示すインクリメント表である。図に示すよ
うに、命令のアドレスのインクリメントは、パケット内
アドレスが３’ｂ０００、又は３’ｂ０１０の場合に
は、下位３ビットの値に２を加算する。パケット内アド
レスが３’ｂ１００の場合には、パケットアドレスに桁
上がりを発生させて（すなわち上位２９ビットの値に１
を加算）、下位３ビットの値を３’ｂ０００とする。つ
まり、パケット内アドレスのインクリメントは３’ｂ０
００，３’ｂ０１０，３’ｂ１００を巡回する３進演算
である。例えば、インクリメント値が２で、インクリメ
ント前のパケット内アドレスの値が３’ｂ１００であっ
たとすると、インクリメント後のパケット内アドレスは
３’ｂ０１０となり、パケットアドレスに桁上がりが１
発生する。

【００４１】このように、本実施の形態では、通常の２
進数によりパケット内アドレスを表す必要がない。この
点が、特に、命令パケット内のユニットの個数が２の巾
乗数でない場合に対して効果的である。つまり、命令パ
ケット内のユニットの個数が２の巾乗数でない場合に
は、命令パケット内のユニットの位置を通常の２進数で
表現しても、ユニットの位置を移動する際に２進数の演
算法を用いることができない。しかし、本実施の形態で
は、パケット内のユニットの位置を特有のｍ個の数値を
用いて表し、ユニットの位置の移動するための演算とし
てｍ個の数値が巡回する演算を用いることによって、命
令パケット内のユニットの個数が２の巾乗数でない場合
にでも、ユニットの位置指定、ユニットの位置の移動の
ための演算が可能である。 （命令のアドレスの演算方法）次に、本実施の形態にお
ける命令のアドレスの演算方式の一つである桁上がり方
式について説明する。命令のアドレスの演算方法には桁
上がり方式以外にも、分離方式、絶対位置指定方式、リ
ニアアドレス方式があるが、それらについては後述す
る。桁上がり方式では、命令のアドレスを上位２９ビッ
トと、下位３ビットに分離して演算する。すなわち、パ
ケットアドレスとパケット内アドレスをそれぞれ別々に
計算する。ただし、上位ビットの演算の際、下位３ビッ
トの演算で発生した桁上がり数または桁借り数を含めた
演算が行われる。

【００４２】まず、プロセッサ３０９が行う、分岐命令
のアドレスとＰＣ相対値とを加算して分岐先命令のアド
レスを求める方法について説明する。図５に示す下位Ｐ
Ｃ演算器４０５は、分岐命令のアドレスの下位３ビット
とＰＣ相対値の下位３ビットとを加算する。図７（ａ）
は、分岐命令のアドレスの下位３ビットとＰＣ相対値の
下位３ビットとの加算規則を示す加算表である。図に示
すように、下位３ビットの加算は通常の２進演算と異な
り、３’ｂ０００，３’ｂ０１０，３’ｂ１００を巡回
する３進演算である。図に示すような桁上がりが生じる
場合には、下位ＰＣ演算器４０５は、上位ＰＣ演算器４
１１に桁上がり数を送る。

【００４３】図５に示す上位ＰＣ演算器４１１は、分岐
命令のアドレスの上位２９ビットとＰＣ相対値の上位２
９ビットとを加算する。この時、下位ＰＣ演算器４０５
の演算で桁上がりが生じた場合には、その桁上がり数も
加算する。加算方法は通常の２進演算である。以上によ
り算出された加算結果が分岐先命令のアドレスとなる。
すなわち、加算結果のの下位３ビットが下位ＰＣ４０４
に設定され、加算結果の上位２９ビットが上位ＰＣ４０
３に設定される。

【００４４】次に、最適化装置３０３、アセンブラ３０
５、リンカ３０７が行う、ＰＣ相対値を求める演算、す
なわち、分岐先命令のアドレスから分岐命令のアドレス
を減算方法について説明する。減算は、加算と同様に上
位２９ビットと下位３ビットに分離して行う。後述の最
適化装置３０３の下位アドレス減算手段９０７、アセン
ブラ３０５の下位アドレス減算手段８０６、リンカ３０
７の下位アドレス減算手段７０６は、分岐先命令のアド
レスの下位３ビットから分岐命令のアドレスの下位３ビ
ットを減算する。図７（ｂ）は、分岐先命令のアドレス
の下位３ビットと分岐命令のアドレスの下位３ビットと
の減算規則を示す減算表である。図に示すように、下位
３ビットの減算は通常の２進演算と異なり、３’ｂ００
０，３’ｂ０１０，３’ｂ１００を巡回する３進演算で
ある。図に示すような桁借りが生じる場合には、下位ア
ドレス減算手段９０７等は、それぞれ、後述の上位アド
レス減算手段９１０等に桁借り数を送る。

【００４５】後述の最適化装置３０３の上位アドレス減
算手段９１０と、アセンブラ３０５の上位アドレス減算
手段８０９と、リンカ３０７の上位アドレス減算手段７
０９は、分岐命令のアドレスの上位２９ビットと分岐先
命令の上位２９ビットとを減算する。この時、下位アド
レス減算手段９０７等の演算で桁借りが生じた場合に
は、その桁借り数も減算する。減算方法は通常の２進演
算である。

【００４６】以上により算出された下位３ビットの減算
結果を下位３ビットとし、上位２９ビットの減算結果を
上位２９ビットとした値がＰＣ相対値となる。また、プ
ロセッサにより行なわれる分岐命令のアドレスとＰＣ相
対値とを減算して分岐先命令のアドレスを求める場合に
も、上述と同様の方法により行なわれる。以上のよう
に、分岐先命令のアドレスと分岐命令のアドレスとの差
分よりプログラムカウンタ相対値を算出する最適化装置
３０３、アセンブラ３０５、リンカ３０７と、そのプロ
グラムカウンタ相対値を用いて分岐先命令のアドレスを
算出するプロセッサ３０９とが、どちらも同一の桁上が
り方式によるアドレス演算を行うことによって、プロセ
ッサは、分岐命令の実行時にプログラム相対値から分岐
先命令のアドレスを誤りなく算出できる。また、この桁
上り方式によるアドレス演算は、プログラムカウンタと
ＰＣ相対値との上位ビットの演算と下位ビットの演算と
の間に連続性を備えたアドレス演算が可能となる特徴を
有する。 （最適化装置）図８は、図４に示した最適化装置３０３
の構成要素及び入出力データを示すブロック図である。
この最適化装置３０３の詳細について説明する。最適化
装置３０３は、コンパイラ３０１が生成したアセンブラ
コード３０２を最適化し、命令列を３ユニットを単位と
するパケットに連結し、その結果である最適化コード９
１５を出力する。最適化装置３０３は、コード最適化手
段９０２と、アドレス付与手段９０４と、ラベル検出手
段９０５と、下位アドレス減算手段９０７と、上位アド
レス減算手段９１０と、アドレス差算出手段９１２と、
ラベル情報解決手段９１４により構成される。

【００４７】コード最適化手段９０２は、アセンブラコ
ード３０２の最適化を行い、最適化処理コード９０３を
生成する。コード最適化手段９０２の処理は、公知の最
適化装置による処理と同様であるので、詳細な説明は省
略する。アドレス付与手段９０４は、コード最適化手段
９０２により得られた最適化処理コード９０３の各命令
のアドレスの予測を行い、各命令に予測したアドレスの
付与を行い（以下、このアドレスを「仮アドレス」と呼
ぶ）、その結果であるアドレス付与コード９１６を出力
する。

【００４８】ラベル検出手段９０５は、アドレス付与コ
ード９１６から「局所ラベル」を検出する。ラベル検出
手段９０５は、検出したラベルが「命令のアドレスに解
決すべきラベル」であれば、そのラベルが位置する命令
の仮アドレスを取り込む。また、検出したラベルが「Ｐ
Ｃ相対値に解決すべきラベル」であれば、分岐命令の仮
アドレスと分岐先命令の仮アドレスを取り込む。そし
て、ラベル検出手段９０５は、ラベルを含む命令とその
ラベルが解決される値についての情報からなるラベル情
報９０６を出力する。

【００４９】下位アドレス減算手段９０７と、上位アド
レス減算手段９１０と、アドレス差算出手段９１２は、
ラベル情報９０６中の「ＰＣ相対値に解決すべきラベ
ル」について、ＰＣ相対値の算出を行う。下位アドレス
減算手段９０７は、分岐先命令の仮アドレスの下位３ビ
ットから分岐命令の仮アドレスの下位３ビットを減算
し、桁借り数９０８と下位減算結果９０９を算出する。

【００５０】上位アドレス減算手段９１０は、分岐先命
令の仮アドレスの上位２９ビットから分岐命令の仮アド
レスの上位２９ビットと下位アドレス減算手段９０７が
算出した桁借り数９０８とを減算し、上位減算結果９１
１を算出する。アドレス差算出手段９１２は、下位アド
レス減算手段９０７が算出した下位減算結果９０９を下
位３ビットとし、上位アドレス減算手段９１０が算出し
た上位減算結果９１１を上位２９ビットとするアドレス
差９１３を算出する。

【００５１】ラベル情報解決手段９１４は、最適化処理
コード９０３中のラベルを含む命令を、アドレス付与手
段９０４が予測し付与したアドレス又は、アドレス差算
出手段９１２が算出したアドレス差９１３の値から、そ
の値の大きさに応じた命令に変換する。すなわち、ラベ
ルを含む命令は、前記付与アドレスあるいは前記アドレ
ス差の値が１３ビット以内で表現できれば２１ビット命
令に変換され、そうでなければ４２ビット命令に変換さ
れる。

【００５２】そして、ラベル情報解決手段９１４は、ラ
ベル解決後の命令列を３ユニットを単位とするパケット
に連結し、その結果である最適化コード９１５を出力す
る。次に、最適化装置の動作を具体例を用いて説明す
る。図９は、最適化装置の動作手順を示すフローチャー
トである。まず、コード最適化手段９０２は、入力され
たアセンブラコード３０２を最適化し、最適化コード９
０３を生成する。図１０は、コード最適化手段９０２が
生成した最適化処理コード９０３の一部分を示す。図１
０のいくつかの命令について説明を行う。「Ｌ１：ｍｏ
ｖｒ２，ｒ１」１０００は、ラベルＬ１の位置を示し、
レジスタｒ２からレジスタｒ１への転送を行う命令であ
る。「ｊｓｒｆ」１００１は、関数呼び出しであり、ラ
ベルｆ（外部ラベル）への相対分岐を行う命令である。
ｒｅｔ命令により、このアドレスに再び戻る。「ａｄｄ
ｒ０，ｒ４」１００２は、レジスタｒ０とレジスタｒ４
の加算を行い、結果をｒ４へ格納する命令である。「ａ
ｎｄｒ１，ｒ３」１００３は、レジスタｒ１とｒ３の論
理積を取り、結果をｒ３へ格納する命令である。「ｍｏ
ｖＬ２，ｒ２」１００４は、ラベルＬ２が置かれている
命令のアドレスを、レジスタｒ２に転送する命令であ
る。「ｌｄ（ｒ２），ｒ０」１００５は、レジスタｒ２
が示すアドレスに格納されているデータをレジスタｒ０
へ転送する命令である。「ｂｒａＬ１」１００６は、ラ
ベルＬ１（局所ラベル）への相対分岐を行う命令であ
る。なお、図１０において、命令１００７に後続する命
令が省略してあるが、この後続する命令中には、ラベル
ｆの位置する命令は存在しないこととする（ステップＳ
３９０１）。

【００５３】次に、アドレス付与手段９０４は、最適化
処理コード９０３の各命令に対して仮アドレスを付与
し、アドレス付与コード９１６を生成する。図１１は、
図１０の最適化処理コードより生成されたアドレス付与
コード９１６を示す。ここでは、３２’ｈ０００００８
００から始まる仮アドレスが割り当てられている（ステ
ップＳ３９０２）。

【００５４】ラベル検出手段９０５は、アドレス付与コ
ード９１６から局所ラベルの検索を行い、検索されたラ
ベルを含む命令とそのラベルの解決される値についての
情報とからなるラベル情報を出力する。図１２は、図１
１のアドレス付与コード９１６から生成されたラベル情
報９０６を示す。図に示すように、命令のアドレスに解
決すべきラベルとして命令１１０４のＬ２、ＰＣ相対値
に解決すべきラベルとして命令１１０６のＬ１が検出さ
れている。ラベルＬ２については、Ｌ２を含む命令「ｍ
ｏｖＬ２，ｒ２」と解決されるアドレスの情報が取り込
まれ、ラベルＬ１については、Ｌ１を含む命令「ｂｒａ
Ｌ１」とＰＣ相対値を計算するための分岐先命令のアド
レスと分岐命令のアドレスの情報が取り込まれている。
なお、命令１１０１のラベルｆは外部ラベルであるた
め、最適化の対象外である（ステップＳ３９０３、Ｓ３
９０４）。

【００５５】ラベル情報９０６中にＰＣ相対値に解決す
べきラベルがある場合には、ＰＣ相対値の算出が行なわ
れる。下位アドレス減算手段９０７は、ＰＣ相対値であ
るＬ１が示す値の下位ビットを計算する。下位アドレス
減算手段９０７は、分岐先命令１１００の仮アドレス３
２’ｈ０００００８００の下位３ビット３’ｂ０００か
ら分岐命令１１０６の仮アドレス３２’ｈ０００００８
１２の下位３ビット３’ｂ０１０を減算する。その結
果、桁借り数９０８として１が得られ、下位減算結果９
０９として３’ｂ１００が得られる（ステップＳ３９０
５、Ｓ３９０６）。

【００５６】上位アドレス減算手段９１０は、ＰＣ相対
値であるＬ１が示す値の上位ビットを計算する。上位ア
ドレス減算手段９１０は、分岐先命令１１００の仮アド
レスの上位２９ビット２９’ｈ０００００１００から分
岐命令１１０６の仮アドレスの上位２９ビット２９’ｈ
０００００１０２と桁借り数９０８である１を減算す
る。その結果、上位減算結果９１１として２９’ｈ１ｆ
ｆｆｆｆｆｄ（１０進数では−３を示す。以下、負数は
２の補数で表す。）が得られる（ステップＳ３９０
７）。

【００５７】アドレス差算出手段９１２は、下位演算結
果９００を下位ビットとし、上位演算結果９１１を上位
ビットとしたアドレス差、すなわち、ＰＣ相対値を算出
する。ここでは、３’ｂ１００を下位ビットとし、２
９’ｈ１ｆｆｆｆｆｆｄを上位ビットして、アドレス差
９１３である３２’ｈｆｆｆｆｆｆｅｃが得られる（ス
テップＳ３９０８）。

【００５８】ラベル情報解決手段９１４は、ラベル情報
９０６のラベルが解決される値が１３ビットで表現でき
るか否かにより、ラベルを含む命令の大きさを決定す
る。図１２に示すラベルＬ２が解決される値は３２’ｈ
１２３４５６７８であり、１３ビットで表すことができ
ないので、ラベルＬ２を含む命令１１０４は４２ビット
命令となる。また、ラベルＬ１が解決される値は３２’
ｈｆｆｆｆｆｆｅｃであり、１３ビットで表すことが可
能なので、ラベルＬ１を含む命令１１０６は２１ビット
命令となる（ステップＳ３９０９、Ｓ３９１０、Ｓ３９
１１）。

【００５９】さらに、ラベル情報解決手段９１４は、ア
ドレス付与コード９１６に基づいて命令列を３ユニット
を単位とするパケットに連結する。この際に、ラベルを
有する命令については、上記のようにして決定された大
きさと一致するようにする。すなわち、２１ビット命令
については１ユニットを使用し、４２ビット命令につい
ては２ユニットを使用するものとする。そして、ラベル
情報解決手段９１４は、パケット化された命令列を最適
化コードとして出力する。図１３は、図１１のアドレス
付与コード９１６から生成された最適化コード９１５を
示す。図１３は、一つのパケットを構成する命令が一行
に記述され、記号｜｜によりパケット中の命令は区切ら
れている。また、４２ビット命令は、（）でくくられた
命令を後続させることにより、その命令が２つのユニッ
ト分の領域を使用することを示している（ステップＳ３
９１２）。

【００６０】以上のように、桁上がり方式によるアドレ
ス演算を行って予測することにより、桁上がり方式に対
応したプロセッサの最適化装置を実現することが可能と
なる。なお、アドレス付与手段９０４において付与され
た仮アドレスと、アドレス差算出手段９１２において算
出されたＰＣ相対値は、すべてラベルを含む命令のサイ
ズを確定させるために予測された値であって、実際の値
とは異なる場合があるので、以降の処理では用いないこ
ととする。 （アセンブラ）図１４は、図４に示したアセンブラ３０
５の構成及び関連する入出力データを示すブロック図で
ある。このアセンブラ３０５の詳細について説明する。
アセンブラ３０５は、最適化装置３０３が生成した最適
化コード３０４を再配置可能番地形式であるリロケータ
ブルコード３０６に変換するものである。アセンブラ３
０５は、機械語コード生成手段８０２と、ラベル検出手
段８０４と、下位アドレス減算手段８０６と、上位アド
レス減算手段８０９と、アドレス差算出手段８１１と、
ラベル情報解決手段８１３より構成される。

【００６１】機械語コード生成手段８０２は、最適化コ
ード３０４をプロセッサ３０９が実行可能な機械語コー
ド８０３へ変換する。ただし、値が未解決なラベルにつ
いては、変換せずに機械語コード８０３中に保持する。
その際に、機械語コード生成手段８０２は、各機械語コ
ードに対してパケットアドレスとパケット内アドレスと
を付与する。そして、この付与されたアドレスに基づい
て、後述のラベルの解決がなされる。

【００６２】ラベル検出手段８０４は、局所ラベルであ
って、２つの命令のアドレスの差分、すなわち、ＰＣ相
対値に解決すべきラベルを検索し、分岐命令のアドレス
と分岐先命令のアドレスを取り込む。そして、ラベル検
出手段８０４は、ラベルを含む命令とそのラベルが解決
される値についての情報からなるラベル情報８０５を出
力する。

【００６３】ラベル検出手段８０４で得られたラベル情
報８０５を解決するため、下位アドレス減算手段８０６
と、上位アドレス減算手段８０９と、アドレス差算出手
段８１１は、以下のようにしてＰＣ相対値の算出を行
う。下位アドレス減算手段８０６は、分岐先命令のアド
レスの下位３ビットから分岐命令のアドレスの下位３ビ
ットを減算し、桁借り数８０７と下位減算結果８０８を
算出する。

【００６４】上位アドレス減算手段８０９は、分岐先命
令の仮アドレスの上位２９ビットから分岐命令の仮アド
レスの上位２９ビットと下位アドレス減算手段８０６が
算出した桁借り数８０７とを減算し、上位減算結果８１
０を算出する。アドレス差算出手段８１１は、下位アド
レス減算手段８０６が算出した下位減算結果８０８を下
位３ビットとし、上位アドレス減算手段８０９が算出し
た上位減算結果８１０を上位２９ビットとするアドレス
差８１２を算出する。

【００６５】ラベル情報解決手段８１３は、機械語コー
ド８０３中のラベルを、アドレス差算出手段８１１が算
出したアドレス差８１２に置換し、その結果であるリロ
ケータブルコード３０６を出力する。次に、アセンブラ
の動作について、最適化装置３０３が出力した図１３の
最適化コードをアセンブラ３０５に入力した場合の例を
用いて説明する。

【００６６】図１５は、アセンブラの動作手順を示すフ
ローチャートである。まず、機械語コード生成手段８０
２は、最適化コード３０４をパケットごとにプロセッサ
３０９に対応した機械語コード８０３へ変換する。ただ
し、値が未解決なラベルについては、変換せずに機械語
コード８０３中に保持する。そして、機械語コード生成
手段８０２は、各機械語コード８０３に対して、パケッ
トアドレス（以下、これを「局所パケットアドレス」と
呼ぶ）とパケット内アドレスを割り振る。図１６は、図
１３の最適化コードから生成された機械語コード８０３
を示す。なお、実際の機械語コードは、０と１だけのバ
イナリ形式で表されるが、図１６では説明の都合上、ニ
ーモニック形式で示されている。また、各命令の並列実
行境界情報１００とビットフォーマット情報１０１もこ
の段階ですでに明らかになっているが、この図では特に
示さない。図１６では、２９’ｈ００００００００から
始まるパケットアドレス（局所パケットアドレス）が割
り当てられている。また、パケット１３００の命令「ｊ
ｓｒｆ」中のラベルｆと、パケット１３０１の命令「ｍ
ｏｖＬ２，ｒ２」中のラベルＬ２と、パケット１３０２
の命令「ｂｒａＬ１」中のラベルＬ１は、値が未解決な
ため、変換されていない（ステップＳ１５００、Ｓ１５
０１）。

【００６７】次に、ラベル検出手段８０４は、機械語コ
ード８０３中の未解決なラベルの中で、局所ラベルであ
って、ＰＣ相対値に解決すべきラベルを検出して、その
ラベルが含まれる命令のアドレス、すなわち、分岐命令
のアドレスと、分岐先命令のアドレスを取り込む。そし
て、ラベル検出手段８０４は、ラベルを含む命令とその
ラベルが解決される値についての情報からなるラベル情
報８０５を出力する。図１７は、図１６の機械語コード
より作成されたラベル情報を示す。局所ラベルであっ
て、ＰＣ相対値に解決すべきラベルとしてラベルＬ１が
検出され、分岐命令のアドレスとして、３２’ｈ０００
０００１２が取り込まれて、分岐先命令のアドレス３
２’ｈ００００００００が取り込まれている（ステップ
Ｓ１５０２、Ｓ１５０３）。

【００６８】次に、下位アドレス減算手段８０６は、Ｐ
Ｃ相対値であるＬ１が示す値の下位ビットを計算する。
下位アドレス減算手段８０６は、分岐先命令１４０１の
アドレス３２’ｈ００００００００の下位３ビット３’
ｂ０００から分岐命令１４０９のアドレス３２’ｈ００
００００１２の下位３ビット３’ｂ０１０を減算する。
その結果、桁借り数８０７として１が得られ、下位減算
結果８０８として３’ｂ１００が得られる（ステップＳ
１５０４）。

【００６９】次に、上位アドレス減算手段８０９は、Ｐ
Ｃ相対値であるＬ１が示す値の上位ビットを計算する。
上位アドレス減算手段８０９は、分岐先命令１４０１の
アドレスの上位２９ビット２９’ｈ００００００００か
ら分岐命令１４０９のアドレスの上位２９ビット２９’
ｈ０００００００２と桁借り数８０７である１を減算す
る。その結果、上位減算結果８１０として２９’ｈ１ｆ
ｆｆｆｆｆｄ（１０進数では−３を示す。以下、負数は
２の補数で表す。）が得られる（ステップＳ１５０
５）。

【００７０】アドレス差算出手段８１１は、下位減算結
果８０８を下位ビットとし、上位演算結果８１０を上位
ビットとしたアドレス差、すなわち、ＰＣ相対値を算出
する。この例では、３’ｂ１００を下位ビットとし、２
９’ｈ１ｆｆｆｆｆｆｄを上位ビットして、アドレス差
８１２である３２’ｈｆｆｆｆｆｆｅｃが得られる（ス
テップＳ１５０６）。

【００７１】次に、ラベル情報解決手段８１３は、アド
レス差８１２が下位１３ビットで表現できる場合には、
そのアドレス差の下位１３ビットをＰＣ相対値とし、下
位１３ビットで表現できない場合には、そのアドレス差
をＰＣ相対値として、機械語コード８０３中のラベルＰ
Ｃ相対値に置換する。図１６のラベル情報中のラベルＬ
１が解決されるアドレス差は３２’ｈｆｆｆｆｆｆｅｃ
であり、下位１３ビット１３’ｈ１ｆｅｃで表すことが
可能なので、図１６の機械語コード中のラベルＬ１は下
位１３ビットの値に変換される。このようにして機械語
コードが変換されて、リロケータブルコードを生成す
る。図１８は、図１６の機械語コード８０３から生成さ
れたリロケータブルコードを示す。図１８中の命令１６
０９は、ラベルＬ１がＰＣ相対値に変換された命令であ
る。図１８では、機械語コード８０３の出力時にすでに
明らかになっていた各命令の並列実行境界情報１００と
ビットフォーマット情報１０１が示され、パケット中の
１ビットが未使用ビットになっていることも示されてい
る（ステップＳ１５０７、Ｓ１５０８、Ｓ１５０９）。

【００７２】以上のように、桁上がり方式によるアドレ
ス演算を行ってＰＣ相対値を求めることにより、桁上が
り方式に対応したプロセッサのアセンブラを実現するこ
とが可能となる。 （リンカ）図１９は、図４に示したリンカ３０７の構成
及び関連する入出力データを示すブロック図である。こ
のリンカ３０７の詳細について説明する。リンカ３０７
は、複数のリロケータブルコード７０１を結合して、各
命令のアドレスを決定し、プロセッサ３０９が実行可能
な絶対番地形式であるオブジェクトコード３０８を出力
するものである。リンカ３０７は、コード結合手段７０
２と、再配置情報検出手段７０４と、下位アドレス減算
手段７０６と、上位アドレス減算手段７０９と、アドレ
ス差算出手段７１１と、再配置情報解決手段７１３とか
ら構成される。

【００７３】コード結合手段７０２は、入力された複数
のリロケータブルコード７０１の結合を行い、すべての
命令のアドレスを決定する。そして、コード結合手段７
０２は、命令のアドレスに解決すべきラベルについて
は、上記の決定されたアドレスに解決し、その結果であ
る結合コード７０３を出力する。再配置情報検出手段７
０４は、ＰＣ相対値に解決すべき外部ラベルを検索し、
分岐命令のアドレスと分岐先命令のアドレスを取り込
む。そして、再配置情報検出手段７０４は、ラベルを含
む命令とそのラベルが解決される値についての情報から
なる再配置情報７０５を出力する。ここで得られた再配
置情報を解決するため、下位アドレス減算手段７０６
と、上位アドレス減算手段７０９と、アドレス差算出手
段７１１は、以下のようにしてＰＣ相対値の算出を行
う。

【００７４】下位アドレス減算手段７０６は、分岐先命
令のアドレスの下位３ビットから分岐命令のアドレスの
下位３ビットを減算し、桁借り数７０７と下位減算結果
７０８を算出する。上位アドレス減算手段７０９は、分
岐先命令のアドレスの上位２９ビットから分岐命令のア
ドレスの上位２９ビットと下位アドレス減算手段７０６
が算出した桁借り数７０７とを減算し、上位減算結果７
１０を算出する。

【００７５】アドレス差算出手段７１１は、下位アドレ
ス減算手段７０６が算出した下位減算結果７０８を下位
３ビットとし、上位アドレス減算手段７０９が算出した
上位減算結果７１０を上位２９ビットとするアドレス差
７１２を算出する。再配置情報解決手段７１３は、結合
コード７０３中のラベルを、アドレス差算出手段７１１
が算出したアドレス差７１２に置換し、その結果である
オブジェクトコード３０８を出力する。

【００７６】次に、リンカの動作について、アセンブラ
３０５が出力した図１８のリロケータブルコードをリン
カ３０７に入力した場合の例を用いて説明する。図２０
は、リンカの動作手順を示すフローチャートである。ま
ず、コード結合手段７０２は、複数個のリロケータブル
コード７０１を結合する。図２２は、図１８に示すリロ
ケータブルコード３０６と、別途生成された図２１に示
すリロケータブルコードと結合された状態を示す。すな
わち、図２１に示すリロケータブルコードの先頭のパケ
ットアドレスを２９’ｈ００００００００とし、図１８
に示すリロケータブルコードの先頭のパケットアドレス
を２９’ｈ０００００００１として、これらの２つのリ
ロケータブルコード結合されている（ステップＳ２００
０、Ｓ２００１）。

【００７７】そして、これによって、すべての命令のア
ドレスが決定されたことになるので、コード結合手段７
０２は、さらに、命令のアドレスに解決すべきラベルの
アドレスを解決して、その結果である結合コード７０３
を出力する。図２２に示す命令１８１０「ｍｏｖＬ２，
ｒ２」のラベルＬ２のアドレスは、パケット１８１５の
先頭のアドレスである。コード結合手段は、当該アドレ
スが３２’ｈ１２３４５６８０と決定しているので、ラ
ベルＬ２をこの値に置き換える。図２３は、結合コード
７０３を示す。図２３中の結合コード１９１０は、ラベ
ルＬ２が３２’ｈ１２３４５６８０に置換えられたこと
を示す（ステップＳ２００２）。

【００７８】次に、再配置情報検出手段７０４は、結合
コード７０３中で、ＰＣ相対値に解決すべき外部ラベル
を検出して、そのラベル含まれる命令のアドレスと、ラ
ベルが置かれている命令のアドレス、すなわち、分岐命
令のアドレスと分岐先命令のアドレスを取り込む。そし
て、再配置情報検出手段７０４は、ラベルを含む命令と
そのラベルが解決される値についての情報からなる再配
置情報７０５を出力する。図２４は、図２３の結合コー
ドから作成されたラベル情報を示す。ＰＣ相対値に解決
すべき外部ラベルとしてラベルｆが検出され、分岐命令
のアドレスとして、３２’ｈ０００００００ａが取り込
まれて、分岐先命令のアドレス３２’ｈ０００００００
０が取り込まれている（ステップＳ２００３、Ｓ２００
４）。

【００７９】下位アドレス減算手段７０６は、ＰＣ相対
値であるｆが示す値の下位ビットを計算する。下位アド
レス減算手段７０６は、分岐先命令１９０１のアドレス
３２’ｈ００００００００の下位３ビット３’ｂ０００
から分岐命令１９０６のアドレス３２’ｈ００００００
０ａの下位３ビット３’ｂ０１０を減算する。その結
果、桁借り数７０７として１が得られ、下位減算結果７
０８として３’ｂ１００が得られる（ステップＳ２００
５）。

【００８０】次に、上位アドレス減算手段７０９は、Ｐ
Ｃ相対値であるｆが示す値の上位ビットを計算する。上
位アドレス減算手段７０９は、分岐先命令１９０１のア
ドレス３２’ｈ００００００００の上位２９ビット２
９’ｈ００００００００から分岐命令１９０６のアドレ
ス３２’ｈ０００００００ａの上位２９ビット２９’ｈ
０００００００１と桁借り数７０７である１を減算す
る。その結果、上位減算結果７１０として２９’ｈ１ｆ
ｆｆｆｆｆｅが得られる（ステップＳ２００６）。

【００８１】アドレス差算出手段８１１は、下位減算結
果７０８を下位ビットとし、上位演算結果７１０を上位
ビットとしたアドレス差、すなわち、ＰＣ相対値を算出
する。３’ｂ１００を下位ビットとし、２９’ｈ１ｆｆ
ｆｆｆｆｅを上位ビットして、アドレス差７１２である
３２’ｈｆｆｆｆｆｆｆ４が得られる（ステップＳ２０
０７）。

【００８２】次に、再配置情報解決手段７１３は、アド
レス差７１２が下位１３ビットで表現できる場合には、
そのアドレス差の下位１３ビットをＰＣ相対値とし、下
位１３ビットで表現できない場合には、そのアドレス差
をＰＣ相対値として、結合コード７０３中のラベルをＰ
Ｃ相対値に置換する。図２３の再配置情報中のラベルｆ
が解決されるアドレス差は３２’ｈｆｆｆｆｆｆｆ４で
あり、下位１３ビット１３’ｈ１ｆｆ４で表すことが可
能なので、図２２の結合コード中のラベルｆは下位１３
ビットの値に変換される。このようにして結合コードが
変換されて、オブジェクトコードが生成される。図２５
は、オブジェクトコードを示す。図２５中、オブジェク
トコード２１０６は、ラベルｆがＰＣ相対値に変換され
ていることを示している（ステップＳ２００８、Ｓ２０
０９、Ｓ２０１０）。

【００８３】以上のように、桁上がり方式によるアドレ
ス演算を行ってＰＣ相対値を求めることにより、桁上が
り方式に対応したプロセッサのリンカを実現することが
可能となる。 （プロセッサの具体的動作）プロセッサの動作につい
て、図２５のオブジェクトコードが命令メモリ４０７に
蓄えられている場合の例を用いて説明する。

【００８４】オブジェクトコードの実行開始時には、上
位ＰＣ４０３は、２９’ｈ００００００００に、下位Ｐ
Ｃ４０４は、３’ｂ０００に設定されている。プリフェ
ッチ上位カウンタ４１０は、上位ＰＣ４０３からの入力
を受けて、２９’ｈ００００００００に設定されてい
る。命令メモリ４０７から命令の読み出しは、プリフェ
ッチ上位カウンタ４１０に基づき、パケット単位で行な
われる。すなわち、命令メモリ４０７に蓄えられた命令
列のうち、プリフェッチ上位カウンタ４１０により指定
されるパケット２１００が、命令バッファ４０８に格納
される。プリフェッチ上位カウンタ４１０の値は、１サ
イクルごとに１つずつインクリメントされるので、２
９’ｈ０００００００１となる。以下、１サイクルごと
に、プリフェッチ上位カウンタ４１０が指定するパケッ
トが命令メモリ４０７から命令バッファ４０８へ読み出
される。

【００８５】次に、上位ＰＣ４０３によりパケット２１
０４が指定され、さらに下位ＰＣ４０４によりパケット
２１０４中の命令２１０７が指定されている時の、命令
の解読と実行の動作について説明する。命令バッファ４
０８に格納された命令は、命令デコーダ４０９ａ〜４０
９ｃにより解釈される。第１命令デコーダ４０９ａは、
命令バッファ４０８に格納されている先頭のユニット２
１０７を取り込み、そのユニットが１ユニット命令であ
るか、並列実行境界であるかを調べる。ユニット２１０
７が１ユニット命令であり、並列実行境界でないので、
第２命令デコーダ４０９ｂは、次のユニット２１０９を
取り込み、そのユニットが１ユニット命令であるか、並
列実行境界であるかを調べる。ユニット２１０９が１ユ
ニット命令であり、並列実行境界ではないので、第３命
令デコーダ４０９ｃは、次のユニットを取り込む、その
ユニットが１ユニット命令であるか、並列実行境界であ
るかを調べる。そのユニットが１ユニット命令でないの
で、第３命令デコーダ４０９ｃは、次のユニットも取り
込む。そして、第３命令デコーダ４０９ｃは、そのユニ
ットが並列実行境界であることを知る。以上によって、
命令２１０７、命令２１０９、命令２１１０が同時並列
実行可能であることがわかる。

【００８６】第１命令デコーダ４０９ａは、命令「ａｄ
ｄｒ０，ｒ４」をデコードし、制御信号を第１演算器４
０１ａに出力する。第１演算器４０１ａは、レジスタｒ
０とレジスタｒ４の値を加算し、その結果をレジスタｒ
４へ格納する。第２命令デコーダ４０９ｂは、命令「ａ
ｎｄｒ１，ｒ３」をデコードし、制御信号を第２演算器
４０１ｂに出力する。第２演算器４０１ｂは、レジスタ
ｒ１とレジスタｒ３の値の論理演算が行い、その結果を
レジスタｒ３へ格納する。第３命令デコーダ４０９ｃ
は、命令「ｍｏｖ３２’ｈ１２３４５６８０，ｒ２」を
デコードし、即値である３２’ｈ１２３４５６８０を、
レジスタｒ２に転送する。

【００８７】また、命令デコーダ４０９ａ〜４０９ｃ
は、この例では４つのユニットを実行したことを、制御
信号によりＩＮＣ４１２に知らせる。ＩＮＣ４１２は、
４つのユニット分だけ、上位ＰＣ４０３及び下位ＰＣ４
０４の値をインクリメントする。以上の結果、下位ＰＣ
４０４は３’ｂ０００となり、上位ＰＣ４０３は桁上が
りが２つ起こり２９’ｈ０００００００３となり、次の
サイクルで実行する先頭命令は命令２１１２となる。

【００８８】次に、第１命令デコーダ４０９ａは、命令
バッファ４０８に格納されている先頭のユニット２１１
２を取り込み、そのユニットが１ユニット命令である
か、並列実行境界であるかを調べる。ユニット２１１２
が１ユニット命令であり、並列実行境界でないので、第
２命令デコーダ４０９ｂは、次のユニット２１１３を取
り込み、そのユニットが１ユニット命令であるか、並列
実行境界であるかを調べる。第２命令デコーダ４０９ｂ
は、ユニット２１１３が１ユニット命令であり、並列実
行境界であること知る。以上によって、命令２１１２、
命令２１１３が同時並列実行可能であることがわかる。

【００８９】第１命令デコーダ４０９ａは、命令「ｌｄ
（ｒ２），ｒ０」がデコードし、レジスタｒ２の値をオ
ペランドアドレスとするオペランドデータをデータメモ
リ４０６中から取り込み、レジスタｒ０へ格納する。第
２命令デコーダ４０９ｂは、命令「ｂｒａ１３’ｈ１ｆ
ｅｃ」をデコードし、命令２１１３が分岐命令であるの
で、上位ＰＣ４０３及び下位ＰＣ４０４を分岐先命令の
アドレスに更新する。

【００９０】まず、上位ＰＣ４０３及び下位ＰＣ４０４
の指定するアドレスを補正する。ＰＣ相対値は、分岐命
令から分岐先命令とのアドレスの差であるのに対して、
上位ＰＣ４０３及び下位ＰＣ４０４はそのサイクルで実
行する先頭の命令のアドレスを指定しており、整合性が
取れていないので、上位ＰＣ４０３及び下位ＰＣ４０４
を分岐命令のアドレスを指定するように補正する。すな
わち、ＩＮＣ４１２は、実行単位の先頭命令２１１２か
ら分岐命令２１１３までに存在するユニット数１だけ上
位ＰＣ４０３及び下位ＰＣ４０４の値をインクリメント
する。その結果、上位ＰＣが２９’ｈ０００００００３
となり、下位ＰＣが３’ｂ０１０となる。

【００９１】次に、上位ＰＣ演算器４１１及び下位ＰＣ
演算器４０５は、上記により補正された上位ＰＣ４０３
及び下位ＰＣ４０４の値と、第２命令デコーダ４０９ｂ
から得られたＰＣ相対値１３’ｈ１ｆｅｃとを加算す
る。ここで、ＰＣ相対値は、３２ビットに符号拡張した
値３２’ｈｆｆｆｆｆｆｅｃを用いる。加算は、上位２
９ビットと下位３ビットに分離して行われる。

【００９２】下位ＰＣ演算器４０５は、下位ＰＣ３’ｂ
０１０とＰＣ相対値の下位３ビット３’ｂ１００を加算
する。その結果、桁上がり数１と下位演算結果３’ｂ０
００が得られ、桁上がり数は上位ＰＣ演算器４１１に送
られ、下位演算結果は下位ＰＣ４０４に転送される。次
に、上位ＰＣ演算器４１１は、上位ＰＣ２９’ｈ０００
００００３と、ＰＣ相対値の上位２９ビット２９’ｈ１
ｆｆｆｆｆｆｄと、桁上がり数１とを加算する。上位演
算結果２９’ｈ０００００００１は上位ＰＣ４０３に転
送されるとともに、上位ＰＣからプリフェッチ上位カウ
ンタ４１０に転送される。以上の処理により、プリフェ
ッチ上位カウンタ４１０は２９’ｈ０００００００１と
なり、次にプリフェッチするパケットは、パケット２１
０４となる。また、上位ＰＣ４０３は２９’ｈ００００
０００１で、下位ＰＣ４０４は３’ｂ０００となり、次
のサイクルで実行する先頭命令は命令２１０５となる。

【００９３】以下、同様にして、オブジェクトコードが
順次、読み込まれ、実行されてゆく。以降の命令の説明
については省略する。以上、図４に示したプロセッサ３
０９、リンカ３０７、アセンブラ３０５、最適化装置３
０３についてその構成の詳細を記した。なお、コンパイ
ラ３０１については、公知のコンパイラの構成と同様で
あるため、詳細な説明は省略する。

【００９４】なお、本実施の形態のプロセッサは、３個
の命令デコーダ４０９ａ、４０９ｂ、４０９ｃと３個の
演算器４０１ａ、４０１ｂ、４０１ｃを備えているもの
としたが、これに限定するものでなく、１個の命令デコ
ーダと、１個の演算器を有するものとしてもよい。ま
た、最適化装置３０３の機能をコンパイラ３０１に取り
込んで、コンパイラ３０１と、アセンブラ３０５と、リ
ンカ３０７によって、ソースコード３００からオブジェ
クトコード３０８を生成することとしてもよい。

【００９５】また、本実施の形態では、プリフェッチ下
位カウンタ４１３は、常時３’ｂ０００に設定するもの
としたが、これに限定するものではなく、例えば、１サ
イクルごとに１ずつインクリメントすることととしても
よい。この場合には、１サイクルごとに１バイトデータ
が命令メモリ４０７から命令バッファ４０８に読み出さ
れることになる。 （第２の実施形態）第２の実施形態は、分岐命令中のラ
ベルが解決されるＰＣ相対値として、第１の実施形態と
異なるものを用いたプロセッサ及び、最適化装置、アセ
ンブラ、リンカに関する。

【００９６】第１の実施形態では、分岐命令のＰＣ相対
値は、分岐先命令のアドレスと分岐命令のアドレスとの
差分値であったが、本実施の形態では、分岐命令のＰＣ
相対値は、分岐先命令のアドレスと実行単位の先頭アド
レスとの差分値とする。本実施の形態では、第１の実施
形態とＰＣ相対値の意味づけが異なる。しかし、プログ
ラム生成側、すなわち、プログラム相対値を算出する最
適化装置、アセンブラ、リンカと、プログラム実行側、
すなわち、プログラム相対値からもとのアドレスを算出
するプロセッサとで、ＰＣ相対値を同一の意味で用いる
こととすれば、プロセッサは、分岐命令の実行時に、正
しく分岐先命令にプログラムカウンタの値を移行させる
ことができる。

【００９７】まず、本実施の形態の最適化装置３０３、
アセンブラ３０５、リンカ３０７、プロセッサ３０９に
ついて説明する。最適化装置３０３のラベル検出手段９
０５は、「ＰＣ相対値に解決すべきラベル」について
は、第１の実施形態で分岐命令の仮アドレスと分岐先命
令の仮アドレスを取り込んでラベル情報を作成した代わ
りに、分岐先命令の仮アドレスとその分岐命令と同一の
実行単位に属する命令群の先頭の命令のアドレスを取り
込んでラベル情報９０６を作成する。このラベル情報９
０６から、第１の実施形態と同様にして、２つの仮アド
レスの差であるアドレス差９１３が算出され、最適化コ
ード９１５が算出される。アセンブラ、リンカについて
も同様である。

【００９８】本実施の形態により、オブジェクトコード
が生成される具体例を示す。アセンブラ３０５は、図１
６の機械語コード中の命令１４０９のラベルＬ１を、分
岐先命令のアドレス３２’ｈ００００００００から命令
１４０９の実行単位の先頭である命令１４０８のアドレ
ス３２’ｈ００００００１０を減算した減算値１３’ｈ
１ｆｆ０に置き換える。リンカ３０７も、同様に、図２
３の結合コード中の命令１９０６のラベルｆを、分岐先
アドレス３２’ｈ００００００００から命令１９０６の
実行単位の先頭である命令１９０７のアドレス３２’ｈ
０００００００８を減算した減算値１３’ｈ１ｆｆ８に
置き換える。図２６は、このようにして生成されるオブ
ジェクトコードを示す。図２６では、命令２２０６、命
令２２１３のＰＣ相対値が、図２５に示すものと異なっ
ていることが示されている。

【００９９】次に、本実施の形態のプロセッサについて
説明する。プロセッサ３０９は、上述のようにして作成
されたオブジェクトコードを実行する。プロセッサ３０
９が分岐命令を実行する際に、分岐命令中のＰＣ相対値
は、その時の上位ＰＣ４０３及び下位ＰＣ４０４が指定
しているアドレスと分岐先命令のアドレスとの差分値で
ある。従って、プロセッサ３０９は、上位ＰＣ４０３、
下位ＰＣ４０４の値を補正する処理をすることなく、第
１の実施形態と同様にして、上位ＰＣ４０３の値及び下
位ＰＣ４０４の値と分岐命令中のＰＣ相対値とを加算
し、加算結果を上位ＰＣ４０３及び下位ＰＣ４０４の値
に更新する。プロセッサが図２６に示すオブジェクトコ
ードを実行する場合、命令２２１３の実行の際には、現
在のＰＣの値３２’ｈ０００００００８とＰＣ相対値１
３’ｈ１ｆｆ８とを加算し、加算値３２’ｈ０００００
０００にＰＣを更新する。

【０１００】以上のように、本実施の形態のプロセッサ
は、分岐命令を実行する際に、第１の実施形態のような
プログラムカウンタの値を補正する処理は不要で、直
接、ＰＣ相対値とＰＣの値とを加算することによって分
岐先のアドレスが得られるので、実行時間を短縮でき
る。 （第３の実施形態）第３の実施形態は、命令のアドレス
の下位３ビットを十分に活用して、命令の実行位置を指
定できるプロセッサに関する。

【０１０１】第１の実施形態では、命令のアドレスの下
位３ビットを用いて、３個のユニットの位置を指定する
こととしたが、本実施の形態では、命令のアドレスの下
位３ビットを十分に活用して、８個のユニットの位置を
指定するものである。図２７（ａ）は、本実施の形態の
命令パケットの構成を示す図である。命令パケットは、
８個のユニットで構成される。命令パケットの１個のユ
ニットは８ビット長であり、命令パケットの長さは６４
ビット長となる。プロセッサは、１サイクルにおいて、
この６４ビットの固定長で命令を読み出す。

【０１０２】図２７（ｂ）は、命令の種類を示す図であ
る。各命令は、８ビットのユニットを単位として構成さ
れており、２ユニット命令、３ユニット命令、５ユニッ
ト命令、６ユニット命令が存在する。図２７（ｃ）は、
パケット内アドレスと、パケット内アドレスが指定する
パケット内のユニットとの関係を示す図である。命令パ
ケット内の位置は、第１の実施形態と同様に、命令のア
ドレスの下位３ビットで指定される。図に示すように、
パケット内アドレスが３’ｂ０００なら第１ユニットを
指定し、３’ｂ００１なら第２ユニットを指定し、３’
ｂ０１０なら第３ユニットを指定し、３’ｂ０１１なら
第４ユニットを指定し、３’ｂ１００なら第５ユニット
を指定し、３’ｂ１０１なら第６ユニットを指定し、
３’ｂ１１０なら第７ユニットを指定し、３’ｂ１１１
なら第８ユニットを指定する。

【０１０３】以上のように、本実施の形態のプロセッサ
は、命令の下位アドレスの３ビットを最大限に用いて、
命令の実行位置を指定できるので、１サイクルにおける
命令の実行単位にバリエーションをもたせることができ
る。 （第４の実施形態）第４の実施形態は、桁上りなし方式
による命令のアドレスの演算方法に関する。

【０１０４】第１の実施形態では、プログラムを実行す
るプロセッサと、プログラムを作成する最適化装置、ア
センブラ、リンカのすべてが共通して桁上り方式のアド
レスの演算方法を用いることによって、プロセッサでＰ
Ｃ相対値から分岐先命令のアドレスを誤りなく再現する
ことができたが、桁上り方式以外のアドレスの演算方法
であっても、プロセッサと、最適化装置と、アセンブラ
と、リンカが共通にその演算方法を用いさえすれば、プ
ロセッサが分岐先命令のアドレスを誤りなく再現できる
ようなものがある。本実施の形態は、このような他のア
ドレスの演算方法の一つである桁上りなし方式に関する
ものである。

【０１０５】桁上りなし方式では、命令のアドレスを上
位２９ビット、下位３ビットに分離して演算する点で、
第１の実施形態の桁上がり方式と同じであるが、下位３
ビットの演算で桁上がりあるいは桁借りを発生させない
点で、桁上がり方式と異なる。まず、プロセッサ３０９
が行う、分岐命令のアドレスとＰＣ相対値とを加算して
分岐先命令のアドレスを求める方法について説明する。
図５に示す下位ＰＣ演算器４０５は、分岐命令のアドレ
スの下位３ビットとＰＣ相対値の下位３ビットとを加算
する。図２８（ａ）は、本実施の形態に係る桁上りなし
方式のアドレス演算による分岐命令のアドレスの下位３
ビットとＰＣ相対値の下位３ビットとの加算規則を示す
加算表である。図に示すように、下位３ビットの加算は
通常の２進演算と異なり、３’ｂ０００，３’ｂ０１
０，３’ｂ１００を巡回する３進演算である。この演算
では、桁上がりは発生させない。

【０１０６】図５に示す上位ＰＣ演算器４１１は、分岐
命令のアドレスの上位２９ビットとＰＣ相対値の上位２
９ビットとを加算する。分岐命令のアドレスの上位２９
ビットとのＰＣ相対値の上位２９ビットとの加算方法は
通常の２進演算である。以上により算出された加算結果
が分岐先命令のアドレスとなる。すなわち、加算結果の
の下位３ビットが下位ＰＣ４０４に設定され、加算結果
の上位２９ビットが上位ＰＣ４０３に設定される。

【０１０７】次に、最適化装置３０３、アセンブラ３０
５、リンカ３０７が行う、ＰＣ相対値を求める演算、す
なわち、分岐先命令のアドレスから分岐命令のアドレス
を減算方法について説明する。減算は、加算と同様に上
位２９ビットと下位３ビットに分離して行う。最適化装
置３０３の下位アドレス減算手段９０７、アセンブラ３
０５の下位アドレス減算手段８０６、リンカ３０７の下
位アドレス減算手段７０６は、分岐先命令のアドレスの
下位３ビットから分岐命令のアドレスの下位３ビットを
減算する。図２８（ｂ）は、本実施の形態に係る桁上り
なし方式のアドレス演算による分岐先命令のアドレスの
下位３ビットと分岐命令のアドレスの下位３ビットとの
減算規則を示す減算表である。図に示すように、下位３
ビットの減算は通常の２進演算と異なり、３’ｂ００
０，３’ｂ０１０，３’ｂ１００を巡回する３進演算で
ある。この演算では、桁借りは発生させない。

【０１０８】最適化装置３０３の上位アドレス減算手段
９１０と、アセンブラ３０５の上位アドレス減算手段８
０９と、リンカ３０７の上位アドレス減算手段７０９
は、分岐命令のアドレスの上位２９ビットと分岐先命令
の上位２９ビットとを減算する。減算方法は通常の２進
演算である。以上により算出された下位３ビットの減算
結果を下位３ビットとし、上位２９ビットの減算結果を
上位２９ビットとした値がＰＣ相対値となる。

【０１０９】図２９は、本実施の形態に係る桁上りなし
方式のアドレス演算により生成されたオブジェクトコー
ドを示す。図２９では、命令２４０６と命令２４１３の
ＰＣ相対値が、図２５のものと異なっている。命令２４
０６のＰＣ相対値の算出法について説明する。下位アド
レス減算手段７０６は、命令２４０１の下位３ビットア
ドレス３’ｂ０００から命令２４０６の下位３ビットア
ドレス３’ｂ０１０を、図２８（ｂ）に示す減算表に従
って減算し、下位減算結果３’ｂ１００を得る。

【０１１０】上位アドレス減算手段７０９は、命令２４
０１の上位２９ビットアドレス２９’ｈ０００００００
０から命令２４０６の上位２９ビットアドレス２９’ｈ
０００００００１を減算し、上位減算結果２９’ｈ１ｆ
ｆｆｆｆｆｆを得る。アドレス差算出手段７１１は、上
位減算結果２９’ｈ１ｆｆｆｆｆｆｆを上位２９ビット
とし、下位減算結果３’ｂ１００を下位３ビットとした
アドレス差３２’ｈ１ｆｆｆｆｆｆｃを算出する。

【０１１１】再配置情報解決手段７１３は、アドレス差
３２’ｈ１ｆｆｆｆｆｆｃが下位１３ビット１３’ｈ１
ｆｆｃで表現できるので、１３’ｈ１ｆｆｃをＰＣ相対
値としてラベルを置換えることによって、命令２４０６
が生成される。プロセッサ３０９は、上述のようにして
作成されたオブジェクトコードを実行する。プロセッサ
３０９は、分岐命令を実行する際に、分岐命令中のＰＣ
相対値と、分岐命令のアドレスを指定するように補正し
た上位ＰＣ４０３及び下位ＰＣ４０４の値とを桁上りな
し方式により加算する。

【０１１２】プロセッサが図２９に示すオブジェクトコ
ード中の命令２４０６を実行する際には、下位ＰＣ演算
器４０５は、補正した下位ＰＣ４０４の値３’ｂ０１０
と、ＰＣ相対値の下位３ビット３’ｂ１００とを加算し
て、加算値３’ｂ０００に下位ＰＣ４０４を更新し、上
位ＰＣ演算器４１１は、補正した上位ＰＣ４０３の値２
９’ｈ０００００００１と、ＰＣ相対値の上位２９ビッ
ト２９’ｈ１ｆｆｆｆｆｆｆとを加算して、加算値２
９’ｈ００００００００に上位ＰＣ４０３を更新する。

【０１１３】以上のように、桁上りなし方式によるアド
レス演算では、下位ＰＣ演算器から上位ＰＣ演算器に桁
上り数又は桁借り数が送られないので、単純なハードウ
エアによりアドレス演算が実現できる。 （第５の実施形態）第５の実施形態は、絶対値方式によ
る命令のアドレスの演算方法に関する。

【０１１４】絶対値方式では、命令のアドレスを上位２
９ビット、下位３ビットに分離して演算する点で、第１
の実施形態の桁上がり方式と同じであるが、命令の下位
３ビットアドレスの値を下位３ビットの演算結果とする
点で、桁上がり方式と異なる。まず、プロセッサ３０９
が行う、分岐命令のアドレスとＰＣ相対値とを加算して
分岐先命令のアドレスを求める方法について説明する。
図５に示す下位ＰＣ演算器４０５は、分岐命令のアドレ
スの下位３ビットとＰＣ相対値の下位３ビットとを加算
する。図３０（ａ）は、本実施の形態に係る絶対値方式
のアドレス演算による分岐命令のアドレスの下位３ビッ
トとＰＣ相対値の下位３ビットとの加算規則を示す加算
表である。図に示すように、ＰＣ相対値の下位３ビット
が、下位３ビットの加算結果となる。

【０１１５】図５に示す上位ＰＣ演算器４１１は、分岐
命令のアドレスの上位２９ビットとＰＣ相対値の上位２
９ビットとを加算する。分岐命令のアドレスの上位２９
ビットとのＰＣ相対値の上位２９ビットとの加算方法は
通常の２進演算である。以上により算出された加算結果
が分岐先命令のアドレスとなる。すなわち、加算結果の
下位３ビットが下位ＰＣ４０４に設定され、加算結果の
上位２９ビットが上位ＰＣ４０３に設定される。

【０１１６】次に、最適化装置３０３、アセンブラ３０
５、リンカ３０７が行う、ＰＣ相対値を求める演算、す
なわち、分岐先命令のアドレスから分岐命令のアドレス
を減算する減算方法について説明する。減算は、加算と
同様に上位２９ビットと下位３ビットに分離して行う。
最適化装置３０３の下位アドレス減算手段９０７、アセ
ンブラ３０５の下位アドレス減算手段８０６、リンカ３
０７の下位アドレス減算手段７０６は、分岐先命令のア
ドレスの下位３ビットから分岐命令のアドレスの下位３
ビットを減算する。図３０（ｂ）は、本実施の形態に係
る絶対値方式のアドレス演算による分岐先命令のアドレ
スの下位３ビットと分岐命令のアドレスの下位３ビット
との減算規則を示す減算表である。図に示すように、分
岐先命令のアドレスの下位３ビットが、下位３ビットの
加算結果となる。

【０１１７】最適化装置３０３の上位アドレス減算手段
９１０と、アセンブラ３０５の上位アドレス減算手段８
０９と、リンカ３０７の上位アドレス減算手段７０９
は、分岐命令のアドレスの上位２９ビットと分岐先命令
の上位２９ビットとを減算する。減算方法は通常の２進
演算である。以上により算出された下位３ビットの減算
結果を下位３ビットとし、上位２９ビットの減算結果を
上位２９ビットとした値がＰＣ相対値となる。

【０１１８】図３１は、本実施の形態に係る絶対値方式
のアドレス演算により生成されたオブジェクトコードを
示す。図３１では、命令２６０６と命令２６１３のＰＣ
相対値が、図２５のものと異なっている。命令２６０６
のＰＣ相対値の算出法について説明する。下位アドレス
減算手段７０６は、命令２６０１の下位３ビットアドレ
ス３’ｂ０００から命令２６０６の下位３ビットアドレ
ス３’ｂ０１０を、図３０（ｂ）に示す減算表に従って
減算し、下位減算結果３’ｂ０００を得る。

【０１１９】上位アドレス減算手段７０９は、命令２６
０１の上位２９ビットアドレス２９’ｈ０００００００
０から命令２６０６の上位２９ビットアドレス２９’ｈ
０００００００１を減算し、上位減算結果２９’ｈ１ｆ
ｆｆｆｆｆｆを得る。アドレス差算出手段７１１は、上
位減算結果２９’ｈ１ｆｆｆｆｆｆｆを上位２９ビット
とし、下位減算結果３’ｂ０００を下位３ビットとした
アドレス差３２’ｈ１ｆｆｆｆｆｆ８を算出する。

【０１２０】再配置情報解決手段７１３は、アドレス差
３２’ｈ１ｆｆｆｆｆｆ８が下位１３ビット１３’ｈ１
ｆｆ８で表現できるので、１３’ｈ１ｆｆ８をＰＣ相対
値としてラベルを置換えることによって、命令２６０６
が生成される。プロセッサ３０９は、上述のようにして
作成されたオブジェクトコードを実行する。プロセッサ
３０９は、分岐命令を実行する際に、分岐命令中のＰＣ
相対値と、分岐命令のアドレスを指定するように補正し
た上位ＰＣ４０３及び下位ＰＣ４０４の値とを絶対値方
式により加算する。

【０１２１】プロセッサが図３１に示すオブジェクトコ
ード中の命令２６０６を実行する際には、下位ＰＣ演算
器４０５は、補正した下位ＰＣ４０４の値３’ｂ０１０
と、ＰＣ相対値の下位３ビット３’ｂ０００とを加算し
て、加算値３’ｂ０００に下位ＰＣ４０４を更新し、上
位ＰＣ演算器４１１は、補正した上位ＰＣ４０３の値２
９’ｈ０００００００１と、ＰＣ相対値の上位２９ビッ
ト２９’ｈ１ｆｆｆｆｆｆｆとを加算して、加算値２
９’ｈ００００００００に上位ＰＣ４０３を更新する。

【０１２２】以上のように絶対値方式によるアドレス演
算では、下位ビットの演算が不要なので、演算速度を高
めることができる。 （第６の実施形態）第６の実施形態は、リニア方式によ
る命令のアドレスの演算方法に関する。リニア方式で
は、他の実施形態と異なり、命令のアドレスを上位２９
ビットと、下位３ビットに分離せすに計算する。

【０１２３】まず、プロセッサが行う、分岐命令のアド
レスとＰＣ相対値とを加算して分岐先命令のアドレスを
求める方法について説明する。桁上り方式のプロセッサ
は、上位２９ビットのアドレスを演算する上位ＰＣ演算
器と下位３ビットのアドレスを演算する下位ＰＣ演算器
を備えていたが、リニア方式のプロセッサは、３２ビッ
トのアドレスを演算する１つのＰＣ演算器を備えてい
る。リニア方式のＰＣ演算器は、３２ビットの分岐命令
のアドレスと３２ビットのＰＣ相対値とを加算する。加
算方法は通常の２進演算である。

【０１２４】以上により算出された加算結果が分岐先命
令のアドレスとなる。すなわち、加算結果の下位３ビッ
トが下位ＰＣ４０４に設定され、加算結果の上位２９ビ
ットが上位ＰＣ４０３に設定される。次に、最適化装置
３０３、アセンブラ３０５、リンカ３０７が行う、ＰＣ
相対値を求める演算、すなわち、分岐先命令のアドレス
から分岐命令のアドレスを減算方法について説明する。
リニア方式の最適化装置３０３、アセンブラ３０５、リ
ンカ３０７は、リニア方式のプロセッサと同様に、３２
ビットのアドレスを演算する１つのアドレス減算手段を
備えている。リニア方式のアドレス減算手段は、３２ビ
ットの分岐先命令のアドレスから３２ビットの分岐命令
のアドレスを減算する。減算方法は通常の２進演算であ
る。

【０１２５】以上により算出された減算結果がＰＣ相対
値となる。図３２は、本実施の形態に係るリニア方式の
アドレス演算を用いて生成されたオブジェクトコードを
示す。図３２では、命令２７０６と命令２７１３のＰＣ
相対値が、図２５のものと異なっていることが示されて
いる。命令２７０６のＰＣ相対値の算出法について説明
する。

【０１２６】リニア方式のアドレス減算手段は、命令２
７０１の３２ビットアドレス３２’ｈ００００００００
から命令２７０６の３２ビットアドレス３２’ｈ０００
００００ａを減算し、アドレス差３２’ｈｆｆｆｆｆｆ
ｆ６を得る。再配置情報解決手段７１３は、アドレス差
３２’ｈｆｆｆｆｆｆｆ６が下位１３ビット１３’ｈ１
ｆｆ６で表現できるので、１３’ｈ１ｆｆ６をＰＣ相対
値としてラベルを置換えることによって、命令２７０６
が生成される。

【０１２７】プロセッサ３０９は、上述のようにして作
成されたオブジェクトコードを実行する。プロセッサ３
０９は、分岐命令を実行する際に、分岐命令中のＰＣ相
対値と、分岐命令のアドレスを指定するように補正した
上位ＰＣ４０３及び下位ＰＣ４０４の値とをリニア方式
により加算する。プロセッサが図３２に示すオブジェク
トコード中の命令２７０６を実行する際には、本実施の
形態のＰＣ演算器は、補正した上位ＰＣ４０３の値を上
位２９ビットとし、補正した下位ＰＣ４０４の値を下位
３ビットとした３２ビットのＰＣの値３２’ｈ００００
０００ａと、ＰＣ相対値３２’ｈｆｆｆｆｆｆｆ６とを
加算して、加算結果３２’ｈ００００００００を得る。
そして、ＰＣ演算器は、加算値の下位３ビット３’ｂ０
００に下位ＰＣ４０４を更新し、加算値の上位２９ビッ
ト２９’ｈ００００００００に上位ＰＣ４０３を更新す
る。

【０１２８】以上のように、リニア方式によるアドレス
演算では、ＰＣ演算器として通常の演算器を用いること
ができるので、プロセッサの構成を簡易にすることがで
きる。 （第７の実施形態）第７の実施形態は、ＰＣ加算命令及
びＰＣ減算命令を解釈、実行するプロセッサ及びこれら
の命令を生成するコンパイラに関する。

【０１２９】図３３は、本実施の形態に係るプロセッサ
の構成図である。本実施の形態のプロセッサが図５に示
す第１の実施形態に係るプロセッサと異なる点は、第２
下位ＰＣ演算器２８００と第２上位ＰＣ演算器２８０２
が付加され、第１命令デコーダ２８０１ａと、第２命令
デコーダ２８０１ｂと、第２命令デコーダ２８０１ｃの
機能が追加されたところである。

【０１３０】命令デコーダ２８０１ａと、２８０１ｂ
と、２８０１ｃは、通常の命令に加えて、ＰＣ加算命令
とＰＣ減算命令も解読する。図３４（ａ）は、ＰＣ加算
命令のニーモニックとオペレーションの対応を示す。同
図に示すように、ＰＣ加算命令は、ＰＣ相対値ｄｉｓｐ
とレジスタに格納されているＰＣの値とを加算し、同一
のレジスタに結果を格納するものである。図３４（ｂ）
は、ＰＣ減算命令のニーモニックとオペレーションの対
応を示す。ＰＣ減算命令は、レジスタに格納されている
ＰＣの値からＰＣ相対値ｄｉｓｐを減算し、同一のレジ
スタに結果を格納するものである。

【０１３１】第２下位ＰＣ演算器２８００と第２上位Ｐ
Ｃ演算器２８０２は、第１の実施形態における下位ＰＣ
演算器４０５及び上位ＰＣ演算器４１１と同様の演算規
則に従って、上記のＰＣ加算命令とＰＣ減算命令を実行
する。図３５は、本実施の形態に係るコンパイラの構成
図である。ソースコード２９０１はＣ言語等の高級言語
で記述されたプログラムである。

【０１３２】中間コード変換部２９０２は、ソースコー
ド２９０１をコンパイラの内部表現である中間コード２
９０３に変換する。中間コード変換部２９０２は公知の
技術であるため、詳細な説明を省略する。ＰＣ値加算命
令変換部２９０４は、中間コード２９０３の中でＰＣの
値と変数とを加算する中間コードを図３３に示したＰＣ
加算命令のアセンブラコード２９０６に変換する。

【０１３３】命令変換部２９０５は、その他の中間コー
ドを対応するアセンブラコード２９０６に変換する。命
令変換部２９０５は公知の技術であるため、詳細な説明
を省略する。次に、コンパイラの動作を、具体例を用い
て説明する。図３６は、コンパイラの動作手順を示すフ
ローチャートである。

【０１３４】まず、コンパイラにソースコードが入力さ
れる。図３７は、Ｃ言語で記述されたソースコードを示
す。図中、外部関数ｇ１、ｇ２、ｇ３、ｇ４は宣言さ
れ、関数ｆはｉｎｔ型の変数ｉを受け取る関数として定
義されている。この関数ｆは、ｉの値が１ならばポイン
タｆｐに関数ｇ１のアドレスを代入し、ｉの値が２なら
ばポインタｆｐに関数ｇ２のアドレスを代入し、ｉの値
が３ならばポインタｆｐに関数ｇ３のアドレスを代入
し、ｉが以上の値でなければポインタｆｐに関数ｇ４の
アドレスを代入し、最後にｆｐの指す関数を呼び出すコ
ードからなる（ステップＳ３６００）。

【０１３５】次に、中間コード変換部２９０２は、ソー
スコードを中間コードに変換する。その際に、特に、中
間コード変換部２９０２は、外部関数へのポインタをポ
インタ変数に代入するソースコードを、関数の先頭のア
ドレスと外部関数の先頭のアドレスとの差分値と、関数
の先頭のアドレスが格納された一時変数とを加算して、
その結果をポインタ変数に代入する中間コードに変換す
る。

【０１３６】図３８は、図３７のソースプログラムが変
換された中間コードを示す。図中、中間コード３２０１
は、関数の先頭のラベルｆを有し、一時変数ｔｍｐに現
在のＰＣの値、すなわち関数ｆの先頭アドレスを代入す
る中間コードである。中間コード３２０２は、変数ｉが
１と等しくないかを判定する中間コードである。中間コ
ード３２０３は、中間コード３２０２の判定が真の場
合、すなわちｉが１と等しくない場合には、ラベルＬ１
へ分岐する中間コードである。中間コード３２０４は、
ｉと１が等しい場合に実行されるもので、関数ｇ１の先
頭アドレスから関数ｆの先頭のアドレスを減算した差分
値と関数ｆの先頭アドレスが代入された一時変数ｔｍｐ
とを加算し、その結果を変数ｆｐに代入する中間コード
である。中間コード３２０５は、ラベルＬへ分岐する中
間コードである。

【０１３７】中間コード３２０６はラベルＬ１を有し、
変数ｉが２と等しくないかを判定する中間コードであ
る。中間コード３２０７は、中間コード３２０６の判定
が真の場合、すなわち、ｉが２と等しくない場合には、
ラベルＬ２へ分岐する中間コードである。中間コード３
２０８は、ｉと２が等しい場合に実行され、関数ｇ２の
先頭アドレスから関数ｆの先頭のアドレスを減算した差
分値と関数ｆの先頭アドレスが代入された一時変数ｔｍ
ｐとを加算し、その結果を変数ｆｐに代入する中間コー
ドである。中間コード３２０９は、ラベルＬへ分岐する
中間コードである。

【０１３８】中間コード３２１０はラベルＬ２を有し、
変数ｉが３と等しくないかを判定する中間コードであ
る。中間コード３２１１は、中間コード３２１０の判定
が真の場合、すなわち、ｉが３と等しくない場合には、
ラベルＬ３へ分岐する中間コードである。中間コード３
２１２は、ｉと３が等しい場合に実行され、関数ｇ３の
先頭アドレスから関数ｆの先頭のアドレスを減算した差
分値と関数ｆの先頭アドレスが代入された一時変数ｔｍ
ｐとを加算し、その結果を変数ｆｐに代入する中間コー
ドである。中間コード３２１３は、ラベルＬへ分岐する
中間コードである。

【０１３９】中間コード３２１４は、ラベルＬ３を有
し、関数ｇ４の先頭アドレスから関数ｆの先頭のアドレ
スを減算した差分値と関数ｆの先頭アドレスが代入され
た一時変数ｔｍｐを加算し、その結果を変数ｆｐに代入
する中間コードである。中間コード３２１５は、ラベル
Ｌを有し、変数ｆｐが指す関数を呼び出す中間コードで
ある。

【０１４０】以上のように、図３８に示す中間コード
は、関数ｇ１、ｇ２、ｇ３、ｇ４の絶対アドレスを変数
ｆｐに代入するのではなく、関数ｆの先頭アドレスと関
数ｇ１、ｇ２、ｇ３、ｇ４の先頭アドレスとの差分値
を、関数ｆの先頭アドレスとを加算して、変数ｆｐに代
入するものである（ステップＳ３６０１〜Ｓ３６０
３）。次に、ＰＣ値加算命令変換部２９０４及び中間コ
ードをアセンブラコードに変換する。ＰＣ値加算命令変
換部２９０４は、ＰＣの値とＰＣ相対値とを加算する中
間コードを探し、その中間コードを第２下位ＰＣ演算器
２８００と第２上位ＰＣ演算器２８０２を使用するアセ
ンブラコードに変換する。命令変換部２９０５は、その
他の中間コードをアセンブラコードに変換する。

【０１４１】ＰＣ値加算命令変換部２９０４は、図３８
中の中間コード３２０４が有する被演算子ｔｍｐが中間
コード３２０１によりＰＣの値が転送されたものであ
り、演算子＋はＰＣの値とＰＣ相対値の加算であること
をつきとめ、中間コード３２０４を第２下位ＰＣ演算器
２８００と第２上位ＰＣ演算器２８０２を使用して加算
を行うアセンブラコードａｄｄｐｃに変換する。ＰＣ値
加算命令変換部２９０４は、中間コード３２０８、３２
１２、３２１４に対しても同様にしてアセンブラコード
ａｄｄｐｃに変換する。図３８中のその他の中間コード
は命令変換部２９０５によって変換される。

【０１４２】図３９は、図３８の中間コードが変換され
たアセンブラコードを示す。図中、アセンブラコード３
３０１は、関数の先頭のラベルｆを有し、レジスタｒ１
にＰＣの値を転送する命令である。アセンブラコード３
３０２は、定数１とレジスタｒ０の値が等しくないか判
定する命令である。アセンブラコード３３０３は、命令
３３０２による判定が真の場合には、ラベルＬ１へ分岐
する命令である。アセンブラコード３３０４は、関数ｇ
１の先頭アドレスと関数ｆの先頭のアドレスの差分値で
あるＰＣ相対値とレジスタｒ１に格納されたｆの先頭ア
ドレスであるＰＣの値とを第２下位ＰＣ演算器２８００
と第２上位ＰＣ演算器２８０２により加算し、その結果
をレジスタｒ１に転送する命令である。アセンブラコー
ド３３０５は、ラベルＬへ分岐する命令である。

【０１４３】アセンブラコード３３０６は、ラベルＬ１
を有し、定数２とレジスタｒ０の値が等しくないか判定
する命令である。アセンブラコード３３０７は、命令３
３０６の判定が真の場合には、ラベルＬ２へ分岐する命
令である。アセンブラコード３３０８は、関数ｇ２の先
頭アドレスと関数ｆの先頭のアドレスとの差分値である
ＰＣ相対値とレジスタｒ１に格納されたｆの先頭アドレ
スであるＰＣの値とを第２下位ＰＣ演算器２８００と第
２上位ＰＣ演算器２８０２により加算し、その結果をレ
ジスタｒ１に転送する命令である。アセンブラコード３
３０９は、ラベルＬへ分岐する命令である。

【０１４４】アセンブラコード３３１０は、ラベルＬ２
を有し、定数３とレジスタｒ０の値が等しくないか判定
する命令である。アセンブラコード３３１１は、命令３
３１０の判定が真の場合には、ラベルＬ３へ分岐する命
令である。アセンブラコード３３１２は、関数ｇ３の先
頭アドレスと関数ｆの先頭のアドレスとの差分値である
ＰＣ相対値とレジスタｒ１に格納されたｆの先頭アドレ
スであるＰＣの値とを第２下位ＰＣ演算器２８００と第
２上位ＰＣ演算器２８０２により加算し、その結果をレ
ジスタｒ１に転送する命令である。アセンブラコード３
３１３は、ラベルＬへ分岐する命令である。

【０１４５】アセンブラコード３３１４はラベルＬ３を
有し、関数ｇ４の先頭アドレスと関数ｆの先頭のアドレ
スとの差分値であるＰＣ相対値とレジスタｒ１に格納さ
れたｆの先頭アドレスであるＰＣの値とを第２下位ＰＣ
演算器２８００と第２上位ＰＣ演算器２８０２により加
算し、その結果をレジスタｒ１に転送する命令である。
アセンブラコード３３１５は、ラベルＬを有し、ｒ１が
指す関数を呼び出す命令である。アセンブラコード３３
１６は関数を終了する命令である。

【０１４６】以上説明してきたように、本実施の形態の
コンパイラは、関数ｆ中に外部関数ｇへのポインタをポ
インタ変数に代入するソースコードがある場合、外部関
数ｇへのアドレスをレジスタｒ１へ転送する命令（ｍｏ
ｖｒ１、ｇ）を生成するのではなく、関数ｆのアドレス
と外部関数ｇのアドレスとの差分値（ｇ−ｆ）と、レジ
スタｒ１に格納された関数ｆのアドレスとを加算して、
その結果をレジスタｒ１へ転送する命令（ａｄｄＰＣ
ｇ−ｆ ｒ１）を生成する。絶対アドレスｇ１よりもＰ
Ｃ相対値ｇ−ｆの方が値が小さいので、ａｄｄｐｃ命令
を用いることによって、コードサイズを縮小することが
できる。また、実行時にプログラムのメモリ上のアドレ
スが決定されるＰＩＣコードにおいては、絶対アドレス
を避けたコード表現が要求され、このＰＣ相対値を用い
た演算命令が必要不可欠である。

【０１４７】本実施の形態のコンパイラが出力したアセ
ンブラコードは、第１の実施形態と同様に、最適化装置
３０３、アセンブラ３０５、リンカ３０７によってプロ
セッサが実行するオブジェクトコードに変換される。プ
ロセッサは、生成されたオブジェクトコードに含まれる
ＰＣ加算命令ａｄｄＰＣ ｇ−ｆ ｒ１を第２下位ＰＣ
演算器２８００と第２上位ＰＣ演算器２８０２によって
実行する。すなわち、第２下位ＰＣ演算器２８００は、
定数値ｇ−ｆの下位３ビットとレジスタｒ１に格納され
た数値の下位３ビットを加算し、桁上りがあれば桁上り
数を第２上位ＰＣ演算器２８０２に送る。第２上位ＰＣ
演算器２８０２は、定数値ｇ−ｆの上位２９ビットとレ
ジスタｒ１に格納された数値の上位２９ビットとを加算
し、第２下位ＰＣ演算器２８００からの桁上りがあれば
桁上り数をも加算する。第２下位ＰＣ演算器２８００に
よる加算結果を下位３ビットとし、第２上位ＰＣ演算器
２８０２による加算結果を上位２９ビットとした値がレ
ジスタｒ１に格納される。

【０１４８】なお、図３５に示した命令は定数値とレジ
スタとの加減算であったが、これに限定するものでな
く、レジスタ間の加減算、ＰＣとレジスタの間の加減算
とすることもできる。また、第２下位ＰＣ演算器２８０
０と第２上位ＰＣ演算器２８０２の演算方法は、第１の
実施形態の桁上り方式に限定するものでなく、オブジェ
クトコードを生成した最適化装置３０３、アセンブラ３
０５、リンカ３０７で用いた方式と同一の方式をプロセ
ッサが採用することとすれば、桁上りなし方式、リニア
方式、絶対値方式のいずれを用いてもよい。 （第８の実施形態）第８の実施形態は、デバッガ及び逆
アセンブラに関する。

【０１４９】図４０は、本実施の形態に係るデバッガと
逆アセンブラの構成を示すブロック図である。入力制御
部４０００は、オペレータからの入力を受け付け、入力
された内容に応じて他の構成要素を制御する。パケット
アドレス特定部４００１は、入力された命令のアドレス
の上位２９ビットを算出する。

【０１５０】パケット内アドレス特定部４００２は、入
力された命令のアドレスの下位３ビットを算出する。命
令メモリ４００４は、デバッグ及び逆アセンブルの対象
となる命令を保持する。命令のアドレスは、第１の実施
形態と同様であり、パケットアドレスを上位２９ビット
とし、パケット内アドレスを下位３ビットとする３２ビ
ット値である。図４０では、図２４に示した命令が格納
されている状態が示されている。

【０１５１】命令読み出し部４００３は、パケットアド
レス特定部４００１で特定されたパケットアドレスで指
定される命令パケットを命令メモリ４００４から読み出
す。命令バッファ４００５は、命令読み出し部４００４
が命令メモリ４００４から読み出した命令パケットを格
納する。命令解読部４００６は、パケット内アドレス特
定部４００２で特定されたパケット内アドレスをもつユ
ニットを命令バッファ４００５から取り出し、取り出し
たユニットを解読する。命令解読部４００６は、ユニッ
トが分岐命令である場合には、ＰＣ相対値４００７を下
位ＰＣ演算器４００８及び上位ＰＣ演算器４００９に送
る。

【０１５２】ラベルテーブル４０１１は、ラベル名とそ
のラベルの命令のアドレスの対応を保持するテーブルで
ある。ラベルテーブル４０１１は、第１の実施形態で説
明したアセンブラが機械語コードを生成する際に、最適
化コードから抽出することによって作成される。図４０
では、アドレス３２’ｈ００００００００とラベル名ｆ
が対応し、アドレス３２’ｈ０００００００８とラベル
名Ｌ１が対応し、アドレス３２’ｈ１２３４５６８０と
ラベル名Ｌ２とが対応していることが示されている。

【０１５３】表示部４０１２は、命令を逆アセンブルし
た結果を表示する。命令置換部４０１３は、入力された
置換後の命令を命令バッファ４００５内のパケット内ア
ドレス特定部４００２で特定されたパケット内アドレス
で指定されるユニットに書き込む。命令書き込み部４０
１４は、命令メモリ４００４内のパケットアドレス特定
部４００１により特定されたパケットアドレスを有する
命令パケットを命令バッファ４００５内の置換後の命令
パケットに書き換える。

【０１５４】上位ＰＣ演算器４００９は、パケットアド
レス特定部４００１で特定された命令のアドレスの上位
２９ビットとＰＣ相対値４００７の上位２９ビットとを
演算する。下位ＰＣ演算器４００８は、パケット内アド
レス特定部４００２で特定された命令のアドレスの下位
３ビットとＰＣ相対値４００７の下位３ビットを演算す
る。これらのＰＣ演算器の演算方法は、オブジェクトコ
ード生成過程で採用した方式と同一とする。

【０１５５】次に、本実施の形態の逆アセンブラの動作
を具体例を用いて説明する。図４１は、逆アセンブラの
動作手順を示すフローチャートである。まず、入力制御
部４０００は、逆アセンブルを指示するコマンドと逆ア
センブルする命令のアドレスの入力を受け付ける。具体
例では、命令のアドレスとして３２’ｈ００００００１
ａが入力されたとする。（ステップＳ４１００）。

【０１５６】次に、パケットアドレス特定部４００１
は、命令のアドレスの上位２９ビットよりパケットアド
レスを特定する。そして、命令読み出し部４００３は、
特定したパケットアドレスをもつ命令パケットを命令メ
モリ４００４から取り出し、命令バッファ４００５に格
納する。具体例では、パケットアドレスとして２９’ｈ
０００００００３が特定され、ｌｄ（ｒ２），ｒ０｜｜
ｂｒａ１３’ｈ１ｆｅｃ｜｜ａｄｄ ｒ２，ｒ３の命令
列からなる命令パケットが命令バッファ４００５に格納
される（ステップＳ４１０１）。

【０１５７】そして、パケット内アドレス特定部４００
３は、命令のアドレスの下位３ビットからパケット内ア
ドレスを特定し、特定したパケット内アドレスをもつユ
ニットを命令解読部４００６に通知する。命令解読部４
００６は、通知されたユニットを命令バッファ４００５
から取り出す。具体例では、パケット内アドレスとして
３’ｂ０１０が特定され、命令バッファ４００５中の第
２ユニットの命令であるｂｒａ１３’ｈ１ｆｅｃが命令
解読部４００６に入力される（ステップＳ４１０２）。

【０１５８】命令解読部４００６は、取り出した命令が
分岐命令であるかを判定する。具体例では、取り出した
命令ｂｒａ１３’ｈ１ｆｅｃは、分岐命令である（ステ
ップＳ４１０３）。分岐命令であれば、命令中に指定さ
れるＰＣ相対値４００７と入力された命令のアドレス値
とが演算される。すなわち、下位ＰＣ演算器４００８
は、入力された命令のパケット内アドレス値と、ＰＣ相
対値４００７の下位３ビットの値とを加算叉は減算し、
その演算結果をラベル検索部４０１０に送る。また、上
位ＰＣ演算器４００８は、入力された命令のパケットア
ドレス値と、ＰＣ相対値４００７の上位２９ビットの値
と、場合により下位ＰＣ演算器４００８からの桁上がり
数又は桁借り数とを加算叉は減算し、その演算結果をラ
ベル検索部４０１０に送る。ラベル検索部４０１０は、
下位ビット演算結果と上位ビット演算結果より、ラベル
のアドレスを特定する。具体例では、入力された命令の
アドレスである３２’ｈ００００００１ａとＰＣ相対値
１３’ｈ１ｆｅｃとの演算によって、ラベルのアドレス
が３２’ｈ０００００００８として特定される（ステッ
プＳ４１０３、Ｓ４１０４）。

【０１５９】次に、ラベル検索部４０１０は、、ラベル
テーブル４０１１を参照して上記特定したアドレスをも
つラベル名を検索する。具体例では、アドレス３２’ｈ
０００００００８に対応するラベル名がＬ１であること
が検索される（ステップＳ４１０７）。そして、表示部
４０１２は、分岐命令のアセンブラ名と検索したラベル
名を表示する。具体例では、分岐命令のアセンブラ名で
あるｂｒａと検索したラベル名であるＬ１が表示される
（ステップＳ４１０８）。

【０１６０】また、命令解読部４００６は、取り出した
命令が分岐命令でない場合には、表示部４０１２を指示
して、そのアセンブラ名を表示させる（ステップＳ４１
０９）。次に、本実施の形態のデバッガの動作を具体例
を用いて説明する。図４２は、デバッガの動作手順を示
すフローチャートである。

【０１６１】まず、入力制御部４０００は、デバッグを
指示するコマンドと置換される命令のアドレスと置換後
の命令の入力を受け付ける。具体例では、置換される命
令のアドレスとして３２’ｈ００００００１ａが入力さ
れ、置換後の命令として減算命令ｓｕｂｒ０，ｒ１が入
力されたとする（ステップＳ４２００）。次に、パケッ
トアドレス特定部４００１は、置換される命令のアドレ
スの上位２９ビットよりパケットアドレスを特定する。
そして、命令読み出し部４００３は、特定されたパケッ
トアドレスをもつ命令パケットを命令メモリ４００４か
ら取りだし、命令バッファ４００５に格納する。具体例
では、パケットアドレスとして２９’ｈ０００００００
３が特定され、ｌｄ（ｒ２），ｒ０｜｜ｂｒａ１３’ｈ
１ｆｅｃ｜｜ａｄｄ ｒ２，ｒ３の命令列からなる命令
パケットが命令バッファ４００５に格納される（ステッ
プＳ４２０１）。

【０１６２】次に、パケット内アドレス特定部４００２
は、置換される命令のアドレスの下位３ビットよりパケ
ット内アドレスを特定する。具体例では、パケット内ア
ドレスとして３’ｂ０１０が特定される（ステップＳ４
２０２）。次に、命令置換部４０１３は、特定されたパ
ケット内アドレスが３’ｂ０００なら、命令バッファ中
の命令パケットの第１ユニットを入力された置換後の命
令に置換し、特定されたパケット内アドレスが３’ｂ０
１０なら、命令バッファ中の命令パケットの第２ユニッ
トを入力された置換後の命令に置換し、特定されたパケ
ット内アドレスが３’ｂ１００なら、命令バッファ中の
命令パケットの第３ユニットを入力された置換後の命令
に置換する。具体例では、特定されたパケット内アドレ
スが３’ｂ０１０なので、第２ユニットの命令ｂｒａ１
３’ｈ１ｆｅｃが置換後の命令ｓｕｂｒ０，ｒ１に置換
される。その結果、命令バッファ４００５内の命令パケ
ットはｌｄ（ｒ２），ｒ０｜｜ｓｕｂｒ０，ｒ１｜｜ａ
ｄｄｒ２，ｒ３となる（ステップＳ４２０３〜Ｓ４２０
７）。

【０１６３】そして、命令書き込み部４０１４は、命令
メモリ４００４内のパケットアドレスで指定される命令
パケットを命令バッファ４００５に格納されている命令
パケットに置き換える。具体例では、命令メモリ４００
４内のパケットアドレス２９’ｈ０００００００３で指
定される命令パケットｌｄ（ｒ２），ｒ０｜｜ｂｒａ１
３’ｈ１ｆｅｃ｜｜ａｄｄ ｒ２，ｒ３が命令バッファ
４００５内の命令パケットｌｄ（ｒ２），ｒ０｜｜ｓｕ
ｂｒ０，ｒ１｜｜ａｄｄ ｒ２，ｒ３に置換される。

【０１６４】以上のように、本実施の形態における逆ア
センブラは、第１の実施形態に係るプロセッサが実行す
る命令を逆アセンブルすることができる。また、逆アセ
ンブルする命令が分岐命令である場合にも、ＰＣ相対値
をそのまま表示するのでなく、上位ＰＣ演算器及び下位
ＰＣ演算器によってラベルの置かれているアドレスを算
出し、そのアドレスからラベルテーブルを参照すること
によって、適切なラベル名を表示できる。

【０１６５】また、本実施の形態におけるデバッガは、
バイトアラインされた命令パケットの単位で命令をメモ
リから命令バッファに読み出して、命令バッファ中で命
令を書き換えて、命令パケットの単位で命令をメモリへ
書き込むので、バイトアラインされていない命令のデバ
ッグに適している。なお、本実施の形態における上位Ｐ
Ｃ演算器及び下位ＰＣ演算器の演算方式は、第１の実施
形態における桁上がり方式に限定するものでなく、分離
方式、絶対値方式、リニア方式のいずれを用いてもよ
い。

【０１６６】以上、第１〜第８の実施形態に係るコンパ
イラ、最適化装置、アセンブラ、リンカ、プロセッサ、
逆アセンブラ、デバッガに関する実施の形態を説明した
が、本発明は、これら実施の形態に限られないことは勿
論である。 （１）第１〜第６の実施形態において、アセンブラコー
ド３０２、最適化コード３０４、リロケータブルコード
３０６、オブジェクトコード３０８はマスクＲＯＭ、フ
ラッシュメモリ等の半導体集積メモリや、フロッピーデ
ィスク、ハードディスク等の磁気記録媒体や、ＣＤ−Ｒ
ＯＭ，ＤＶＤ等の光ディスクに記録することもできる。 （２）第７の実施形態において、アセンブラコード２９
０６は、マスクＲＯＭ、フラッシュメモリ等の半導体集
積メモリや、フロッピーディスク、ハードディスク等の
磁気記録媒体や、ＣＤ−ＲＯＭ，ＤＶＤ等の光ディスク
に記録することもできる。

【０１６７】

【発明の効果】以上の説明から明らかなように、本発明
は、１バイトデータをメモリの１単位データとして命令
を格納するメモリからプログラムカウンタの値に基いて
命令を読み出し、実行するプロセッサにおいて、前記メ
モリの１単位データ又は複数のメモリの１単位データよ
り構成されるプロセッサの１単位データの前記メモリ内
の格納位置を指定する第１のプログラムカウンタと、前
記プロセッサの１単位データに含まれるプロセッサが実
行する１つのオペレーションを示すプロセッサの１単位
命令の位置を指定する第２のプログラムカウンタとを備
えたことを特徴とする。

【０１６８】これによって、第１のプログラムカウンタ
は、バイト単位の長さをもつプロセッサの１単位データ
のメモリ内の格納位置を指定し、その値に基づいて命令
がメモリから読み出される。また、第２のプログラムカ
ウンタは、メモリからプロセッサ内に読み込んだプロセ
ッサの１単位データに含まれるどのプロセッサの１単位
命令であっても、その位置を指定することができる。つ
まり、命令の実行単位は、読み出し単位と関係なく任意
に設定することができる。従って、メモリからプロセッ
サへ読み出す単位はバイト単位でなくてはならない場合
にでも、命令の語長がバイト単位でない命令を実行する
ことができる。

【０１６９】ここで、前記プロセッサは、さらに、第１
のプログラムカウンタ更新手段と、第２のプログラムカ
ウンタ更新手段とを含み、前記第２のプログラムカウン
タ更新手段は、前記第２のプログラムカウンタの値を１
つ前のサイクルで実行した命令の分だけインクリメント
し、桁上りがあれば、桁上り数を前記第１のプログラム
カウンタ更新手段に送り、前記第１のプログラムカウン
タ更新手段は、前記第１のプログラムカウンタの値を前
記第２のプログラムカウンタ更新手段から送られた桁上
り数だけ加算することを特徴としてもよい。

【０１７０】これによって、プロセッサが実行した命令
の分だけ、プログラムカウンタの値をインクリメントで
きるので、プログラムカウンタを次のサイクルで実行す
る命令の先頭位置に移行させることができる。ここで、
前記プロセッサであって、実行命令が、その命令と同一
のサイクルで実行する先頭の命令のアドレスを基準とす
るプログラムカウンタ相対値を含む命令である場合に
は、当該プログラムカウンタ相対値を抽出するプログラ
ムカウンタ相対値抽出手段と、前記第１のプログラムカ
ウンタの値及び前記第２のプログラムカウンタの値と前
記プログラムカウンタ相対値とを加算し、その演算結果
を前記第１のプログラムカウンタの値及び前記第２のプ
ログラムカウンタの値として設定する演算手段とをさら
に備えたことを特徴としてもよい。

【０１７１】これによって、プロセッサが分岐命令を実
行した際に、プログラムカウンタの値と、分岐命令を実
行する時のプログラムカウンタ値と分岐先命令のアドレ
スとの差分値であるプログラムカウンタ相対値とが加算
されて、加算結果にプログラムカウンタが更新されるの
で、プログラムカウンタを分岐先命令のアドレスに移行
させることができる。

【０１７２】ここで、前記演算手段は、第１演算部と、
第２演算部とを含み、前記第２演算部は、前記第２のプ
ログラムカウンタの値と前記プログラムカウンタ相対値
の下位ビットとを加算し、その加算結果を前記第２のプ
ログラムカウンタの値として設定し、桁上りがある場合
には、桁上り数を前記第１演算部に送り、桁借りがある
場合には、桁借り数を前記第１演算部に送り、前記第１
演算部は、前記第１のプログラムカウンタの値と前記プ
ログラムカウンタ相対値の上位ビットとを加算し、さら
に前記第２演算部より桁上り数を受けとった場合には、
当該桁上り数を加算し、又は前記第２演算部より桁借り
数を受けとった場合には、当該桁借り数を減算し、それ
らの演算結果を前記第１のプログラムカウンタの値とし
て設定することを特徴としてもよい。

【０１７３】これによって、プロセッサが分岐命令を実
行する際に、プログラムカウンタとプログラムカウンタ
相対値との演算において、下位ビットの演算で発生した
桁上り数又は桁借り数が上位ビットの演算で考慮される
ので、上位ビットの演算と下位ビットの演算との間に連
続性を備えたアドレス演算が可能となる。ここで、前記
演算手段は、第１演算部と、第２演算部とを含み、前記
第２演算部は、前記第２のプログラムカウンタの値と前
記プログラムカウンタ相対値の下位ビットとを桁上げ、
又は桁借りを発生させずに加算し、その加算結果を前記
第２のプログラムカウンタの値として設定し、前記第１
演算部は、前記第１のプログラムカウンタの値と前記プ
ログラムカウンタ相対値の上位ビットとを加算し、その
加算結果を前記第１のプログラムカウンタの値として設
定することを特徴としてもよい。

【０１７４】これによって、プロセッサが分岐命令を実
行する際に、第２のプログラムカウンタの値とプログラ
ムカウンタ相対値の下位ビットとを演算する第２の演算
器から、第１のプログラムカウンタの値とプログラムカ
ウンタ相対値の上位ビットとを演算する第１の演算器
へ、桁上げ数又は桁借り数が送られないので、第２の演
算器と第１の演算器としては互いに独立して動作すれば
よい単純なハードウエアを用いることができる。

【０１７５】ここで、前記演算手段は、前記第１のプロ
グラムカウンタの値と前記プログラムカウンタ相対値の
上位ビットとを加算し、その加算結果を前記第１のプロ
グラムカウンタの値として設定し、前記プログラムカウ
ンタ相対値の下位ビットを前記第２のプログラムカウン
タの値として設定することを特徴としてもよい。これに
よって、プロセッサが分岐命令を実行する際に、第２の
プログラムカウンタの値とプログラムカウンタ相対値の
下位ビットとの演算が不要となるので、プロセッサの分
岐命令の実行速度が早くなる。

【０１７６】ここで、前記演算手段は、前記第１のプロ
グラムカウンタの値を上位ビットとし、前記第２のプロ
グラムカウンタの値を下位ビットとする値と前記プログ
ラムカウンタ相対値とを加算し、その加算結果の上位ビ
ットを前記第１のプログラムカウンタの値として設定
し、その加算結果の下位ビットを前記第２のプログラム
カウンタの値として設定することを特徴としてもよい。

【０１７７】これによって、プロセッサが分岐命令を実
行の際に、プログラムカウンタ値とプログラムカウンタ
相対値との演算を通常の演算器を用いて実行することが
できるので、プロセッサの構成を簡易にすることができ
る。ここで、前記プロセッサであって、実行命令が、そ
の命令のアドレスを基準とするプログラムカウンタ相対
値を含む命令である場合には、当該プログラムカウンタ
相対値を抽出するプログラムカウンタ相対値抽出手段
と、前記第１のプログラムカウンタの値及び前記第２の
プログラムカウンタの値を、前記実行命令のアドレスを
指定するように補正するプログラムカウンタ補正手段
と、前記補正された第１のプログラムカウンタの値及び
第２のプログラムカウンタの値と前記プログラムカウン
タ相対値とを加算し、その加算結果を前記第１のプログ
ラムカウンタの値及び前記第２のプログラムカウンタの
値として設定する演算手段とをさらに備えたことを特徴
としてもよい。

【０１７８】これによって、プログラムカウンタ相対値
は、分岐命令のアドレスと分岐先命令の差分値で表され
るので、プログラム中の並列実行の境界を変更したい事
情が生じた場合にでも、プログラムカウンタ相対値の変
更は不要となる。ここで、前記プロセッサであって、レ
ジスタ又は叉は第１のプログラムカウンタ及び第２のプ
ログラムカウンタに格納されたプログラムカウンタの値
と、プログラムカウンタ相対値とを加算する加算命令又
は減算する減算命令を解読するプログラムカウンタ相対
値演算命令解読手段と、前記プログラムカウンタの値と
前記プログラムカウンタ相対値とを加算又は減算し、演
算結果を算出する演算手段と、前記演算結果にレジスタ
又は第１のプログラムカウンタ及び第２のプログラムカ
ウンタを更新するプログラムカウンタ値更新手段とをさ
らに備えたことを特徴としてもよい。

【０１７９】これによって、関数の絶対アドレスをレジ
スタに格納する命令を使用する代わりに、プログラムカ
ウンタとプログラムカウンタ相対値との演算を用いる命
令を使用できる。従って、プログラムカウンタ相対値は
命令の絶対アドレスよりも短いビット長で表すことがで
きるので、プログラムのコードサイズを小さくすること
ができる。また、実行時にはじめてプログラムのメモリ
上のアドレスが決定されるＰＩＣコードでは、絶対アド
レスを用いることができないので、このプログラムカウ
ンタとプログラムカウンタ相対値を用いた演算命令が必
要不可欠である。

【０１８０】ここで、前記第１のプログラムカウンタ
は、前記プロセッサの１単位データの長さがｎバイトの
時に、第１のプログラムカウンタの値をｌｏｇ₂ｎだけ
左へビットシフトとした値を番地とするプロセッサの１
単位データの前記メモリ内の格納位置であるメモリアド
レスを指定することを特徴としてもよい。これによっ
て、メモリに１バイトごとに１つのアドレスが付与され
ている場合において、第１のプログラムカウンタの値
と、メモリに格納された各プロセッサの１単位データが
１対１に対応するので、プロセッサからプロセッサの１
単位データの指定が容易となる。

【０１８１】ここで、前記プロセッサであって、命令を
一時的に記憶する命令バッファと、前記命令バッファの
空き状態に応じて、前記プロセッサの１単位データに限
定されず、メモリから命令をメモリの１単位データを最
小単位として命令バッファへ読み出す命令読み出し手段
とをさらに備えたことを特徴としてもよい。これによっ
て、メモリからプロセッサ内に読み出す命令の読み出し
単位は任意に設定することができるので、プロセッサの
命令の読み出しのための機構に柔軟性をもたせることが
できる。

【０１８２】また、上記目的を達成するために、本発明
は、命令列から最適化コードを生成する命令列最適化装
置であって、前記命令列の各命令の大きさを予測して、
各命令に対して、上位ビットは、プロセッサの１単位デ
ータが格納されるメモリアドレスを指定し、下位ビット
は、プロセッサの１単位データ内のプロセッサの１単位
命令の位置を指定するアドレスを付与するアドレス付与
手段と、前記命令列から、特定の１つの命令のアドレス
に解決すべきラベルを検出し、当該命令のアドレスを取
得するとともに、特定の２つの命令のアドレスの差分に
解決すべきラベルを検出し、当該２つの命令のアドレス
を取得するラベル検出手段と、前記特定の２つの命令の
アドレスの差分に解決すべきラベルが検出された場合
に、前記特定の２つの命令の一方の命令のアドレスから
他方の命令のアドレスを減算し、プログラムカウンタ相
対値を算出するプログラムカウンタ相対値算出手段と、
前記特定の１つの命令のアドレスに解決すべきラベルを
有する命令については、その大きさを前記特定の１つの
命令のアドレスの大きさに応じた命令の大きさに変換
し、前記特定の２つの命令のアドレスの差分に解決すべ
きラベルを有する命令については、その大きさを前記プ
ログラムカウンタ相対値の大きさに応じた命令の大きさ
に変換する変換手段と、前記変換された命令の大きさに
応じて、各命令のアドレスを変換して、最適化コードを
生成する最適化コード生成手段とを備えたことを特徴と
する。

【０１８３】これによって、分岐命令を実行するプロセ
ッサを対象としたプログラムを生成する最適化装置を実
現できる。ここで、前記プログラムカウンタ相対値算出
手段は、上位ビット減算部と、下位ビット減算部とを含
み、前記下位ビット減算部は、前記特定の２つの命令の
一方の命令のアドレスの下位ビットから他方の命令のア
ドレスの下位ビットとを減算し、減算結果を前記プログ
ラムカウンタ相対値の下位ビットとして設定し、桁借り
がある場合には、桁借り数を前記上位ビット減算部に送
り、前記上位ビット減算部は、前記特定の２つの命令の
一方の命令のアドレスの上位ビットから他方の命令のア
ドレスの上位ビットとを減算し、さらに前記下位ビット
減算部より桁借り数を受けとった場合には、当該桁借り
数を減算し、減算結果を前記プログラムカウンタ相対値
の上位ビットとして設定することを特徴としてもよい。

【０１８４】これによって、分岐命令を実行する際に桁
上り方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを生
成する最適化装置が実現できる。ここで、前記プログラ
ムカウンタ相対値算出手段は、上位ビット減算部と、下
位ビット減算部とを含み、前記下位ビット減算部は、前
記特定の２つの命令の一方の命令のアドレスの下位ビッ
トから他方の命令のアドレスの下位ビットとを桁借りを
発生させずに減算し、減算結果を前記プログラムカウン
タ相対値の下位ビットとして設定し、前記上位ビット減
算部は、前記特定の２つの命令の一方の命令のアドレス
の上位ビットから他方の命令のアドレスの上位ビットと
を減算し、減算結果を前記プログラムカウンタ相対値の
上位ビットとして設定することを特徴としてもよい。

【０１８５】これによって、分岐命令を実行する際に桁
上りなし方式によるアドレス演算によって分岐先命令の
アドレスを算出するプロセッサを対象としたプログラム
を生成する最適化装置が実現できる。ここで、前記プロ
グラムカウンタ相対値算出手段は、前記特定の２つの命
令の一方の命令のアドレスの上位ビットから他方の命令
のアドレスの上位ビットとを減算し、減算結果を前記プ
ログラムカウンタ相対値の上位ビットとして設定し、前
記特定の２つの命令の一方の命令のアドレスの下位ビッ
トを前記プログラムカウンタ相対値の下位ビットとして
設定することを特徴としてもよい。

【０１８６】これによって、分岐命令を実行する際に絶
対値方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを生
成する最適化装置が実現できる。また、上記目的を達成
するために、本発明は、命令列からリロケータブルコー
ドを生成するアセンブラであって、上位ビットは、プロ
セッサの１単位データが格納されるメモリアドレスを指
定し、下位ビットは、プロセッサの１単位データ内のプ
ロセッサの１単位命令の位置を指定するアドレスが付与
された命令からなる命令列を取得する命令列取得手段
と、前記命令列中の特定の２つの命令のアドレスの差分
に解決すべきラベルを検出し、当該２つの命令のアドレ
スを取得するラベル検出手段と、前記特定の２つの命令
の一方の命令のアドレスから他方の命令のアドレスを減
算し、プログラムカウンタ相対値を算出するプログラム
カウンタ相対値算出手段と、前記ラベルを前記算出され
たプログラムカウンタ相対値に置換する置換手段とを備
えたことを特徴とする。

【０１８７】これによって、分岐命令を実行するプロセ
ッサを対象としたプログラムを生成するアセンブラを実
現できる。ここで、前記プログラムカウンタ相対値算出
手段は、上位ビット減算部と、下位ビット減算部とを含
み、前記下位ビット減算部は、前記特定の２つの命令の
一方の命令のアドレスの下位ビットから他方の命令のア
ドレスの下位ビットとを減算し、減算結果を前記プログ
ラムカウンタ相対値の下位ビットとして設定し、桁借り
がある場合には、桁借り数を前記上位ビット減算部に送
り、前記上位ビット減算部は、前記特定の２つの命令の
一方の命令のアドレスの上位ビットから他方の命令のア
ドレスの上位ビットとを減算し、さらに前記下位ビット
減算部より桁借り数を受けとった場合には、当該桁借り
数を減算し、減算結果を前記プログラムカウンタ相対値
の上位ビットとして設定することを特徴としてもよい。

【０１８８】これによって、分岐命令を実行する際に桁
上り方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを生
成するアセンブラが実現できる。ここで、前記プログラ
ムカウンタ相対値算出手段は、上位ビット減算部と、下
位ビット減算部とを含み、前記下位ビット減算部は、前
記特定の２つの命令の一方の命令のアドレスの下位ビッ
トから他方の命令のアドレスの下位ビットとを桁借りを
発生させずに減算し、減算結果を前記プログラムカウン
タ相対値の下位ビットとして設定し、前記上位ビット減
算部は、前記特定の２つの命令の一方の命令のアドレス
の上位ビットから他方の命令のアドレスの上位ビットと
を減算し、減算結果を前記プログラムカウンタ相対値の
上位ビットとして設定することを特徴としてもよい。

【０１８９】これによって、分岐命令を実行する際に桁
上りなし方式によるアドレス演算によって分岐先命令の
アドレスを算出するプロセッサを対象としたプログラム
を生成するアセンブラが実現できる。ここで、前記プロ
グラムカウンタ相対値算出手段は、前記特定の２つの命
令の一方の命令のアドレスの上位ビットから他方の命令
のアドレスの上位ビットとを減算し、減算結果を前記プ
ログラムカウンタ相対値の上位ビットとして設定し、前
記特定の２つの命令の一方の命令のアドレスの下位ビッ
トを前記プログラムカウンタ相対値の下位ビットとして
設定することを特徴としてもよい。

【０１９０】これによって、分岐命令を実行する際に絶
対値方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを生
成するアセンブラが実現できる。また、上記目的を達成
するために、本発明は、リロケーターブルコードを結合
してオブジェクトコードを生成するリンカであって、上
位ビットは、プロセッサの１単位データが格納されるメ
モリアドレスを指定し、下位ビットは、プロセッサの１
単位データ内のプロセッサの１単位命令の位置を指定す
るアドレスが付与された命令からなるリロケータブルコ
ードを取得するリロケータブルコード取得手段と、前記
リロケータブルコードから特定の２つの命令のアドレス
の差分に解決すべきラベルを検出し、当該２つの命令の
アドレスを取得する再配置情報検出手段と、前記特定の
２つの命令の一方の命令のアドレスから他方の命令のア
ドレスを減算し、プログラムカウンタ相対値を算出する
プログラムカウンタ相対値算出手段と、前記ラベルを前
記算出されたプログラムカウンタ相対値に置換する置換
手段とを備えたことを特徴とする。

【０１９１】これによって、分岐命令を実行するプロセ
ッサを対象としたプログラムを生成するリンカを実現で
きる。ここで、前記プログラムカウンタ相対値算出手段
は、上位ビット減算部と、下位ビット減算部とを含み、
前記下位ビット減算部は、前記特定の２つの命令の一方
の命令のアドレスの下位ビットから他方の命令のアドレ
スの下位ビットとを減算し、減算結果を前記プログラム
カウンタ相対値の下位ビットとして設定し、桁借りがあ
る場合には、桁借り数を前記上位ビット減算部に送り、
前記上位ビット減算部は、前記特定の２つの命令の一方
の命令のアドレスの上位ビットから他方の命令のアドレ
スの上位ビットとを減算し、さらに前記下位ビット減算
部より桁借り数を受けとった場合には、当該桁借り数を
減算し、減算結果を前記プログラムカウンタ相対値の上
位ビットとして設定することを特徴としてもよい。

【０１９２】これによって、分岐命令を実行する際に桁
上り方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを生
成するリンカが実現できる。ここで、前記プログラムカ
ウンタ相対値算出手段は、上位ビット減算部と、下位ビ
ット減算部とを含み、前記下位ビット減算部は、前記特
定の２つの命令の一方の命令のアドレスの下位ビットか
ら他方の命令のアドレスの下位ビットとを桁借りを発生
させずに減算し、減算結果を前記プログラムカウンタ相
対値の下位ビットとして設定し、前記上位ビット減算部
は、前記特定の２つの命令の一方の命令のアドレスの上
位ビットから他方の命令のアドレスの上位ビットとを減
算し、減算結果を前記プログラムカウンタ相対値の上位
ビットとして設定することを特徴としてもよい。

【０１９３】これによって、分岐命令を実行する際に桁
上りなし方式によるアドレス演算によって分岐先命令の
アドレスを算出するプロセッサを対象としたプログラム
を生成するリンカが実現できる。ここで、前記プログラ
ムカウンタ相対値算出手段は、前記特定の２つの命令の
一方の命令のアドレスの上位ビットから他方の命令のア
ドレスの上位ビットとを減算し、減算結果をプログラム
カウンタ相対値の上位ビットとして設定し、前記特定の
２つの命令の一方の命令のアドレスの下位ビットをプロ
グラムカウンタ相対値の下位ビットとして設定すること
を特徴としてもよい。

【０１９４】これによって、分岐命令を実行する際に絶
対値方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを生
成するリンカが実現できる。また、上記目的を達成する
ために、本発明は、オブジェクトコード中の命令のアド
レスを指定して、そのアドレスで特定される命令のアセ
ンブラ名を出力する逆アセンブラであって、上位ビット
は、プロセッサの１単位データが格納されるメモリアド
レスを指定し、下位ビットは、プロセッサの１単位デー
タ内のプロセッサの１単位命令の位置を指定するアドレ
スが付与された命令からなるオブジェクトコードを取得
するオブジェクトコード取得手段と、前記特定される命
令がプログラムカウンタ相対値を含む命令である場合
に、前記特定される命令中からプログラムカウンタ相対
値を抽出するプログラムカウンタ相対値抽出手段と、ラ
ベルの位置を示すラベルアドレスとラベル名とを対応さ
せて記憶する記憶手段と、前記指定した命令のアドレス
とプログラムカウンタ相対値とを加算し、加算結果をラ
ベルアドレスとするラベルアドレス算出手段と、前記記
憶手段を参照して、前記算出したラベルアドレスに対応
するラベル名を検索する検索手段とを備えたことを特徴
とする。

【０１９５】これによって、分岐命令を含むプログラム
を逆アセンブルすることができる。つまり、逆アセンブ
ルする命令が分岐命令である場合にも、プログラムカウ
ンタ相対値から分岐先命令のアドレスを算出し、そのア
ドレスからラベルテーブルを参照して、ラベル名を取得
できるので、プログラムカウンタ相対値よりも、わかり
やすい形式であるラベル名により分岐先をユーザに提示
することできる。

【０１９６】ここで、前記ラベルアドレス算出手段は、
上位ビット減算部と、下位ビット減算部とを含み、前記
下位ビット減算部は、前記指定した命令のアドレスの下
位ビットと前記プログラムカウンタ相対値の下位ビット
とを加算し、加算結果を前記ラベルアドレスの下位ビッ
トとし、桁上りがある場合には、桁上り数を前記上位ビ
ット演算部に送り、桁借りがある場合には、桁借り数を
前記上位ビット演算部に送り、前記上位ビット減算部
は、前記指定した命令のアドレスの上位ビットと前記プ
ログラムカウンタ相対値の上位ビットとを加算し、さら
に前記下位ビット演算部より桁上り数が受けとった場合
には、当該桁上り数を加算し、又は前記下位ビット演算
部より桁借り数を受けとった場合には、当該桁借り数を
減算し、それらの演算結果を前記ラベルアドレスの上位
ビットとすることを特徴としてもよい。

【０１９７】これによって、分岐命令を実行する際に桁
上り方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを逆
アセンブルする逆アセンブラを実現できる。ここで、前
記ラベルアドレス算出手段は、上位ビット減算部と、下
位ビット減算部とを含み、前記下位ビット減算部は、前
記指定した命令のアドレスの下位ビットと前記プログラ
ムカウンタ相対値の下位ビットとを桁上げ、又は桁借り
を発生させずに加算し、加算結果を前記ラベルアドレス
の下位ビットとし、前記上位ビット減算部は、前記指定
した命令のアドレスの上位ビットと前記プログラムカウ
ンタ相対値の上位ビットとを加算し、加算結果を前記ラ
ベルアドレスの上位ビットとすることを特徴としてもよ
い。

【０１９８】これによって、分岐命令を実行する際に桁
上りなし方式によるアドレス演算によって分岐先命令の
アドレスを算出するプロセッサを対象としたプログラム
を逆アセンブルする逆アセンブラが実現できる。ここ
で、前記ラベルアドレス算出手段は、前記指定した命令
のアドレスの上位ビットと前記プログラムカウンタ相対
値の上位ビットとを加算し、加算結果を前記ラベルアド
レスの上位ビットとし、前記プログラムカウンタ相対値
の下位ビットを前記ラベルアドレスの下位ビットとする
ことを特徴としてもよい。

【０１９９】これによって、分岐命令を実行する際に絶
対値方式によるアドレス演算によって分岐先命令のアド
レスを算出するプロセッサを対象としたプログラムを逆
アセンブルする逆アセンブラが実現できる。また、上記
目的を達成するために、本発明は、オブジェクトコード
中の命令のアドレスと変換命令を指定して、そのアドレ
スで特定される命令を変換命令に置換するデバッガであ
って、上位ビットは、プロセッサの１単位データが格納
されるメモリアドレスを指定し、下位ビットは、プロセ
ッサの１単位データ内のプロセッサの１単位命令の位置
を指定するアドレスが付与された命令からなるオブジェ
クトコードを取得するオブジェクトコード取得手段と、
前記指定した命令のアドレスの上位ビットで特定される
プロセッサの１単位データをメモリから読み出して命令
バッファに書き込むプロセッサの１単位データ読み出し
手段と、前記命令バッファ内のプロセッサの１単位デー
タに含まれる前記指定した命令のアドレスの下位ビット
で特定される命令の位置に前記変換命令を書き込む命令
書き込み手段と、前記命令書き込み後の命令バッファ内
のプロセッサの１単位データをメモリに戻すプロセッサ
の１単位データ書き込み手段とを備えたことを特徴とす
る。

【０２００】これによって、バイト単位の長さであるプ
ロセッサの１単位データを単位としてメモリから命令を
命令バッファに読み出して、命令バッファ中で命令を書
き換えて、命令パケットの単位で命令をメモリへ書き込
むので、バイト単位の長さでない命令でもデバッグがで
きるデバッガが実現できる。また、上記目的を達成する
ために、本発明は、ソースコードから命令列を生成する
コンパイラであって、上位ビットは、プロセッサの１単
位データが格納されるメモリアドレスを指定し、下位ビ
ットは、プロセッサの１単位データ内のプロセッサの１
単位命令の位置を指定するプログラムカウンタの値とプ
ログラムカウンタ相対値とを加算又は減算し、演算結果
をプログラムカウンタの値とする命令をプロセッサに実
行させるプログラムカウンタ相対値演算命令を生成する
ことを特徴とする。

【０２０１】これによって、プログラムカウンタ相対値
演算命令を実行するプロセッサを対象としたプログラム
を生成するコンパイラを実現できる。ここで、前記プロ
グラムカウンタ相対値演算命令は、前記プログラムカウ
ンタの値の下位ビットとプログラムカウンタ相対値の下
位ビットとを加算又は減算し、演算結果をプログラムカ
ウンタの値の下位ビットとし、桁上りがある場合には、
桁上り数を上位ビット演算部に送り、桁借りがある場合
には、桁借り数を上位ビット演算部に送る下位ビット演
算をプロセッサの下位ビット演算部に実行させ、前記プ
ログラムカウンタの値の上位ビットとプログラムカウン
タ相対値の上位ビットとを加算又は減算し、さらに前記
下位ビット演算部より桁上り数が受けとった場合には、
当該桁上り数を加算し、又は前記下位ビット演算部より
桁借り数を受けとった場合には、当該桁借り数を減算
し、それらの演算結果をプログラムカウンタの値の上位
ビットとする上位ビット演算をプロセッサの上位ビット
演算部に実行させることを特徴としてもよい。

【０２０２】これによって、プログラムカウンタ相対値
演算命令を実行する際に、桁上り方式によりプログラム
カウンタの値とプログラムカウンタ相対値とを演算する
プロセッサを対象としたプログラムを生成するコンパイ
ラを実現できる。ここで、前記プログラムカウンタ相対
値演算命令は、前記プログラムカウンタの値の下位ビッ
トとプログラムカウンタ相対値の下位ビットとを桁上
り、桁借りは発生させずに、加算又は減算し、演算結果
をプログラムカウンタの値の下位ビットとする下位ビッ
ト演算をプロセッサの下位ビット演算部に実行させ、前
記プログラムカウンタの値の上位ビットとプログラムカ
ウンタ相対値の上位ビットとを加算又は減算し、演算結
果をプログラムカウンタの値の上位ビットとする上位ビ
ット演算をプロセッサの上位ビット演算部に実行させる
ことを特徴としてもよい。

【０２０３】これによって、プログラムカウンタ相対値
演算命令を実行する際に、桁上りなし方式によりプログ
ラムカウンタの値とプログラムカウンタ相対値とを演算
するプロセッサを対象としたプログラムを生成するコン
パイラを実現できる。ここで、前記プログラムカウンタ
相対値演算命令は、前記プログラムカウンタの値の上位
ビットとプログラムカウンタ相対値の上位ビットとを加
算又は減算し、演算結果をプログラムカウンタの値の上
位ビットとする上位ビット演算をプロセッサの上位ビッ
ト演算部に実行させ、前記プログラムカウンタ相対値の
下位ビットをプログラムカウンタの値の下位ビットとす
ることを特徴としてもよい。

【０２０４】これによって、プログラムカウンタ相対値
演算命令を実行する際に、絶対値方式によりプログラム
カウンタの値とプログラムカウンタ相対値とを演算する
プロセッサを対象としたプログラムを生成するコンパイ
ラを実現できる。

【図面の簡単な説明】

【図１】図１（ａ）は、第１の実施形態のプロセッサが
実行する命令のフォーマットを示す。図１（ｂ）は、第
１の実施形態のプロセッサが実行する命令のフォーマッ
トを示す。図１（ｃ）は、第１の実施形態のプロセッサ
が実行する命令のフォーマットを示す。図１（ｄ）は、
第１の実施形態のプロセッサが実行する命令のフォーマ
ットを示す。図１（ｅ）は、第１の実施形態のプロセッ
サが実行する命令のフォーマットを示す。

【図２】図２（ａ）は、命令の格納、及び読み出し単位
である命令パケットを示す図である。図２（ｂ）は、命
令の読み出しの順序を示す図である。図２（ｃ）は、命
令の実行の順序を示す図である。

【図３】通常のプロセッサで、バイトアラインされてい
ない命令を実行する場合の命令の格納、読み出し方法の
例を示す図である。

【図４】プロセッサが実行するオブジェクトコードが、
コンパイラと、最適化装置と、アセンブラと、リンカに
より作成される過程を示す図である。

【図５】プロセッサ３０９及び外部メモリの詳細を示す
ブロック図である。

【図６】パケット内アドレスのインクリメントの規則を
示すインクリメント表である。

【図７】図７（ａ）は、分岐命令のアドレスの下位３ビ
ットとＰＣ相対値の下位３ビットとの加算規則を示す加
算表である。図７（ｂ）は、分岐先命令のアドレスの下
位３ビットと分岐命令のアドレスの下位３ビットとの減
算規則を示す減算表である。

【図８】最適化装置３０３の構成要素及び入出力データ
を示すブロック図である。

【図９】最適化装置３０３の動作手順を示すフローチャ
ートである。

【図１０】コード最適化手段９０２が生成した最適化処
理コード９０３の一部分を示す。

【図１１】図１０の最適化処理コードより生成されたア
ドレス付与コード９１６を示す。

【図１２】図１１のアドレス付与コードから生成された
ラベル情報９０６を示す。

【図１３】図１１のアドレス付与コードから生成された
最適化コード９１５を示す。

【図１４】アセンブラ３０５の構成及び関連する入出力
データを示すブロック図である。

【図１５】アセンブラ３０５の動作手順を示すフローチ
ャートである。

【図１６】図１３の最適化コードから生成された機械語
コード８０３を示す。

【図１７】図１６の機械語コードより作成されたラベル
情報を示す。

【図１８】図１６の機械語コード８０３から生成された
リロケータブルコードを示す。

【図１９】リンカ３０７の構成及び関連する入出力デー
タを示すブロック図である。

【図２０】リンカ３０７の動作手順を示すフローチャー
トである。

【図２１】リロケータブルコードを示す。

【図２２】図１８に示すリロケータブルコード３０６
と、別途生成された図２１に示すリロケータブルコード
と結合された状態を示す。

【図２３】結合コード７０３を示す。

【図２４】図２３の結合コードより作成されたラベル情
報を示す。

【図２５】図２３の結合コードより生成されたオブジェ
クトコードを示す。

【図２６】第２の実施形態に係るオブジェクトコードを
示す。

【図２７】図２７（ａ）は、第３の実施形態に係る命令
パケットの構成を示す。図２７（ｂ）は、命令の種類を
示す。図２７（ｃ）は、パケット内アドレスと、パケッ
ト内アドレスが指定するパケット内のユニットとの関係
を示す。

【図２８】図２８（ａ）は、第４の実施形態に係る桁上
りなし方式のアドレス演算による分岐命令のアドレスの
下位３ビットとＰＣ相対値の下位３ビットとの加算規則
を示す加算表である。図２８（ｂ）は、第４の実施形態
に係る桁上りなし方式のアドレス演算による分岐先命令
のアドレスの下位３ビットと分岐命令のアドレスの下位
３ビットとの減算規則を示す減算表である。

【図２９】第４の実施形態に係る桁上りなし方式のアド
レス演算を用いて生成されたオブジェクトコードの具体
例である。

【図３０】図３０（ａ）は、第５の実施形態に係る絶対
値方式のアドレス演算による分岐命令のアドレスの下位
３ビットとＰＣ相対値の下位３ビットとの加算規則を示
す加算表である。図３０（ｂ）は、第５の実施形態に係
る絶対値方式のアドレス演算による分岐先命令のアドレ
スの下位３ビットと分岐命令のアドレスの下位３ビット
との減算規則を示す減算表である。

【図３１】第５の実施形態に係る絶対値方式のアドレス
演算を用いて生成されたオブジェクトコードの具体例で
ある。

【図３２】第６の実施形態に係るリニア方式のアドレス
演算を用いて生成されたオブジェクトコードを示す。

【図３３】第７の実施形態に係るプロセッサの構成図で
ある。

【図３４】図３４（ａ）は、ＰＣ加算命令のニーモニッ
クとオペレーションの対応を示す。図３４（ｂ）は、Ｐ
Ｃ減算命令のニーモニックとオペレーションの対応を示
す。

【図３５】第８の実施形態に係るコンパイラの構成図で
ある。

【図３６】コンパイラの動作手順を示すフローチャート
である。

【図３７】Ｃ言語で記述されたソースコードを示す。

【図３８】図３７のソースプログラムが変換された中間
コードを示す。

【図３９】図３８の中間コードが変換されたアセンブラ
コードを示す。

【図４０】第８の実施形態に係るデバッガと逆アセンブ
ラの構成を示すブロック図である。

【図４１】逆アセンブラの動作手順を示すフローチャー
トである。

【図４２】デバッガの動作手順を示すフローチャートで
ある。

【図４３】従来のプロセッサの基本構成を示すブロック
図である。

【符号の説明】

１００ 並列実行境界情報 １０１ ビットフォーマット情報 ３００ ソースコード ３０１ コンパイラ ３０２ アセンブラコード ３０３ 最適化装置 ３０４ 最適化コード ３０５ アセンブラ ３０６ リロケータブルコード ３０７ リンカ ３０８ オブジェクトコード ３０９ プロセッサ ４０１ａ〜４０１ｃ 演算器 ４０２ 汎用レジスタ ４０３ 上位ＰＣ ４０４ 下位ＰＣ ４０５ 下位ＰＣ演算器 ４０６ データメモリ ４０７ 命令メモリ ４０８ 命令バッファ ４０９ａ〜４０９ｃ 命令デコーダ ４１０ フェッチ上位カウンタ ４１１ 上位ＰＣ演算器 ４１２ ＩＮＣ ４１３ プリフェッチ下位カウンタ ４２０ ＰＣ相対値セレクタ ４２１ 即値セレクタ ４２２ オペランドアドレスバッファ ４２３ オペランドデータバッファ ４２４ａ〜ｃ 制御信号 ７０２ コード結合手段 ７０３ 結合コード ７０４ 再配置情報検出手段 ７０５ 再配置情報 ７０６ 下位アドレス減算手段 ７０７ 桁借り数 ７０８ 下位減算結果 ７０９ 上位アドレス減算手段 ７１０ 上位減算結果 ７１１ アドレス差算出手段 ７１２ アドレス差 ７１３ 再配置情報解決手段 ８０２ 機械語コード生成手段 ８０３ 機械語コード ８０４ ラベル検出手段 ８０５ ラベル情報 ８０６ 下位アドレス減算手段 ８０７ 桁借り数 ８０８ 下位減算結果 ８０９ 上位アドレス減算手段 ８１０ 上位減算結果 ８１１ アドレス差算出手段 ８１２ アドレス差 ８１３ ラベル情報解決手段 ９０２ コード最適化手段 ９０３ 最適化処理コード ９０４ アドレス付与手段 ９０５ ラベル検出手段 ９０６ ラベル情報 ９０７ 下位アドレス減算手段 ９０８ 桁借り数 ９０９ 下位減算結果 ９１０ 上位アドレス減算手段 ９１１ 上位減算結果 ９１２ アドレス差算出手段 ９１３ アドレス差 ９１４ ラベル情報解決手段 ９１６ アドレス付与コード ２８００ 第２下位ＰＣ演算器 ２８０１ａ〜２８０１ｃ 命令デコーダ ２８０２ 第２上位ＰＣ演算器 ２９０１ ソースコード ２９０２ 中間コード変換部 ２９０３ 中間コード ２９０４ ＰＣ値加算命令変換部 ２９０５ 命令変換部 ２９０６ アセンブラコード ４０００ 入力制御部 ４００１ パケットアドレス特定部 ４００２ パケット内アドレス特定部 ４００３ パケット内アドレス特定部 ４００４ 命令メモリ ４００５ 命令バッファ ４００６ 命令解読部 ４００７ ＰＣ相対値 ４００８ 下位ＰＣ演算器 ４００９ 上位ＰＣ演算器 ４０１０ ラベル検索部 ４０１１ ラベルテーブル ４０１２ 表示部 ４０１３ 命令置換部 ４３００ プログラムカウンタ ４３０１ 命令メモリ ４３０２ 命令読み出し部 ４３０３ 命令実行部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 桧垣 信生 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 小谷 謙介 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 田中 哲也 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 宮地 信哉 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 瓶子 岳人 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−40525（ＪＰ，Ａ) 特開 平５−289870（ＪＰ，Ａ) 特開 平３−48334（ＪＰ，Ａ) 特開 平３−152624（ＪＰ，Ａ) 特開 平７−10553（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/60 - 9/42

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 １バイトデータをメモリの１単位データ
   として命令を格納するメモリからプログラムカウンタの
   値に基いて命令を読み出し、実行するプロセッサにおい
   て、 前記メモリの１単位データ又は複数のメモリの１単位デ
   ータより構成されるプロセッサの１単位データの前記メ
   モリ内の格納位置を指定する値を保持する第１のプログ
   ラムカウンタと、 前記プロセッサの１単位データに含まれるプロセッサが
   実行する１つのオペレーションを示すプロセッサの１単
   位命令の位置を指定する値を保持する第２のプログラム
   カウンタとを備えたことを特徴とするプロセッサ。
2. 【請求項２】 前記プロセッサは、さらに、第１のプロ
   グラムカウンタ更新手段と、第２のプログラムカウンタ
   更新手段とを含み、 前記第２のプログラムカウンタ更新手段は、前記第２の
   プログラムカウンタの値を１つ前のサイクルで実行した
   命令の分だけインクリメントし、桁上りがあれば、桁上
   り数を前記第１のプログラムカウンタ更新手段に送り、 前記第１のプログラムカウンタ更新手段は、前記第１の
   プログラムカウンタの値を前記第２のプログラムカウン
   タ更新手段から送られた桁上り数だけ加算することを特
   徴とする請求項１記載のプロセッサ。
3. 【請求項３】 前記プロセッサであって、 実行命令が、その命令と同一のサイクルで実行する先頭
   の命令のアドレスを基準とするプログラムカウンタ相対
   値を含む命令である場合には、当該プログラムカウンタ
   相対値を抽出するプログラムカウンタ相対値抽出手段
   と、 前記第１のプログラムカウンタの値及び前記第２のプロ
   グラムカウンタの値と前記プログラムカウンタ相対値と
   を加算し、その演算結果を前記第１のプログラムカウン
   タの値及び前記第２のプログラムカウンタの値として設
   定する演算手段とをさらに備えたことを特徴とする請求
   項２記載のプロセッサ。
4. 【請求項４】 前記演算手段は、第１演算部と、第２演
   算部とを含み、 前記第２演算部は、前記第２のプログラムカウンタの値
   と前記プログラムカウンタ相対値の下位ビットとを加算
   し、その加算結果を前記第２のプログラムカウンタの値
   として設定し、桁上りがある場合には、桁上り数を前記
   第１演算部に送り、桁借りがある場合には、桁借り数を
   前記第１演算部に送り、 前記第１演算部は、前記第１のプログラムカウンタの値
   と前記プログラムカウンタ相対値の上位ビットとを加算
   し、さらに前記第２演算部より桁上り数を受けとった場
   合には、当該桁上り数を加算し、又は前記第２演算部よ
   り桁借り数を受けとった場合には、当該桁借り数を減算
   し、それらの演算結果を前記第１のプログラムカウンタ
   の値として設定することを特徴とする請求項３記載のプ
   ロセッサ。
5. 【請求項５】 前記演算手段は、第１演算部と、第２演
   算部とを含み、 前記第２演算部は、前記第２のプログラムカウンタの値
   と前記プログラムカウンタ相対値の下位ビットとを桁上
   げ、又は桁借りを発生させずに加算し、その加算結果を
   前記第２のプログラムカウンタの値として設定し、 前記第１演算部は、前記第１のプログラムカウンタの値
   と前記プログラムカウンタ相対値の上位ビットとを加算
   し、その加算結果を前記第１のプログラムカウンタの値
   として設定することを特徴とする請求項３記載のプロセ
   ッサ。
6. 【請求項６】 前記演算手段は、前記第１のプログラム
   カウンタの値と前記プログラムカウンタ相対値の上位ビ
   ットとを加算し、その加算結果を前記第１のプログラム
   カウンタの値として設定し、前記プログラムカウンタ相
   対値の下位ビットを前記第２のプログラムカウンタの値
   として設定することを特徴とする請求項３記載のプロセ
   ッサ。
7. 【請求項７】 前記演算手段は、前記第１のプログラム
   カウンタの値を上位ビットとし、前記第２のプログラム
   カウンタの値を下位ビットとする値と前記プログラムカ
   ウンタ相対値とを加算し、その加算結果の上位ビットを
   前記第１のプログラムカウンタの値として設定し、その
   加算結果の下位ビットを前記第２のプログラムカウンタ
   の値として設定することを特徴とする請求項３記載のプ
   ロセッサ。
8. 【請求項８】 前記プロセッサであって、 実行命令が、その命令のアドレスを基準とするプログラ
   ムカウンタ相対値を含む命令である場合には、当該プロ
   グラムカウンタ相対値を抽出するプログラムカウンタ相
   対値抽出手段と、 前記第１のプログラムカウンタの値及び前記第２のプロ
   グラムカウンタの値を、前記実行命令のアドレスを指定
   するように補正するプログラムカウンタ補正手段と、 前記補正された第１のプログラムカウンタの値及び第２
   のプログラムカウンタの値と前記プログラムカウンタ相
   対値とを加算し、その加算結果を前記第１のプログラム
   カウンタの値及び前記第２のプログラムカウンタの値と
   して設定する演算手段とをさらに備えたことを特徴とす
   る請求項２記載のプロセッサ。
9. 【請求項９】 前記プロセッサであって、 レジスタ又は叉は第１のプログラムカウンタ及び第２の
   プログラムカウンタに格納されたプログラムカウンタの
   値と、プログラムカウンタ相対値とを加算する加算命令
   又は減算する減算命令を解読するプログラムカウンタ相
   対値演算命令解読手段と、 前記プログラムカウンタの値と前記プログラムカウンタ
   相対値とを加算又は減算し、演算結果を算出する演算手
   段と、 前記演算結果にレジスタ又は第１のプログラムカウンタ
   及び第２のプログラムカウンタを更新するプログラムカ
   ウンタ値更新手段とをさらに備えたことを特徴とする請
   求項２記載のプロセッサ。
10. 【請求項１０】 前記第１のプログラムカウンタは、前
    記プロセッサの１単位データの長さがｎバイトの時に、
    第１のプログラムカウンタの値をｌｏｇ2ｎだけ左へビ
    ットシフトとした値を番地とするプロセッサの１単位デ
    ータの前記メモリ内の格納位置であるメモリアドレスを
    指定することを特徴とする請求項１記載のプロセッサ。
11. 【請求項１１】 前記プロセッサであって、 命令を一時的に記憶する命令バッファと、 前記命令バッファの空き状態に応じて、前記プロセッサ
    の１単位データに限定されず、メモリから命令をメモリ
    の１単位データを最小単位として前記命令バッファへ読
    み出す命令読み出し手段とをさらに備えたことを特徴と
    する請求項１０記載のプロセッサ。