JP3182846B2 - ランレングス符号化回路 - Google Patents
ランレングス符号化回路Info
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- JP3182846B2 JP3182846B2 JP06256392A JP6256392A JP3182846B2 JP 3182846 B2 JP3182846 B2 JP 3182846B2 JP 06256392 A JP06256392 A JP 06256392A JP 6256392 A JP6256392 A JP 6256392A JP 3182846 B2 JP3182846 B2 JP 3182846B2
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Description
【０００１】
【産業上の利用分野】本発明はファクシミリ装置等に適
用して好適なランレングス符号化回路に関する。
用して好適なランレングス符号化回路に関する。
【０００２】
【従来の技術】連続したデータ系列の入力データを同じ
レートで符号化できないときは、その入力データをバッ
ファリングするメモリが必要と成る。又、かかる連続し
たデータ系列の入力データを並列処理して符号化する場
合は、同じ構成の複数の回路が必要と成る。
レートで符号化できないときは、その入力データをバッ
ファリングするメモリが必要と成る。又、かかる連続し
たデータ系列の入力データを並列処理して符号化する場
合は、同じ構成の複数の回路が必要と成る。
【０００３】
【発明が解決しようとする課題】かかる点に鑑み、本発
明は、バッファメモリや並列処理のための同じ構成の複
数の回路を必要とせずして、簡単な回路によって、連続
したデータ系列の入力データを符号化することのできる
ランレングス符号化回路を提案しようとするものであ
る。
明は、バッファメモリや並列処理のための同じ構成の複
数の回路を必要とせずして、簡単な回路によって、連続
したデータ系列の入力データを符号化することのできる
ランレングス符号化回路を提案しようとするものであ
る。
【０００４】
【課題を解決するための手段】本発明は、連続したデー
タ系列の入力データが供給されて固定パターンであるサ
ンプルデータＮを検出するＮ検出回路２と、そのＮ検出
回路２からサンプルデータＮが検出されたときは、その
サンプルデータＮの個数を計数すると共に、サンプルデ
ータＮを除く他のサンプルデータが検出されたときはク
リアされるカウンタ３と、Ｎ検出回路２の出力が供給さ
れて微分される微分回路１１と、入力データ及びカウン
タ３の計数値データが供給されて、微分回路１１の出力
によって制御されて、通常は入力データを選択して出力
すると共に、Ｎ検出回路２によって、サンプルデータＮ
が１個又は２個以上連続して検出されたときは、そのサ
ンプルデータＮの最終位置で、カウンタ３の計数値デー
タをを選択して出力する選択回路９と、その選択回路９
の出力が供給されてサンプルデータＮを削除するＮ削除
回路１０とを有し、そのＮ削除回路１０から入力データ
のランレングス符号化された出力データが得られるよう
にしたものである。又、微分回路１１は、Ｎ検出回路２
の出力が供給されるインバータ６及び１サンプル周期遅
延器７並びにその各出力が供給されるＡＮＤゲート８か
ら成るものである。
タ系列の入力データが供給されて固定パターンであるサ
ンプルデータＮを検出するＮ検出回路２と、そのＮ検出
回路２からサンプルデータＮが検出されたときは、その
サンプルデータＮの個数を計数すると共に、サンプルデ
ータＮを除く他のサンプルデータが検出されたときはク
リアされるカウンタ３と、Ｎ検出回路２の出力が供給さ
れて微分される微分回路１１と、入力データ及びカウン
タ３の計数値データが供給されて、微分回路１１の出力
によって制御されて、通常は入力データを選択して出力
すると共に、Ｎ検出回路２によって、サンプルデータＮ
が１個又は２個以上連続して検出されたときは、そのサ
ンプルデータＮの最終位置で、カウンタ３の計数値デー
タをを選択して出力する選択回路９と、その選択回路９
の出力が供給されてサンプルデータＮを削除するＮ削除
回路１０とを有し、そのＮ削除回路１０から入力データ
のランレングス符号化された出力データが得られるよう
にしたものである。又、微分回路１１は、Ｎ検出回路２
の出力が供給されるインバータ６及び１サンプル周期遅
延器７並びにその各出力が供給されるＡＮＤゲート８か
ら成るものである。
【０００５】
【作用】かかる本発明によれば、連続したデータ系列の
入力データがＮ検出回路２に供給される。Ｎ検出回路２
は、固定パターンであるサンプルデータＮを検出する
と、それをカウンタ３に供給して、その個数を計数させ
ると共に、サンプルデータＮを除く他のサンプルデータ
が検出されたときはカウンタ３をクリアする。Ｎ検出回
路２の出力が微分回路１１に供給されて微分される。選
択回路９に入力データ及びカウンタ３の計数値データが
供給されて、微分回路１１の出力によって制御される。
選択回路９からは、通常は入力データが選択されて出力
されると共に、Ｎ検出回路２によって、サンプルデータ
Ｎが１個又は２個以上連続して検出されたときは、その
サンプルデータＮの最終位置で、カウンタ３の計数値デ
ータをを選択して出力する。その選択回路９の出力はＮ
削除回路１０に供給されて、サンプルデータＮが削除さ
れる。そして、Ｎ削除回路１０から入力データのランレ
ングス符号化された出力データが得られる。
入力データがＮ検出回路２に供給される。Ｎ検出回路２
は、固定パターンであるサンプルデータＮを検出する
と、それをカウンタ３に供給して、その個数を計数させ
ると共に、サンプルデータＮを除く他のサンプルデータ
が検出されたときはカウンタ３をクリアする。Ｎ検出回
路２の出力が微分回路１１に供給されて微分される。選
択回路９に入力データ及びカウンタ３の計数値データが
供給されて、微分回路１１の出力によって制御される。
選択回路９からは、通常は入力データが選択されて出力
されると共に、Ｎ検出回路２によって、サンプルデータ
Ｎが１個又は２個以上連続して検出されたときは、その
サンプルデータＮの最終位置で、カウンタ３の計数値デ
ータをを選択して出力する。その選択回路９の出力はＮ
削除回路１０に供給されて、サンプルデータＮが削除さ
れる。そして、Ｎ削除回路１０から入力データのランレ
ングス符号化された出力データが得られる。
【０００６】
【実施例】以下に、図面を参照して、本発明の実施例を
詳細に説明する。図１は、本発明の実施例のランレング
ス符号化回路を示し、図２はその説明に供するタイミン
グチャートを示す。入力端子１からの連続したデータ系
列の入力データ（…………、３、２、０、０、０、
０、０、５、２、０、３、………）が、Ｎ検出回路２に
供給されて、固定パターンであるサンプルデータＮ（こ
の実施例ではＮ＝０」が検出される。このＮ検出回路２
からの出力信号は、サンプルデータＮが検出さされた
ときは高レベルに成り、検出されなかったときは低レベ
ルに成る。
詳細に説明する。図１は、本発明の実施例のランレング
ス符号化回路を示し、図２はその説明に供するタイミン
グチャートを示す。入力端子１からの連続したデータ系
列の入力データ（…………、３、２、０、０、０、
０、０、５、２、０、３、………）が、Ｎ検出回路２に
供給されて、固定パターンであるサンプルデータＮ（こ
の実施例ではＮ＝０」が検出される。このＮ検出回路２
からの出力信号は、サンプルデータＮが検出さされた
ときは高レベルに成り、検出されなかったときは低レベ
ルに成る。
【０００７】このＮ検出回路２からの出力信号は、カ
ウンタ３に供給される。カウンタ３は、Ｎ検出回路２に
よって、１個又は連続する複数のＮが検出されたとき
は、入力データと同期するデータクロック信号を計数
することによって、実質的にそのＮの個数を計数し、Ｎ
を除く他の入力データが検出されたときはリセットされ
ので、図２に示す如き計数値データを出力する。
ウンタ３に供給される。カウンタ３は、Ｎ検出回路２に
よって、１個又は連続する複数のＮが検出されたとき
は、入力データと同期するデータクロック信号を計数
することによって、実質的にそのＮの個数を計数し、Ｎ
を除く他の入力データが検出されたときはリセットされ
ので、図２に示す如き計数値データを出力する。
【０００８】又、Ｎ検出回路２の出力は微分回路１１
に供給される。微分回路１１は、Ｎ検出回路２の出力
を位相反転するインバータ６及び１サンプル周期遅延す
る遅延器７並びにインバータ６及び遅延器７の両出力
及びが供給されるＡＮＤゲート８から構成される。
に供給される。微分回路１１は、Ｎ検出回路２の出力
を位相反転するインバータ６及び１サンプル周期遅延す
る遅延器７並びにインバータ６及び遅延器７の両出力
及びが供給されるＡＮＤゲート８から構成される。
【０００９】さて、かかる微分回路１１では、１サンプ
ル周期の遅延器７を使用しているので、位相補償のため
に、入力データ及びカウンタ３の計数値データをそ
れぞれ１サンプル周期の遅延器５、４に供給して、それ
ぞれ１サンプル周期遅延せしめた後、その各出力、
を選択回路９に供給すると共に、微分回路１１の出力
を制御信号として選択回路９に供給する。そして、選択
回路９は、通常は入力データの１サンプル周期遅延せ
しめられた出力を選択して出力し、Ｎ検出回路２によ
って、サンプルデータＮが１個又は２個以上連続して検
出されたときは、出力端子１２に、そのサンプルデータ
Ｎの最終位置で、カウンタ３の計数値データ（「Ｎ×
５」、「Ｎ×１」、…………、即ち、「０×５」、「０
×１」、…………）を選択して出力する。
ル周期の遅延器７を使用しているので、位相補償のため
に、入力データ及びカウンタ３の計数値データをそ
れぞれ１サンプル周期の遅延器５、４に供給して、それ
ぞれ１サンプル周期遅延せしめた後、その各出力、
を選択回路９に供給すると共に、微分回路１１の出力
を制御信号として選択回路９に供給する。そして、選択
回路９は、通常は入力データの１サンプル周期遅延せ
しめられた出力を選択して出力し、Ｎ検出回路２によ
って、サンプルデータＮが１個又は２個以上連続して検
出されたときは、出力端子１２に、そのサンプルデータ
Ｎの最終位置で、カウンタ３の計数値データ（「Ｎ×
５」、「Ｎ×１」、…………、即ち、「０×５」、「０
×１」、…………）を選択して出力する。
【００１０】選択回路９の出力はＮ削除回路１０に供
給されて、サンプルデータＮ（＝０）が削除されて、出
力端子１２に、入力データのＮ（＝０）でランレング
ス符号化された出力データ(10)が得られる。
給されて、サンプルデータＮ（＝０）が削除されて、出
力端子１２に、入力データのＮ（＝０）でランレング
ス符号化された出力データ(10)が得られる。
【００１１】尚、Ｎはこの実施例では０（ファクシミリ
の場合は、原稿の紙の白い部分）であるが、これに限ら
れるものではない。
の場合は、原稿の紙の白い部分）であるが、これに限ら
れるものではない。
【００１２】
【発明の効果】上述せる本発明によれば、バッファメモ
リや並列処理のための同じ構成の複数の回路を必要とせ
ずして、簡単な回路によって、連続したデータ系列の入
力データを符号化することのできるランレングス符号化
回路を得ることができる。
リや並列処理のための同じ構成の複数の回路を必要とせ
ずして、簡単な回路によって、連続したデータ系列の入
力データを符号化することのできるランレングス符号化
回路を得ることができる。
【図１】本発明の実施例を示すブロック線図
【図２】その実施例の動作説明に供するタイミングチャ
ート
ート
１ 入力端子 ２ Ｎ検出回路 ３ カウンタ ４ １サンプル周期遅延器 ５ １サンプル周期遅延器 ６ インバータ ７ １サンプル周期遅延器 ８ ＡＮＤゲート ９ 選択回路 １０ 削除回路 １１ 微分回路 １２ 出力端子
Claims (2)
- 【請求項１】 連続したデータ系列の入力データが供給
されて固定パターンであるサンプルデータＮを検出する
Ｎ検出回路と、 該Ｎ検出回路からサンプルデータＮが検出されたとき
は、そのサンプルデータＮの個数を計数すると共に、上
記サンプルデータＮを除く他のサンプルデータが検出さ
れたときはクリアされるカウンタと、 上記Ｎ検出回路の出力が供給されて微分される微分回路
と、 上記入力データ及び上記カウンタの計数値データが供給
されて、上記微分回路の出力によって制御されて、通常
は入力データを選択して出力すると共に、上記Ｎ検出回
路によって、上記サンプルデータＮが１個又は２個以上
連続して検出されたときは、該サンプルデータＮの最終
位置で、上記カウンタの計数値データを選択して出力す
る選択回路と、 該選択回路の出力が供給されて上記サンプルデータＮを
削除するＮ削除回路とを有し、 該Ｎ削除回路から上記入力データのランレングス符号化
された出力データが得られるようにしたことを特徴とす
るランレングス符号化回路。 - 【請求項２】 上記微分回路は上記Ｎ検出回路の出力が
供給されるインバータ及び１サンプル周期遅延器並びに
その各出力が供給されるアンドゲートから成ることを特
徴とする上記請求項１記載のランレングス符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06256392A JP3182846B2 (ja) | 1992-03-18 | 1992-03-18 | ランレングス符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06256392A JP3182846B2 (ja) | 1992-03-18 | 1992-03-18 | ランレングス符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268485A JPH05268485A (ja) | 1993-10-15 |
| JP3182846B2 true JP3182846B2 (ja) | 2001-07-03 |
Family
ID=13203879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06256392A Expired - Lifetime JP3182846B2 (ja) | 1992-03-18 | 1992-03-18 | ランレングス符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182846B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101827066B1 (ko) * | 2015-12-16 | 2018-02-07 | 오세헌 | 조립식 파티션 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5636816B2 (ja) | 2010-08-25 | 2014-12-10 | 富士ゼロックス株式会社 | 再構成可能演算回路及びプログラム |
-
1992
- 1992-03-18 JP JP06256392A patent/JP3182846B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101827066B1 (ko) * | 2015-12-16 | 2018-02-07 | 오세헌 | 조립식 파티션 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268485A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
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