JP3181710B2 - 多層プリント回路基板モジュールおよび多層プリント回路基板装置 - Google Patents
多層プリント回路基板モジュールおよび多層プリント回路基板装置Info
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- JP3181710B2 JP3181710B2 JP23061792A JP23061792A JP3181710B2 JP 3181710 B2 JP3181710 B2 JP 3181710B2 JP 23061792 A JP23061792 A JP 23061792A JP 23061792 A JP23061792 A JP 23061792A JP 3181710 B2 JP3181710 B2 JP 3181710B2
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- JP
- Japan
- Prior art keywords
- circuit board
- printed circuit
- signal
- ground
- bus signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電子回路装置情報処理
装置に関わり、とくに同期信号による同時切り替えノイ
ズを低減した低雑音の多層プリント回路基板モジュール
および多層プリント回路基板装置に関する。
装置に関わり、とくに同期信号による同時切り替えノイ
ズを低減した低雑音の多層プリント回路基板モジュール
および多層プリント回路基板装置に関する。
【０００２】
【従来の技術】パ−ソナルコンピュ−タやワ−クステ−
ションなどの情報処理装置においては、演算速度の高速
化にともない、バス幅も１バイトから２バイト、４バイ
ト、８バイトへと拡大され同時論理回路の切り換え数も
増加している。これらの情報処理装置においては、２枚
以上のプリント基板をマザ−・ド−タ型に組み合わせコ
ネクタを介して接続することが多くなっている。
ションなどの情報処理装置においては、演算速度の高速
化にともない、バス幅も１バイトから２バイト、４バイ
ト、８バイトへと拡大され同時論理回路の切り換え数も
増加している。これらの情報処理装置においては、２枚
以上のプリント基板をマザ−・ド−タ型に組み合わせコ
ネクタを介して接続することが多くなっている。
【０００３】
【発明が解決しようとする課題】このような基板構成で
は、コネクタにバス幅に応じたパルス電流が一度に流れ
るので、コネクタのグランドピンのインダクタンスによ
り同時切り換えノイズと呼ばれる雑音が発生し、誤動作
の原因になるという問題があった。図３は従来の情報処
理装置におけるプリント基板の信号の流れの概略を説明
する図である。グランド層を持つ多層プリント回路基板
１にはＬＳＩ２で代表される電子部品が搭載され、これ
らと外部回路間にはコネクタを介してデ−タバスやアド
レスバスなどのバス信号４と制御・割込み信号５がやり
取りされる。
は、コネクタにバス幅に応じたパルス電流が一度に流れ
るので、コネクタのグランドピンのインダクタンスによ
り同時切り換えノイズと呼ばれる雑音が発生し、誤動作
の原因になるという問題があった。図３は従来の情報処
理装置におけるプリント基板の信号の流れの概略を説明
する図である。グランド層を持つ多層プリント回路基板
１にはＬＳＩ２で代表される電子部品が搭載され、これ
らと外部回路間にはコネクタを介してデ−タバスやアド
レスバスなどのバス信号４と制御・割込み信号５がやり
取りされる。
【０００４】上記バス信号４と制御・割込み信号５など
全ての信号のリターン電流はプリント回路基板１のべた
のグランド層を流れるので、コネクタ３のフランドピン
に発生する同時切り替えノイズは、プリント回路基板１
のグランド全体に伝搬し、グランド電位が揺れることに
なる。そして上記グランド電位のゆれが回路の誤動作の
原因となっていた。とくにバス信号４の同時切り替え時
に発生するノイズが制御・割込み信号５に廻り込む成分
が問題であった。
全ての信号のリターン電流はプリント回路基板１のべた
のグランド層を流れるので、コネクタ３のフランドピン
に発生する同時切り替えノイズは、プリント回路基板１
のグランド全体に伝搬し、グランド電位が揺れることに
なる。そして上記グランド電位のゆれが回路の誤動作の
原因となっていた。とくにバス信号４の同時切り替え時
に発生するノイズが制御・割込み信号５に廻り込む成分
が問題であった。
【０００５】図４は図３における電流経路を模式的に示
した回路図である。マザ−ボ−ド４５とド−タボ−ド４
６はコネクタ４０を介して相互に接続され、同期信号送
信回路４１からのバス信号のような同期信号が受信回路
４２に送られ、非同期信号送信回路４３からの制御・割
込み信号のような非同期信号が受信回路４４に送られ
る。なお、実際にはさらに多くの同期、非同期信号がコ
ネクタ４０を介して双方向に流れる。コネクタ４０のグ
ランドピン４９−ａ、４９−ｂには上記同期、非同期信
号のリタ−ン電流が混在して流れ、それぞれのインダク
タンスＬｇに電圧が発生する。したがって、例えば制
御、割込み信号の受信回路４４のグランド電位は、上記
信号が変化しないときでも同期信号による同じ切り替え
ノイズのため電圧変動し、これが受信回路４４を誤動作
させることになる。
した回路図である。マザ−ボ−ド４５とド−タボ−ド４
６はコネクタ４０を介して相互に接続され、同期信号送
信回路４１からのバス信号のような同期信号が受信回路
４２に送られ、非同期信号送信回路４３からの制御・割
込み信号のような非同期信号が受信回路４４に送られ
る。なお、実際にはさらに多くの同期、非同期信号がコ
ネクタ４０を介して双方向に流れる。コネクタ４０のグ
ランドピン４９−ａ、４９−ｂには上記同期、非同期信
号のリタ−ン電流が混在して流れ、それぞれのインダク
タンスＬｇに電圧が発生する。したがって、例えば制
御、割込み信号の受信回路４４のグランド電位は、上記
信号が変化しないときでも同期信号による同じ切り替え
ノイズのため電圧変動し、これが受信回路４４を誤動作
させることになる。
【０００６】上記同時切り替えノイズは同期信号の本数
が多くなるほど、また、切り替え速度が高速になるほど
大きくなり誤動作も発生しやすくなる。また、上記の問
題は各信号のリタ−ン電流経路を分離すればよいのであ
るが、分離により各リタ−ン電流経路のインピ−ダンス
が増大するうえ、多数の部品のリタ−ン電流経路をうま
くパタ−ン化することが困難なのでベタのグランド層が
広く用いられている。
が多くなるほど、また、切り替え速度が高速になるほど
大きくなり誤動作も発生しやすくなる。また、上記の問
題は各信号のリタ−ン電流経路を分離すればよいのであ
るが、分離により各リタ−ン電流経路のインピ−ダンス
が増大するうえ、多数の部品のリタ−ン電流経路をうま
くパタ−ン化することが困難なのでベタのグランド層が
広く用いられている。
【０００７】また、特開昭６３−２６５４８９号公報に
記載のように、コネクタを用いずに基板間を接続してコ
ネクタ部のインダクタンス成分を除去する方法も考えら
れるが、コネクタ部以外のグランド配線のインダクタン
ス成分による上記同時切り替えノイズが避けられないと
いうことが問題であった。上記同時駆動ノイズの影響
は、ＥＣＬのように信号やインピーダンスが低い回路で
は比較的低いものの、ＣＭＯＳやＴＴＬ回路ではこれら
が大きいので、ＣＭＯＳで構成される最近のワークステ
ーション、パーソナルコンピュータ等ではとくに大きな
問題となっている。本発明の目的は、上記グランド配線
部によるクロストークを低減して誤動作を防止すること
のできる低雑音の多層プリント回路基板モジュールおよ
び多層プリント回路基板を提供することにある。また、
リターン電流は多層プリント回路基板の電源層にも流れ
るので、本発明は、グランド層に対する効果と同様な効
果が電源層に対してもある。
記載のように、コネクタを用いずに基板間を接続してコ
ネクタ部のインダクタンス成分を除去する方法も考えら
れるが、コネクタ部以外のグランド配線のインダクタン
ス成分による上記同時切り替えノイズが避けられないと
いうことが問題であった。上記同時駆動ノイズの影響
は、ＥＣＬのように信号やインピーダンスが低い回路で
は比較的低いものの、ＣＭＯＳやＴＴＬ回路ではこれら
が大きいので、ＣＭＯＳで構成される最近のワークステ
ーション、パーソナルコンピュータ等ではとくに大きな
問題となっている。本発明の目的は、上記グランド配線
部によるクロストークを低減して誤動作を防止すること
のできる低雑音の多層プリント回路基板モジュールおよ
び多層プリント回路基板を提供することにある。また、
リターン電流は多層プリント回路基板の電源層にも流れ
るので、本発明は、グランド層に対する効果と同様な効
果が電源層に対してもある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、多層プリント回路基板のコネクタのピンの存在範囲
を同期信号用と非同期信号用に区分し、多層プリント回
路基板のグランド層に上記コネクタのピン区分の境界位
置からのびるスリットを設けるようにする。さらに、上
記コネクタのピン配置区分とこれに対応する上記スリッ
トを複数の異種同期信号毎に設けるようにする。また、
上記スリットを上記多層プリント回路基板のＩＣの同期
信号用グランドと非同期信号用グランド間にまで伸ば
し、さらに上記ＩＣの同期信号用グランドピンと非同期
信号用グランドピンをそれぞれ上記スリットで区切られ
た同期信号用と非同期信号用のグランド層に接続するよ
うにする。また、上記スリットを設けた多層プリント回
路基板を上記コネクタによりマザ−ボ−ドに接続するよ
うにする。
に、多層プリント回路基板のコネクタのピンの存在範囲
を同期信号用と非同期信号用に区分し、多層プリント回
路基板のグランド層に上記コネクタのピン区分の境界位
置からのびるスリットを設けるようにする。さらに、上
記コネクタのピン配置区分とこれに対応する上記スリッ
トを複数の異種同期信号毎に設けるようにする。また、
上記スリットを上記多層プリント回路基板のＩＣの同期
信号用グランドと非同期信号用グランド間にまで伸ば
し、さらに上記ＩＣの同期信号用グランドピンと非同期
信号用グランドピンをそれぞれ上記スリットで区切られ
た同期信号用と非同期信号用のグランド層に接続するよ
うにする。また、上記スリットを設けた多層プリント回
路基板を上記コネクタによりマザ−ボ−ドに接続するよ
うにする。
【０００９】
【作用】上記スリットは多層プリント回路基板のグラン
ド層における同期信号と非同期信号の経路を分離する。
また、上記ＩＣの同期信号用グランドと非同期信号用グ
ランド間にまで伸ばしたスリットはＩＣの同期信号用グ
ランドピンと非同期信号用グランドピン電流の経路も同
様に分離する。また、上記マザ−ボ−ドに接続された多
層プリント回路基板のそれぞれのスリットは、上記マザ
−ボ−ドと送受する同期信号と非同期信号のグランドピ
ン電流経路を分離する。
ド層における同期信号と非同期信号の経路を分離する。
また、上記ＩＣの同期信号用グランドと非同期信号用グ
ランド間にまで伸ばしたスリットはＩＣの同期信号用グ
ランドピンと非同期信号用グランドピン電流の経路も同
様に分離する。また、上記マザ−ボ−ドに接続された多
層プリント回路基板のそれぞれのスリットは、上記マザ
−ボ−ドと送受する同期信号と非同期信号のグランドピ
ン電流経路を分離する。
【００１０】
【実施例】図１は図３の従来例に対応する本発明のプリ
ント回路基板実施例の平面図であり、そのグランド層を
示している。プリント回路基板１にはＬＳＩ２で代表さ
れる電子部品が搭載され、これらと外部回路間にはコネ
クタを介してデ−タバスやアドレスバスなどのバス信号
４と制御・割込み信号５がやり取りされる。
ント回路基板実施例の平面図であり、そのグランド層を
示している。プリント回路基板１にはＬＳＩ２で代表さ
れる電子部品が搭載され、これらと外部回路間にはコネ
クタを介してデ−タバスやアドレスバスなどのバス信号
４と制御・割込み信号５がやり取りされる。
【００１１】本発明においては、多層プリント基板１の
グランド層にスリット６を設けてバス信号４と制御・割
込み信号５のリタ−ン経路を分離するようにする。図２
はプリント回路基板１に接続されるコネクタ３のピン配
置図である。スリット６によるリタ−ン経路の分離に対
応して、バス信号ピン１２と制御・割込み信号ピン１３
を分けて電源ピン１１とグランドピン１４との間に配置
し、バス信号のリタ−ン電流はバス信号ピン１２に近い
電源ピン１１とグランドピン１４を流れ、制御・割込み
信号のリタ−ン電流は制御・割込み信号ピン１３に近い
電源ピン１１とグランドピン１４を流れるようにする。
このようにするとプリント回路基板１のグランド層を流
れる各リタ−ン電流が自ずと分離され易くなるという利
点が得られる。
グランド層にスリット６を設けてバス信号４と制御・割
込み信号５のリタ−ン経路を分離するようにする。図２
はプリント回路基板１に接続されるコネクタ３のピン配
置図である。スリット６によるリタ−ン経路の分離に対
応して、バス信号ピン１２と制御・割込み信号ピン１３
を分けて電源ピン１１とグランドピン１４との間に配置
し、バス信号のリタ−ン電流はバス信号ピン１２に近い
電源ピン１１とグランドピン１４を流れ、制御・割込み
信号のリタ−ン電流は制御・割込み信号ピン１３に近い
電源ピン１１とグランドピン１４を流れるようにする。
このようにするとプリント回路基板１のグランド層を流
れる各リタ−ン電流が自ずと分離され易くなるという利
点が得られる。
【００１２】図５は図１における電流の経路を模式的に
示した回路図である。図５においては、スリット６によ
りバス信号と制御・割込み信号のリタ−ン経路が実質的
に分離されるので、上記バス信号等の同時切り換えによ
るノイズ成分に対しては図４に示した両リタ−ン経路の
接続を示す配線４８を等価的に省略することができる。
しかし、直流的には上記グランド層は基板上で接続され
ているので両リタ−ン経路の静的な電位は等しい。
示した回路図である。図５においては、スリット６によ
りバス信号と制御・割込み信号のリタ−ン経路が実質的
に分離されるので、上記バス信号等の同時切り換えによ
るノイズ成分に対しては図４に示した両リタ−ン経路の
接続を示す配線４８を等価的に省略することができる。
しかし、直流的には上記グランド層は基板上で接続され
ているので両リタ−ン経路の静的な電位は等しい。
【００１３】したがって、基板１のグランド層やコネク
タ４０のインダクタンス成分等により発生する上記バス
信号の同時切り換えノイズ電流は制御信号受信回路４４
のグランド４８−ｂ側は回り込まないので回路を安定に
動作させることができる。また、上記バス信号の同時切
り換えノイズ電流の混入が無ければ制御信号受信回路４
４のグランド回路インピ−ダンスをことさら低める必要
が無くなるので、コネクタの制御信号部のグランドピン
の本数を減らして空いたピンを他に廻すことができる。
タ４０のインダクタンス成分等により発生する上記バス
信号の同時切り換えノイズ電流は制御信号受信回路４４
のグランド４８−ｂ側は回り込まないので回路を安定に
動作させることができる。また、上記バス信号の同時切
り換えノイズ電流の混入が無ければ制御信号受信回路４
４のグランド回路インピ−ダンスをことさら低める必要
が無くなるので、コネクタの制御信号部のグランドピン
の本数を減らして空いたピンを他に廻すことができる。
【００１４】図６は本発明による他のプリント回路基板
実施例の平面図である。図６においては、バス信号４を
デ−タバス信号４−ａとアドレスバス信号４−ｂに分離
し、制御・割込み信号５とデ−タバス信号４−ａ間にス
リット６−ａを設け、デ−タバス信号４−ａとアドレス
バス信号４−ｂ間にスリット６−ｂを設けている。デ−
タバス信号４−ａとアドレスバス信号４−ｂが非同期で
ある場合には、それぞれのバス信号により発生するノイ
ズも同期しないので、スリット６−ｂにより両ノイズ電
流の経路を分離し、それぞれのグランドに接続される回
路が他のグランドのノイズの影響を受けないようにす
る。
実施例の平面図である。図６においては、バス信号４を
デ−タバス信号４−ａとアドレスバス信号４−ｂに分離
し、制御・割込み信号５とデ−タバス信号４−ａ間にス
リット６−ａを設け、デ−タバス信号４−ａとアドレス
バス信号４−ｂ間にスリット６−ｂを設けている。デ−
タバス信号４−ａとアドレスバス信号４−ｂが非同期で
ある場合には、それぞれのバス信号により発生するノイ
ズも同期しないので、スリット６−ｂにより両ノイズ電
流の経路を分離し、それぞれのグランドに接続される回
路が他のグランドのノイズの影響を受けないようにす
る。
【００１５】これにより、例えばアドレスバス信号回路
はデ−タバス信号４−ａのタイミングに関係なくアドレ
スバス信号を送受信でき、同様にデ−タバス信号回路は
アドレスバス信号４−ｂのタイミングに関係なく信号を
送受信することができる。多数の同期信号が非同期で存
在する場合にも、複数のスリットにより各グランド経路
を分離して同様に各グランドノイズ成分の廻り込みを防
止することができる。
はデ−タバス信号４−ａのタイミングに関係なくアドレ
スバス信号を送受信でき、同様にデ−タバス信号回路は
アドレスバス信号４−ｂのタイミングに関係なく信号を
送受信することができる。多数の同期信号が非同期で存
在する場合にも、複数のスリットにより各グランド経路
を分離して同様に各グランドノイズ成分の廻り込みを防
止することができる。
【００１６】図７は図１に示した本発明実施例をさらに
改良するプリント回路基板の平面図である。図７におい
ては、ＬＳＩ２のバス信号用グランドピン（白丸）と制
御・割込み信号用グランドピン（黒丸）間にもスリット
を設けてＬＳＩ２ピン廻りでもバス信号の同時切り換え
ノイズが黒丸の制御・割込み信号用グランドピンに回り
込まないようにする。これにより、ＬＳＩ２のパッケ−
ジのインダクタンスにより発生する同時切り換えノイズ
がＬＳＩ２の内部、またはプリント回路基板のグランド
層を介して相互干渉することを防止することができる。
上記各実施例はコネクタ３に接続されたド−タボ−ドの
話であるが、マザ−ボ−ドのグランド層やＴＡＢやＭＣ
Ｍなどについても同様に適用して同様の効果を得ること
ができる。
改良するプリント回路基板の平面図である。図７におい
ては、ＬＳＩ２のバス信号用グランドピン（白丸）と制
御・割込み信号用グランドピン（黒丸）間にもスリット
を設けてＬＳＩ２ピン廻りでもバス信号の同時切り換え
ノイズが黒丸の制御・割込み信号用グランドピンに回り
込まないようにする。これにより、ＬＳＩ２のパッケ−
ジのインダクタンスにより発生する同時切り換えノイズ
がＬＳＩ２の内部、またはプリント回路基板のグランド
層を介して相互干渉することを防止することができる。
上記各実施例はコネクタ３に接続されたド−タボ−ドの
話であるが、マザ−ボ−ドのグランド層やＴＡＢやＭＣ
Ｍなどについても同様に適用して同様の効果を得ること
ができる。
【００１７】図８は上記本発明のド−タボ−ド４６−ａ
〜４６−ｄをマザ−ボ−ド４５に接続した電子情報処理
装置の斜視図である。マザ−ボ−ド４５には４枚のドー
タボ−ド４６−ａ〜４６−ｄがそれぞれのコネクタ３−
ａ〜３−ｄを介して配置され、マザ−ボ−ド４５上のＣ
ＭＯＳゲ−トアレ−２−ａ、２−ｂと各ドータボ−ド上
のＣＭＯＳゲ−トアレ−２−ｃ〜２−ｆ間には８バイト
のバス幅を持つデ−タバス４が接続されている。
〜４６−ｄをマザ−ボ−ド４５に接続した電子情報処理
装置の斜視図である。マザ−ボ−ド４５には４枚のドー
タボ−ド４６−ａ〜４６−ｄがそれぞれのコネクタ３−
ａ〜３−ｄを介して配置され、マザ−ボ−ド４５上のＣ
ＭＯＳゲ−トアレ−２−ａ、２−ｂと各ドータボ−ド上
のＣＭＯＳゲ−トアレ−２−ｃ〜２−ｆ間には８バイト
のバス幅を持つデ−タバス４が接続されている。
【００１８】実験によると、上記デ−タバスの振幅を
３．５Ｖ、極性切替え時間を３ｎｓ、デ−タバス４のイ
ンピ−ダンスを４０Ω、各コネクタの１ピン当りのイン
ダクタンスを０．５ｎＨであり、従来のスリットの無い
プリント回路基板を用いる場合には、８バイト同期のデ
−タ転送によりド−タボ−ドの制御回路には１．５Ｖ程
度の同時切り換えノイズが発生した。これに対して、上
記本発明によるスリットを設けたプリント回路基板を用
いると、同時切り換えノイズは略０．３Ｖであった。従
って本発明により上記ノイズレベルを略１／５に低減で
きたことになる。また、この効果によりデ−タ転送速度
を２００ＭＢＰＳに高めた電子情報処理装置の製作が可
能になった。
３．５Ｖ、極性切替え時間を３ｎｓ、デ−タバス４のイ
ンピ−ダンスを４０Ω、各コネクタの１ピン当りのイン
ダクタンスを０．５ｎＨであり、従来のスリットの無い
プリント回路基板を用いる場合には、８バイト同期のデ
−タ転送によりド−タボ−ドの制御回路には１．５Ｖ程
度の同時切り換えノイズが発生した。これに対して、上
記本発明によるスリットを設けたプリント回路基板を用
いると、同時切り換えノイズは略０．３Ｖであった。従
って本発明により上記ノイズレベルを略１／５に低減で
きたことになる。また、この効果によりデ−タ転送速度
を２００ＭＢＰＳに高めた電子情報処理装置の製作が可
能になった。
【００１９】
【発明の効果】本発明により、プリント基板上の信号、
制御回路等に対するバス信号その他の同期信号等による
同時切り替えノイズの廻り込みを防止できるので、これ
らの回路を安定に動作させることができる。また、各回
路部のグランド電位の上記ノイズが減少するので各回路
用のコネクタのグランドピン数を少なくすることができ
る。
制御回路等に対するバス信号その他の同期信号等による
同時切り替えノイズの廻り込みを防止できるので、これ
らの回路を安定に動作させることができる。また、各回
路部のグランド電位の上記ノイズが減少するので各回路
用のコネクタのグランドピン数を少なくすることができ
る。
【図１】図３の従来例に対応する本発明のプリント回路
基板実施例の平面図である。
基板実施例の平面図である。
【図２】本発明のプリント回路基板に接続されるコネク
タのピン配置図である。
タのピン配置図である。
【図３】従来のプリント回路基板の平面図である。
【図４】図３における電流の経路を模式的に示した回路
図である。
図である。
【図５】図１における電流の経路を模式的に示した回路
図である。
図である。
【図６】本発明による他のプリント回路基板実施例の平
面図である。
面図である。
【図７】図１に示した本発明実施例をさらに改良するプ
リント回路基板の平面図である。
リント回路基板の平面図である。
【図８】上記本発明のド−タボ−ドをマザ−ボ−ドに接
続した電子情報処理装置の斜視図である。
続した電子情報処理装置の斜視図である。
１…プリント回路基板、２…ＬＳＩ、３…コネクタ、４
…バス信号、５…制御・割込み信号、６…スリット、４
５…マザ−ボ−ド、４６…ド−タボ−ド。
…バス信号、５…制御・割込み信号、６…スリット、４
５…マザ−ボ−ド、４６…ド−タボ−ド。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/46 H05K 1/02
Claims (4)
- 【請求項１】ＩＣが搭載され、他のプリント回路基板と
電気的に接続するための接続部を有する多層プリント回
路基板上に、前記ＩＣと前記接続部との間を前記接続部
内も含めてバス信号線と制御信号線とで区分けして配線
し、前記バス信号線で送信するバス信号のリターン電流
を流すグランド層の部位と前記制御信号線で送信する制
御信号のリターン電流を流すグランド層の部位とをスリ
ットによって分離して構成したことを特徴とする多層プ
リント回路基板モジュール。 - 【請求項２】更に、前記バス信号線を複数の異種バス信
号線毎に区分けして配線し、前記異種バス信号線毎に送
信する異種バス信号毎のリターン電流を流すグランド層
の部位をスリットによって分離して構成したことを特徴
とする請求項１記載の多層プリント回路基板モジュー
ル。 - 【請求項３】更に、前記ＩＣにおけるバス信号用グラン
ドピンと制御信号用グランドピンとをスリットによって
分離して構成したことを特徴とする請求項１記載の多層
プリント回路基板モジュール。 - 【請求項４】請求項１または２または３記載の多層プリ
ント回路基板モジュールを、前記接続部を用いてマザー
ボードに接続して構成したことを特徴とする多層プリン
ト回路基板装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23061792A JP3181710B2 (ja) | 1992-08-31 | 1992-08-31 | 多層プリント回路基板モジュールおよび多層プリント回路基板装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23061792A JP3181710B2 (ja) | 1992-08-31 | 1992-08-31 | 多層プリント回路基板モジュールおよび多層プリント回路基板装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685408A JPH0685408A (ja) | 1994-03-25 |
| JP3181710B2 true JP3181710B2 (ja) | 2001-07-03 |
Family
ID=16910577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23061792A Expired - Lifetime JP3181710B2 (ja) | 1992-08-31 | 1992-08-31 | 多層プリント回路基板モジュールおよび多層プリント回路基板装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181710B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-08-31 JP JP23061792A patent/JP3181710B2/ja not_active Expired - Lifetime
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