JP3179961B2 - 同期整流回路及びスイッチング電源回路 - Google Patents
同期整流回路及びスイッチング電源回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、スイッチング電源の
整流回路に関し、特に電界効果トランジスタ（以下、Ｆ
ＥＴと記す）を整流素子として用いる同期整流回路にお
けるＦＥＴの制御回路に関するものである。
整流回路に関し、特に電界効果トランジスタ（以下、Ｆ
ＥＴと記す）を整流素子として用いる同期整流回路にお
けるＦＥＴの制御回路に関するものである。
【０００２】
【従来の技術】従来の整流回路として、「特開平４−１
２７８６９号公報」に開示されているものがある。図６
を用いて上記公報に記載されている整流回路の動作原理
を述べる。フライホイール用ＭＯＳＦＥＴ（以下、ＭＯ
ＳＦＥＴと呼ぶ）９に接続されたタイミング判定回路２
３は、ＭＯＳＦＥＴ９のゲート電圧のフォールダウン時
のＭＯＳＦＥＴ９のドレイン電圧を検出する。タイミン
グ判定回路２３は、この検出結果をもとに、そのサイク
ルでのタイミングを適正、早い、遅いの３状態に分類す
る。遅延回路１２は、このタイミング判定のための分類
結果に応じて、入力パルス信号に対するＭＯＳＦＥＴ９
の駆動信号の継続時間を適正に変化させる。
２７８６９号公報」に開示されているものがある。図６
を用いて上記公報に記載されている整流回路の動作原理
を述べる。フライホイール用ＭＯＳＦＥＴ（以下、ＭＯ
ＳＦＥＴと呼ぶ）９に接続されたタイミング判定回路２
３は、ＭＯＳＦＥＴ９のゲート電圧のフォールダウン時
のＭＯＳＦＥＴ９のドレイン電圧を検出する。タイミン
グ判定回路２３は、この検出結果をもとに、そのサイク
ルでのタイミングを適正、早い、遅いの３状態に分類す
る。遅延回路１２は、このタイミング判定のための分類
結果に応じて、入力パルス信号に対するＭＯＳＦＥＴ９
の駆動信号の継続時間を適正に変化させる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記整
流回路では、３段階のタイミング判定を行っているた
め、回路構成が複雑になるばかりでなく、判定基準とな
る電位の設定値によって特性が異なるため、判定基準の
電位をシビアに設定しなければならない問題があった。
これにより、ノイズマージンに対する不安や量産化した
場合の特性のばらつきの問題も生じた。
流回路では、３段階のタイミング判定を行っているた
め、回路構成が複雑になるばかりでなく、判定基準とな
る電位の設定値によって特性が異なるため、判定基準の
電位をシビアに設定しなければならない問題があった。
これにより、ノイズマージンに対する不安や量産化した
場合の特性のばらつきの問題も生じた。
【０００４】また、負荷電流の大きさに依らず、常にＦ
ＥＴを制御しているため、使用するＦＥＴの種類や動作
周波数によっては、負荷電流が小さいにもかかわらず、
ＦＥＴを駆動するために比較的大きな駆動電力が必要と
なり、整流効率が悪化するという問題点があった。
ＥＴを制御しているため、使用するＦＥＴの種類や動作
周波数によっては、負荷電流が小さいにもかかわらず、
ＦＥＴを駆動するために比較的大きな駆動電力が必要と
なり、整流効率が悪化するという問題点があった。
【０００５】
【課題を解決するための手段】したがって、この発明で
ある同期整流回路は、電界効果トランジスタの導通モー
ドを検出する検出手段と、検出手段の検出結果により電
界効果トランジスタに対する駆動信号の１パルスの継続
時間を決定し、前記電界効果トランジスタを制御する制
御手段とを有する同期整流回路である。
ある同期整流回路は、電界効果トランジスタの導通モー
ドを検出する検出手段と、検出手段の検出結果により電
界効果トランジスタに対する駆動信号の１パルスの継続
時間を決定し、前記電界効果トランジスタを制御する制
御手段とを有する同期整流回路である。
【０００６】
【作用】検出手段は、電界効果トランジスタの導通モー
ドを検出する。制御手段は、検出手段の検出結果により
前記電界効果トランジスタに対する駆動信号の１パルス
の継続時間を決定し、前記電界効果トランジスタを制御
する。
ドを検出する。制御手段は、検出手段の検出結果により
前記電界効果トランジスタに対する駆動信号の１パルス
の継続時間を決定し、前記電界効果トランジスタを制御
する。
【０００７】
【実施例】この発明は、ＦＥＴを整流素子として用いる
同期整流回路において、ＦＥＴのドレイン・ソース間電
圧ＶＤＳを監視し、ＦＥＴの導通時の電圧降下より小さ
い電圧を検出することによって、ＦＥＴの駆動信号のパ
ルス幅を変化させる制御回路である。また、必要に応じ
て、負荷電流の大きさによっては、ＦＥＴの駆動信号を
停止する制御回路である。
同期整流回路において、ＦＥＴのドレイン・ソース間電
圧ＶＤＳを監視し、ＦＥＴの導通時の電圧降下より小さ
い電圧を検出することによって、ＦＥＴの駆動信号のパ
ルス幅を変化させる制御回路である。また、必要に応じ
て、負荷電流の大きさによっては、ＦＥＴの駆動信号を
停止する制御回路である。
【０００８】図１は、この発明の第１の実施例の構成を
示すブロック図である。主スイッチ３は、トランス４の
一次側に入力電圧源１と直列に接続されている。主スイ
ッチ３は、主スイッチ制御回路２から出力される高周波
の駆動信号によりオン／オフされ、高周波の電圧が、ト
ランス４の一次側に付加される。整流回路５は、トラン
ス４の二次側に接続されている。整流回路５は、ＦＥＴ
あるいはダイオードを用いて、トランス４の二次側に誘
起された高周波の電流を整流する。整流回路５の出力
は、チョークコイルや容量などで構成される平滑回路６
に接続されて平滑される。さらに、平滑回路６により平
滑された所定の電圧が、直流電力として負荷７に供給さ
れる。
示すブロック図である。主スイッチ３は、トランス４の
一次側に入力電圧源１と直列に接続されている。主スイ
ッチ３は、主スイッチ制御回路２から出力される高周波
の駆動信号によりオン／オフされ、高周波の電圧が、ト
ランス４の一次側に付加される。整流回路５は、トラン
ス４の二次側に接続されている。整流回路５は、ＦＥＴ
あるいはダイオードを用いて、トランス４の二次側に誘
起された高周波の電流を整流する。整流回路５の出力
は、チョークコイルや容量などで構成される平滑回路６
に接続されて平滑される。さらに、平滑回路６により平
滑された所定の電圧が、直流電力として負荷７に供給さ
れる。
【０００９】次に、整流回路５の構成を説明する。ＭＯ
ＳＦＥＴ９のソースは、トランス４の二次側の一端に接
続され、そのドレインは、整流用ダイオード８のカソー
ドに接続されている。ＭＯＳＦＥＴ９の制御部１１は、
一端をＭＯＳＦＥＴ９のドレインと接続し、その他端を
ＭＯＳＦＥＴ９のゲートと接続している。ＭＯＳＦＥＴ
９は、リカバリ損失およびチャネルの逆方向電流による
損失のない同期整流が行われるように、制御部１１によ
り駆動制御される。
ＳＦＥＴ９のソースは、トランス４の二次側の一端に接
続され、そのドレインは、整流用ダイオード８のカソー
ドに接続されている。ＭＯＳＦＥＴ９の制御部１１は、
一端をＭＯＳＦＥＴ９のドレインと接続し、その他端を
ＭＯＳＦＥＴ９のゲートと接続している。ＭＯＳＦＥＴ
９は、リカバリ損失およびチャネルの逆方向電流による
損失のない同期整流が行われるように、制御部１１によ
り駆動制御される。
【００１０】ＭＯＳＦＥＴ９の制御部（以下、制御部と
呼ぶ）１１について、以下に述べる。制御部１１は、遅
延回路１２、駆動回路１３、導通モード検出回路１４、
遅延回路制御信号発生回路１５により構成されている。
導通モード検出回路１４は、ＭＯＳＦＥＴ９のドレイン
と接続されている。これにより、導通モード検出回路１
４が、ＭＯＳＦＥＴ９のドレイン・ソース間電圧ＶＤＳ
を検出し、導通モードの判定を行う。なお、導通モード
については、後に詳細に説明する。導通モード検出回路
１４の出力は、遅延回路制御信号発生回路１５に送出さ
れる。遅延回路制御信号発生回路１５は、導通モード検
出回路１４の出力信号に応じた遅延時間をもつ信号を、
遅延回路１２に送出する。遅延回路１２は、遅延回路制
御信号発生回路１５に接続されており、遅延回路制御信
号発生回路１５の信号を受けて、駆動信号を生成する。
この駆動信号は、駆動回路１３を介して、ＭＯＳＦＥＴ
９のゲートに入力され、ＭＯＳＦＥＴ９をオン／オフす
る。
呼ぶ）１１について、以下に述べる。制御部１１は、遅
延回路１２、駆動回路１３、導通モード検出回路１４、
遅延回路制御信号発生回路１５により構成されている。
導通モード検出回路１４は、ＭＯＳＦＥＴ９のドレイン
と接続されている。これにより、導通モード検出回路１
４が、ＭＯＳＦＥＴ９のドレイン・ソース間電圧ＶＤＳ
を検出し、導通モードの判定を行う。なお、導通モード
については、後に詳細に説明する。導通モード検出回路
１４の出力は、遅延回路制御信号発生回路１５に送出さ
れる。遅延回路制御信号発生回路１５は、導通モード検
出回路１４の出力信号に応じた遅延時間をもつ信号を、
遅延回路１２に送出する。遅延回路１２は、遅延回路制
御信号発生回路１５に接続されており、遅延回路制御信
号発生回路１５の信号を受けて、駆動信号を生成する。
この駆動信号は、駆動回路１３を介して、ＭＯＳＦＥＴ
９のゲートに入力され、ＭＯＳＦＥＴ９をオン／オフす
る。
【００１１】つぎに、以上のように構成された実施例の
動作原理を述べる。まずはじめに、ＦＥＴの導通モード
について説明する。ＦＥＴを整流素子として用いる時な
ど、ＩＳＤが正となる方向へ電流を流す場合、ＦＥＴの
導通モードとしてＦＥＴ導通モードとボディダイオード
導通モードの２つの導通モードがある。ここで、ＩＳＤ
は、ＦＥＴのチャネルまたはボディダイオードに流れる
電流の値であり、ソースからドレインへの方向を正とす
る。ＦＥＴを最適に制御するためには、ＦＥＴが、上記
ＦＥＴ導通モードとボディダイオード導通モードの２つ
の導通モードの境界でターンオフするように制御しなけ
ればならない。
動作原理を述べる。まずはじめに、ＦＥＴの導通モード
について説明する。ＦＥＴを整流素子として用いる時な
ど、ＩＳＤが正となる方向へ電流を流す場合、ＦＥＴの
導通モードとしてＦＥＴ導通モードとボディダイオード
導通モードの２つの導通モードがある。ここで、ＩＳＤ
は、ＦＥＴのチャネルまたはボディダイオードに流れる
電流の値であり、ソースからドレインへの方向を正とす
る。ＦＥＴを最適に制御するためには、ＦＥＴが、上記
ＦＥＴ導通モードとボディダイオード導通モードの２つ
の導通モードの境界でターンオフするように制御しなけ
ればならない。
【００１２】さらに、上記導通モードについて、図２を
用いて詳細に説明する。図２は、ＭＯＳＦＥＴとその導
通モードの説明図である。図２（ａ）はｎチャネル型Ｆ
ＥＴの説明図であって、Ｄはドレイン、Ｇはゲート、Ｓ
はソース、ＶＤＳはドレイン・ソース間電圧、ＶＧＳは
ゲート・ソース間電圧、ＩＳＤはチャネルまたはボディ
ダイオードに流れる電流である。図２（ｂ）は、ＦＥＴ
におけるＦＥＴ導通モードとボディダイオード導通モー
ドのドレイン・ソース間電圧ＶＤＳの説明図である。Ｆ
ＥＴの導通時のドレイン・ソース間抵抗をＲＤＳ（Ｏ
Ｎ）と表すと、ＦＥＴ導通モード時のＶＤＳの値は、−
ＲＤＳ（ＯＮ） ×ＩＳＤと表される。そして、ボディ
ダイオード導通モード時のＶＤＳの値は、ボディダイオ
ードの順方向の降下電圧であり、約−１ボルトとなる。
一般に、ＦＥＴを整流素子として用いる場合、ＲＤＳ
（ＯＮ）が非常に小さいＦＥＴを選定するため、ＦＥＴ
導通モード時のＶＤＳと、ボディダイオード導通モード
時のＶＤＳの電位差は、約０．９ボルトになる。このよ
うに、ＦＥＴ導通モード時のＶＤＳの値と、ボディダイ
オード導通モード時のＶＤＳの値が異なるため、ＶＤＳ
の値を検出することにより導通モードが判定できる。
用いて詳細に説明する。図２は、ＭＯＳＦＥＴとその導
通モードの説明図である。図２（ａ）はｎチャネル型Ｆ
ＥＴの説明図であって、Ｄはドレイン、Ｇはゲート、Ｓ
はソース、ＶＤＳはドレイン・ソース間電圧、ＶＧＳは
ゲート・ソース間電圧、ＩＳＤはチャネルまたはボディ
ダイオードに流れる電流である。図２（ｂ）は、ＦＥＴ
におけるＦＥＴ導通モードとボディダイオード導通モー
ドのドレイン・ソース間電圧ＶＤＳの説明図である。Ｆ
ＥＴの導通時のドレイン・ソース間抵抗をＲＤＳ（Ｏ
Ｎ）と表すと、ＦＥＴ導通モード時のＶＤＳの値は、−
ＲＤＳ（ＯＮ） ×ＩＳＤと表される。そして、ボディ
ダイオード導通モード時のＶＤＳの値は、ボディダイオ
ードの順方向の降下電圧であり、約−１ボルトとなる。
一般に、ＦＥＴを整流素子として用いる場合、ＲＤＳ
（ＯＮ）が非常に小さいＦＥＴを選定するため、ＦＥＴ
導通モード時のＶＤＳと、ボディダイオード導通モード
時のＶＤＳの電位差は、約０．９ボルトになる。このよ
うに、ＦＥＴ導通モード時のＶＤＳの値と、ボディダイ
オード導通モード時のＶＤＳの値が異なるため、ＶＤＳ
の値を検出することにより導通モードが判定できる。
【００１３】そこでまず、図１のＭＯＳＦＥＴ９のドレ
インに接続された導通モード検出回路１４が、ＭＯＳＦ
ＥＴ９のドレイン・ソース間電圧ＶＤＳを検出する。つ
ぎに、導通モード検出回路１４は、電圧ＶＤＳの検出値
をもとに、その時点でのＭＯＳＦＥＴ９の導通モード
が、ＦＥＴ導通モードかボディダイオード導通モードか
を判断する。さらに、導通モード検出回路１４は、遅延
回路制御信号発生回路１５を介して、適切な遅延時間情
報を遅延回路１２に送出する。ここで遅延時間とは、Ｍ
ＯＳＦＥＴ９のゲート電圧がハイからローに落ちた時点
からＩＳＤが０になるまでの時間である。遅延回路１２
は、遅延回路制御信号発生回路１５から受信した信号に
より、駆動信号のパルス幅を適正に変化させる。以上の
制御により、ＭＯＳＦＥＴ９が適正に制御され、ボディ
ダイオード１０に流れる電流、ＭＯＳＦＥＴ９のリカバ
リ損失、及びチャネルの逆方向電流による損失がなくな
る。
インに接続された導通モード検出回路１４が、ＭＯＳＦ
ＥＴ９のドレイン・ソース間電圧ＶＤＳを検出する。つ
ぎに、導通モード検出回路１４は、電圧ＶＤＳの検出値
をもとに、その時点でのＭＯＳＦＥＴ９の導通モード
が、ＦＥＴ導通モードかボディダイオード導通モードか
を判断する。さらに、導通モード検出回路１４は、遅延
回路制御信号発生回路１５を介して、適切な遅延時間情
報を遅延回路１２に送出する。ここで遅延時間とは、Ｍ
ＯＳＦＥＴ９のゲート電圧がハイからローに落ちた時点
からＩＳＤが０になるまでの時間である。遅延回路１２
は、遅延回路制御信号発生回路１５から受信した信号に
より、駆動信号のパルス幅を適正に変化させる。以上の
制御により、ＭＯＳＦＥＴ９が適正に制御され、ボディ
ダイオード１０に流れる電流、ＭＯＳＦＥＴ９のリカバ
リ損失、及びチャネルの逆方向電流による損失がなくな
る。
【００１４】つぎに、図１の実施例の動作を詳細に説明
する。スイッチング電源の起動時には、ＭＯＳＦＥＴ９
は、ＦＥＴ導通モードでターンオフしている。しかしな
がら、ＭＯＳＦＥＴ９は、次第に、ＦＥＴ導通モードか
ら２つの導通モードの境界を経て、ボディダイオード導
通モードでターンオフするようになる。これは、遅延時
間制御信号発生回路１５が、徐々に遅延時間を増大する
方向に、遅延時間の制御電圧または電流を変化させてい
るためである。
する。スイッチング電源の起動時には、ＭＯＳＦＥＴ９
は、ＦＥＴ導通モードでターンオフしている。しかしな
がら、ＭＯＳＦＥＴ９は、次第に、ＦＥＴ導通モードか
ら２つの導通モードの境界を経て、ボディダイオード導
通モードでターンオフするようになる。これは、遅延時
間制御信号発生回路１５が、徐々に遅延時間を増大する
方向に、遅延時間の制御電圧または電流を変化させてい
るためである。
【００１５】導通モード検出回路１４は、ＭＯＳＦＥＴ
９がボディダイオード導通モードでターンオフしたこと
を検出すると、遅延時間制御信号発生回路１５へ信号を
送出する。遅延時間制御信号発生回路１５は、導通モー
ド検出回路１４から信号を受けると、遅延時間を減少す
る方向に遅延時間の制御電圧または電流を変化させる。
遅延回路１２は、遅延時間制御信号に応じたパルス幅を
持つ駆動信号を駆動回路１３に送出する。そして、駆動
回路１３は、その駆動信号を増幅してＭＯＳＦＥＴ９を
駆動する。これによって、ＭＯＳＦＥＴ９は、再びボデ
ィダイオード導通モードからＦＥＴ導通モードでターン
オフすることになる。
９がボディダイオード導通モードでターンオフしたこと
を検出すると、遅延時間制御信号発生回路１５へ信号を
送出する。遅延時間制御信号発生回路１５は、導通モー
ド検出回路１４から信号を受けると、遅延時間を減少す
る方向に遅延時間の制御電圧または電流を変化させる。
遅延回路１２は、遅延時間制御信号に応じたパルス幅を
持つ駆動信号を駆動回路１３に送出する。そして、駆動
回路１３は、その駆動信号を増幅してＭＯＳＦＥＴ９を
駆動する。これによって、ＭＯＳＦＥＴ９は、再びボデ
ィダイオード導通モードからＦＥＴ導通モードでターン
オフすることになる。
【００１６】再び、ＭＯＳＦＥＴ９が、ＦＥＴ導通モー
ドでターンオフするようになると、遅延時間制御信号発
生回路１５は、徐々に遅延時間を増大する方向に、遅延
時間の制御電圧または電流を変化させるようになる。以
上の動作を繰り返すことによって、常にＭＯＳＦＥＴ９
は、最適な制御を受けることになる。
ドでターンオフするようになると、遅延時間制御信号発
生回路１５は、徐々に遅延時間を増大する方向に、遅延
時間の制御電圧または電流を変化させるようになる。以
上の動作を繰り返すことによって、常にＭＯＳＦＥＴ９
は、最適な制御を受けることになる。
【００１７】次に、この発明の第一の実施例の具体的な
回路例を図３に示す。まず、導通モード検出回路１４の
構成を説明する。導通モード検出回路１４において、ダ
イオードＤ１のアノードは、トランジスタＱ１のエミッ
タに接続され、この接続点は、ＭＯＳＦＥＴ９のドレイ
ンに接続される。ダイオードＤ１のカソードは、トラン
ジスタＱ１のベースに接続され、この接続点は、抵抗Ｒ
１の一端に接続される。一方、抵抗Ｒ１の他端は、接地
（以下、ＧＮＤと呼ぶ）に接続される。トランジスタＱ
１のコレクタは、ダイオードＤ２のカソードに接続され
る。ダイオードＤ２のアノードは、抵抗Ｒ２の一端と接
続される。そして、抵抗Ｒ２の他端は、電源電圧＋ＶＣ
Ｃに接続される。また、ダイオードＤ２のアノードは、
インバータＩＣ１の入力端子に接続されている。
回路例を図３に示す。まず、導通モード検出回路１４の
構成を説明する。導通モード検出回路１４において、ダ
イオードＤ１のアノードは、トランジスタＱ１のエミッ
タに接続され、この接続点は、ＭＯＳＦＥＴ９のドレイ
ンに接続される。ダイオードＤ１のカソードは、トラン
ジスタＱ１のベースに接続され、この接続点は、抵抗Ｒ
１の一端に接続される。一方、抵抗Ｒ１の他端は、接地
（以下、ＧＮＤと呼ぶ）に接続される。トランジスタＱ
１のコレクタは、ダイオードＤ２のカソードに接続され
る。ダイオードＤ２のアノードは、抵抗Ｒ２の一端と接
続される。そして、抵抗Ｒ２の他端は、電源電圧＋ＶＣ
Ｃに接続される。また、ダイオードＤ２のアノードは、
インバータＩＣ１の入力端子に接続されている。
【００１８】つぎに、遅延時間制御信号発生回路１５の
構成を説明する。遅延時間制御信号発生回路１５におい
て、トランジスタＱ２のベースは、抵抗Ｒ３の一端に接
続される。一方、抵抗Ｒ３の他端は、導通モード検出回
路１４のインバータＩＣ１の出力端子に接続されてい
る。トランジスタＱ２のエミッタは、コンデンサＣ１の
一端に接続され、この接続点は、ＧＮＤと接続されてい
る。トランジスタＱ２のコレクタは、抵抗Ｒ４の一端に
接続される。一方、抵抗Ｒ４の他端は、コンデンサＣ１
の他端に接続されている。そして、抵抗Ｒ４とコンデン
サＣ１の接続点には、抵抗Ｒ５の一端が接続される。こ
こをＡ点とする。抵抗Ｒ５の他端は、電源電圧＋ＶＣＣ
に接続されている。遅延時間制御信号発生回路１５の出
力信号は、抵抗Ｒ４とコンデンサＣ１と抵抗Ｒ５の接続
点から得られ、遅延回路１２に送出される。
構成を説明する。遅延時間制御信号発生回路１５におい
て、トランジスタＱ２のベースは、抵抗Ｒ３の一端に接
続される。一方、抵抗Ｒ３の他端は、導通モード検出回
路１４のインバータＩＣ１の出力端子に接続されてい
る。トランジスタＱ２のエミッタは、コンデンサＣ１の
一端に接続され、この接続点は、ＧＮＤと接続されてい
る。トランジスタＱ２のコレクタは、抵抗Ｒ４の一端に
接続される。一方、抵抗Ｒ４の他端は、コンデンサＣ１
の他端に接続されている。そして、抵抗Ｒ４とコンデン
サＣ１の接続点には、抵抗Ｒ５の一端が接続される。こ
こをＡ点とする。抵抗Ｒ５の他端は、電源電圧＋ＶＣＣ
に接続されている。遅延時間制御信号発生回路１５の出
力信号は、抵抗Ｒ４とコンデンサＣ１と抵抗Ｒ５の接続
点から得られ、遅延回路１２に送出される。
【００１９】さらに、遅延回路１２の構成を説明する。
遅延回路１２において、コンパレータＩＣ３のマイナス
入力端子は、遅延時間制御信号発生回路１５の抵抗Ｒ３
とコンデンサＣ１と抵抗Ｒ５の接続点に接続される。ま
た、コンパレータＩＣ３のプラス入力端子は、抵抗Ｒ６
の一端とコンデンサＣ２の一端に接続されている。抵抗
Ｒ６の他端は、ＧＮＤに接続されている。インバータＩ
Ｃ２の入力端子は、ＭＯＳＦＥＴ９のドレインに接続さ
れ、その出力端子は、コンデンサＣ２の他端に接続され
る。コンパレータＩＣ３の出力端子は、駆動回路１３に
接続される。
遅延回路１２において、コンパレータＩＣ３のマイナス
入力端子は、遅延時間制御信号発生回路１５の抵抗Ｒ３
とコンデンサＣ１と抵抗Ｒ５の接続点に接続される。ま
た、コンパレータＩＣ３のプラス入力端子は、抵抗Ｒ６
の一端とコンデンサＣ２の一端に接続されている。抵抗
Ｒ６の他端は、ＧＮＤに接続されている。インバータＩ
Ｃ２の入力端子は、ＭＯＳＦＥＴ９のドレインに接続さ
れ、その出力端子は、コンデンサＣ２の他端に接続され
る。コンパレータＩＣ３の出力端子は、駆動回路１３に
接続される。
【００２０】以下に、図３に示した回路の動作を説明す
る。スイッチング電源の起動時、ＭＯＳＦＥＴ９は、Ｆ
ＥＴ導通モードでターンオフしている。このとき、前述
したようにＶＤＳの値が非常に小さいため、トランジス
タＱ１は、非導通状態にある。このとき、コンデンサＣ
１が、抵抗Ｒ５との時定数で充電され、Ａ点の電位が、
次第に上昇していく。すると、コンデンサＣ２と抵抗Ｒ
６の接続点の電位の値がＡ点の電位の値より上回ってい
る時間が、徐々に短くなる。このため、コンパレータＩ
Ｃ３は、幅が徐々に狭くなるパルスを出力することにな
る。このパルス幅がより狭いパルスは、より長い遅延時
間をもつ信号となる。この制御信号が、駆動回路１３を
介してＭＯＳＦＥＴ９を駆動する。
る。スイッチング電源の起動時、ＭＯＳＦＥＴ９は、Ｆ
ＥＴ導通モードでターンオフしている。このとき、前述
したようにＶＤＳの値が非常に小さいため、トランジス
タＱ１は、非導通状態にある。このとき、コンデンサＣ
１が、抵抗Ｒ５との時定数で充電され、Ａ点の電位が、
次第に上昇していく。すると、コンデンサＣ２と抵抗Ｒ
６の接続点の電位の値がＡ点の電位の値より上回ってい
る時間が、徐々に短くなる。このため、コンパレータＩ
Ｃ３は、幅が徐々に狭くなるパルスを出力することにな
る。このパルス幅がより狭いパルスは、より長い遅延時
間をもつ信号となる。この制御信号が、駆動回路１３を
介してＭＯＳＦＥＴ９を駆動する。
【００２１】しばらくして、Ａ点の電位がある電位より
高くなると、ＭＯＳＦＥＴ９は、ＦＥＴ導通モードから
ボディダイオード導通モードでターンオフするようにな
る。このときのＶＤＳの値は、前述したように約−１ボ
ルトになる。この時、ＭＯＳＦＥＴ９のドレインを基準
にすると、トランジスタＱ１のベースの電位は、約１Ｖ
となる。このため、約０．６ボルトのベース−エミッタ
間電圧で導通するトランジスタＱ１は、導通状態とな
る。このため、トランジスタＱ２のベース電位は、イン
バータＩＣ１を介して、高電位となる。これにより、ト
ランジスタＱ２は導通状態となり、コンデンサＣ１は抵
抗Ｒ４との時定数によって放電される。したがって、Ａ
点の電位は、下降することになる。Ａ点の電位が下降す
れば、遅延回路１２は、上記遅延時間が減少する方向
に、制御信号を出力する。ＭＯＳＦＥＴ９が再びボディ
ダイオード導通モードからＦＥＴ導通モードでターンオ
フするまで、Ａ点の電位は下降していく。そして、ＭＯ
ＳＦＥＴ９がＦＥＴ導通モードでターンオフするように
なると、再びＡ点の電位は上昇する。その結果、上記の
動作が繰り返されることになる。ダイオードＤ１は、ト
ランジスタＱ１のベース−エミッタ間を保護するため
に、ダイオードＤ２は、ＭＯＳＦＥＴ９の逆バイアス時
の電圧をブロックするために用いられている。
高くなると、ＭＯＳＦＥＴ９は、ＦＥＴ導通モードから
ボディダイオード導通モードでターンオフするようにな
る。このときのＶＤＳの値は、前述したように約−１ボ
ルトになる。この時、ＭＯＳＦＥＴ９のドレインを基準
にすると、トランジスタＱ１のベースの電位は、約１Ｖ
となる。このため、約０．６ボルトのベース−エミッタ
間電圧で導通するトランジスタＱ１は、導通状態とな
る。このため、トランジスタＱ２のベース電位は、イン
バータＩＣ１を介して、高電位となる。これにより、ト
ランジスタＱ２は導通状態となり、コンデンサＣ１は抵
抗Ｒ４との時定数によって放電される。したがって、Ａ
点の電位は、下降することになる。Ａ点の電位が下降す
れば、遅延回路１２は、上記遅延時間が減少する方向
に、制御信号を出力する。ＭＯＳＦＥＴ９が再びボディ
ダイオード導通モードからＦＥＴ導通モードでターンオ
フするまで、Ａ点の電位は下降していく。そして、ＭＯ
ＳＦＥＴ９がＦＥＴ導通モードでターンオフするように
なると、再びＡ点の電位は上昇する。その結果、上記の
動作が繰り返されることになる。ダイオードＤ１は、ト
ランジスタＱ１のベース−エミッタ間を保護するため
に、ダイオードＤ２は、ＭＯＳＦＥＴ９の逆バイアス時
の電圧をブロックするために用いられている。
【００２２】このように、ＭＯＳＦＥＴ９の動作タイミ
ング判定を、ボディダイオード導通モードとＦＥＴ導通
モードの２段階と簡素化することにより、回路構成が簡
素化するとともに、全回路内における設定動作を排除す
ることができる。
ング判定を、ボディダイオード導通モードとＦＥＴ導通
モードの２段階と簡素化することにより、回路構成が簡
素化するとともに、全回路内における設定動作を排除す
ることができる。
【００２３】以上、図２（ｂ）に示すようなＦＥＴ導通
モードとボディダイオード導通モードのドレイン・ソー
ス間電圧ＶＤＳの特性をもつＦＥＴの制御を示した。し
かしながら、ＦＥＴの種類によっては、図２（ｃ）に示
すような特性をもつこともある。このようなＦＥＴにお
いては、ＦＥＴ導通モードからボディダイオード導通モ
ードへ遷移する時、ＶＤＳの値は、−１ボルト程度まで
落ちた後再び上昇し、その後に、ＦＥＴがボディダイオ
ード導通モードに遷移する。これは、主にＦＥＴの内部
インダクタンスに起因するものであり、ボディダイオー
ド導通モードになると両導通モードの境界付近に発生す
る。そのため、このような特性をもつＦＥＴの制御の場
合は、ＦＥＴの導通時の電圧降下より小さい電圧を検出
することによって、ＦＥＴの導通モードであるか、そう
でないかを判定し、ＦＥＴの駆動信号のパルス幅を変化
させればよい。
モードとボディダイオード導通モードのドレイン・ソー
ス間電圧ＶＤＳの特性をもつＦＥＴの制御を示した。し
かしながら、ＦＥＴの種類によっては、図２（ｃ）に示
すような特性をもつこともある。このようなＦＥＴにお
いては、ＦＥＴ導通モードからボディダイオード導通モ
ードへ遷移する時、ＶＤＳの値は、−１ボルト程度まで
落ちた後再び上昇し、その後に、ＦＥＴがボディダイオ
ード導通モードに遷移する。これは、主にＦＥＴの内部
インダクタンスに起因するものであり、ボディダイオー
ド導通モードになると両導通モードの境界付近に発生す
る。そのため、このような特性をもつＦＥＴの制御の場
合は、ＦＥＴの導通時の電圧降下より小さい電圧を検出
することによって、ＦＥＴの導通モードであるか、そう
でないかを判定し、ＦＥＴの駆動信号のパルス幅を変化
させればよい。
【００２４】第一の実施例に示す構成の場合、負荷電流
が小さくなり、電流不連続モードになったとき、使用す
るＭＯＳＦＥＴ９の種類や動作周波数によっては、整流
効率が低下することがある。この整流効率が低下すると
いう問題を解決した第二の実施例を図４に示す。この構
成は、図１において遅延回路１２の代わりに、遅延時間
を制限する機能を持たせた制限付遅延回路１６を用いた
ものである。したがって、制限付遅延回路１６の動作に
ついてのみ説明する。
が小さくなり、電流不連続モードになったとき、使用す
るＭＯＳＦＥＴ９の種類や動作周波数によっては、整流
効率が低下することがある。この整流効率が低下すると
いう問題を解決した第二の実施例を図４に示す。この構
成は、図１において遅延回路１２の代わりに、遅延時間
を制限する機能を持たせた制限付遅延回路１６を用いた
ものである。したがって、制限付遅延回路１６の動作に
ついてのみ説明する。
【００２５】制限付遅延回路１６は、通常、遅延回路制
御信号発生回路１５から送出される遅延回路制御信号を
もとに、ある遅延時間を持った駆動信号を送出してい
る。負荷電流が小さくなり、電流不連続モードになる
と、遅延回路制御信号発生回路１５から送出される遅延
回路制御信号は、遅延時間を大きくするように急激に変
化する。この遅延回路制御信号が、設定された遅延時間
より大きくなると、制限付遅延回路１６は、駆動信号の
送出を停止する。その結果、ＭＯＳＦＥＴ９に対する駆
動信号はなくなり、ＭＯＳＦＥＴ９は、常にオフの状態
となる。そして、再び負荷電流が電流連続モードになる
と、遅延回路制御信号発生回路１５から送出される遅延
回路制御信号は、遅延時間を小さくするように急激に変
化する。この結果、制限付遅延回路１６は、ある遅延時
間を持った駆動信号を送出し始める。
御信号発生回路１５から送出される遅延回路制御信号を
もとに、ある遅延時間を持った駆動信号を送出してい
る。負荷電流が小さくなり、電流不連続モードになる
と、遅延回路制御信号発生回路１５から送出される遅延
回路制御信号は、遅延時間を大きくするように急激に変
化する。この遅延回路制御信号が、設定された遅延時間
より大きくなると、制限付遅延回路１６は、駆動信号の
送出を停止する。その結果、ＭＯＳＦＥＴ９に対する駆
動信号はなくなり、ＭＯＳＦＥＴ９は、常にオフの状態
となる。そして、再び負荷電流が電流連続モードになる
と、遅延回路制御信号発生回路１５から送出される遅延
回路制御信号は、遅延時間を小さくするように急激に変
化する。この結果、制限付遅延回路１６は、ある遅延時
間を持った駆動信号を送出し始める。
【００２６】図５は、この発明の第二の実施例の具体的
な回路例を示すものである。この回路の構成は、図３に
示す構成において、さらに抵抗Ｒ６と並列に、ツェナー
ダイオードＤ３を接続したものである。この回路の動作
は次のとおりである。通常、負荷電流が電流連続モード
であるときは、前記のようにＭＯＳＦＥＴ９は、ＦＥＴ
導通モードとボディダイオード導通モードを繰り返して
いる。しかしながら、負荷電流が電流不連続モードにな
ると、ＭＯＳＦＥＴ９のドレイン電流ＩＳＤは、正から
負へ向かって流れる。図３に示す第１の実施例の具体的
な構成においては、この状態でも常にＭＯＳＦＥＴ９
は、狭いパルス幅でオン／オフを繰り返している。しか
し、ＭＯＳＦＥＴ９の寄生の入力容量が非常に大きい場
合や、動作周波数が非常に高い場合には、ＭＯＳＦＥＴ
９の駆動電力が大きくなり、整流効率が低下してしま
う。
な回路例を示すものである。この回路の構成は、図３に
示す構成において、さらに抵抗Ｒ６と並列に、ツェナー
ダイオードＤ３を接続したものである。この回路の動作
は次のとおりである。通常、負荷電流が電流連続モード
であるときは、前記のようにＭＯＳＦＥＴ９は、ＦＥＴ
導通モードとボディダイオード導通モードを繰り返して
いる。しかしながら、負荷電流が電流不連続モードにな
ると、ＭＯＳＦＥＴ９のドレイン電流ＩＳＤは、正から
負へ向かって流れる。図３に示す第１の実施例の具体的
な構成においては、この状態でも常にＭＯＳＦＥＴ９
は、狭いパルス幅でオン／オフを繰り返している。しか
し、ＭＯＳＦＥＴ９の寄生の入力容量が非常に大きい場
合や、動作周波数が非常に高い場合には、ＭＯＳＦＥＴ
９の駆動電力が大きくなり、整流効率が低下してしま
う。
【００２７】これを解決するために、抵抗Ｒ６と並列に
ツェナーダイオードＤ３を接続する。これによって、コ
ンパレータＩＣ３に入力される三角波の上部がカットさ
れる。したがって、コンデンサＣ１が抵抗Ｒ５との時定
数で充電され、上昇したＡ点の電位がツェナーダイオー
ドＤ３のツェナー電圧より高くなると、コンパレータＩ
Ｃ３は、出力信号を出さなくなる。その結果、ＭＯＳＦ
ＥＴ９に対する駆動信号はなくなり、その駆動電力もゼ
ロとなる。この場合、負荷電流は、ＭＯＳＦＥＴ９のボ
ディダイオード１０を流れる。一般に、電流不連続モー
ドにおける負荷電流は非常に小さいので、ＭＯＳＦＥＴ
９のボディダイオード１０の導通損失は、ＭＯＳＦＥＴ
９の駆動電力より小さくなる。このように、図３に示す
構成および図５に示す構成を使い分けることによって、
常に整流効率の高い整流回路が実現できる。
ツェナーダイオードＤ３を接続する。これによって、コ
ンパレータＩＣ３に入力される三角波の上部がカットさ
れる。したがって、コンデンサＣ１が抵抗Ｒ５との時定
数で充電され、上昇したＡ点の電位がツェナーダイオー
ドＤ３のツェナー電圧より高くなると、コンパレータＩ
Ｃ３は、出力信号を出さなくなる。その結果、ＭＯＳＦ
ＥＴ９に対する駆動信号はなくなり、その駆動電力もゼ
ロとなる。この場合、負荷電流は、ＭＯＳＦＥＴ９のボ
ディダイオード１０を流れる。一般に、電流不連続モー
ドにおける負荷電流は非常に小さいので、ＭＯＳＦＥＴ
９のボディダイオード１０の導通損失は、ＭＯＳＦＥＴ
９の駆動電力より小さくなる。このように、図３に示す
構成および図５に示す構成を使い分けることによって、
常に整流効率の高い整流回路が実現できる。
【００２８】以上詳細に説明したように、遅延回路１２
の遅延量に制限を加えることにより、負荷電流が小さい
時に、ＭＯＳＦＥＴ９の動作を停止させる。これによ
り、整流効率の高い整流回路が実現できる。
の遅延量に制限を加えることにより、負荷電流が小さい
時に、ＭＯＳＦＥＴ９の動作を停止させる。これによ
り、整流効率の高い整流回路が実現できる。
【００２９】図３及び図５に示した具体的な回路は、こ
の発明における図１及び図４の基本回路構成をもとに実
施例を説明したにすぎず、他の種々の回路構成によって
も、同様の制御が可能である。例えば、導通モード検出
回路１４の構成に、コンパレータ若しくはオペアンプ、
またはその両者を用いても、同様の導通モードの検出が
可能である。また、ボディダイオード導通時の降下電圧
のかわりに、素子や配線のインダクタンス成分に起因す
るターンオフ時のスパイク電圧を用いて、疑似的な動作
を行うことも可能である。
の発明における図１及び図４の基本回路構成をもとに実
施例を説明したにすぎず、他の種々の回路構成によって
も、同様の制御が可能である。例えば、導通モード検出
回路１４の構成に、コンパレータ若しくはオペアンプ、
またはその両者を用いても、同様の導通モードの検出が
可能である。また、ボディダイオード導通時の降下電圧
のかわりに、素子や配線のインダクタンス成分に起因す
るターンオフ時のスパイク電圧を用いて、疑似的な動作
を行うことも可能である。
【００３０】以上、スイッチング電源の整流回路に関
し、フライホイル用ＦＥＴの制御回路についての実施例
を示した。この発明は、上記フライホイル用ＦＥＴの制
御回路に限定することはなく、整流回路の整流素子とし
てＦＥＴを用い、そのＦＥＴの制御回路として用いるこ
ともできる。例えば、実施例中、整流用ダイオード８を
ＦＥＴへ変更し、そのＦＥＴを同様に制御することも可
能である。
し、フライホイル用ＦＥＴの制御回路についての実施例
を示した。この発明は、上記フライホイル用ＦＥＴの制
御回路に限定することはなく、整流回路の整流素子とし
てＦＥＴを用い、そのＦＥＴの制御回路として用いるこ
ともできる。例えば、実施例中、整流用ダイオード８を
ＦＥＴへ変更し、そのＦＥＴを同様に制御することも可
能である。
【００３１】
【発明の効果】以上のようにこの発明によれば、ＦＥＴ
の導通モードを検出することによって、シビアな電位の
設定をせずとも、リカバリ損失や逆方向のチャネル電流
による損失を発生させないことが期待できる。
の導通モードを検出することによって、シビアな電位の
設定をせずとも、リカバリ損失や逆方向のチャネル電流
による損失を発生させないことが期待できる。
【図１】第１の実施例の構成を示すブロック図である。
【図２】ＦＥＴとその導通モードの説明図である。
【図３】第１の実施例の具体的な回路を示す回路図であ
る。
る。
【図４】第２の実施例の構成を示すブロック図である。
【図５】第２の実施例の具体的な回路を示す回路図であ
る。
る。
【図６】従来の同期整流回路のブロック図である。
１ 入力電圧源 ２ 主スイッチ制御回路 ３ 主スイッチ ４ トランス ５ 整流回路 ６ 平滑回路 ７ 負荷 ８ 整流用ダイオード ９ フライホイール用ＭＯＳＦＥＴ １０ フライホイール用ＭＯＳＦＥＴ９のボディダイ
オード １１ フライホイール用ＭＯＳＦＥＴ９の制御部 １２ 遅延回路 １３ 駆動回路 １４ 導通モード検出回路 １５ 遅延回路制御信号発生回路 １６ 制限付遅延回路 ２０ 主スイッチ駆動回路 ２１ カップリング回路 ２２ インバータ ２３ タイミング判定回路 ２４ 整流用ＭＯＳＦＥＴ Ｄ１、Ｄ２ ダイオード Ｄ３ ツェナーダイオード Ｑ１、Ｑ２ トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗 Ｃ１、Ｃ２ コンデンサ ＩＣ１、ＩＣ２ インバータ ＩＣ３ コンパレータ ＋ＶＣＣ 電源電圧 ＧＮＤ 接地
オード １１ フライホイール用ＭＯＳＦＥＴ９の制御部 １２ 遅延回路 １３ 駆動回路 １４ 導通モード検出回路 １５ 遅延回路制御信号発生回路 １６ 制限付遅延回路 ２０ 主スイッチ駆動回路 ２１ カップリング回路 ２２ インバータ ２３ タイミング判定回路 ２４ 整流用ＭＯＳＦＥＴ Ｄ１、Ｄ２ ダイオード Ｄ３ ツェナーダイオード Ｑ１、Ｑ２ トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗 Ｃ１、Ｃ２ コンデンサ ＩＣ１、ＩＣ２ インバータ ＩＣ３ コンパレータ ＋ＶＣＣ 電源電圧 ＧＮＤ 接地
Claims (6)
- 【請求項１】 電界効果トランジスタを用いた同期整流
回路において、 前記電界効果トランジスタのドレイン・ソース間電圧の
値から前記電界効果トランジスタがＦＥＴ導通モードで
あるかボディダイオード導通モードであるかを検出する
検出手段と、 前記検出手段の検出結果により、前記電界効果トランジ
スタに対する駆動信号の１パルスの継続時間を決定し、
前期電界効果トランジスタを制御する制御手段とを有す
ることを特徴とする同期整流回路。 - 【請求項２】 請求項１記載の同期整流回路において、 前記検出手段は、前記電界効果トランジスタの導通時の
前記電界効果トランジスタのドレイン・ソース間電圧よ
り低い電圧を基準電圧とし、前記ドレイン・ソース間電
圧の値が前記基準電圧の値より高いときは、前記電界効
果トランジスタがＦＥＴ導通モードにより動作している
と判断し、前記ドレイン・ソース間電圧の値が前記基準
電圧の値より低いときは、前記電界効果トランジスタが
ボディダイオード導通モードで動作していると判断する
ことを特徴とする同期整流回路。 - 【請求項３】 請求項１記載の同期整流回路において、 前記制御手段は、前記１パルスの継続時間が所定の時間
より短いときは、前記電界効果トランジスタを駆動しな
いことを特徴とする同期整流回路。 - 【請求項４】 整流回路に同期整流回路を用いたスイッ
チング電源回路において、 電源と、 前記電源から供給される電流を整流する電界効果トラン
ジスタ、若しくは前記電源から供給される電流を転流す
る電界効果トランジスタと、 前記電界効果トランジスタがＦＥＴ導通モードであるか
ボディダイオード導通モードであるかを検出する検出手
段と、 前記検出手段の検出結果により、前記電界効果トランジ
スタの駆動信号の１パルスの継続時間を決定し、前記電
界効果トランジスタを制御する制御手段とを備えたこと
を特徴とするスイッチング電源回路。 - 【請求項５】 請求項４記載のスイッチング電源回路に
おいて、 前記検出手段は、前記電界効果トランジスタの導通時の
前記電界効果トランジスタのドレイン・ソース間電圧よ
り低い電圧を基準電圧とし、前記ドレイン・ソース間電
圧の値が前記基準電圧の値より高いときは、前記電界効
果トランジスタがＦＥＴ導通モードにより動作している
と判断し、前記ドレイン・ソース間電圧の値が前記基準
電圧の値より低いときは、前記電界効果トランジスタが
ボディダイオード導通モードで動作していると判断する
ことを特徴とするスイッチング電源回路。 - 【請求項６】 請求項４記載のスイッチング電源回路に
おいて、 前記制御手段は、前記１パルスの継続時間が所定の時間
より短いときは、前記電界効果トランジスタを駆動しな
いことを特徴とするスイッチング電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06482094A JP3179961B2 (ja) | 1994-04-01 | 1994-04-01 | 同期整流回路及びスイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06482094A JP3179961B2 (ja) | 1994-04-01 | 1994-04-01 | 同期整流回路及びスイッチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07274494A JPH07274494A (ja) | 1995-10-20 |
| JP3179961B2 true JP3179961B2 (ja) | 2001-06-25 |
Family
ID=13269280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06482094A Expired - Lifetime JP3179961B2 (ja) | 1994-04-01 | 1994-04-01 | 同期整流回路及びスイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3179961B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104901556B (zh) * | 2014-03-07 | 2017-07-21 | 通嘉科技股份有限公司 | 可编程停滞时间的同步整流控制方法以及同步整流控制器 |
-
1994
- 1994-04-01 JP JP06482094A patent/JP3179961B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07274494A (ja) | 1995-10-20 |
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|---|---|---|---|
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