JP3179938B2 - Semiconductor protection circuit - Google Patents

Semiconductor protection circuit

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JP3179938B2
JP3179938B2 JP13800793A JP13800793A JP3179938B2 JP 3179938 B2 JP3179938 B2 JP 3179938B2 JP 13800793 A JP13800793 A JP 13800793A JP 13800793 A JP13800793 A JP 13800793A JP 3179938 B2 JP3179938 B2 JP 3179938B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、ヒューズ切断によって
他の回路から切り離される被分離回路を有する半導体保
護回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor protection circuit having a circuit to be separated from another circuit by blowing a fuse.

【0002】[0002]

【従来の技術】従来の半導体装置では、バーンインなど
のテスト工程で使用する回路は、テスト工程後、入力端
子と電気的に分離するため、通常、被分離回路と呼ばれ
ている。その被分離回路の入力端は、ポリシリコン等に
より形成されたヒューズにより外部入力端子と接続され
ており、分離はそのヒューズの切断によって行われる。
ヒューズ切断方法としてヒューズ部への電圧(電流)印
加による切断が用いられている。
2. Description of the Related Art In a conventional semiconductor device, a circuit used in a test process such as burn-in is electrically separated from an input terminal after the test process. The input end of the circuit to be separated is connected to an external input terminal by a fuse formed of polysilicon or the like, and the separation is performed by cutting the fuse.
As a method for cutting a fuse, cutting by applying a voltage (current) to a fuse portion is used.

【0003】電圧(電流)印加によるヒューズ切断方法
に使用される半導体装置の一例を図10に示す。入力端
子301、被分離回路304間にはヒューズ302が直
列に接続され、入力端子301、ヒューズ302の接続
点には過剰な電圧を抑制する入力保護素子305の一端
が接続される。また入力保護素子305の他端は接地に
接続される。ヒューズ302と被分離回路304の接続
点にはヒューズ切断用トランジスタ303のエミッタが
接続され、コレクタは接地に接続される。
FIG. 10 shows an example of a semiconductor device used for a method of blowing a fuse by applying a voltage (current). A fuse 302 is connected in series between the input terminal 301 and the circuit to be separated 304, and one end of an input protection element 305 for suppressing an excessive voltage is connected to a connection point between the input terminal 301 and the fuse 302. The other end of the input protection element 305 is connected to the ground. The connection point between the fuse 302 and the circuit to be separated 304 is connected to the emitter of the fuse cutting transistor 303, and the collector is connected to ground.

【0004】そして、入力保護素子305のブレークダ
ウン電圧をV3 、ヒューズ切断用トランジスタ303の
ブレークダウン電圧をV4 とし、V3 >V4 に設定され
る。ヒューズ切断に際しては、入力端子301に印加電
圧V5(V3 >V5 >V4)を印加することにより、ヒュー
ズ切断用トランジスタ303のみがブレークダウンし、
入力端子301からヒューズ302、ヒューズ切断用ト
ランジスタ303を経由して接地への電流経路ができ、
その電流によりヒューズが溶断される。このようにパッ
ケージング後においてもヒューズ302に意図的に電圧
(電流)を印加し、切断することは可能である。
Then, the breakdown voltage of the input protection element 305 is set to V3, the breakdown voltage of the fuse cutting transistor 303 is set to V4, and V3> V4 is set. When the fuse is cut, only the fuse cutting transistor 303 breaks down by applying an applied voltage V5 (V3>V5> V4) to the input terminal 301.
A current path is formed from the input terminal 301 to the ground via the fuse 302 and the fuse cutting transistor 303.
The current blows the fuse. Thus, even after packaging, it is possible to intentionally apply a voltage (current) to the fuse 302 and cut it.

【0005】[0005]

【発明が解決しようとする課題】ところが、入力端子1
01に偶発的な高電圧(サージ電圧)V1(V1 ≧V3)が
瞬時に印加された場合、入力保護素子105、ヒューズ
切断用トランジスタ103の両方がブレークダウンして
しまい、ヒューズ102が切断されてしまう。
However, the input terminal 1
When an accidental high voltage (surge voltage) V1 (V1 ≥ V3) is instantaneously applied to 01, both the input protection element 105 and the fuse cutting transistor 103 break down, and the fuse 102 is cut. I will.

【0006】本発明では上記問題点に鑑み、ヒューズ切
断による被分離回路の切り離しを、パッケージングの後
に、しかも静電気等の偶発的な高電圧に影響されずに、
的確に行うことを可能とした半導体保護回路を提供する
ことを目的とする。
In view of the above problems, in the present invention, disconnection of a circuit to be separated by fuse cutting is performed after packaging without being affected by accidental high voltage such as static electricity.
It is an object of the present invention to provide a semiconductor protection circuit capable of performing the operation accurately.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体保護回路は、入力端子と、被分離回
路と、前記入力端子と前記被分離回路との間に接続され
たヒューズと、前記入力端子と前記ヒューズとの接続点
に接続された入力保護素子と、前記ヒューズと前記被分
離回路との接続点に接続されたヒューズ切断用トランジ
スタと、前記入力端子と前記ヒューズとの接続、前記入
力端子と前記ヒューズ切断用トランジスタのベース端子
との接続間に接続された容量素子と、前記容量素子と前
記ヒューズ切断用トランジスタのベース端子との接続点
に接続された抵抗素子とを具備することを特徴とする。
In order to achieve the above object, a semiconductor protection circuit according to the present invention comprises an input terminal, a circuit to be separated, and a fuse connected between the input terminal and the circuit to be separated. An input protection element connected to a connection point between the input terminal and the fuse; a fuse cutting transistor connected to a connection point between the fuse and the circuit to be separated; and an input protection element connected to the input terminal and the fuse. Connection, a capacitance element connected between the input terminal and the connection between the base terminal of the fuse cutting transistor, and a resistance element connected to a connection point between the capacitance element and the base terminal of the fuse cutting transistor. It is characterized by having.

【0008】[0008]

【作用】本発明では、入力保護素子のブレークダウン電
圧V1 、ヒューズ切断用トランジスタのブレークダウン
電圧V2 をV1 >V2 の関係に調節し、入力端子、ヒュ
ーズ間のノードに容量素子、抵抗素子とが接続されてい
るので静電破壊(ESD)が発生し、偶発的な高電圧が
印加された場合はヒューズ切断用トランジスタのブレー
クダウンが遅れ、先に入力保護素子の方に電流経路がで
きるため、ヒューズ切断用トランジスタで意図的にヒュ
ーズを切断することができ、かつ静電破壊によるヒュー
ズの誤切断を防ぐことができる。
According to the present invention, the breakdown voltage V1 of the input protection element and the breakdown voltage V2 of the fuse cutting transistor are adjusted so as to satisfy the relationship of V1> V2. Because of the connection, electrostatic breakdown (ESD) occurs, and if an accidental high voltage is applied, the breakdown of the fuse-cutting transistor is delayed, and a current path is formed first in the input protection element. The fuse can be intentionally cut by the fuse cutting transistor, and erroneous cutting of the fuse due to electrostatic breakdown can be prevented.

【0009】[0009]

【実施例】本発明の第一の実施例である被分離回路切り
離し装置について図1から図3を用いて説明する。図1
に本実施例の半導体装置の回路の一例を示す。入力端子
101、被分離回路104間にはヒューズ102が直列
に接続され、入力端子101、ヒューズ102の接続点
には過剰な電圧を抑制する入力保護素子105の一端が
接続される。また入力保護素子105の他端は接地に接
続される。ヒューズ102と被分離回路104の接続点
にはヒューズ切断用トランジスタ103のエミッタが接
続され、コレクタは接地に接続される。ヒューズ切断用
トランジスタ103のベース入力端は直列に接続された
容量素子106、抵抗素子107の接続点に接続されて
いて、容量素子106の他端は入力端子101と接続さ
れており、抵抗素子107の他端は接地されている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIGS. 1 to 3. FIG. FIG.
FIG. 1 shows an example of a circuit of the semiconductor device of this embodiment. A fuse 102 is connected in series between the input terminal 101 and the circuit to be separated 104, and one end of an input protection element 105 for suppressing an excessive voltage is connected to a connection point between the input terminal 101 and the fuse 102. The other end of the input protection element 105 is connected to the ground. The connection point between the fuse 102 and the circuit to be separated 104 is connected to the emitter of the fuse cutting transistor 103, and the collector is connected to ground. The base input terminal of the fuse cutting transistor 103 is connected to the connection point of the capacitance element 106 and the resistance element 107 connected in series, and the other end of the capacitance element 106 is connected to the input terminal 101. Is grounded.

【0010】このような回路構成において、入力保護素
子105のブレークダウン電圧をV1 、ヒューズ切断用
トランジスタ103のブレークダウン電圧をV2 とし、
V1>V2 としておく。サージ電圧が入力端子101に
印加されたとき、ヒューズ切断用トランジスタ103の
エミッタの電位が上昇すると同時に容量素子106の一
方の電極の電位も上昇する。
In such a circuit configuration, the breakdown voltage of the input protection element 105 is V1, the breakdown voltage of the fuse cutting transistor 103 is V2,
It is assumed that V1> V2. When the surge voltage is applied to the input terminal 101, the potential of the emitter of the fuse cutting transistor 103 rises and the potential of one electrode of the capacitor 106 also rises.

【0011】図3は容量素子106の一方の電極にサー
ジ電圧のような短時間に高い電圧V3 が印加された場合
に容量素子106の他方の電極の電位がどのような変化
を示すかを表したグラフである。他方の電極の電位は、
一度サージ電圧V3 まで上昇した後、時間をかけ徐々に
下降していく。他方の電極はヒューズ切断用トランジス
タ103のベースと接続されているので、他方の電極の
電位はヒューズ切断用トランジスタ103のベース電位
と等電位である。すなわちエミッタ−ベース間の電位差
がヒューズ切断用トランジスタ103のブレークダウン
電圧V2 に達するのに時間がかかる。V3 ≧V1 であれ
ばその間に入力保護素子105がブレークダウンしてし
まうので、ヒューズは誤切断されることはない。容量素
子106の他方の電極の電位が0(V)になるまでの時
間t0 は、時定数Tに依存する。時定数Tは、抵抗素子
107の抵抗値をR、容量素子106のキャパシタンス
をCとすると、 T=R・C と表され、Cが一定ならRに依存する。よって、Rを大
きくすることにより、ヒューズ切断用トランジスタ10
3のベース−エミッタ間の電位差がV2 に達するまでの
時間は長くなる。ヒューズを切断するときは、V1 >V
2 と設定することで入力保護素子105を起動させずに
ヒューズ切断用トランジスタ103のみ起動させ、ヒュ
ーズ切断が可能となる。
FIG. 3 is a table showing how the potential of the other electrode of the capacitor 106 changes when a high voltage V3 such as a surge voltage is applied to one electrode of the capacitor 106 for a short time. It is the graph which did. The potential of the other electrode is
Once the voltage rises to the surge voltage V3, it gradually falls over time. Since the other electrode is connected to the base of the fuse cutting transistor 103, the potential of the other electrode is equal to the base potential of the fuse cutting transistor 103. That is, it takes time for the potential difference between the emitter and the base to reach the breakdown voltage V2 of the fuse cutting transistor 103. If V3.gtoreq.V1, the input protection element 105 breaks down during that time, so that the fuse is not erroneously blown. The time t0 until the potential of the other electrode of the capacitor 106 becomes 0 (V) depends on the time constant T. The time constant T is expressed as T = RC if the resistance value of the resistance element 107 is R and the capacitance of the capacitance element 106 is C, and depends on R if C is constant. Therefore, by increasing R, the fuse cutting transistor 10
The time required for the potential difference between the base 3 and the emitter 3 to reach V2 becomes longer. When cutting the fuse, V1> V
By setting to 2, only the fuse cutting transistor 103 is started without activating the input protection element 105, and the fuse can be cut.

【0012】図1の回路の機能を実現する本発明の半導
体装置の構造を図2に示す。図2(a)は本発明の半導
体装置の上面図、図2(b)は図2(a)においてAと
A´とを結ぶ点線に沿った断面図である。
FIG. 2 shows the structure of the semiconductor device of the present invention which realizes the functions of the circuit of FIG. 2A is a top view of the semiconductor device of the present invention, and FIG. 2B is a cross-sectional view taken along a dotted line connecting A and A ′ in FIG. 2A.

【0013】図2(a)に示すように、n型の半導体基
板201の表面領域には入力保護素子形成用のp型の第
一ウェル領域202a及びヒューズ切断用トランジスタ
形成用のp型の第二ウェル領域202bが形成されてい
る。
As shown in FIG. 2A, a p-type first well region 202a for forming an input protection element and a p-type first well region for forming a fuse cutting transistor are formed in a surface region of an n-type semiconductor substrate 201. A two-well region 202b is formed.

【0014】第一ウェル領域202aにおいて、フィー
ルド酸化膜パターン210の間の半導体基板201表面
にはエミッタ、コレクタ領域となるn型拡散層203、
ベース電極となるp型高濃度領域204が形成される。
半導体基板201の表面上にはPSG膜209が形成さ
れ、n型拡散層203、p型高濃度領域204上のPS
G膜209には貫通孔が開けられ、n型拡散層203の
貫通孔には電極配線220a、220bが形成され、そ
れぞれ入力端子、接地に接続される。
In the first well region 202a, an n-type diffusion layer 203 serving as an emitter / collector region is formed on the surface of the semiconductor substrate 201 between the field oxide film patterns 210.
A p-type high concentration region 204 serving as a base electrode is formed.
A PSG film 209 is formed on the surface of the semiconductor substrate 201, and the PSG film 209 is formed on the n-type diffusion layer 203 and the p-type high concentration region 204.
A through hole is formed in the G film 209, and electrode wirings 220a and 220b are formed in the through hole of the n-type diffusion layer 203, and are connected to an input terminal and the ground, respectively.

【0015】第二ウェル領域202bにおいて、フィー
ルド酸化膜パターン210の間の半導体基板201表面
にはエミッタ領域207、コレクタ領域208、p型高
濃度領域、シリコン酸化膜211を介して容量素子の一
方の電極205aが形成される。この電極205aは図
2(a)に示す通り、コの字形をしており、エミッタ領
域207、コレクタ領域208間の第二ウェル領域20
2bの電位が一様に上昇するようになる。エミッタ領域
207、コレクタ領域208、p型高濃度領域、容量素
子の一方の電極205a上のPSG膜209には貫通孔
が開けられ、容量素子の一方の電極205a上の貫通孔
には電極配線220cが、エミッタ領域207、コレク
タ領域208上の貫通孔にはそれぞれ電極配線220
d、220eが、p型高濃度領域上の貫通孔には電極配
線220fがそれぞれ形成される。電極配線220cは
入力端子101とヒューズ102との接続点、電極配線
220dは接地、電極配線220eはヒューズ102と
被分離回路104との接続点、電極配線220fは抵抗
素子107にそれぞれ接続される。
In the second well region 202b, on the surface of the semiconductor substrate 201 between the field oxide film patterns 210, one of the capacitive elements is disposed via an emitter region 207, a collector region 208, a p-type high concentration region, and a silicon oxide film 211. An electrode 205a is formed. This electrode 205a has a U-shape as shown in FIG. 2A, and the second well region 20 between the emitter region 207 and the collector region 208 is formed.
The potential of 2b uniformly rises. A through hole is formed in the PSG film 209 on the emitter region 207, the collector region 208, the p-type high-concentration region, and the one electrode 205a of the capacitor, and the electrode wiring 220c is formed in the through hole on the one electrode 205a of the capacitor. However, in the through holes on the emitter region 207 and the collector region 208, the electrode wiring 220
The electrode wiring 220f is formed in each of the through holes on the p-type high concentration region. The electrode wiring 220c is connected to the connection point between the input terminal 101 and the fuse 102, the electrode wiring 220d is connected to the ground, the electrode wiring 220e is connected to the connection point between the fuse 102 and the circuit to be separated 104, and the electrode wiring 220f is connected to the resistance element 107, respectively.

【0016】次に、本発明の第二の実施例である被分離
回路切り離し装置の製造方法について図2、図4から図
8までを用いて説明する。まず、図4に示すように、一
導電型の半導体基板であるn型半導体基板201上にホ
ウ素などのp型の不純物をイオン注入し、拡散すること
で、入力保護素子形成予定領域、ヒューズ切断用トラン
ジスタ形成予定領域に逆導電型の領域であるp型の第一
ウェル領域202a、第二ウェル領域202bをそれぞ
れ形成する。
Next, a method of manufacturing a device for separating a circuit to be separated according to a second embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 4, a p-type impurity such as boron is ion-implanted and diffused on an n-type semiconductor substrate 201, which is a semiconductor substrate of one conductivity type, so that an input protection element formation area and a fuse blow A p-type first well region 202a and a second well region 202b, which are regions of the opposite conductivity type, are formed in the region where the transistor is to be formed.

【0017】次に、図5に示すように、LOCOS工程
により、素子分離領域であるフィールド酸化膜パターン
210を形成する。フィールド酸化膜パターン210形
成後、図6に示すように、CVD法により、n型半導体
基板201の露出した表面に絶縁膜である、肉薄のシリ
コン酸化膜211を形成し、フィールド酸化膜パターン
210を含むシリコン酸化膜211の表面にCVD法に
より導電膜であるポリシリコン膜215を0.5μm程
度形成する。
Next, as shown in FIG. 5, a field oxide film pattern 210 as an element isolation region is formed by a LOCOS process. After forming the field oxide film pattern 210, as shown in FIG. 6, a thin silicon oxide film 211, which is an insulating film, is formed on the exposed surface of the n-type semiconductor substrate 201 by the CVD method, and the field oxide film pattern 210 is formed. A polysilicon film 215 as a conductive film is formed to a thickness of about 0.5 μm on the surface of the silicon oxide film 211 including the silicon oxide film 211 by a CVD method.

【0018】その後、図7に示すように、リソグラフィ
工程により、ポリシリコン膜215をパターニングし、
容量素子106の一方の電極205aをコの字形に形成
する。
After that, as shown in FIG. 7, the polysilicon film 215 is patterned by a lithography process.
One electrode 205a of the capacitor 106 is formed in a U-shape.

【0019】一方の電極205a形成後、図8に示すよ
うに、第一ウェル領域202a、第二ウェル領域202
bに一導電型の不純物である、燐などn型不純物をイオ
ン注入し、拡散することでヒューズ切断用トランジスタ
103のエミッタ領域207、コレクタ領域208、入
力保護素子105のn型拡散層203を形成する。
After the formation of the one electrode 205a, as shown in FIG. 8, the first well region 202a and the second well region 202
An emitter region 207 and a collector region 208 of the fuse cutting transistor 103 and an n-type diffusion layer 203 of the input protection element 105 are formed by ion-implanting and diffusing an n-type impurity such as phosphorus, which is one conductivity type impurity, into b. I do.

【0020】さらに、図9に示すように、p−ウェル領
域202の露出した表面のうち、表面がn型になってい
ない部分にホウ素などp型の不純物をイオン注入し、拡
散することでp型の高濃度領域204を形成する。
Further, as shown in FIG. 9, a p-type impurity such as boron is ion-implanted into a portion of the exposed surface of the p-well region 202 where the surface is not n-type, and is diffused. A high concentration region 204 of the mold is formed.

【0021】p型の高濃度領域204形成後、図2に示
すように、CVD法により、n型半導体基板201表面
に層間膜であるPSG(Phospho-Silicate Glass)膜20
9を形成し、リフローすることで表面を平坦化する。リ
フロー後、配線用のコンタクトホールを開ける。コンタ
クトホール形成後、コンタクトホールを埋めるようにし
て配線用のアルミニウム層を形成し、リソグラフィ法に
より、配線用のアルミニウム層をパターニングし、電極
配線220を形成する。
After the formation of the p-type high concentration region 204, as shown in FIG. 2, a PSG (Phospho-Silicate Glass) film 20 as an interlayer film is formed on the surface of the n-type semiconductor substrate 201 by the CVD method.
9 is formed and the surface is flattened by reflow. After reflow, a contact hole for wiring is opened. After forming the contact hole, an aluminum layer for wiring is formed so as to fill the contact hole, and the aluminum layer for wiring is patterned by lithography to form an electrode wiring 220.

【0022】なお、上記実施例においては、入力保護素
子、ヒューズ切断用トランジスタともにバイポーラトラ
ンジスタを用いているが、バイポーラ動作をする動作領
域であれば、MOSトランジスタであっても構わない。
In the above embodiment, a bipolar transistor is used for both the input protection element and the fuse cutting transistor. However, a MOS transistor may be used as long as the transistor operates in a bipolar operation region.

【0023】[0023]

【発明の効果】本発明により、偶発的な高電圧が印加さ
れることによるヒューズの誤切断を防止でき、意図的に
入力端子からの電圧印加でヒューズを切断できる。
According to the present invention, erroneous cutting of a fuse due to accidental application of a high voltage can be prevented, and the fuse can be intentionally cut by applying a voltage from an input terminal.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第一の実施例である半導体装置の回路
FIG. 1 is a circuit diagram of a semiconductor device according to a first embodiment of the present invention;

【図2】本発明の第二の実施例である半導体装置の上面
図及び断面図
FIG. 2 is a top view and a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.

【図3】容量素子の他方の電極の電位の時間変化を示す
グラフ
FIG. 3 is a graph showing a temporal change in the potential of the other electrode of the capacitor.

【図4】本発明の第二の実施例である半導体装置の製造
工程図
FIG. 4 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention;

【図5】本発明の第二の実施例である半導体装置の製造
工程図
FIG. 5 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention;

【図6】本発明の第二の実施例である半導体装置の製造
工程図
FIG. 6 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention;

【図7】本発明の第二の実施例である半導体装置の製造
工程図
FIG. 7 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention;

【図8】本発明の第二の実施例である半導体装置の製造
工程図
FIG. 8 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention;

【図9】本発明の第二の実施例である半導体装置の製造
工程図
FIG. 9 is a manufacturing process diagram of the semiconductor device according to the second embodiment of the present invention;

【図10】従来の半導体装置の回路図FIG. 10 is a circuit diagram of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

101 入力端子 102 ヒューズ 103 ヒューズ切断用トランジスタ 104 被分離回路 105 入力保護素子 106 容量素子 107 抵抗素子 201 半導体基板 202 p−ウェル領域 202a 第一ウェル領域 202b 第二ウェル領域 203 n型拡散層 204 p型高濃度領域 205a 容量素子の一方の電極 205b 容量素子の他方の電極 207 エミッタ領域 208 コレクタ領域 209 PSG膜 210 フィールド酸化膜パターン 211 シリコン酸化膜 215 ポリシリコン膜 220 電極配線 Reference Signs List 101 input terminal 102 fuse 103 fuse cutting transistor 104 circuit to be separated 105 input protection element 106 capacitance element 107 resistance element 201 semiconductor substrate 202 p-well region 202a first well region 202b second well region 203 n-type diffusion layer 204 p-type High-concentration region 205a One electrode of the capacitor element 205b The other electrode of the capacitor element 207 Emitter region 208 Collector region 209 PSG film 210 Field oxide film pattern 211 Silicon oxide film 215 Polysilicon film 220 Electrode wiring

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04 H01L 27/08 - 27/092 ──────────────────────────────────────────────────の Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/82 H01L 21/822 H01L 21/8234-21/8238 H01L 27/04 H01L 27/08-27 / 092

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】入力端子と、 被分離回路と、 前記入力端子と前記被分離回路との間に接続されたヒュ
ーズと、 前記入力端子と前記ヒューズとの接続点に接続された入
力保護端子と、 前記ヒューズと前記被分離回路との接続点に接続された
ヒューズ切断用トランジスタと、 前記入力端子と前記ヒューズとの接続点と、前記ヒュー
ズ切断用トランジスタの制御端子との間に接続された容
量素子と、 前記容量素子と前記ヒューズ切断用トランジスタの制御
端子との接続点に一端が接続された抵抗素子とを具備す
ることを特徴とする半導体保護回路。
An input terminal; a circuit to be separated; a fuse connected between the input terminal and the circuit to be separated; an input protection terminal connected to a connection point between the input terminal and the fuse; A fuse disconnecting transistor connected to a connection point between the fuse and the circuit to be separated; a capacitor connected between a connection point between the input terminal and the fuse; and a control terminal of the fuse cutting transistor. A semiconductor protection circuit comprising: an element; and a resistance element having one end connected to a connection point between the capacitance element and a control terminal of the fuse cutting transistor.
【請求項2】前記入力保護素子のブレークダウン電圧は
V1に設定され、 前記ヒューズ切断用トランジスタのブレークダウン電圧
は前記V1未満であるV2に設定されていることを特徴
とする前記請求項1記載の半導体保護回路。
2. The breakdown voltage of the input protection element is
V1 and the breakdown voltage of the fuse cutting transistor
Is set to V2 which is less than V1.
2. The semiconductor protection circuit according to claim 1, wherein:
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