JP3127896B2 - 高速信号回路 - Google Patents

高速信号回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高速信号回路に係わ
り、詳細にはマイクロストリップ線路などの伝送線路間
に接地電位配線パターンを配置することによって伝達特
性を向上させる高速信号回路に関する。
【０００２】
【従来の技術】従来、周波数がギガヘルツ（ＧＨｚ）帯
以上の高速信号を扱う回路を基板上に配置する場合、こ
の高速信号を伝搬させる信号線路をマイクロストリップ
線路などの伝送線路として設計することで伝達特性を向
上させている。しかし、高速信号が伝搬する信号線路同
士が並行する線路間での容量性および誘導性の結合によ
り、伝搬信号の漏話の発生を回避できない。これにより
伝搬信号自体に雑音が付加されたものとして、回路の誤
動作を招いてしまうという問題がある。そこで、回路基
板の表面からスルーホールなどを介して裏面の接地電位
面と接続することによって安定した接地電位を得る接地
電位配線パターンを、上述した平行する高速信号線路間
に配置することが一般的に行われている。
【０００３】図１０は、従来の高速信号回路における各
種信号配線の平面構造を表わしたものである。この高速
信号回路は、誘電体基板１０の中央部に配置され接地電
位に保たれている導電パターンとしての導体膜１１上に
周波数がＧＨｚ帯以上の高速信号を処理する半導体チッ
プ１２が配置されている。さらに誘電体基板１０上に、
この半導体チップ１２と外部の図示しない信号処理回路
との間で送受される高速信号を伝搬させるための複数の
信号線路１３1〜１３6が配置されている。半導体チップ
１２の各辺の縁部近傍には複数のボンディングパッド１
４が配置されており、信号線路１３1〜１３6は、これら
ボンディングパッド１４と例えばＡｕ線からなるボンデ
ィングワイヤ１５によって電気的に接続される。さらに
誘電体基板１０上には半導体チップ１２に所定の電圧レ
ベルの電源を供給するための電源用線路１６1、１６2、
１６3、１６4が配置されており、高速信号と同様にそれ
ぞれボンディングワイヤ１５およびボンディングパッド
１４を介してチップ内部に電源供給が行われている。さ
らにまた半導体チップ１２に所定の接地電位を供給する
ための接地用線路１７1、１７2が配置され、これにより
それぞれボンディングワイヤ１５およびボンディングパ
ッド１４を介してチップ内部の電源電圧レベルと接地電
位との間の電気的な接続ループを形成することになる。
【０００４】また上述したようにこの高速信号回路は、
信号線路１３1〜１３6同士の近接する線路間で容量性お
よび誘導性の結合による伝搬信号の漏話を回避して高周
波数帯の信号の伝達特性を向上させるために、接地電位
配線パターン１８1、１８2、１８3、１８4を配置してい
る。図１０に示す高速信号回路では、信号線路１３1お
よび１３2間に接地電位配線パターン１８1を、信号線路
１３2および１３3間に接地電位配線パターン１８2を、
信号線路１３4および１３5間に接地電位配線パターン１
８3を、信号線路１３5および１３6間に接地電位配線パ
ターン１８4を、それぞれ信号線路間の容量性および誘
導性結合を防止するために配置している。これら接地電
位配線パターン１８1〜１８4は、接地電位配線パターン
表面からスルーホール１９を介してチップ裏面の接地電
位面と接続されている。
【０００５】図１１は、図１０におけるＡ−Ａ断面を表
わしたものである。誘電体基板１０の上部の中央付近に
導体膜１１が配置されており、さらにその導体膜１１上
には半導体チップ１２が配置され、導体ペーストなどに
よって固定されている。そして半導体チップ１２との間
で信号送受するため、信号線路１３2、１３5が導電性を
有するＡｌなどからなる金属配線として半導体チップ１
２付近まで蒸着あるいは厚膜印刷によって形成されてい
る。半導体チップ１２の各ボンディングパッド１４は、
ボンディングワイヤ１５によって信号線路１３2、１３5
に電気的に接続される。また誘電体基板１０の下面の全
面には、接地電位に保たれている接地電位面２０が形成
されている。
【０００６】このように従来の高速信号回路は、ＧＨｚ
帯以上の高速信号が伝搬する信号線路間に接地電位配線
パターンを配置し、この接地電位配線パターンは表面か
らスルーホールを介して誘電体基板１０の裏面一体に接
地電位に保たれている接地電位面と接続することで安定
した接地電位が供給されるようになっている。これによ
り、隣接する信号線路間の容量性および誘導性の結合に
よる伝搬信号の漏話の発生を回避するようにしている。
【０００７】
【発明が解決しようとする課題】しかしながらこのよう
な高速信号回路は、接地電位配線パターンのスルーホー
ルの間隔と信号線路を伝搬する高速信号の周波数に応じ
て伝搬信号の漏話を引き起こすという問題が発生する。
【０００８】図１２は、図１０における破線で囲まれた
部分２１を拡大して表わしたものである。信号線路１３
1、１３2間には、接地電位配線パターン１８1が配置さ
れている。接地電位配線パターン１８1は、上述したよ
うにスルーホール１９によって誘電体基板１０の裏面に
形成されている接地電位面２０と電気的に接続されてい
る。これにより、信号線路１３1、１３2間の容量性およ
び誘導性結合を回避することができる。
【０００９】しかし、誘電体基板１０の裏面に形成され
ている接地電位面２０と電気的に接続するためのスルー
ホール間隔Ｌが信号線路を伝搬する高速信号の特定周波
数の伝搬信号の漏話を引き起こす。すなわち、製造可能
なスルーホール間隔Ｌの最小間隔あるいは、他の信号線
路の形状の関係で配置可能なスルーホールの最小間隔
が、伝搬信号の電気長に対して十分に小さい（例えばス
ルーホールの最小間隔が伝搬信号の電気長の約１０分の
１以下）とは言い難いくらいになると、この接地電位配
線パターンのスルーホール間で等価的に共振器が形成さ
れてしまう。これは接地電位配線パターンに設けられた
スルーホールによるインピーダンス不整合によるもの
で、これにより、このスルーホール間隔で形成された共
振器によって決定される特定周波数の信号の漏話を引き
起こしてしまうという問題がある。
【００１０】図１３は、図１２における接地電位配線パ
ターンの共振特性を測定するための測定システムを模式
的に表わしたものである。すなわちスルーホール１９に
よって誘電体基板１０の裏面に形成されている接地電位
面２０と電気的に接続されている接地電位配線パターン
１８1のスルーホール１９間で等価的に共振器が形成さ
れる部分の特性を測定できるようにプローブを当てる。
これら両プローブは、それぞれネットワークアナライザ
２２のポート２３1、２３2に接続されている。ネットワ
ークアナライザ２２は、両プローブからのポート２
３1、２３2を介して入力された信号から反射波および透
過波を抽出し、これら反射波および透過波の強度を検出
して所定の処理を行うことでＳパラメータの算出とその
表示を行うことができるようになっている。
【００１１】図１４は、このような測定システムで測定
した図１２における接地電位配線パターンにおける共振
特性を表わしたものである。この共振特性は、幅０．６
ｍｍの配線にスルーホール間隔６ｍｍの場合をＳパラメ
ータにより観測したものである。縦軸は各Ｓパラメータ
をデシベル単位で、横軸は信号周波数をＧＨｚ単位で表
わしている。破線波形２４はＳパラメータにおけるＳ11
で、反射損失に対応した特性を示している。例えば、Ｓ
１１が“−１５ｄＢ”のとき、損失は“１５ｄＢ”であ
ることを示す。また実線波形２５はＳパラメータにおけ
るＳ21で、挿入損失を示している。この共振特性を参照
すると、スルーホール間隔６ｍｍを２分の１波長とする
周波数に対応する約９ＧＨｚおよびその整数倍にあたる
約１８ＧＨｚ付近でＳ11である破線波形２４が減衰し、
かつＳ21である実線波形２５が０ｄＢ近くになるように
共振している。すなわち、信号線路を伝搬する高速信号
の約９ＧＨｚの整数倍にあたる高周波成分が漏話してい
る。このような漏話分は、他の回路の誤動作を招く恐れ
があり、高速信号回路の信頼性を著しく低下させるた
め、このような高周波成分の漏話を回避することが望ま
しい。
【００１２】そこで本発明の目的は、このような接地電
位配線パターンに設けられたスルーホール間隔に基づい
て発生する特定周波数の伝搬信号の漏話の発生を回避す
る高速信号回路を提供することにある。
【００１３】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）誘電体基板と、（ロ）この誘電体基板の上に
間隔を置いて配置された複数の信号線路と、（ハ）誘電
体基板の上のこれら複数の信号線路のうちの互いに隣接
する一対の信号線路の間にそれぞれ間隔を置いて配置さ
れた複数の接地電位配線パターンと、（ニ）これら接地
電位配線パターンそれぞれに接地電位を供給するための
複数の接地電位接続手段と、（ホ）前記した一対の信号
線路の間における接地電位接続手段それぞれによって接
地電位が供給されている複数の接地電位配線パターン同
士を電気的に接続するように誘電体基板の上に配置さ
れ、接地電位配線パターンよりも電気的に高抵抗な材質
からなる抵抗素子とを高速信号回路に具備させている。
【００１４】すなわち請求項１記載の発明では、誘電体
基板の上に間隔を置いて複数の信号線路を配置し、さら
にこれら複数の信号線路のうちの互いに隣接する一対の
信号線路の間にそれぞれ間隔を置いて接地電位配線パタ
ーンを配置する。これら接地電位配線パターンはそれぞ
れ接地電位接続手段によって電気的に接続されており、
接地電位が保たれている。そこで、接地電位配線よりも
電気的に高抵抗な材質からなる抵抗素子によって前記し
た一対の信号線路の間におけるこれら接地電位配線パタ
ーン同士を電気的に接続するようにしている。これによ
り、接地電位配線パターンを接地電位に保つために設け
られた接地電位接続手段の間隔に起因する共振器の形成
を回避している。
【００１５】請求項２記載の発明では、（イ）誘電体基
板と、（ロ）この誘電体基板の上に間隔を置いて配置さ
れた複数の信号線路と、（ハ）誘電体基板の上のこれら
複数の信号線路のうちの互いに隣接する一対の信号線路
間の隣接間隔が信号線間の容量性あるいは誘導性の結合
について問題が生じる最大間隔としての所定の間隔より
狭い部分にそれぞれ間隔を置いて配置された複数の接地
電位配線パターンと、（ニ）これら接地電位配線パター
ンそれぞれに接地電位を供給するための複数の接地電位
接続手段と、（ホ）前記した一対の信号線路の間におけ
る接地電位接続手段それぞれによって接地電位が供給さ
れている複数の接地電位配線パターン同士を電気的に接
続するように誘電体基板の上に配置され、接地電位配線
パターンよりも電気的に高抵抗な材質からなる抵抗素子
とを高速信号回路に具備させている。
【００１６】すなわち請求項２記載の発明では、誘電体
基板の上に間隔を置いて複数の信号線路を配置し、さら
にこれら複数の信号線路のうちの互いに隣接する一対の
信号線路間の隣接間隔が信号線間の容量性あるいは誘導
性の結合について問題が生じる最大間隔としての所定の
間隔より狭い部分にそれぞれ間隔を置いて複数の接地電
位配線パターンを配置する。これら接地電位配線パター
ンはそれぞれ接地電位接続手段によって電気的に接続さ
れており、接地電位が保たれている。そこで、接地電位
配線パターンよりも電気的に高抵抗な材質からなる抵抗
素子によって前記した一対の信号線路の間におけるこれ
ら接地電位配線パターン同士を電気的に接続するように
している。これにより、接地電位配線パターンを接地電
位に保つために設けられた接地電位接続手段の間隔に起
因する共振器の形成を回避している。
【００１７】請求項３記載の発明では、請求項１または
請求項２記載の高速信号回路で、誘電体基板の上に信号
線路が配置されている面の裏面に接地電位に接続された
導体膜が配置され、接地電位接続手段はこの導体膜と接
地電位配線パターンとを電気的に接続することを特徴と
している。
【００１８】すなわち請求項３記載の発明では、誘電体
基板上に信号線路が配置された面の裏面に接地電位に保
たれる接地電位面を配置し、接地電位接続手段により接
地電位配線パターンを接地電位に保つようにしている。
これにより、安定した接地電位をスルーホールなどを用
いて接地電位配線パターンに供給できるので、接地電位
接続手段の間隔に起因する共振を回避する高速信号回路
の小型化を実現することができるようになる。
【００１９】請求項４記載の発明では、請求項１、請求
項２または請求項３記載の高速信号回路で、抵抗素子は
薄膜抵抗であることを特徴としている。
【００２０】請求項５記載の発明では、請求項１、請求
項２または請求項３記載の高速信号回路で、抵抗素子は
厚膜抵抗であることを特徴としている。
【００２１】請求項６記載の発明では、請求項１、請求
項２または請求項３記載の高速信号回路で、抵抗素子は
表面実装型チップ抵抗器であることを特徴としている。
【００２２】請求項７記載の発明では、請求項４または
請求項５記載の高速信号回路で、抵抗素子の長さは、接
地電位配線パターンに設けられた接地電位接続手段の誘
電体基板面上での配置間隔の半分であることを特徴とし
ている。
【００２３】すなわち請求項７記載の発明では、抵抗素
子の長さを接地電位接続手段の誘電体基板面上での配置
間隔の半分の長さにすることで、最適な製造条件で接地
電位接続手段に起因する結合器形成を回避する高速信号
回路を実現することができる。
【００２４】
【発明の実施の形態】
【００２５】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２６】図１は本発明の一実施例における高速信号
回路の信号配線の平面構造を表わしたものである。ただ
し、図１０における従来の高速信号回路と同一部分には
同一符号を付している。本実施例における高速信号回路
には、誘電体基板３０の中央部に配置されかつ接地電位
に保たれている導電パターンとしての矩形状の導体膜１
１上に周波数がＧＨｚ帯以上の高速信号を処理する半導
体チップ１２が配置されている。この高速信号回路で
は、半導体チップ１２としてのベアチップを実装する。
さらに誘電体基板３０上に、この半導体チップ１２と外
部の図示しない信号処理回路との間で送受される高速信
号を伝搬させるための複数の信号線路１３ 1〜１３6がマ
イクロストリップ線路で形成されて配置されている。高
速信号回路外部の図示しない信号処理回路と電気的接続
を容易に行うため、誘電体基板３０の周辺部においては
隣接する信号線路とはなるべく間隔をあける一方、半導
体チップ１２の近傍部においては半導体チップ１２の対
応するボンディングパッドとできるだけ最短距離で接続
できるように、これら信号線路１３1〜１３6は誘電体基
板３０上に配置している。さらに信号線路１３1〜１３6
は、Ａｌなどの低抵抗の金属配線であり、場合によって
信号線路表面に金メッキなどが施されて低抵抗化が図ら
れている。またこれら信号線路１３1〜１３6は、高周波
の伝搬信号の分布定数回路的な信号反射による信号劣化
を最低限に抑えるため、その配線パターンは、できるだ
け折り曲げ部分がなく、かつ配線長が短くなるように、
それぞれの折り曲げ部分を最短経路で配置されている。
【００２７】半導体チップ１２には、各辺の縁部から所
定の長さだけ内側の部分に、チップ外部の図示しない信
号処理回路と電気的に接続するための信号接続箇所とな
り、導電性の金属膜によって形成されている複数のボン
ディングパッド１４が配置されている。信号線路１３1
〜１３6は、これらボンディングパッド１４と例えばＡ
ｕ線からなるボンディングワイヤ１５によって電気的に
接続されることになる。各信号線路１３1〜１３6を伝搬
する高速信号はこれらボンディングワイヤ１５によって
接続されたボンディングパッド１４を介して半導体チッ
プ１２との間で送受される。
【００２８】また誘電体基板３０上には半導体チップ１
２に所定の電圧レベルの電源を供給するための電源用線
路１６1、１６2、１６3、１６4が配置されており、高速
信号と同様にそれぞれボンディングワイヤ１５およびボ
ンディングパッド１４を介してチップ内部に電源供給が
行われている。また半導体チップ１２に所定の接地電位
を供給するための接地用線路１７1、１７2が配置されて
おり、それぞれボンディングワイヤ１５およびボンディ
ングパッド１４を介してチップ内部における所定の電圧
レベルの電源と接地電位レベルの接地との間に電気的な
接続ループを形成する。これら電源用線路１６1〜１６4
および接地用線路１７1、１７2は、信号線路と同様に配
線されることが望ましい。すなわち、その線路配線につ
いて高速信号回路外部の図示しない信号処理回路との電
気的接続を容易に行うため、誘電体基板３０の周辺部に
おいては隣接する信号線路とはなるべく間隔をあける一
方、半導体チップ１２の近傍部においては半導体チップ
１２の対応するボンディングパッドにできるだけ最短距
離で接続できるように配置する。さらにできるだけ折り
曲げ部分がなく、かつ配線長が短くなるように配置する
ことが望ましい。
【００２９】またこの高速信号回路は、信号線路１３1
〜１３6同士の近接する線路間で線路間での容量性およ
び誘導性の結合による伝搬信号の漏話を回避して高周波
数帯の信号の伝達特性を向上させるために、接地電位配
線パターン３１1、３１2、３１ 3、３１4を配置してい
る。図１に示す高速信号回路では、信号線路１３1およ
び１３2間に接地電位配線パターン３１1を、信号線路１
３2および１３3間に接地電位配線パターン３１2を、信
号線路１３4および１３5間に接地電位配線パターン３１
3を、信号線路１３5および１３6間に接地電位配線パタ
ーン３１4を、それぞれ信号線路間の容量性および誘導
性結合を防止するために配置している。これら接地電位
配線パターン３１1〜３１4は、接地電位配線パターン表
面からスルーホール１９を介してチップ裏面の接地電位
面と接続されている。
【００３０】ところで本実施例における高速信号回路で
は、互いに平行して配置されている信号線路間に、複数
のスルーホール１９で裏面の設置電位面と接続された接
地電位配線パターン３１1〜３１4を配置しているが、こ
の接地電位配線パターン３１ 1〜３１4それぞれに設けら
れたスルーホール１９間に、誘電体基板３０上に形成さ
れた薄膜抵抗を挿入するようにしている。これにより、
各スルーホール１９ごとに接地電位に保たれている金属
配線からなる接地電位配線パターンを分割している。
【００３１】図２は、図１におけるＢ−Ｂ断面を表わし
たものである。誘電体基板３０の上部の中央付近に導体
膜１１が形成されており、さらにその導体膜１１上には
半導体チップ１２が配置され、導体ペーストなどによっ
て固定されている。そして半導体チップ１２との間で信
号送受するため、信号線路１３2、１３5が導電性を有す
るＡｌなどからなる金属配線として半導体チップ１２付
近まで蒸着あるいは厚膜印刷によって形成されている。
半導体チップ１２の各ボンディングパッド１４は、ボン
ディングワイヤ１５によって信号線路１３2、１３5によ
って電気的に接続されている。また誘電体基板１２の下
面の全面には、接地電位に保たれている接地電位面２０
が形成されている。
【００３２】図３は、図１における破線に囲まれた部分
３３を拡大して表わしたものである。信号線路１３1、
１３2間には、接地電位配線パターン３１1が配置されて
いる。接地電位配線パターン３１1は、上述したように
スルーホール１９によって誘電体基板３０の裏面に形成
されている接地電位面２０と電気的に接続されている。
これにより、信号線路１３1、１３2間の容量性および誘
導性の結合を回避することができる。
【００３３】また接地電位配線パターン３１1のスルー
ホールとスルーホールとの間には、誘電体基板３０上に
形成された薄膜抵抗３２が挿入されている。すなわち、
マイクロストリップ線路で形成された信号線路間に配置
された接地電位配線パターン３１1を、スルーホール１
９ごとに接地電位分割配線３４を分離するようになり、
それぞれ分離された接地電位分割配線３４はスルーホー
ル１９によって裏面の接地電位面２０に接続されている
ため安定した接地電位を保つ。したがって接地電位配線
パターン３１1は、スルーホール１９ごとに複数の接地
電位分割配線が薄膜抵抗によって接続されることにな
る。
【００３４】図４は、図３におけるＣ−Ｃ断面を表わし
たものである。誘電体基板３０の上面に形成された接地
電位配線パターン３１1は、円筒状の中空構造の導体の
スルーホール１９を介して誘電体基板３０の下面一面に
形成され接地電位に保たれている接地電位面２０と接続
されている。また、スルーホール１９間で接地電位配線
パターン３１1から、接地電位分割配線３４を薄膜抵抗
３２で分割させている。接地電位配線パターン３４も、
スルーホール１９を介して誘電体基板３０の下面一面に
形成され接地電位に保たれている接地電位面２０と接続
されている。
【００３５】薄膜抵抗３２は、窒化タンタル（ＴａＮ）
からなり、接地電位配線パターン３１1および接地電位
分割配線３４と電気的に接続されるように蒸着によって
形成されている。
【００３６】図５は、図３における接地電位配線パター
ンの共振特性を測定するための測定システムを模式的に
表わしたものである。ただし、図１３に示す測定システ
ムと同一部分は同一符号を付している。すなわちスルー
ホール１９によって誘電体基板３０の裏面に形成されて
いる接地電位面２０と電気的に接続されている接地電位
配線パターン３１1と接地電位分割配線３４との間に挿
入されて配置されている薄膜抵抗３２と、接地電位配線
パターン３１1と接地電位分割配線３４の各スルーホー
ル１９間での共振特性を測定できるようにプローブを当
てる。これら両プローブは、それぞれネットワークアナ
ライザ２２のポート２３1、２３2に接続されている。ネ
ットワークアナライザ２２は、両プローブからのポート
２３1、２３2を介して入力された信号から反射波および
透過波を抽出し、これら反射波および透過波の強度を検
出して所定の処理を行うことでＳパラメータの算出とそ
の表示を行うことができるようになっている。
【００３７】図６は、このような測定システムで図３に
おける接地電位配線パターンおよび接地電位分割配線に
おける共振特性を表わしたものである。この共振特性
は、図１４に示す従来の高速信号回路における共振特性
と同一の条件で、幅０．６ｍｍの配線にスルーホール間
隔６ｍｍの場合をＳパラメータにより観測したものであ
る。さらに薄膜抵抗３２には、シート抵抗値を５０Ω／
□、幅０．６ｍｍ、長さ２ｍｍとしている。縦軸は各Ｓ
パラメータをデシベル単位で、横軸は信号周波数をＧＨ
ｚ単位で表わしている。破線波形３５はＳパラメータに
おけるＳ11で、反射損失に対応した特性を示している。
例えば、Ｓ１１が“−１５ｄＢ”のとき、損失は“１５
ｄＢ”であることを示す。また実線波形３６はＳパラメ
ータにおけるＳ21で、挿入損失を示している。このよう
に本実施例では、図１４で共振が観測された９ＧＨｚお
よび１８ＧＨｚでは、それぞれ−２５ｄＢ以下、−３５
ｄＢ以下にまで共振を抑止することができることが示さ
れた。
【００３８】さらに本実施例では、薄膜抵抗の材質にも
よるが、経験的に薄膜抵抗の長さはスルーホール間隔Ｌ
のほぼ半分であれば、十分の効果が得られ、製造条件の
観点からも望ましいことが確認されている。
【００３９】以上説明したように本実施例における高速
信号回路では、各スルーホール１９間に薄膜抵抗を誘電
体基板３０上に形成して接地電位配線パターンを分割す
るように挿入することで、従来製造可能なスルーホール
間隔Ｌの最小間隔あるいは、他の信号線路の形状の関係
で配置可能なスルーホールの最小間隔が、伝搬信号の電
気長に対して十分に小さい（例えばスルーホールの最小
間隔が伝搬信号の電気長の約１０分の１以下）とは言い
難いくらいになると発生するこの接地電位配線パターン
のスルーホール間隔に起因する共振を抑止することがで
きる。このように、マイクロストリップ線路で形成した
信号線路間に配置された接地電位配線パターンのスルー
ホール間で等価的な共振器の形成を回避することがで
き、これに起因する信号線路の特定周波数の伝搬信号の
漏話を抑止することができるようになる。
【００４０】第１の変形例
【００４１】本実施例における高速信号回路では、各ス
ルーホール１９間に誘電体基板３０上に形成した薄膜抵
抗を接地電位配線パターンをスルーホールごとに分割す
るように挿入することで、このスルーホール間隔に起因
して等価的に形成される共振器を抑止していた。しか
し、接地電位配線パターンを各スルーホール間を高抵抗
を有する抵抗素子で分離できれば良いので、誘電体基板
３０上に形成した薄膜抵抗３２に限定されるものではな
い。第１の変形例における高速信号回路では、厚膜抵抗
を挿入するようにしている。
【００４２】図７は、図１における破線に囲まれた部分
３３を拡大して表わしたものである。信号線路１３1、
１３2間には、接地電位配線パターン３１1が配置されて
いる。接地電位配線パターン３１1は、上述したように
スルーホール１９によって誘電体基板３０の裏面に形成
されている接地電位面２０と電気的に接続されている。
これにより、信号線路１３1、１３2間の容量性および誘
導性結合を回避することができる。
【００４３】また接地電位配線パターン３１1のスルー
ホール１９間には、誘電体基板３０上に形成された厚膜
抵抗３５が挿入されている。すなわち、マイクロストリ
ップ線路で形成された信号線路間に配置された接地電位
配線パターン３１1を、スルーホール１９ごとに接地電
位分割配線３４を分離するようになり、それぞれ分離さ
れた接地電位分割配線３４はスルーホール１９によって
裏面の接地電位面２０に接続されているため安定した接
地電位を保つ。したがって接地電位配線パターン３１1
は、スルーホール１９ごとに複数の接地電位分割配線が
厚膜抵抗によって接続されることになる。
【００４４】第２の変形例
【００４５】第１の変形例における高速信号回路では、
各スルーホール１９間に誘電体基板３０上に形成した厚
膜抵抗を接地電位配線パターンをスルーホールごとに分
割するように挿入することで、このスルーホール間隔に
起因して等価的に形成される共振器を抑止していた。第
２の変形例における高速信号回路では、表面実装型チッ
プ抵抗器を挿入するようにしている。
【００４６】図８は、図１における破線に囲まれた部分
３３を拡大して表わしたものである。信号線路１３1、
１３2間には、接地電位配線パターン３１1が配置されて
いる。接地電位配線パターン３１1は、上述したように
スルーホール１９によって誘電体基板３０の裏面に形成
されている接地電位面２０と電気的に接続されている。
これにより、信号線路１３1、１３2間の容量性および誘
導性結合を回避することができる。
【００４７】また接地電位配線パターン３１1のスルー
ホール１９間には、表面実装型チップ抵抗器３６が挿入
されている。すなわち、マイクロストリップ線路で形成
された信号線路間に配置された接地電位配線パターン３
１1を、スルーホール１９ごとに接地電位分割配線３４
を分離するようになり、それぞれ分離された接地電位分
割配線３４はスルーホール１９によって裏面の接地電位
面２０に接続されているため安定した接地電位を保つ。
したがって接地電位配線パターン３１1は、スルーホー
ル１９ごとに複数の接地電位分割配線が表面実装型チッ
プ抵抗器によって接続されることになる。
【００４８】第３の変形例
【００４９】本実施例における高速信号回路では、各ス
ルーホール１９間に誘電体基板３０上に形成した薄膜抵
抗を接地電位配線パターンをスルーホールごとに分割す
るように挿入することで、このスルーホール間隔に起因
して等価的に形成される共振器を抑止していた。図４に
示す通り、接地電位配線パターン３１1、３４の薄膜抵
抗の形成箇所には、パターンニングにより導体膜が存在
しないような形状に加工するようにしていた。しかし、
薄膜抵抗はこのような形状に限定されるものではない。
【００５０】図９は、第３の変形例における図３のＣ−
Ｃ断面を表わしたものである。誘電体基板３０の上面に
は接地電位配線パターン３１1、３４の形成パターンと
同一パターンの窒化タンタルからなる薄膜抵抗３２を一
面に形成させる。そしてその上部に接地電位配線パター
ン３１1、３４を蒸着により形成させる。そして、エッ
チングにより薄膜抵抗３２の挿入すべき箇所の最上面に
形成されている導体膜からなる接地電位配線パターンを
除去している。このようにして形成された接地電位配線
パターン３１1は、円筒状の中空構造の導体のスルーホ
ール１９を介して誘電体基板３０の下面一面に形成され
接地電位に保たれている接地電位面２０と接続されてい
る。また、スルーホール１９間で接地電位配線パターン
３１1から、接地電位分割配線３４を薄膜抵抗３２で分
割させるような形状とすることができ、本実施例と同様
にスルーホール１９間に高抵抗な抵抗素子を配置する構
成とすることができるようになる。
【００５１】このような接地電位配線パターンから最上
部の導電膜を除去することによって高抵抗な抵抗素子を
配置するようにすることで、製造工程の削減と、挿入す
べき抵抗素子の高精度な抵抗値の調整および製造後の微
調整を行うことも可能となる。
【００５２】なお本実施例と第１〜第３の変形例におけ
る高速信号回路の誘電体基板としては、セラミック基板
やガラスエポキシ基板、ポリイミド基板、テフロン基板
など他の回路基板として用いられる誘電体基板を適用す
ることができ、誘電体材料であればその種類に限定され
るものではない。
【００５３】また本実施例および第１の変形例における
高速信号回路で接地電位配線パターンに薄膜抵抗および
厚膜抵抗を挿入するようにしていた。これら薄膜抵抗お
よび厚膜抵抗を形成できるのはセラミック基板に限られ
ているのが現状である。しかし今後の技術の伸展によ
り、ガラスエポキシ基板などセラミック基板以外の材料
に薄膜あるいは厚膜抵抗を形成できるようになれば同様
の効果を得ることができるのは自明である。
【００５４】さらに本実施例と第１〜第３の変形例で
は、半導体チップとしてベアチップのまま実装するもの
として説明していた。しかし、このような半導体チップ
の実装方法を使用して製造した高速信号回路に限定され
るものではない。たとえば、半導体チップをパッケージ
ングし、これを実装しても同様の効果を得ることができ
る。
【００５５】さらに本実施例と第１〜第３の変形例にお
ける高速信号回路のスルーホールとして、一般に円筒状
の中空構造の導体が用いられている。しかし、これに限
定されるものではない。たとえば、中空構造内まで導体
で充填したビアフィルに置きかえることも可能である。
また、円筒状の導体に樹脂が充填されていてもよく、裏
面の接地電位面と表面の設置電位配線とが電気的に接続
できれば良い。
【００５６】さらにまた本実施例と第１〜第３の変形例
では、接地電位配線パターンの接地電位を安定化させる
ために裏面の接地電位面と複数のスルーホールを介して
電気的に接続するようにしていた。しかし、これに限定
されるものではない。たとえば、誘電体基板内あるいは
基板上に多層構造の複数の信号線を構成し、これらのう
ち接地電位の信号線と接地電位配線パターンをスルーホ
ールあるいはその他電気的な接続方法により複数の箇所
で接続し、これら箇所を上述した薄膜抵抗などで分割す
るようにすることもできる。
【００５７】なお本実施例における高速信号回路では、
図１に示すように信号線路間が狭く容量性および誘導性
の結合が形成されやすい半導体チップ付近にのみ接地電
位配線パターンを配置し、薄膜抵抗などの抵抗器で接地
電位配線パターンをスルーホールごとに分割するように
している。しかし、これに限定されるものではない。た
とえば接地電位配線パターンの全てのスルーホール間に
本実施例で説明したように薄膜抵抗などの抵抗器を挿入
するようにしても良い。これは、製造コストとのトレー
ド・オフによって決定されるものであり、このように接
地電位配線パターンの全スルーホール間に薄膜抵抗など
の抵抗器を挿入するようにしても同様の効果を得ること
ができる。
【００５８】
【発明の効果】以上説明したように請求項１記載の発明
によれば、マイクロストリップ線路などで形成した信号
線路間に配置された接地電位配線パターンを接地電位に
保つために設けられた接地電位接続手段の間隔に起因す
る共振器の形成を回避し、これに起因する信号線路の特
定周波数の伝搬信号の漏話を抑止することができるよう
になる。
【００５９】また請求項２記載の発明によれば、互いに
近接する信号線路間で容量性および誘導性の結合が生じ
やすい部分についてのみ、さらに接地電位配線パターン
を接地電位に保つために設けられた接地電位接続手段の
間隔に起因する共振器の形成を回避するように電気的に
高抵抗な材質からなる抵抗素子によってこれら接地電位
配線パターン同士を電気的に接続するようにしているの
で、接地電位接続手段の距離に起因する信号線路の特定
周波数の伝搬信号の漏話を抑止と、その製造工程の簡素
化を図ることができる。
【００６０】さらに請求項３〜請求項６記載の発明によ
れば、従来から用いられている薄膜抵抗あるいは厚膜抵
抗あるいは表面実装型チップ抵抗器を抵抗素子として採
用することで、低コスト化を図ることができる。
【００６１】さらに請求項７記載の発明によれば、抵抗
素子の長さを接地電位接続手段の間隔の半分の長さにす
ることで、最適な製造条件で接地電位接続手段に起因す
る結合器形成の回避する高速信号回路を実現することが
できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例における高速信号回路の各種
信号配線の平面構造を示す平面図である。
【図２】図１における高速信号回路をＢ−Ｂ方向に切断
した断面図である。
【図３】本実施例における高速信号回路の隣接する信号
線路間に配置される接地電位配線パターン部分を拡大し
た拡大平面図である。
【図４】図３における高速信号回路をＣ−Ｃ方向に切断
した断面図である。
【図５】図３に示す接地電位配線パターンの共振特性を
測定するための測定システムの構成を示す模式図であ
る。
【図６】本実施例における高速信号回路の共振特性を示
す特性説明図である。
【図７】本発明の第１の変形例における高速信号回路の
隣接する信号線路間に配置される接地電位配線パターン
部分を拡大した拡大平面図である。
【図８】本発明の第２の変形例における高速信号回路の
隣接する信号線路間に配置される接地電位配線パターン
部分を拡大した拡大平面図である。
【図９】本発明の第３の変形例における図３の高速信号
回路をＣ−Ｃ方向に切断した断面図である。
【図１０】従来提案された高速信号回路の信号線路の配
線の平面構造を示す平面図である。
【図１１】図１０における高速信号回路をＡ−Ａ方向に
切断した断面図である。
【図１２】従来の高速信号回路の隣接する信号線路間に
配置される接地電位配線パターン部分を拡大した拡大平
面図である。
【図１３】図１２に示す接地電位配線パターンの共振特
性を測定するための測定システムの構成を示す模式図で
ある。
【図１４】従来の高速信号回路の共振特性を示す特性説
明図である。
【符号の説明】
１０、３０ 誘電体基板 １１ 導体膜 １２ 半導体チップ １３1〜１３6 信号線路 １４ ボンディングパッド １５ ボンディングワイヤ １６1〜１６4 電源用線路 １７1〜１７2 接地用線路 １８1〜１８4、３１1〜３１4 接地電位配線パターン １９ スルーホール ２０ 接地用電位面 ３２ 薄膜抵抗 ３４ 接地電位分割配線 ３５ 厚膜抵抗 ３６ 表面実装型チップ抵抗器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 301 H01P 3/08 H05K 1/02

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 誘電体基板と、 この誘電体基板の上に間隔を置いて配置された複数の信
    号線路と、 前記誘電体基板の上のこれら複数の信号線路のうちの互
    いに隣接する一対の信号線路の間にそれぞれ間隔を置い
    て配置された複数の接地電位配線パターンと、 これら接地電位配線パターンそれぞれに接地電位を供給
    するための複数の接地電位接続手段と、前記一対の信号線路の間における 前記接地電位接続手段
    それぞれによって接地電位が供給されている前記複数の
    接地電位配線パターン同士を電気的に接続するように前
    記誘電体基板の上に配置され、前記接地電位配線パター
    ンよりも電気的に高抵抗な材質からなる抵抗素子とを具
    備することを特徴とする高速信号回路。
  2. 【請求項２】 誘電体基板と、 この誘電体基板の上に間隔を置いて配置された複数の信
    号線路と、 前記誘電体基板の上のこれら複数の信号線路のうちの互
    いに隣接する一対の信号線路間の隣接間隔が信号線間の
    容量性あるいは誘導性の結合について問題が生じる最大
    間隔としての所定の間隔より狭い部分にそれぞれ間隔を
    置いて配置された複数の接地電位配線パターンと、 これら接地電位配線パターンそれぞれに接地電位を供給
    するための複数の接地電位接続手段と、前記一対の信号線路の間における 前記接地電位接続手段
    それぞれによって接地電位が供給されている前記複数の
    接地電位配線パターン同士を電気的に接続するように前
    記誘電体基板の上に配置され、前記接地電位配線パター
    ンよりも電気的に高抵抗な材質からなる抵抗素子とを具
    備することを特徴とする高速信号回路。
  3. 【請求項３】 前記誘電体基板の上に信号線路が配置さ
    れている面の裏面に接地電位に接続された導体膜が配置
    され、前記接地電位接続手段はこの導体膜と前記接地電
    位配線パターンとを電気的に接続することを特徴とする
    請求項１または請求項２記載の高速信号回路。
  4. 【請求項４】 前記抵抗素子は薄膜抵抗であることを特
    徴とする請求項１、請求項２または請求項３記載の高速
    信号回路。
  5. 【請求項５】 前記抵抗素子は厚膜抵抗であることを特
    徴とする請求項１、請求項２または請求項３記載の高速
    信号回路。
  6. 【請求項６】 前記抵抗素子は表面実装型チップ抵抗器
    であることを特徴とする請求項１、請求項２または請求
    項３記載の高速信号回路。
  7. 【請求項７】 前記抵抗素子の長さは、前記接地電位配
    線パターンに設けられた接地電位接続手段の前記誘電体
    基板面上での配置間隔の半分であることを特徴とする請
    求項４または請求項５記載の高速信号回路。
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