JP3125723B2 - Bias circuit for common emitter amplifier circuit - Google Patents
Bias circuit for common emitter amplifier circuitInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はエミッタ接地増幅回
路用バイアス回路に関し、特に、移動体通信用等に用い
られる低雑音高周波増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit for a common emitter amplifier circuit, and more particularly to a low noise high frequency amplifier circuit used for mobile communication.
【０００２】[0002]
【従来の技術】図２は従来のエミッタ接地増幅回路用バ
イアス回路の回路図である。2. Description of the Related Art FIG. 2 is a circuit diagram of a conventional bias circuit for a common emitter amplifier circuit.
【０００３】従来のエミッタ接地増幅回路用バイアス回
路は、図２に示すように、ベースを入力とし、コレクタ
が第１の抵抗Ｒ１を介して電源Ｖｃｃに接続され、エミ
ッタが接地された第１のトランジスタＱ１と、ベースが
第２の抵抗Ｒ２を介して第１のトランジスタＱ１のベー
スに接続されるとともに第３の抵抗Ｒ３を介して接地さ
れ、エミッタが接地され、コレクタが第３のトランジス
タＱ３のコレクタに接続された第２のトランジスタＱ２
と、ベースが第４のトランジスタＱ４のベースおよびコ
レクタに接続され、エミッタが電源Ｖｃｃに接続され、
コレクタが第２のトランジスタＱ２のコレクタに接続さ
れた第３のトランジスタＱ３と、ベースが自身のコレク
タに短絡されるとともに第３のトランジスタＱ３のベー
スおよび第５のトランジスタＱ５のコレクタに接続さ
れ、エミッタが電源Ｖｃｃに接続された第４のトランジ
スタＱ４と、ベースが第２のトランジスタＱ２のコレク
タおよび第３のトランジスタＱ３のコレクタに接続さ
れ、コレクタが第４のトランジスタＱ４のベース、コレ
クタおよび第３のトランジスタＱ３のベースに接続さ
れ、エミッタが第２のトランジスタＱ２のベースに接続
されるとともに第２の抵抗Ｒ２を介して入力端子および
第１のトランジスタのベースに接続され、さらにエミッ
タが第３の抵抗Ｒ３を介して接地された第５のトランジ
スタＱ５とを有している。As shown in FIG. 2, a conventional bias circuit for a common-emitter amplifier circuit has a base as an input, a collector connected to a power supply Vcc via a first resistor R1, and an emitter grounded. The transistor Q1 has a base connected to the base of the first transistor Q1 via a second resistor R2, grounded via a third resistor R3, an emitter grounded, and a collector connected to the third transistor Q3. Second transistor Q2 connected to the collector
And the base is connected to the base and the collector of the fourth transistor Q4, the emitter is connected to the power supply Vcc,
A third transistor Q3 having a collector connected to the collector of the second transistor Q2, and a base short-circuited to its own collector and connected to the base of the third transistor Q3 and the collector of the fifth transistor Q5; Is connected to the power supply Vcc, the base is connected to the collector of the second transistor Q2 and the collector of the third transistor Q3, and the collector is the base, collector and third terminal of the fourth transistor Q4. The emitter is connected to the base of the transistor Q3, the emitter is connected to the base of the second transistor Q2, the input terminal is connected to the input terminal and the base of the first transistor via the second resistor R2, and the emitter is connected to the third resistor. And a fifth transistor Q5 grounded via R3.
【０００４】次に、図２に示した従来のエミッタ接地増
幅回路用バイアス回路の動作について説明する。Next, the operation of the conventional bias circuit for a common emitter amplifier circuit shown in FIG. 2 will be described.
【０００５】第１のトランジスタＱ１と第１の抵抗Ｒ１
がいわゆるエミッタ接地増幅回路を構成しており、抵抗
Ｒ３およびトランジスタＱ２〜Ｑ５が、このエミッタ接
地増幅回路の入力（トランジスタＱ１のベース）端子へ
のバイアス回路を構成している。抵抗Ｒ２はダンピング
抵抗として使用され、入力端子からみた入力抵抗を高く
するためのものである。A first transistor Q1 and a first resistor R1
Constitutes a so-called common emitter amplifier circuit, and the resistor R3 and the transistors Q2 to Q5 constitute a bias circuit to the input (base of the transistor Q1) terminal of the common emitter amplifier circuit. The resistor R2 is used as a damping resistor to increase the input resistance as viewed from the input terminal.
【０００６】次に、抵抗Ｒ３およびトランジスタＱ２〜
Ｑ５で構成されるバイアス回路の動作について説明す
る。Next, a resistor R3 and transistors Q2-
The operation of the bias circuit formed by Q5 will be described.
【０００７】トランジスタＱ３、Ｑ４はともにＰＮＰバ
イポーラトランジスタであり、カレントミラー回路を構
成している。ここで、トランジスタＱ３、Ｑ４のエミッ
タサイズが同一であるとすると、トランジスタＱ３、Ｑ
４のコレクタ電流ＩC3、ＩC4は等しい（ベース電流は無
視し、アーリ電圧は無限大とする）。The transistors Q3 and Q4 are both PNP bipolar transistors and form a current mirror circuit. Here, assuming that the emitter sizes of the transistors Q3 and Q4 are the same, the transistors Q3 and Q4
4, the collector currents I C3 and I C4 are equal (the base current is ignored and the Early voltage is infinite).
【０００８】[0008]
【数１】ＩC3＝ＩC4 一方、ＩC4はトランジスタＱ２のベース−エミッタ間電
圧をＶBE2 とすると数２で表される。I C3 = I C4 On the other hand, I C4 is expressed by Equation 2 when the base-emitter voltage of the transistor Q2 is V BE2 .
【０００９】[0009]
【数２】ＩC4＝ＶBE2 ／Ｒ３ また、トランジスタＱ２とＱ１のサイズが同じであると
すると、トランジスタＱ３、Ｑ２、Ｑ１のコレクタ電流
ＩC3、ＩC2、ＩC1の関係は数３で表される。[Number 2] The I C4 = V BE2 / R3, tables in the transistor Q2 and the size of Q1 are the same, the transistors Q3, Q2, Q1 collector current I C3, I C2, the relationship I C1 is the number 3 Is done.
【００１０】[0010]
【数３】ＩC3＝ＩC2＝ＩC1 このとき、トランジスタＱ１、抵抗Ｒ１が構成するアン
プのゲインＡV は数４で表される。I C3 = I C2 = I C1 At this time, the gain A V of the amplifier constituted by the transistor Q1 and the resistor R1 is expressed by Equation 4.
【００１１】[0011]
【数４】 また、入力端子からバイアス回路をみたときの入力抵抗
は数５となる。(Equation 4) Further, the input resistance when the bias circuit is viewed from the input terminal is given by Equation 5.
【００１２】[0012]
【数５】 これは、入力抵抗が低下することを示している。数５に
おいて、演算子／／は、演算子／／の左右に記載した抵
抗値の抵抗を並列接続した場合の抵抗値を演算するもの
であり、演算子＋よりも演算の優先順位が高い（以下同
じ）。(Equation 5) This indicates that the input resistance decreases. In Equation 5, the operator // calculates a resistance value when resistors having the resistance values described on the left and right sides of the operator // are connected in parallel, and has a higher priority of operation than the operator + ( same as below).
【００１３】一方、回路構成を異にした従来技術の一例
としては、図３に示す特公昭６２−５３０８３号公報の
ＮＰＮトランジスタとＰＮＰトランジスタとの組み合わ
せによる増幅回路がある。On the other hand, as an example of the prior art having a different circuit configuration, there is an amplifier circuit using a combination of an NPN transistor and a PNP transistor disclosed in Japanese Patent Publication No. Sho 62-53083 shown in FIG.
【００１４】この場合は、入力端子にはバイアス回路が
接続されているわけではないので、入力抵抗は非常に大
きくとれる。In this case, since the bias circuit is not connected to the input terminal, the input resistance can be very large.
【００１５】[0015]
【発明が解決しようとする課題】図２に示した従来のエ
ミッタ接地増幅回路用バイアス回路では、入力端子から
みたときの入力抵抗が数６となる。In the conventional bias circuit for a grounded-emitter amplifier circuit shown in FIG. 2, the input resistance when viewed from the input terminal is represented by the following equation (6).
【００１６】[0016]
【数６】 このために、Ｒ３によりどうしても入力抵抗が低くなっ
てしまう。特に高周波用の増幅器として用いる場合、Ｒ
３により入力抵抗が低くなるためロスが生じてしまう。(Equation 6) For this reason, the input resistance is inevitably reduced by R3. Especially when used as a high frequency amplifier, R
3, the input resistance is reduced, causing loss.
【００１７】一方、図３に示した別の回路構成による従
来の増幅回路では、増幅用素子としてＮＰＮ、ＰＮＰ双
方のトランジスタを使用しなければならない。この場
合、入力抵抗は大きくとれるが、一般にＰＮＰトランジ
スタの特性で増幅回路の特性が制限される。すなわち、
同一シリコン基板上に作られる集積回路の場合、製法上
ＮＰＮトランジスタに比べてＰＮＰトランジスタの利得
帯域幅積は、数分の１以下であるので、集積回路の高周
波特性も数分の１以下に制限される。高周波特性を重複
すると、ＮＰＮトランジスタで増幅回路を構成する図２
に示した従来例を用いる必要があるが、前述のように、
入力抵抗が低くなる欠点を有している。On the other hand, in the conventional amplifier circuit having another circuit configuration shown in FIG. 3, both NPN and PNP transistors must be used as amplifying elements. In this case, although the input resistance can be increased, the characteristics of the amplifier circuit are generally limited by the characteristics of the PNP transistor. That is,
In the case of an integrated circuit formed on the same silicon substrate, the gain bandwidth product of the PNP transistor is less than a fraction of the NPN transistor due to the manufacturing method. Is done. When the high-frequency characteristics are overlapped, an amplifier circuit is configured with NPN transistors.
Although it is necessary to use the conventional example shown in
There is a disadvantage that the input resistance is reduced.
【００１８】本発明は上記の点にかんがみてなされたも
ので、入力抵抗を大きくとることができるエミッタ接地
増幅回路用バイアス回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a bias circuit for a common-emitter amplifier circuit capable of increasing input resistance.
【００１９】[0019]
【課題を解決するための手段】本発明は上記の目的を達
成するために、ベースが入力端子に接続され、コレクタ
が第１の抵抗を介して第１の電源に接続され、エミッタ
が接地された第１のトランジスタと、ベースが第２の抵
抗を介して前記第１のトランジスタのベースに接続さ
れ、コレクタが第３のトランジスタのコレクタに接続さ
れ、エミッタが接地された第２のトランジスタと、コレ
クタが前記第２のトランジスタのコレクタに接続され、
ベースが第４のトランジスタのベースおよびコレクタに
接続され、エミッタが第３の抵抗を介して前記第１の電
源に接続された第３のトランジスタと、エミッタが前記
第１の電源に接続され、ベースが自身のコレクタに短絡
されるとともに前記第３のトランジスタのベースおよび
第５のトランジスタのコレクタに接続された第４のトラ
ンジスタと、ベースが前記第２のトランジスタのコレク
タおよび前記第３のトランジスタのコレクタに接続さ
れ、コレクタが前記第４のトランジスタのベース、コレ
クタおよび前記第３のトランジスタのベースに接続さ
れ、エミッタが前記第２のトランジスタのベースに接続
されるとともに前記第２の抵抗を介して前記入力端子お
よび前記第１のトランジスタのベースに接続され第５の
トランジスタとを有することを特徴とする。According to the present invention, a base is connected to an input terminal, a collector is connected to a first power supply through a first resistor, and an emitter is grounded. A first transistor having a base connected to the base of the first transistor via a second resistor, a collector connected to a collector of the third transistor, and an emitter grounded; A collector connected to the collector of said second transistor;
A third transistor having a base connected to the base and the collector of the fourth transistor, an emitter connected to the first power supply via a third resistor, and an emitter connected to the first power supply; Is shorted to its own collector and connected to the base of the third transistor and the collector of the fifth transistor, and the base is the collector of the second transistor and the collector of the third transistor. And a collector connected to the base and collector of the fourth transistor and a base of the third transistor, and an emitter connected to the base of the second transistor and via the second resistor. A fifth transistor connected to the input terminal and the base of the first transistor; It is characterized in.
【００２０】[0020]
【発明の実施の形態】以下本発明を図面に基づいて説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００２１】図１は、本発明の一実施の形態によるエミ
ッタ接地増幅回路用バイアス回路の回路図である。FIG. 1 is a circuit diagram of a bias circuit for a common emitter amplifier circuit according to an embodiment of the present invention.
【００２２】図１において、トランジスタＱ３、Ｑ４は
カレントミラー回路を構成している。トランジスタＱ１
〜Ｑ５に対応するコレクタ電流、ベース−エミッタ間電
圧、ＩS を、それぞれＩC1〜ＩC5、ＶBE1 〜ＶBE5 、Ｉ
S1〜ＩS5とすると、数７、数８、数９となる。In FIG. 1, transistors Q3 and Q4 constitute a current mirror circuit. Transistor Q1
Collector current corresponding to ～Q5, base - emitter voltage, the I S, respectively I C1 ~I C5, V BE1 ~V BE5, I
Assuming that S1 to IS5, Equations 7, 8, and 9 are obtained.
【００２３】[0023]
【数７】ＶBE4 ＝ＶBE3 ＋ＩC3・Ｒ３## EQU7 ## V BE4 = V BE3 + I C3 · R3
【００２４】[0024]
【数８】 (Equation 8)
【００２５】[0025]
【数９】 従って、数１０となる。(Equation 9) Therefore, Equation 10 is obtained.
【００２６】[0026]
【数１０】 また、トランジスタＱ２とＱ１のサイズが等しいと、数
１１、数１２となる。(Equation 10) Further, when the sizes of the transistors Q2 and Q1 are equal, Expressions 11 and 12 are obtained.
【００２７】[0027]
【数１１】 [Equation 11]
【００２８】[0028]
【数１２】 この条件を満足するように、ＩC3、Ｒ３、トランジスタ
Ｑ３、Ｑ４のサイズ比を選べばよい。(Equation 12) The size ratio of I C3 , R3 and transistors Q3, Q4 may be selected so as to satisfy this condition.
【００２９】このときの入力抵抗は数１３で表され、ア
ンプのゲインは数１４で表される。At this time, the input resistance is expressed by Expression 13, and the gain of the amplifier is expressed by Expression 14.
【００３０】[0030]
【数１３】 (Equation 13)
【００３１】[0031]
【数１４】 ここで、数１３と数５とを比較してみると、数５でのＲ
３がないだけ数１３のほうが大きくなる。[Equation 14] Here, when comparing Equation 13 and Equation 5, R in Equation 5 is obtained.
Equation 13 is larger because there is no 3.
【００３２】[0032]
【発明の効果】以上説明したように、本発明によれば、
入力抵抗が数１３に示したようになり、ｈFEが十分高い
とき（通常１００）は、入力抵抗はほぼＲ２で決まり、
入力抵抗を高く設定することができる。As described above, according to the present invention,
When the input resistance is as shown in Expression 13 and h FE is sufficiently high (usually 100), the input resistance is substantially determined by R2,
The input resistance can be set high.
【００３３】また、図２に示した従来の回路のトランジ
スタＱ５に比べ、本発明でのトランジスタＱ５はトラン
ジスタＱ１、Ｑ２のベース電流のみを供給するため、低
消費電力化を図ることができる。Further, as compared with the transistor Q5 of the conventional circuit shown in FIG. 2, the transistor Q5 of the present invention supplies only the base current of the transistors Q1 and Q2, so that the power consumption can be reduced.
【００３４】以下、に図２に示した従来例と図１に示し
た本発明による回路とを比較して、本発明の効果を説明
する。The effect of the present invention will be described below by comparing the conventional example shown in FIG. 2 with the circuit according to the present invention shown in FIG.
【００３５】条件として、図中のトランジスタＱ１、Ｑ
２のサイズは等しく、ＩC1＝ＩC2＝１ｍＡであるとする
と、本発明での消費電流はベース電流を無視すると２ｍ
Ａとなる。一方、従来例での消費電流はＩC1＋ＩC2＋Ｉ
C5＝２ｍＡ＋ＩC5となる（ベース電流を無視したと
き）。As a condition, the transistors Q1, Q
2 are equal in size and I C1 = I C2 = 1 mA, the current consumption in the present invention is 2 m when ignoring the base current.
A. On the other hand, the current consumption in the conventional example is I C1 + I C2 + I
C5 = 2 mA + I C5 (when the base current is ignored).
【００３６】ここで、ＩC5は抵抗Ｒ３に依存し、ＶBE／
Ｒ３となる。バイポーラトランジスタではＶBE≒０．７
５Ｖであり、Ｒ３は任意に選択することができる。しか
しながら、Ｒ３は集積回路として作り込まれる場合に
は、ρS ≒２ｋΩと低く、たとえば２０ｋΩの抵抗を作
るには、幅１０μｍ×長さ１００μｍとサイズが大きく
なってしまう。Here, I C5 depends on the resistance R3, and V BE /
R3. V BE ≒ 0.7 for bipolar transistors
5V, and R3 can be arbitrarily selected. However, R3 is when it is built as an integrated circuit as low as [rho S ≒ 2 k.OMEGA, for example, making the resistance of 20kΩ, it increases the width 10 [mu] m × length 100μm and size.
【００３７】ここで、Ｒ３＝１０ｋΩとした場合でも、
ＩC5は７５μＡ（＝０．７５Ｖ／１０ｋΩ）であり、よ
って従来例での消費電流はＩC1＋ＩC2＋ＩC5＝２．０７
５ｍＡとなってしまう。Here, even when R3 = 10 kΩ,
I C5 is 75 μA (= 0.75 V / 10 kΩ), and the current consumption in the conventional example is I C1 + I C2 + I C5 = 2.07.
It becomes 5 mA.
【００３８】次に入力抵抗の比較を行う。Next, the input resistance is compared.
【００３９】本発明では抵抗Ｒ２＝２ｋΩとすると、数
１３により、入力抵抗は３．８０２ＭΩとなる。これに
対して従来例では、数５により、入力抵抗は２ｋΩ＋１
０ｋΩ／／３．８ＭΩ≒１２ｋΩとなる。In the present invention, assuming that the resistance R2 = 2 kΩ, the input resistance becomes 3.802 MΩ according to Expression 13. On the other hand, in the conventional example, the input resistance is 2 kΩ + 1 according to Equation 5.
0 kΩ // 3.8 MΩ ≒ 12 kΩ.
【００４０】以上より本発明の効果は明らかである。From the above, the effect of the present invention is clear.
【図１】本発明の一実施の形態によるエミッタ接地増幅
回路用バイアス回路の回路図である。FIG. 1 is a circuit diagram of a bias circuit for a common-emitter amplifier circuit according to an embodiment of the present invention.
【図２】従来のエミッタ接地増幅回路用バイアス回路の
回路図である。FIG. 2 is a circuit diagram of a conventional bias circuit for a common emitter amplifier circuit.
【図３】従来のオペアンプの回路図である。FIG. 3 is a circuit diagram of a conventional operational amplifier.
Ｑ１、Ｑ２、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９ ＮＰＮバ
イポーラトランジスタ Ｑ３、Ｑ４、Ｑ１０、Ｑ１１ ＰＮＰバイポーラトラン
ジスタ Ｒ１、Ｒ２、Ｒ３ 抵抗Q1, Q2, Q5, Q6, Q7, Q8, Q9 NPN bipolar transistors Q3, Q4, Q10, Q11 PNP bipolar transistors R1, R2, R3 Resistance
Claims (1)
が第１の抵抗を介して第１の電源に接続され、エミッタ
が接地された第１のトランジスタと、 ベースが第２の抵抗を介して前記第１のトランジスタの
ベースに接続され、コレクタが第３のトランジスタのコ
レクタに接続され、エミッタが接地された第２のトラン
ジスタと、 コレクタが前記第２のトランジスタのコレクタに接続さ
れ、ベースが第４のトランジスタのベースおよびコレク
タに接続され、エミッタが第３の抵抗を介して前記第１
の電源に接続された第３のトランジスタと、 エミッタが前記第１の電源に接続され、ベースが自身の
コレクタに短絡されるとともに前記第３のトランジスタ
のベースおよび第５のトランジスタのコレクタに接続さ
れた第４のトランジスタと、 ベースが前記第２のトランジスタのコレクタおよび前記
第３のトランジスタのコレクタに接続され、コレクタが
前記第４のトランジスタのベース、コレクタおよび前記
第３のトランジスタのベースに接続され、エミッタが前
記第２のトランジスタのベースに接続されるとともに前
記第２の抵抗を介して前記入力端子および前記第１のト
ランジスタのベースに接続された第５のトランジスタと
を有することを特徴とするエミッタ接地増幅回路用バイ
アス回路。1. A first transistor having a base connected to an input terminal, a collector connected to a first power supply via a first resistor, and an emitter grounded, and a base connected via a second resistor. A second transistor connected to a base of the first transistor, a collector connected to a collector of a third transistor, and an emitter grounded; a collector connected to a collector of the second transistor; 4 is connected to the base and collector of the first transistor, and the emitter is connected to the first transistor via a third resistor.
A third transistor connected to the power supply of the third transistor, an emitter connected to the first power supply, a base shorted to its own collector, and connected to the base of the third transistor and the collector of the fifth transistor. A fourth transistor, and a base connected to the collector of the second transistor and the collector of the third transistor, and a collector connected to the base and the collector of the fourth transistor and the base of the third transistor. , and having a fifth transistor having an emitter connected to the base of the input terminal and the first transistor through the second resistor is connected to the base of said second transistor Bias circuit for common emitter amplifier circuit.
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