JP3120649B2 - Ｄｃ−ｄｃコンバータの電圧制御アンプ出力クランプ回路 - Google Patents
Ｄｃ−ｄｃコンバータの電圧制御アンプ出力クランプ回路Info
- Publication number
- JP3120649B2 JP3120649B2 JP06013903A JP1390394A JP3120649B2 JP 3120649 B2 JP3120649 B2 JP 3120649B2 JP 06013903 A JP06013903 A JP 06013903A JP 1390394 A JP1390394 A JP 1390394A JP 3120649 B2 JP3120649 B2 JP 3120649B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- phase correction
- control amplifier
- clamp circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスイッチング素子を介し
て直流電源入力を開閉し、所定電圧の直流電源出力を生
成するＤＣ−ＤＣコンバータにおいて、スイッチング素
子の駆動用矩形波電圧を生成する手段に、電圧制御アン
プからスイッチング素子のデューティコントロール用と
して出力される電圧の逸脱を制限するクランプ回路に関
する。
て直流電源入力を開閉し、所定電圧の直流電源出力を生
成するＤＣ−ＤＣコンバータにおいて、スイッチング素
子の駆動用矩形波電圧を生成する手段に、電圧制御アン
プからスイッチング素子のデューティコントロール用と
して出力される電圧の逸脱を制限するクランプ回路に関
する。
【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。
もしくは相当部分を示す。
【０００３】
【従来の技術】図３はスイッチング電源装置の一種を構
成する昇圧チョッパ回路の従来の構成例を示す図、図４
は図３の起動時の動作を説明するための波形図である。
図３において、ＶI はこの例では直流１０Ｖの電源入
力、１４はこの電源入力ＶI によって付勢されるインダ
クタ、１５はインダクタ１４の付勢電流を定周期で断続
するスイッチング素子としてのＮチャンネルＭＯＳＦＥ
Ｔ、１２は昇圧された電源の出力コンデンサ、１３はＦ
ＥＴ１５のオフ時にインダクタ１４がその付勢電流を維
持しようとして発生する高電圧を出力コンデンサ１２に
与えて出力コンデンサ１２を充電し、かつその逆流を阻
止するダイオードである。ＶO は出力コンデンサ１２の
電圧出力としての電源出力、ＶREF は２．５Ｖの基準電
圧である。５，６は電源出力ＶO を分圧する抵抗、８は
電源出力ＶO の抵抗５，６による分圧検出値をプラス入
力端子に、基準電圧ＶREF をマイナス端子に夫々入力
し、電源出力ＶO を一定値に制御するためのＯＰアン
プ、１７はこのＯＰアンプの出力または出力端子、１６
はＯＰアンプ８のフィードバック回路を構成する位相補
正抵抗、１１は同じく位相補正用のコンデンサ、２はこ
の位相補正抵抗１６と同コンデンサ１１との接続点とし
てのフィードバック端子である。
成する昇圧チョッパ回路の従来の構成例を示す図、図４
は図３の起動時の動作を説明するための波形図である。
図３において、ＶI はこの例では直流１０Ｖの電源入
力、１４はこの電源入力ＶI によって付勢されるインダ
クタ、１５はインダクタ１４の付勢電流を定周期で断続
するスイッチング素子としてのＮチャンネルＭＯＳＦＥ
Ｔ、１２は昇圧された電源の出力コンデンサ、１３はＦ
ＥＴ１５のオフ時にインダクタ１４がその付勢電流を維
持しようとして発生する高電圧を出力コンデンサ１２に
与えて出力コンデンサ１２を充電し、かつその逆流を阻
止するダイオードである。ＶO は出力コンデンサ１２の
電圧出力としての電源出力、ＶREF は２．５Ｖの基準電
圧である。５，６は電源出力ＶO を分圧する抵抗、８は
電源出力ＶO の抵抗５，６による分圧検出値をプラス入
力端子に、基準電圧ＶREF をマイナス端子に夫々入力
し、電源出力ＶO を一定値に制御するためのＯＰアン
プ、１７はこのＯＰアンプの出力または出力端子、１６
はＯＰアンプ８のフィードバック回路を構成する位相補
正抵抗、１１は同じく位相補正用のコンデンサ、２はこ
の位相補正抵抗１６と同コンデンサ１１との接続点とし
てのフィードバック端子である。
【０００４】なお、１０はＯＰアンプ出力端子１７の電
圧を（基準電圧ＶREF の２．５Ｖ）＋（ダイオード１０
の順電圧降下）にクランプするためのダイオードであ
る。次に７は図外の発振器で生成される０．９Ｖのレベ
ルから１．６Ｖのレベルの間に発振波形を持つ三角波、
９はそのプラス端子に入力する三角波７と、マイナス端
子に入力するフィードバック端子２の電圧とを比較し、
その比較出力としての矩形波信号をＭＯＳＦＥＴ１５の
ゲートに与えて、ＦＥＴ１５をオン／オフ駆動するコン
パレータである。
圧を（基準電圧ＶREF の２．５Ｖ）＋（ダイオード１０
の順電圧降下）にクランプするためのダイオードであ
る。次に７は図外の発振器で生成される０．９Ｖのレベ
ルから１．６Ｖのレベルの間に発振波形を持つ三角波、
９はそのプラス端子に入力する三角波７と、マイナス端
子に入力するフィードバック端子２の電圧とを比較し、
その比較出力としての矩形波信号をＭＯＳＦＥＴ１５の
ゲートに与えて、ＦＥＴ１５をオン／オフ駆動するコン
パレータである。
【０００５】また図４において、（ａ）は電源入力端子
ＶI 、（ｂ）は電源出力ＶO 、（ｃ）は三角波７の電圧
およびフィードバック端子２の電圧（つまりコンパレー
タ９のマイナス端子の入力）、（ｄ）はコンパレータ９
の出力の夫々の波形を示す。次に図４を参照しつつ図３
の動作を説明する。時点ｔ1 に電源入力ＶI （１０Ｖ）
が投入されると、この入力ＶI によって時点ｔ2 に向け
てインダクタ１４，ダイオード１３を介し出力コンデン
サ１２が充電され、この出力コンデンサ１２の電圧（つ
まり電源出力ＶO ）は、１０Ｖからダイオード１３の順
電圧降下ＶFを差引いた電圧まで充電される。
ＶI 、（ｂ）は電源出力ＶO 、（ｃ）は三角波７の電圧
およびフィードバック端子２の電圧（つまりコンパレー
タ９のマイナス端子の入力）、（ｄ）はコンパレータ９
の出力の夫々の波形を示す。次に図４を参照しつつ図３
の動作を説明する。時点ｔ1 に電源入力ＶI （１０Ｖ）
が投入されると、この入力ＶI によって時点ｔ2 に向け
てインダクタ１４，ダイオード１３を介し出力コンデン
サ１２が充電され、この出力コンデンサ１２の電圧（つ
まり電源出力ＶO ）は、１０Ｖからダイオード１３の順
電圧降下ＶFを差引いた電圧まで充電される。
【０００６】この間、フィードバック端子２の電圧は位
相補正コンデンサ１１を介して電源出力ＶO の上昇と共
に高まり、一旦、ダイオード１０が導通する点（この時
の電圧は、基準電圧ＶREF の２．５Ｖにダイオード１０
の順電圧降下約０．７Ｖを加えた約３．２Ｖ）まで上昇
する。ところでＯＰアンプ８は、常時はプラス端子に入
力する分圧抵抗６の電圧と、マイナス端子に入力する基
準電圧ＶREF の２．５Ｖとを比較し、この比較される２
電圧の差が０となるように、従って電源出力ＶO が次式
（１）で定まる設定値（この例では２４Ｖ）となるよう
に、上記差電圧を増幅し、三角波７の上下限値０．９〜
１．６Ｖの間に入る調節出力を、その出力端子１７を介
しフィードバック端子２に与える。
相補正コンデンサ１１を介して電源出力ＶO の上昇と共
に高まり、一旦、ダイオード１０が導通する点（この時
の電圧は、基準電圧ＶREF の２．５Ｖにダイオード１０
の順電圧降下約０．７Ｖを加えた約３．２Ｖ）まで上昇
する。ところでＯＰアンプ８は、常時はプラス端子に入
力する分圧抵抗６の電圧と、マイナス端子に入力する基
準電圧ＶREF の２．５Ｖとを比較し、この比較される２
電圧の差が０となるように、従って電源出力ＶO が次式
（１）で定まる設定値（この例では２４Ｖ）となるよう
に、上記差電圧を増幅し、三角波７の上下限値０．９〜
１．６Ｖの間に入る調節出力を、その出力端子１７を介
しフィードバック端子２に与える。
【０００７】
【数１】 （電源出力ＶO の設定値）＝（基準電圧ＶREF ）× 〔（抵抗５）＋（抵抗６）］／（抵抗６〕・・・（１） 電源入力ＶI の投入後、暫くは分圧抵抗６の電圧は当
然、電源出力設定値に対応する値より低く、ＯＰアンプ
８はその出力１７を下げようとし、位相補正コンデンサ
１１はこれにより充電されるので、その負側の端子（つ
まりフィードバック端子）２の電位は３．２Ｖをピーク
に以後徐々に下降し、時点ｔ3 で三角波７と切り合うレ
ベルに到達する。時点ｔ3 以降は上記の切り合いによっ
てコンパレータ９から、“Ｈ”と“Ｌ”に交互に変化す
る矩形波が出力され、ＭＯＳＦＥＴ１５がスイッチング
動作を開始する。
然、電源出力設定値に対応する値より低く、ＯＰアンプ
８はその出力１７を下げようとし、位相補正コンデンサ
１１はこれにより充電されるので、その負側の端子（つ
まりフィードバック端子）２の電位は３．２Ｖをピーク
に以後徐々に下降し、時点ｔ3 で三角波７と切り合うレ
ベルに到達する。時点ｔ3 以降は上記の切り合いによっ
てコンパレータ９から、“Ｈ”と“Ｌ”に交互に変化す
る矩形波が出力され、ＭＯＳＦＥＴ１５がスイッチング
動作を開始する。
【０００８】ＯＰアンプ８はこの常時の動作では、電源
出力ＶO が下降（上昇）しようとすると、その出力１７
を下げ（上げ）、コンパレータ９が“Ｈ”を出力する期
間（従ってＦＥＴ１５のオン期間）の割合（デューテ
ィ）を増加（減少）させて、電源出力ＶO を設定値に保
つ電圧制御を行う。
出力ＶO が下降（上昇）しようとすると、その出力１７
を下げ（上げ）、コンパレータ９が“Ｈ”を出力する期
間（従ってＦＥＴ１５のオン期間）の割合（デューテ
ィ）を増加（減少）させて、電源出力ＶO を設定値に保
つ電圧制御を行う。
【０００９】
【発明が解決しようとする課題】上述のように電源入力
ＶI の投入後、ＭＯＳＦＥＴ１５が動作を開始するに
は、図３の例ではフィードバック端子２の電圧が三角波
７の上下限値の間（０．９〜１．６Ｖ）に入る必要があ
るが、一旦３．２Ｖになったフィードバック端子２の電
圧が３．２Ｖ→１．６Ｖと下降するには、比較的長い時
間（この例では５０ｍｓ）を要し、電源出力ＶO の立上
がりが遅れるという問題がある。
ＶI の投入後、ＭＯＳＦＥＴ１５が動作を開始するに
は、図３の例ではフィードバック端子２の電圧が三角波
７の上下限値の間（０．９〜１．６Ｖ）に入る必要があ
るが、一旦３．２Ｖになったフィードバック端子２の電
圧が３．２Ｖ→１．６Ｖと下降するには、比較的長い時
間（この例では５０ｍｓ）を要し、電源出力ＶO の立上
がりが遅れるという問題がある。
【００１０】そこで本発明は、この問題を解消できるＤ
Ｃ−ＤＣコンバータの電圧制御アンプ出力クランプ回路
を提供することを課題とする。
Ｃ−ＤＣコンバータの電圧制御アンプ出力クランプ回路
を提供することを課題とする。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のクランプ回路は、直流電源出力（ＶO
など）と（基準電圧ＶREF 、分圧抵抗５，６などから定
まる）その設定電圧との差電圧を０とするように、この
差電圧を調節増幅する電圧制御アンプ（ＯＰアンプ８な
ど）と、夫々所定の高，低のピーク電圧を持ち、所定周
波数で変化する三角波（７など）と電圧制御アンプの出
力電圧とが切り合う点で“Ｈ”，“Ｌ”に変化する矩形
波電圧を出力し、スイッチング素子（ＭＯＳＦＥＴ１５
など）を開閉駆動する矩形波信号出力手段（コンパレー
タ９など）と、位相補正コンデンサと位相補正抵抗との
直列回路からなり、この直列回路の位相補正抵抗側の端
子が電圧制御アンプの出力端子に接続され、位相補正抵
抗と位相補正コンデンサの接続点の電圧を前記矩形波信
号出力手段に電圧制御アンプの前記出力電圧として与え
る位相補正回路とを備え、前記スイッチング素子を介し
直流電源入力（ＶI など）を開閉し、設定電圧の直流電
源出力を生成するＤＣ−ＤＣコンバータにおいて、直流
電源入力の投入時、電圧制御アンプの出力電圧が、一旦
三角波の高低のピーク電圧範囲に入ったのち、位相補正
抵抗の両端電圧を制限することにより電圧制御アンプの
出力電圧を前記三角波の振幅の範囲内の電圧にクランプ
するクランプ手段を備えたものとする。
めに、請求項１のクランプ回路は、直流電源出力（ＶO
など）と（基準電圧ＶREF 、分圧抵抗５，６などから定
まる）その設定電圧との差電圧を０とするように、この
差電圧を調節増幅する電圧制御アンプ（ＯＰアンプ８な
ど）と、夫々所定の高，低のピーク電圧を持ち、所定周
波数で変化する三角波（７など）と電圧制御アンプの出
力電圧とが切り合う点で“Ｈ”，“Ｌ”に変化する矩形
波電圧を出力し、スイッチング素子（ＭＯＳＦＥＴ１５
など）を開閉駆動する矩形波信号出力手段（コンパレー
タ９など）と、位相補正コンデンサと位相補正抵抗との
直列回路からなり、この直列回路の位相補正抵抗側の端
子が電圧制御アンプの出力端子に接続され、位相補正抵
抗と位相補正コンデンサの接続点の電圧を前記矩形波信
号出力手段に電圧制御アンプの前記出力電圧として与え
る位相補正回路とを備え、前記スイッチング素子を介し
直流電源入力（ＶI など）を開閉し、設定電圧の直流電
源出力を生成するＤＣ−ＤＣコンバータにおいて、直流
電源入力の投入時、電圧制御アンプの出力電圧が、一旦
三角波の高低のピーク電圧範囲に入ったのち、位相補正
抵抗の両端電圧を制限することにより電圧制御アンプの
出力電圧を前記三角波の振幅の範囲内の電圧にクランプ
するクランプ手段を備えたものとする。
【００１２】また、請求項２のクランプ回路では、請求
項１に記載のクランプ回路において、クランプ手段は前
記位相補正抵抗と位相補正コンデンサの接続点にフィー
ドバック端子にエミッタが接続されるように、ベース・
エミッタ回路が位相補正抵抗と並列に設けられ、コレク
タがグランドに接続されたトランジスタ（ＰＮＰトラン
ジスタ１８など）からなるものであるようにする。
項１に記載のクランプ回路において、クランプ手段は前
記位相補正抵抗と位相補正コンデンサの接続点にフィー
ドバック端子にエミッタが接続されるように、ベース・
エミッタ回路が位相補正抵抗と並列に設けられ、コレク
タがグランドに接続されたトランジスタ（ＰＮＰトラン
ジスタ１８など）からなるものであるようにする。
【００１３】また、請求項３のクランプ回路では、請求
項１または２に記載のクランプ回路において前記ＤＣ−
ＤＣコンバータは（ＭＯＳＦＥＴ１５により断続付勢さ
れるインダクタ１４、インダクタの高圧出力を蓄えるた
めのダイオード１３，出力コンデンサ１２などを持つ）
昇圧チョッパからなるものであるようにする。
項１または２に記載のクランプ回路において前記ＤＣ−
ＤＣコンバータは（ＭＯＳＦＥＴ１５により断続付勢さ
れるインダクタ１４、インダクタの高圧出力を蓄えるた
めのダイオード１３，出力コンデンサ１２などを持つ）
昇圧チョッパからなるものであるようにする。
【００１４】
【作用】電源入力ＶI の投入時に、電源出力ＶO の端子
とフィードバック端子２との間の位相補正コンデンサを
介し、電源出力ＶO がフィードバック端子２の電圧を、
三角波７の上下限値の範囲外へ逸脱させることを防ぐた
め、フィードバック端子２にクランプ回路を接続する。
とフィードバック端子２との間の位相補正コンデンサを
介し、電源出力ＶO がフィードバック端子２の電圧を、
三角波７の上下限値の範囲外へ逸脱させることを防ぐた
め、フィードバック端子２にクランプ回路を接続する。
【００１５】
【実施例】図１は本発明の一実施例としての構成を示す
回路図で図３に対応し、図２は図１の起動時の動作説明
用の波形図で図４に対応する。図１においては図３に対
し、フィードバック端子２とグランドＧＮＤ間に、エミ
ッタがフィードバック端子２側となるようにＰＮＰトラ
ンジスタ１８が新設されている。そして、このトランジ
スタ１８のベースはＯＰアンプ出力１７に接続されてい
る。
回路図で図３に対応し、図２は図１の起動時の動作説明
用の波形図で図４に対応する。図１においては図３に対
し、フィードバック端子２とグランドＧＮＤ間に、エミ
ッタがフィードバック端子２側となるようにＰＮＰトラ
ンジスタ１８が新設されている。そして、このトランジ
スタ１８のベースはＯＰアンプ出力１７に接続されてい
る。
【００１６】次に図２を参照しつつ、主として図１の動
作の従来との差異を説明する。時点ｔ1 で電源入力ＶI
が投入されると、図３の場合と同様、まず出力コンデン
サ１２が電源入力ＶI によって充電され、電源出力ＶO
が徐々に上昇し、これに伴って位相補正コンデンサ１１
を介しフィードバック端子２の電圧も上昇しようとす
る。一方、このとき前述のようにＯＰアンプ８はその出
力１７を下げようとしながらも、その出力１７は、フィ
ードバック端子２の電圧上昇に引張られて上昇する。し
かし、このフィードバック端子２の電圧上昇の途中で、
ＯＰアンプ出力１７の電圧に比べフィードバック端子２
の電圧が０．７Ｖ程度高くなると、ＰＮＰトランジスタ
１８が導通し、フィードバック端子２の電圧上昇を抑制
する。このときＯＰアンプ出力１７の電圧は約０．４Ｖ
であり、フィードバック端子２の電圧は、この約０．４
Ｖと前記約０．７Ｖとの和の約１．１Ｖとなる。この値
は三角波７の電圧の上下限値の間であり、コンパレータ
９は矩形波を出力して、ＭＯＳＦＥＴ１５のスイッチン
グ動作が可能となる。これにより電源入力ＶI 投入後、
直ちに電源出力ＶO が立上がる。
作の従来との差異を説明する。時点ｔ1 で電源入力ＶI
が投入されると、図３の場合と同様、まず出力コンデン
サ１２が電源入力ＶI によって充電され、電源出力ＶO
が徐々に上昇し、これに伴って位相補正コンデンサ１１
を介しフィードバック端子２の電圧も上昇しようとす
る。一方、このとき前述のようにＯＰアンプ８はその出
力１７を下げようとしながらも、その出力１７は、フィ
ードバック端子２の電圧上昇に引張られて上昇する。し
かし、このフィードバック端子２の電圧上昇の途中で、
ＯＰアンプ出力１７の電圧に比べフィードバック端子２
の電圧が０．７Ｖ程度高くなると、ＰＮＰトランジスタ
１８が導通し、フィードバック端子２の電圧上昇を抑制
する。このときＯＰアンプ出力１７の電圧は約０．４Ｖ
であり、フィードバック端子２の電圧は、この約０．４
Ｖと前記約０．７Ｖとの和の約１．１Ｖとなる。この値
は三角波７の電圧の上下限値の間であり、コンパレータ
９は矩形波を出力して、ＭＯＳＦＥＴ１５のスイッチン
グ動作が可能となる。これにより電源入力ＶI 投入後、
直ちに電源出力ＶO が立上がる。
【００１７】電源起動後、充分時間が経過した後の定常
動作では、ＯＰアンプ出力１７とフィードバック端子２
はほぼ同電位となり、ＰＮＰトランジスタ１８はカット
オフ、つまりクランプ回路は無関係となる。尚、フィー
ドバック端子２の電圧上昇を検知する抵抗１６は、位相
補正コンデンサ１１と合わせてＯＰアンプ８の位相補正
を行っており、抵抗１６は２つの機能を持つようになっ
ている。
動作では、ＯＰアンプ出力１７とフィードバック端子２
はほぼ同電位となり、ＰＮＰトランジスタ１８はカット
オフ、つまりクランプ回路は無関係となる。尚、フィー
ドバック端子２の電圧上昇を検知する抵抗１６は、位相
補正コンデンサ１１と合わせてＯＰアンプ８の位相補正
を行っており、抵抗１６は２つの機能を持つようになっ
ている。
【００１８】
【発明の効果】本発明によれば、スイッチング素子のデ
ューティサイクルを決定するフィードバック端子電圧の
電源起動時の変化を抑制するようにしたので、電源起動
時の電源出力立上がり時間を短かくできる。これによ
り、一般の電源で必要とされる５０ｍｓ以内程度の電源
出力立上がり時間が容易に得られる。
ューティサイクルを決定するフィードバック端子電圧の
電源起動時の変化を抑制するようにしたので、電源起動
時の電源出力立上がり時間を短かくできる。これによ
り、一般の電源で必要とされる５０ｍｓ以内程度の電源
出力立上がり時間が容易に得られる。
【図１】本発明の一実施例としての構成を示す回路図
【図２】図１の起動時の動作説明用の波形図
【図３】図１に対応する従来の回路図
【図４】図３の起動時の動作説明用の波形図
ＶI 電源入力 ＶO 電源出力 ＶREF 基準電圧 ２ フィードバック端子 ５，６ 分圧抵抗 ７ 三角波 ８ ＯＰアンプ ９ コンパレータ １０ ダイオード １１ 位相補正コンデンサ １２ 出力コンデンサ １３ ダイオード １４ インダクタ １５ ＭＯＳＦＥＴ １６ 位相補正抵抗 １７ ＯＰアンプ出力 １８ ＰＮＰトランジスタ
Claims (3)
- 【請求項１】直流電源出力とその設定電圧との差電圧を
０とするように、この差電圧を調節増幅する電圧制御ア
ンプと、 夫々所定の高，低のピーク電圧を持ち、所定周波数で変
化する三角波と電圧制御アンプの出力電圧とが切り合う
点で“Ｈ”，“Ｌ”に変化する矩形波電圧を出力し、ス
イッチング素子を開閉駆動する矩形波信号出力手段と、 位相補正コンデンサと位相補正抵抗との直列回路からな
り、この直列回路の位相補正抵抗側の端子が電圧制御ア
ンプの出力端子に接続され、位相補正抵抗と位相補正コ
ンデンサの接続点の電圧を前記矩形波信号出力手段に電
圧制御アンプの前記出力電圧として与える位相補正回路
と を備え、前記スイッチング素子を介し直流電源入力を
開閉し、設定電圧の直流電源出力を生成するＤＣ−ＤＣ
コンバータにおいて、 直流電源入力の投入時、電圧制御アンプの出力電圧が、
一旦三角波の高低のピーク電圧範囲に入ったのち、位相
補正抵抗の両端電圧を制限することにより電圧制御アン
プの出力電圧を前記三角波の振幅の範囲内の電圧にクラ
ンプするクランプ手段を備えたことを特徴とするＤＣ−
ＤＣコンバータの電圧制御アンプ出力クランプ回路。 - 【請求項２】請求項１に記載のクランプ回路において、 クランプ手段は前記位相補正抵抗と位相補正コンデンサ
の接続点にエミッタが接続されるように、ベース・エミ
ッタ回路が位相補正抵抗と並列に設けられ、コレクタが
グランドに接続されたトランジスタからなるものである
ことを特徴とするＤＣ−ＤＣコンバータの電圧制御アン
プ出力クランプ回路。 - 【請求項３】請求項１または２に記載のクランプ回路に
おいて、 前記ＤＣ−ＤＣコンバータは昇圧チョッパからなるもの
であることを特徴とするＤＣ−ＤＣコンバータの電圧制
御アンプ出力クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06013903A JP3120649B2 (ja) | 1994-02-08 | 1994-02-08 | Ｄｃ−ｄｃコンバータの電圧制御アンプ出力クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06013903A JP3120649B2 (ja) | 1994-02-08 | 1994-02-08 | Ｄｃ−ｄｃコンバータの電圧制御アンプ出力クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07227082A JPH07227082A (ja) | 1995-08-22 |
| JP3120649B2 true JP3120649B2 (ja) | 2000-12-25 |
Family
ID=11846140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06013903A Expired - Fee Related JP3120649B2 (ja) | 1994-02-08 | 1994-02-08 | Ｄｃ−ｄｃコンバータの電圧制御アンプ出力クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120649B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6052838B1 (ja) * | 2016-05-13 | 2016-12-27 | 株式会社カレンダー広告 | カレンダーおよび広告の割付装置、印刷出版物、ｗｅｂ配信システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006238640A (ja) * | 2005-02-25 | 2006-09-07 | Seiko Instruments Inc | スイッチングレギュレータ制御回路およびスイッチングレギュレータ |
| US9641073B2 (en) * | 2015-09-04 | 2017-05-02 | Qualcomm Incorporated | Start up method for switching converters using the same reference voltage in the error amplifier and PWM comparator |
-
1994
- 1994-02-08 JP JP06013903A patent/JP3120649B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6052838B1 (ja) * | 2016-05-13 | 2016-12-27 | 株式会社カレンダー広告 | カレンダーおよび広告の割付装置、印刷出版物、ｗｅｂ配信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07227082A (ja) | 1995-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5874841A (en) | Sample-and-hold circuit for a switched-mode power supply | |
| JP3175227B2 (ja) | Ｄｃ／ｄｃ電圧変換装置 | |
| US6377032B1 (en) | Method and apparatus for virtual current sensing in DC-DC switched mode power supplies | |
| US10158289B2 (en) | DC/DC converter | |
| US5627460A (en) | DC/DC converter having a bootstrapped high side driver | |
| US4959606A (en) | Current mode switching regulator with programmed offtime | |
| US7965070B2 (en) | Switching power supply with slope compensation circuit and added slope circuit | |
| US7656142B2 (en) | Switching regulator with variable slope compensation | |
| CN108702085B (zh) | Dc/dc谐振转换器和使用谐振转换器的功率因数校正以及对应的控制方法 | |
| US7683595B2 (en) | Method for actuation, and actuating circuit for a switch in a power factor correction circuit | |
| US6184663B1 (en) | Apparatus for driving electric load | |
| JPH0556636A (ja) | 電圧変換装置 | |
| US20040070381A1 (en) | Switching power source apparatus | |
| US7321223B2 (en) | Switching power supply apparatus | |
| US20120001662A1 (en) | Control of a resonant switching system with monitoring of the working current in an observation window | |
| US7705569B2 (en) | Slope rate compensation circuit, method thereof and pulse width modulation boost converter circuit | |
| JP2003272887A (ja) | 放電灯点灯回路 | |
| JP3120649B2 (ja) | Ｄｃ−ｄｃコンバータの電圧制御アンプ出力クランプ回路 | |
| JP3474095B2 (ja) | スイッチング・レギュレータ | |
| JP3473509B2 (ja) | スイッチングレギュレータ | |
| JPH10215568A (ja) | Ｄｃ−ｄｃコンバータ | |
| JP2002051541A (ja) | スイッチング電源装置及びスイッチング電源用半導体装置 | |
| JP3375951B2 (ja) | スイッチングレギュレータ | |
| JPH06121528A (ja) | 共振形ｄｃ−ｄｃコンバータ | |
| JP3523091B2 (ja) | スイッチング電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |