JP3114884B2 - ファジィ推論処理コンパイルシステム - Google Patents

ファジィ推論処理コンパイルシステム

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JP3114884B2
JP3114884B2 JP03113154A JP11315491A JP3114884B2 JP 3114884 B2 JP3114884 B2 JP 3114884B2 JP 03113154 A JP03113154 A JP 03113154A JP 11315491 A JP11315491 A JP 11315491A JP 3114884 B2 JP3114884 B2 JP 3114884B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ファジィ推論処理コン
パイルシステムに関し、特にファジィ推論推論知識をマ
イクロコンピュータ用アセンブリソースに変換するファ
ジィ推論処理コンパイルシステムに関するものである。
【0002】
【従来の技術】ファジィ推論処理をマイクロコンピュー
タにより実行するために、ファジィ推論ルール、ファジ
ィ推論ルールにて使用するラベル等の入出力情報、ラベ
ルに対応するメンバジップ関数等のファジィ推論推論知
識をマイクロコンピュータ用アセンブリソースに変換す
るファジィ推論処理コンパイラは既に知られている。
【0003】ファジィ推論には、推論の入力データは推
論処理開始時に一括してバッファメモリ等に対し受渡し
を行う同期方式と、推論処理中に各推論ルールに従いそ
の都度必要な推論の入力データのみをバッファメモリ等
に対し受渡しするオンディマンド的な非同期方式とがあ
り、これは応用分野に応じて使い分けられることが好ま
しい。
【0004】例えば、制御の分野に於いては、制御対象
の応答周波数に比べ、サンプリング周期Tsの逆数1/
Tsが充分に大きい場合は同期方式と非同期方式のいず
れのファジィ推論によっても制御性能に大きい差異は生
じないが、しかし1/Tsが制御対象の応答周波数に近
付くに従いファジィ推論が同期方式であるか、非同期方
式であるか、換言すれば、一つ前の周期の情報を用いる
か、実行中の最新の周期の情報を用いるがで、制御性能
に差異が生じ、実行中の最新の周期の情報を用いること
ができる非同期方式のファジィ推論である方が良好な制
御性能が得られる。
【0005】これに対し、各種の認識の分野に於いて
は、推論処理に用いる入力情報の同時性が重要であるか
ら、同期方式のファジィ推論であることが要求される。
【0006】また同期方式と非同期方式はファジィ推論
の出力データについても同等に存在する。
【0007】
【発明が解決しようとする課題】上述の如くファジィ推
論の実行方式はファジィ推論の応用分野に応じて臨機応
変に使い分けらるべきであるが、作成されたファジィ推
論推論知識をマイクロコンピュータ用アセンブリソース
に変換する際、ファジィ推論の実行方式の違いによりア
センブリソースの処理手順が異なり、このため同期方式
のファジィ推論の実行に適合したマイクロコンピュータ
用アセンブリソースを作成するコンパイラと、非同期方
式のファジィ推論の実行に適合したマイクロコンピュー
タ用アセンブリソースを作成するコンパイラとは互いに
異なった内容ものになり、一つのコンパイラによりその
両方を行える選択的に行えるものはない。
【0008】本発明は、従来のファジィ推論処理用のコ
ンパイラに於ける上述の如き問題点に着目してなされた
ものであり、同期方式のファジィ推論の実行に適合した
マイクロコンピュータ用アセンブリソースの作成と非同
期方式のファジィ推論の実行に適合したマイクロコンピ
ュータ用アセンブリソースの作成の何れをもユーザによ
る選択設定により行うファジィ推論処理コンパイルシス
テムを提供することを目的としている。
【0009】
【課題を解決するための手段】上述の如き目的は、本発
明によれば、ファジィ推論知識をマイクロコンピュータ
用アセンブリソースに変換するファジィ推論処理コンパ
イルシステムに於いて、推論の入力データを推論処理開
始時に一括して受渡す同期方式ファジィ推論の実行に適
合したマイクロコンピュータ用アセンブリソースを作成
する同期方式用コンパイルモードと、推論処理中に各推
論ルールに従いその都度必要な推論の入力データのみを
受渡す非同期方式ファジィ推論の実行に適合したマイク
ロコンピュータ用アセンブリソースを作成する非同期方
式用コンパイルモードと、前記同期方式用コンパイルモ
ードと前記非同期方式用コンパイルモードのいずれかの
実行を選択設定する実行モード選択設定部とを有してい
ることを特徴とするファジィ推論処理コンパイルシステ
ムによって達成される。
【0010】
【作用】上述の如き構成によれば、実行モード選択設定
部によりコンパイルの実行モードが同期方式用コンパイ
ルモードと非同期方式用コンパイルモードのいずれかに
任意に設定され、この設定に応じて同期方式用コンパイ
ルモードと非同期方式用コンパイルモードのいずれかの
実行によりファジィ推論推論知識をマイクロコンピュー
タ用アセンブリソースに変換することが行われ、同期方
式ファジィ推論の実行に適合したマイクロコンピュータ
用アセンブリソースと非同期方式ファジィ推論の実行に
適合したマイクロコンピュータ用アセンブリソースのい
ずれかが選択的に作成される。
【0011】
【実施例】以下に添付の図を参照して本発明を実施例に
ついて詳細に説明する。
【0012】本発明によるファジィ推論処理コンパイル
システムは、図1に示されて如く、推論の入力データを
推論処理開始時に一括して受渡す同期方式ファジィ推論
の実行に適合したマイクロコンピュータ用アセンブリソ
ースを作成する同期方式用コンパイル部1と、推論処理
中に各推論ルールに従いその都度必要な推論の入力デー
タのみを受渡す非同期方式ファジィ推論の実行に適合し
たマイクロコンピュータ用アセンブリソースを作成する
非同期方式用コンパイル部2と、同期方式用コンパイル
部1と非同期方式用コンパイル部2のいずれかの実行を
選択設定する実行モード選択設定部3とを含んでいる。
【0013】このファジィ推論処理コンパイルシステム
は、一般的なマイクロコンピュータ、或は専用のコンパ
イルマシンにより実行され、適当なエディタ、ファジィ
推論知識作成ツール等により作成されたファジィ推論知
識を与えられ、ファジィ推論知識をマイクロコンピュー
タ用アセンブリソースに変換する際には、先ず実行モー
ド選択設定部3を実行し、実行マシンのCRTに同期方
式用コンパイルモードと非同期方式用コンパイルモード
のいずれのモードによりコンパイルするかを選択設定す
るための画面表示を行う。このモード選択は、キーボー
ド、マウス、ディプスイッチ等によるマニュアル操作に
より行われ、同期方式コンパイルモードが選ばれると、
同期方式用コンパイル部1が実行され、推論の入力デー
タを推論処理開始時に一括して受渡す同期方式ファジィ
推論の実行に適合したマイクロコンピュータ用アセンブ
リソースを作成することが行われる。これに対し非同期
方式コンパイルモードが選ばれると、非同期方式用コン
パイル部2が実行され、推論処理中に各推論ルールに従
いその都度必要な推論の入力データのみを受渡す非同期
方式ファジィ推論の実行に適合したマイクロコンピュー
タ用アセンブリソースを作成することが行われる。この
モード選択とコンパイル実行のフローは図2に示されて
いる。
【0014】次に具体例として、4つの入力データin
1、in2、in3、in4と、下記の如き5つの推論
ルールrule1、rule2、rule3、rule
4、rule5と、2つの出力データout1、out
2とによるファジィ推論を図3に示されている如きマイ
クロコンピュータにより実行する場合の同期方式ファジ
ィ推論に於ける処理手順と非同期方式ファジィ推論に於
ける処理手順を図4と図5を用いて順に説明する。
【0015】先ず、上述の推論ルールを記述する。 (rule1) If in1=P and in2=P then out1=P,out2=N (rule2) If in1=N and in2=N then out1=N,out2=P (rule3) If in2=P and in3=P then out2=N (rule4) If in3=P and in4=P then out2=P (rule5) If in3=N and in4=N thin out2=N 次に図3のマイクロコンピュータについて説明する。こ
のマイクロコンピュータは、入力バッファと出力バッフ
ァを含むCPU10と、入力データin1、in2、i
n3、in4をA/D変換するA/D変換器11と、出
力データout1、out2をD/A変換するD/A変
換器12と、システムプログラム、ファジィ推論処理の
アセンブリソースのファイル等を格納されたメモリ13
とを有している。
【0016】次に図4に従って同期方式ファジィ推論に
於ける処理手順を説明する。先ず最初に4つの入力デー
タin1、in2、in3、in4のすべてをA/D変
換器11より読み込み、これを入力バッファにストアす
る(ステップ10)。このストアが完了すると、入力バ
ッファより入力データin1、in2を読み取り(ステ
ップ20)、推論ルールrule1とrule2とを順
次実行する(ステップ30)。次に推論ルールrule
1とrule2の実行により得られた出力データout
1の確定値を求める処理を行い(ステップ40)、これ
を出力バッファに書き込む(ステップ50)。
【0017】次に入力バッファより入力データin3を
読み取り(ステップ60)、推論ルールrule3を実
行する(ステップ70)。そして入力バッファより入力
データin4を読み取り(ステップ80)、推論ルール
rule4、5を実行する(ステップ90)。次に推論
ルールrule1〜5の実行により得られた出力データ
out2の確定値を求める処理を行い(ステップ10
0)、これを出力バッファに書き込む(ステップ11
0)。
【0018】最後に出力バッファの出力データout
1、2をD/A変換器12に書き込む(ステップ12
0)。
【0019】次に図5に従って非同期方式ファジィ推論
に於ける処理手順を説明する。この場合は、先ず推論ル
ールrule1とrule2の実行に必要な入力データ
in1、in2をA/D変換器11より読み込み、これ
を入力バッファにストアする(ステップ10)。このス
トアが完了すると、入力バッファより入力データin
1、in2を読み取り(ステップ20)、推論ルールr
ule1とrule2とを順次実行する(ステップ3
0)。次に推論ルールrule1とrule2の実行に
より得られた出力データout1の確定値を求める処理
を行い(ステップ40)、これを出力バッファに書き込
み(ステップ50)、そして出力データout1を即座
にD/A変換器12に書き込む。(ステップ60)。
【0020】次に推論ルールrule3の実行に必要な
入力データin3をA/D変換器11より読み込み、こ
れを入力バッファにストアする(ステップ70)。この
ストアが完了すると、入力バッファより入力データin
3を読み取り(ステップ80)、推論ルールrule3
を実行する(ステップ90)。
【0021】次に推論ルールrule4とrule5の
実行に必要な入力データin4をA/D変換器11より
読み込み、これを入力バッファにストアする(ステップ
100)。このストアが完了すると、入力バッファより
入力データin4を読み取り(ステップ110)、推論
ルールrule4とrule5とを順次実行する(ステ
ップ120)。次に推論ルールrule1〜rule5
の実行により得られた出力データout2の確定値を求
める処理を行い(ステップ130)、これを出力バッフ
ァに書き込み(ステップ140)、そして出力データo
ut2を即座にD/A変換器12に書き込む。(ステッ
プ150)。
【0022】上述の如き同期方式、非同期方式のいずれ
のファジィ推論処理も入力データのサンプリング周期、
例えば図6に示されている如きサンプリング周期Ts毎
に実行される。同期方式のファジィ推論処理に於いて
は、例えばTnの周期に於けるファジィ推論処理ではT
n-1の同一周期に於ける入力データin1、in2、i
n3、in4が用いられ、これに対し非同期方式のファ
ジィ推論処理に於いては、Tn-1のファジィ推論処理で
は推論ルールの実行タイミング次第で、その実行時の最
新の入力データとしてTn-1或はTnの周期に於ける入
力データin1、in2、in3、in4が用いられる
ことになる。
【0023】上述の実施例に於いては、同期方式と非同
期方式は各々、入力データが同期方式であれば出力デー
タも同期方式、入力データが非同期方式であれば出力デ
ータも非同期方式としたが、出力データの同期性と非同
期性は入力データのそれと必ずしも一致している必要は
なく、例えば入力データについては同期方式で、出力デ
ータについては非同期方式であってもよく、この場合
は、実行モード選択設定部3は入力データに関するモー
ド選択設定機能と出力データに関するモード選択設定機
能とを個別に有していればよい。
【0024】
【発明の効果】以上の説明から理解される如く、本発明
によるファジィ推論処理コンパイルシステムによれば、
実行モード選択設定部によりコンパイルの実行モードが
同期方式用コンパイルモードと非同期方式用コンパイル
モードのいずれかに任意に設定され、この設定に応じて
同期方式用コンパイルモードと非同期方式用コンパイル
モードのいずれかの実行によりファジィ推論推論知識を
マイクロコンピュータ用アセンブリソースに変換するこ
とが行われ、同期方式ファジィ推論の実行に適合したマ
イクロコンピュータ用アセンブリソースと非同期方式フ
ァジィ推論の実行に適合したマイクロコンピュータ用ア
センブリソースのいずれかが選択的に作成され、これに
より同期方式のファジィ推論の実行に適合したマイクロ
コンピュータ用アセンブリソースの作成と非同期方式の
ファジィ推論の実行に適合したマイクロコンピュータ用
アセンブリソースの作成の何れもがユーザによる選択設
定により行われるようになる。
【図面の簡単な説明】
【図1】本発明によるファジィ推論処理コンパイルシス
テムの構成例を示すブロック線図。
【図2】本発明によるファジィ推論処理コンパイルシス
テムの作動を示すフローチャート。
【図3】本発明によるファジィ推論処理コンパイルシス
テムにより作成されたアセンブリソースによりファジィ
推論処理を実行するマイクロコンピュータの一例を示す
ブロック線図。
【図4】同期方式ファジィ推論に於ける処理手順例を示
すフローチャート。
【図5】非同期方式ファジィ推論に於ける処理手順をを
示すフローチャート。
【図6】ファジィ推論処理に於ける入力データのサンプ
リング周期と入力データのサンプリングタイミングとを
示すタイムチャート。
【符号の説明】
1 同期方式用コンパイル部 2 非同期方式用コンパイル部 3 実行モード選択設定部 10 CPU 11 A/D変換器 12 D/A変換器 13 メモリ13
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 石岡・竹垣著、”リアルタイム制御用 エキスパートシェル ERIC”,1990 年3月、第11回知識・知能システムシン ポジウム、p.1−6 水島・外4名著、”実時間問題向きシ ェルrtKDLの開発(2)−推論機構 と知識表現−”,1989年10月、情報処理 学会第39回(平成元年後期)全国大会講 演論文集(▲I▼)、p.199−200 (58)調査した分野(Int.Cl.7,DB名) G06F 9/44 - 9/45 G05B 13/02 G05B 19/05 G06N 7/02

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 ファジィ推論知識をマイクロコンピュー
    タ用アセンブリソースに変換するファジィ推論処理コン
    パイルシステムに於いて、推論の入力データを推論処理
    開始時に一括して受渡す同期方式ファジィ推論の実行に
    適合したマイクロコンピュータ用アセンブリソースを作
    成する同期方式用コンパイルモードと、推論処理中に各
    推論ルールに従いその都度必要な推論の入力データのみ
    を受渡す非同期方式ファジィ推論の実行に適合したマイ
    クロコンピュータ用アセンブリソースを作成する非同期
    方式用コンパイルモードと、前記同期方式用コンパイル
    モードと前記非同期方式用コンパイルモードのいずれか
    の実行を選択設定する実行モード選択設定部とを有して
    いることを特徴とするファジィ推論処理コンパイルシス
    テム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8467952B2 (en) 2010-09-29 2013-06-18 Brother Kogyo Kabushiki Kaisha Map generating device, and memory medium storing map generating program

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
水島・外4名著、"実時間問題向きシェルrtKDLの開発(2)−推論機構と知識表現−",1989年10月、情報処理学会第39回(平成元年後期)全国大会講演論文集(▲I▼)、p.199−200
石岡・竹垣著、"リアルタイム制御用エキスパートシェル ERIC",1990年3月、第11回知識・知能システムシンポジウム、p.1−6

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8467952B2 (en) 2010-09-29 2013-06-18 Brother Kogyo Kabushiki Kaisha Map generating device, and memory medium storing map generating program

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