JP3109806B2 - Image processing device - Google Patents

Image processing device

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JP3109806B2
JP3109806B2 JP01117012A JP11701289A JP3109806B2 JP 3109806 B2 JP3109806 B2 JP 3109806B2 JP 01117012 A JP01117012 A JP 01117012A JP 11701289 A JP11701289 A JP 11701289A JP 3109806 B2 JP3109806 B2 JP 3109806B2
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弘幸 市川
充 栗田
公良 林
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力画像をデイジタル的に処理し、これに種
々の画像処理を施す画像処理装置に関するものである。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus that digitally processes an input image and performs various types of image processing on the image.

〔従来の技術〕[Conventional technology]

近年、カラー原稿を色分解し、画素ごとに読み取り、
読み取った画像データをデイジタル処理し、カラープリ
ンタに出力する事により、デイジタルカラーハードコピ
ーを得るデイジタルカラー複写機が広範に普及しつつあ
る。この種の装置では画像データをデイジタル的に処理
できるという利点から、画像の出力位置を移動させたり
(第75図(a))、所望の画像領域を抜き出したり(第
75図(b))、所望の領域内のある色のみ色を変換した
り(第75図(c))、メモリに記憶された文字や画像を
反射原稿にはめ込んだり(第75図(d))等種々の画像
加工が可能になり、いわゆるカラー複写の分野での応用
は広がりつつある。
In recent years, color documents have been color-separated and read pixel by pixel,
2. Description of the Related Art Digital color copiers for obtaining digital color hard copies by digitally processing read image data and outputting the processed data to a color printer are becoming widespread. This type of apparatus has the advantage that image data can be processed digitally, so that the output position of the image can be moved (FIG. 75 (a)) or a desired image area can be extracted (FIG. 75 (a)).
(FIG. 75 (b)), color conversion of only a certain color in a desired area (FIG. 75 (c)), and fitting of characters and images stored in a memory to a reflection original (FIG. 75 (d)). ) And various other image processings are possible, and applications in the field of so-called color copying are expanding.

従っで、種々の機能を組み合わせる事により、カラー
での企画書、宣伝ポスター、促販資料、デザイン図等に
簡易に応用できる様になってきている。
Therefore, by combining various functions, it has become possible to easily apply it to a plan book, an advertising poster, a promotional material, a design drawing, and the like in color.

一方、カラー反射原稿に対して文字はより文字らし
く、画像はより画像らしくという要求が高まっており、
これに対しては像域分離によって文字部と画像部を分離
し、文字部には高解像処理が、特に黒い文字に関しては
黒単色で打たれる処理が、他方画像部には高階調処理が
なされている。
On the other hand, there is a growing demand for characters to be more character-like and images to be more image-like for color reflective originals.
In contrast, character areas and image areas are separated by image area separation, and high-resolution processing is applied to the character area, especially black characters are processed in a single black color, while high gradation processing is applied to the image area. Has been made.

〔発明が解決しようとしている課題〕[Problems to be solved by the invention]

しかしながら、上記従来例ではラプラシアン処理を施
し、その結果を基に輪郭抽出、文字領域判別を行なって
いたので、ノイズの多い画像においては処理精度が必ず
しも良好ではなく改善の余地があった。
However, in the above conventional example, Laplacian processing is performed, and contour extraction and character area discrimination are performed based on the results. Therefore, processing accuracy is not always good in an image with much noise, and there is room for improvement.

そこで、本発明はかかる欠点を鑑みてなされたもの
で、画像データに含まれる孤立点を効果的に除去すると
ともに、精度の高い輪郭抽出を実現する画像処理装置を
提供することを目的とする。
Therefore, the present invention has been made in view of such a drawback, and an object of the present invention is to provide an image processing device that effectively removes isolated points included in image data and realizes highly accurate contour extraction.

〔課題を解決するための手段〕[Means for solving the problem]

上記課題を解決するために、本発明は、画像データを
入力する入力手段と、 前記画像データにエッジ強調処理を施すエッジ強調処
理手段、 前記エッジ強調処理された画像データによって表され
る画像を細らせる細らせ処理を前記画像データに施す第
1の処理手段と、 前記エッジ強調処理された画像データによって表され
る画像を太らせる太らせ処理を施す第2の処理手段と、 前記第1の処理手段の処理結果及び第2の処理手段の
処理結果を用いて、前記入力手段により入力された画像
データによって表される画像の輪郭を表すデータを抽出
する抽出手段とを有することを特徴とする。
In order to solve the above problems, the present invention provides an input unit for inputting image data, an edge enhancement unit for performing an edge enhancement process on the image data, and an image represented by the edge-enhanced image data. First processing means for performing thinning processing on the image data, second processing means for performing thickening processing for thickening an image represented by the edge-enhanced image data, and the first processing means. Extracting means for extracting data representing an outline of an image represented by the image data input by the input means, using the processing result of the processing means and the processing result of the second processing means. I do.

〔実施例〕〔Example〕

以下、図面を参照して本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the drawings.

第1図は本発明に係るデジタルカラー画像処理システ
ムの概略内部構成の一例を示す。本システムは、図示の
ように上部にデジタルカラー画像読み取り装置(以下、
カラーリーダと称する)1と、下部にデジタルカラー画
像プリント装置(以下、カラープリンタと称する)2と
を有する。このカラーリーダ1は、後述の色分解手段と
CCDのような光電変換素子とにより原稿のカラー画像情
報をカラー別に読取り、電気的なデジタル画像信号に変
換する。また、カラープリンタ2は、そのデジタル画像
信号に応じてカラー画像をカラー別に再現し、被記録紙
にデジタル的なドツト形態で複数回転写して記録する電
子写真方式のレーザビームカラープリンタである。
FIG. 1 shows an example of a schematic internal configuration of a digital color image processing system according to the present invention. This system is equipped with a digital color image reader (hereinafter, referred to as
A color reader 1 is provided, and a digital color image printing apparatus (hereinafter, referred to as a color printer) 2 is provided below. This color reader 1 is provided with a color separation unit described later.
The color image information of the original is read for each color by a photoelectric conversion element such as a CCD, and is converted into an electric digital image signal. The color printer 2 is an electrophotographic laser beam color printer that reproduces a color image for each color in accordance with the digital image signal, and transfers the color image onto a recording sheet a plurality of times in a digital dot form and records the image.

まず、カラーリーダ1の概要を説明する。 First, an outline of the color reader 1 will be described.

3は原稿、4は原稿を載置するプラテンガラス、5は
ハロゲン露光ランプ10により露光走査された原稿からの
反射光像を集光し、等倍型フルカラーセンサ6に画像入
力するためのロツドアレイレンズであり、5,6,7,10が原
稿走査ユニツト11として一体となって矢印A1方向に露光
走査する。露光走査しながら1ライン毎に読み取られた
カラー色分解画像信号は、センサー出力信号増幅回路7
により所定電圧に増幅された後、信号線501により後述
するビデオ処理ユニツトに入力され信号処理される。詳
細は後述する。501は信号の忠実な伝送を保障するため
の同軸ケーブルである。信号502は等倍型フルカラーセ
ンサ6の駆動パルスを供給する信号線であり、必要な駆
動パルスはビデオ処理ユニツト12内で全て生成される。
8,9は後述する画像信号の白レベル補正、黒レベル補正
のため白色板および黒色板であり、ハロゲン露光ランプ
10で照射することによりそれぞれ所定の濃度の信号レベ
ルを得ることができ、ビデオ信号の白レベル補正、黒レ
ベル補正に使われる。13はマイクロコンピユータを有す
るコントロールユニツトであり、これはバス508により
操作パネル20における表示、キー入力制御およびビデオ
処理ユニツト12の制御、ポジシヨンセンサS1,S2により
原稿走査ユニツト11の位置を信号線509,510を介して検
出、更に信号線503により走査体11を移動させるための
ステツピングモーター14をパルス駆動するステツピング
モーター駆動回路制御、信号線504を介して露光ランプ
ドライバーによるハロゲン露光ランプ10のON/OFF制御、
光量制御、信号線505を介してのデジタイザー16および
内部キー、表示部の制御等カラーリーダー部1の全ての
制御を行っている。原稿露光走査時に前述した露光走査
ユニツト11によって読み取られたカラー画像信号は、増
幅回路7、信号線501を介してビデオ処理ユニツト12に
入力され、本ユニツト12内で後述する種々の処理を施さ
れ、インターフエース回路56を介してプリンター部2に
送出される。
Reference numeral 3 denotes a document, 4 denotes a platen glass on which the document is placed, and 5 denotes a rod door for condensing a reflected light image from the document scanned and exposed by a halogen exposure lamp 10 and inputting the image to a 1: 1 full-color sensor 6. Ray lenses, 5, 6, 7, and 10 are integrally scanned as an original scanning unit 11 to perform exposure scanning in the direction of arrow A1. The color-separated image signal read line by line during exposure scanning is output to a sensor output signal amplifying circuit 7.
After that, the signal is amplified to a predetermined voltage by a signal line 501 and input to a video processing unit to be described later, where the signal is processed. Details will be described later. 501 is a coaxial cable for ensuring a faithful transmission of a signal. A signal 502 is a signal line for supplying a drive pulse for the 1: 1 full-color sensor 6, and all necessary drive pulses are generated in the video processing unit 12.
Reference numerals 8 and 9 denote a white plate and a black plate for white level correction and black level correction of an image signal described later, respectively.
By irradiating at 10, a signal level of a predetermined density can be obtained, and is used for white level correction and black level correction of a video signal. Reference numeral 13 denotes a control unit having a microcomputer, which controls the display, key input control and video processing unit 12 on the operation panel 20 by the bus 508, and the position of the original scanning unit 11 by the position sensors S1 and S2 to signal lines 509 and 510. Control via a signal line 503 to control the stepping motor drive circuit for pulse driving the stepping motor 14 for moving the scanning body 11, and turning on / off the halogen exposure lamp 10 by the exposure lamp driver via the signal line 504. OFF control,
All controls of the color reader unit 1 such as light amount control, the digitizer 16 via the signal line 505, internal keys, and control of the display unit are performed. A color image signal read by the above-described exposure scanning unit 11 at the time of document exposure scanning is input to the video processing unit 12 via the amplifier circuit 7 and the signal line 501, and subjected to various processes described later in the main unit 12. Is transmitted to the printer unit 2 via the interface circuit 56.

次に、カラープリンタ2の概要を説明する。711はス
キヤナであり、カラーリーダー1からの画像信号を光信
号に変換するレーザー出力部、多面体(例えば8面体)
のポリゴンミラー712、このミラー712を回転させるモー
タ(不図示)およびf/θレンズ(結像レンズ)713等を
有する。714はレーザ光の光路を変更する反射ミラー、7
15は感光ドラムである。レーザ出力部から出射したレー
ザ光はポリゴンミラー712で反射され、レンズ713および
ミラー714を通って感光ドラム715の面を線状に走査(ラ
スタースキヤン)し、原稿画像に対応した潜像を形成す
る。
Next, an outline of the color printer 2 will be described. Reference numeral 711 denotes a scanner, which is a laser output unit that converts an image signal from the color reader 1 into an optical signal, a polyhedron (for example, an octahedron)
, A motor (not shown) for rotating the mirror 712, an f / θ lens (imaging lens) 713, and the like. 714 is a reflection mirror that changes the optical path of laser light, 7
Reference numeral 15 denotes a photosensitive drum. The laser beam emitted from the laser output unit is reflected by the polygon mirror 712, passes through the lens 713 and the mirror 714, scans the surface of the photosensitive drum 715 linearly (raster scan), and forms a latent image corresponding to the original image. .

また、711は一次帯電器、718は全面露光ランプ、723
は転写されなかった残留トナーを回収するクリーナ部、
724は転写前帯電器であり、これらの部材は感光ドラム7
15の周囲に配設されている。
Also, 711 is a primary charger, 718 is an overall exposure lamp, 723
Is a cleaner section for collecting the residual toner not transferred,
724 is a pre-transfer charger, and these members are the photosensitive drum 7
It is located around 15.

726はレーザ露光によって、感光ドラム715の表面に形
成された静電潜像を現像する現像器ユニツトであり、73
1Y,731M,731C,731Bkは感光ドラム715と接して直接現像
を行う現像スリーブ、730Y,730M,730C,730Bkは予備トナ
ーを保持しておくトナーホツパー、732は現像剤の移送
を行うスクリユーであって、これらのスリーブ731Y〜73
1Bk、トナーホツパー730Y〜730Bkおよびスクリユー732
により現像器ユニツト726が構成され、これらの部材は
現像器ユニツトの回転軸Pの周囲に配設されている。例
えば、イエローのトナー像を形成する時は、本図の位置
でイエロートナー現像を行い、マゼンタのトナー像を形
成する時は、現像器ユニツト726を図の軸Pを中心に回
転して、感光体715に接する位置にマゼンタ現像器内の
現像スリーブ731Mを配設させる。シアン、ブラツクの現
像も同ように動作する。
A developing unit 726 develops an electrostatic latent image formed on the surface of the photosensitive drum 715 by laser exposure.
1Y, 731M, 731C, and 731Bk are development sleeves that perform direct development in contact with the photosensitive drum 715, 730Y, 730M, 730C, and 730Bk are toner hoppers that hold spare toner, and 732 is a screw that transfers developer. , These sleeves 731Y-73
1Bk, toner hopper 730Y ~ 730Bk and screw 732
Constitutes a developing unit 726, and these members are disposed around the rotation axis P of the developing unit. For example, when a yellow toner image is formed, yellow toner development is performed at the position shown in the figure, and when a magenta toner image is formed, the developing unit 726 is rotated about the axis P in the figure to expose the photosensitive element. The developing sleeve 731M in the magenta developing device is disposed at a position in contact with the body 715. The development of cyan and black operates in the same manner.

また、716は感光ドラム715上に形成されたトナー像を
用紙に転写する転写ドラムであり、719は転写ドラム716
の移動位置を検出するためのアクチユエータ板、720は
このアクチユエータ板719と近接することにより転写ド
ラム716がホームポジシヨン位置に移動したのを検出す
るポジシヨンセンサ、725は転写ドラムクリーナー、727
は紙押えローラ、728は除電器および729は転写帯電器で
あり、これらの部材719,720,725,727,729は転写ローラ7
16の周囲に配設されている。
Reference numeral 716 denotes a transfer drum that transfers the toner image formed on the photosensitive drum 715 to paper, and 719 denotes a transfer drum 716.
An actuator plate 720 for detecting the movement position of the actuator, a position sensor 720 for detecting that the transfer drum 716 has moved to the home position by approaching the actuator plate 719, a transfer drum cleaner 725, a transfer drum cleaner 727
Is a paper pressing roller, 728 is a static eliminator, and 729 is a transfer charger. These members 719, 720, 725, 727, 729 are transfer rollers 7
It is located around 16.

一方、735,736は用紙(紙葉体)を収納する給紙カセ
ツト、737,738はカセツト735,736から用紙を給紙する給
紙ローラ、739,740,741は給紙および搬送のタイミング
をとるタイミングローラであり、これらを経由して給紙
搬送された用紙は紙ガイド749に導かれて先端を後述の
グリツパに担持されながら転写ドラム716に巻き付き、
像形成過程に移行する。
On the other hand, 735,736 is a paper feed cassette for storing paper (sheets), 737,738 is a paper feed roller for feeding paper from the cassette 735,736, and 739,740,741 are timing rollers for timing of paper feed and conveyance, and via these. The paper fed and conveyed is guided by a paper guide 749 and wrapped around the transfer drum 716 while the leading end is held by a gripper described later,
The process proceeds to the image forming process.

また、550はドラム回転モータであり、感光ドラム715
と転写ドラム716を同期回転する、750は像形成過程が終
了後、用紙を転写ドラム716から取りはずす剥離爪、742
は取はずされた用紙を搬送する搬送ベルト、743は搬送
ベルト742で搬送されて来た用紙を定着する画像定着部
であり、画像定着部743は一対の熱圧力ローラ744および
745を有する。
Reference numeral 550 denotes a drum rotation motor, and the photosensitive drum 715
750 rotates the transfer drum 716 synchronously. 750 is a peeling claw that removes the paper from the transfer drum 716 after the image forming process is completed.
Is a transport belt that transports the removed paper, 743 is an image fixing unit that fixes the paper that has been transported by the transport belt 742, and the image fixing unit 743 has a pair of thermal pressure rollers 744 and
745.

第2図以下に従って、本発明に係る画像処理回路につ
いて詳述する。本回路は、フルカラーの原稿を、図示し
ないハロゲンランプや蛍光灯等の照明源で露光し、反射
カラー像をCCD等のカラーイメージセンサで撮像し、得
られたアナログ画像信号をA/D変換器等でデジタル化
し、デジタル化されたフルカラー画像信号を処理、加工
し、図示しない熱転写型カラープリンター、インクジエ
ツトカラープリンター、レーザービームカラープリンタ
ー等に出力しカラー画像を得るカラー画像複写装置、ま
たは予めデジタル化されたカラー画像信号をコンピユー
ター、多のカラー画像読取装置、あるいは、カラー画像
送信装置等より入力し、合成等の処理を行い、前述のカ
ラープリンターに出力するカラー画像出力装置等に適用
されるものである。
The image processing circuit according to the present invention will be described in detail with reference to FIG. This circuit exposes a full-color original with an illumination source such as a halogen lamp or fluorescent lamp (not shown), captures a reflected color image with a color image sensor such as a CCD, and converts the obtained analog image signal into an A / D converter. A color image copying apparatus that processes and processes a digitized full-color image signal and outputs it to a thermal transfer type color printer, an ink jet color printer, a laser beam color printer, etc. (not shown) to obtain a color image, or A color image signal is input from a computer, a multi-color image reading device, or a color image transmitting device, and is subjected to processing such as synthesis, and is applied to a color image output device for outputting to the above-described color printer. Things.

原稿は、まず図示しない露光ランプにより照射され、
反射光はカラー読み取りセンサ500aにより画像ごとに色
分解されて読み取られ、増幅回路501aで所定レベルに増
幅される。533aはカラー読み取りセンサを駆動するため
のパルス信号を供給するCCDドライバーであり、必要な
パルス源はシステムコントロールパルスジエネレータ53
4aで生成される。
The original is first irradiated by an exposure lamp (not shown),
The reflected light is color-separated for each image by the color reading sensor 500a and read, and is amplified to a predetermined level by the amplifier circuit 501a. 533a is a CCD driver that supplies a pulse signal for driving a color reading sensor, and the necessary pulse source is a system control pulse generator 53.
Generated in 4a.

第3図にカラー読み取りセンサおよび駆動パルスを示
す。第3図(a)は本例で使用されるカラー読み取りセ
ンサであり、主走査方向を5分割して読み取るべく63.5
μmを1画素として(4dot/inch(以下dpiという))、
1024画素、すわなち図の如く1画素を主走査方向にG,B,
Rで3分割しているので、トータル1024×3=3072の有
効画素数を有する。一方、各チツプ58〜62は同一セラミ
ツク基板上に形成され、センサの1,3,5番目(58a,60a,6
2a)は同一ラインLA上に、2,4番目はLAとは4ライン分
(63.5μm×4=254μm)だけ離れたラインLB上に配
置され、原稿読み取り時は、矢印AL方向に走査する。
FIG. 3 shows a color reading sensor and a driving pulse. FIG. 3A shows a color reading sensor used in the present example.
μm as one pixel (4dot / inch (hereinafter referred to as dpi))
1024 pixels, that is, one pixel as shown in the figure, G, B,
Since the image is divided into three by R, the total number of effective pixels is 1024 × 3 = 3072. On the other hand, the chips 58 to 62 are formed on the same ceramic substrate, and the first, third and fifth sensors (58a, 60a,
2a) is arranged on the same line LA, and the second and fourth are arranged on a line LB which is four lines away from LA (63.5 μm × 4 = 254 μm), and scans in the direction of arrow AL when reading a document.

各5つのCCDのうち1,3,5番目は駆動パルス群ODRV118a
に、2,4番目はEDRV119aにより、それぞれ独立にかつ同
期して駆動される。ODRV118aに含まれるO01A,O02A,ORS
とEDRV119aに含まれるE01A,E02A,ERSはそれぞれ各セン
サ内での電荷転送クロツク、電荷リセツトパルスであ
り、1,3,5番目と2,4番目との相互干渉やノイズ制限のた
め、お互いにジツタにないように全く同期して生成され
る。このため、これらパルスは1つの基準発振源OSC558
a(第2図)から生成される。
The driving pulse group ODRV118a is the first, third, and fifth of each of the five CCDs.
The second and fourth are driven independently and synchronously by the EDRV 119a. O01A, O02A, ORS included in ODRV118a
And E01A, E02A, and ERS included in EDRV119a are the charge transfer clock and charge reset pulse in each sensor, respectively. It is generated completely synchronously so as not to be in the jitter. For this reason, these pulses are generated by one reference oscillation source OSC558.
a (FIG. 2).

第4図(a)はODRV118a,EDRV119aを生成する回路ブ
ロツク、第4図(b)はタイミングチヤートであり、第
2図システムコントロールパルスジエネレータ534aに含
まれる。単一のOSC558aより発生される原クロツクCLK0
を分周したクロツクK0135はODRVとEDRVの発生タイミン
グを決める基準信号SYNC2,SYNC3を生成するクロツクで
あり、SYNC2,SYNC3はCPUバスに接続された信号線22によ
り設定されるプリセツタブルカウンタ64a,65aの設定値
に応じて出力タイミングが決定され、SYNC2,SYNC3は分
周器66a,67aおよび駆動パルス生成部68a,69aを初期化す
る。すなわち、本ブロツクに入力されるHSYNC118を基準
とし、全て1つの発振源OSC558aより出力されるCLK0お
よび全て同期して発生している分周クロツクにより生成
されているので、ODRV118aとEDRV119aのそれぞれのパル
ス群は全くジツタのない同期した信号として得られ、セ
ンサ間の干渉による信号の乱れを防止できる。
FIG. 4 (a) is a circuit block for generating ODRV 118a and EDRV 119a, and FIG. 4 (b) is a timing chart, which is included in the system control pulse generator 534a in FIG. Original clock CLK0 generated from a single OSC558a
K0135 is a clock for generating reference signals SYNC2, SYNC3 for determining the timing of ODRV and EDRV generation, and SYNC2, SYNC3 are presettable counters 64a, set by the signal line 22 connected to the CPU bus. The output timing is determined according to the set value of 65a, and SYNC2 and SYNC3 initialize frequency dividers 66a and 67a and drive pulse generators 68a and 69a. That is, based on the HSYNC 118 input to this block as a reference, all the pulses are generated by the CLK0 output from one oscillation source OSC558a and the frequency-divided clocks generated in synchronization with each other, so that the respective pulses of the ODRV118a and the EDRV119a The groups are obtained as synchronized signals without any jitter, and signal disturbance due to interference between sensors can be prevented.

ここで、お互いに同期して得られたセンサ駆動パルス
ODRV118aは1,3,5番目のセンサ58a,60a,62aに、EDRV119a
は2,4番目のセンサ59a,61aに供給され、各センサ58a,59
a,60a,61a,62aからは駆動パルスに同期してビデオ信号V
1〜V5が独立に出力され、第2図に示される各チヤンネ
ル毎で独立の増幅回路501−1〜501−5で所定の電圧値
に増幅され、同軸ケーブル101aを通して第3図(b)の
OOS129aのタイミングでV1,V3,V5がEOS134aのタイミング
でV2,V4の信号が送出されビデオ画像処理回路に入力さ
れる。
Here, the sensor drive pulses obtained in synchronization with each other
ODRV118a is connected to the first, third and fifth sensors 58a, 60a and 62a, and the EDRV119a
Is supplied to the second and fourth sensors 59a and 61a, and the respective sensors 58a and 59a
a, 60a, 61a, 62a
1 to V5 are output independently, amplified to a predetermined voltage value by independent amplifier circuits 501-1 to 501-5 for each channel shown in FIG. 2, and passed through a coaxial cable 101a as shown in FIG.
The signals V1, V3, and V5 are transmitted at the timing of OOS 129a, and the signals of V2 and V4 are transmitted at the timing of EOS 134a, and input to the video image processing circuit.

ビデオ画像処理回路に入力された原稿を5分割に分け
て読み取って得られたカラー画像信号は、サンプルホー
ルド回路S/H502aにてG(グリーン),B(ブルー),R
(レツド)の3色に分離される。従ってS/Hされたのち
は3×5=15系統の信号処理される。
A color image signal obtained by reading the original input to the video image processing circuit by dividing it into five divisions is G (green), B (blue), and R by the sample / hold circuit S / H502a.
(Red) are separated into three colors. Therefore, after S / H, signal processing of 3 × 5 = 15 systems is performed.

S/H回路502aにより、各色R,G,B毎にサンプルホールド
されたアナログカラー画像信号は、次段A/D変換回路503
aで各1〜5チヤンネルごとでデジタル化され、各1〜
5チヤンネル独立に並列で、次段に出力される。
The analog color image signal sampled and held for each color R, G, B by the S / H circuit 502a is converted to a next-stage A / D conversion circuit 503.
In a, each 1-5 channel is digitized, and each 1-channel
The data is output to the next stage in parallel for 5 channels independently.

さて、本実施例では前述したように4ライン分(63.5
μm×4=254μm)の間隔を副走査方向に持ち、かつ
主走査方向に5領域に分割した5つの千鳥状センサで原
稿読み取りを行っているため、先行走査しているチヤン
ネル2,4と残る1,3,5では読み取る位置がズレている。そ
こでこれを正しくつなぐために、複数ライン分のメモリ
を備えたズレ補正回路504aによって、そのズレ補正を行
っている。
In this embodiment, as described above, four lines (63.5
(μm × 4 = 254 μm) in the sub-scanning direction, and the original is read by five staggered sensors divided into five regions in the main scanning direction. At 1, 3, and 5, the reading position is shifted. Therefore, in order to connect these correctly, the misalignment is corrected by a misalignment correction circuit 504a having memories for a plurality of lines.

次に、第5図(a)を用いて黒補正/白補正回路506a
における黒補正動作を説明する。第5図(b)のように
チヤンネル1〜5の黒レベル出力はセンサに入力する光
量が微少の時、チツプ間、画素間のバラツキが大きい。
これをそのまま出力し画像を出力すると、画像のデータ
部にスジやムラが生じる。そこで、この黒部の出力バラ
ツキを補正する必要が有り、第5図(a)のような回路
で補正を行う。原稿読取り動作に先立ち、原稿走査ユニ
ツトを原稿台先端部の非画像領域に配置された均一濃度
を有する黒色板の位置へ移動し、ハロゲンを点灯し黒レ
ベル画像信号を本回路に入力する。ブルー信号BINに関
しては、この画像データの1ライン分を黒レベルRAM78a
に格納すべく、セレクタ82aでAを選択()、ゲート8
0aを閉じ()、81aを開く。すなわち、データ線は151
a→152a→153aと接続され、一方RAM78aのアドレス入力1
55aには▲▼で初期化され、VCLKをカウント
するアドレスカウンタ84aの出力154aが入力されるべく
セレクタ83aに対するが出力され、1ライン分の黒レ
ベル信号がRAM78aの中に格納される(以上黒基準値取込
みモードと呼ぶ)。
Next, a black correction / white correction circuit 506a will be described with reference to FIG.
Will be described. As shown in FIG. 5B, the black level outputs of the channels 1 to 5 have large variations between chips and between pixels when the amount of light input to the sensor is small.
If this is output as it is to output an image, streaks and unevenness occur in the data portion of the image. Therefore, it is necessary to correct the output variation of the black portion, and the correction is performed by a circuit as shown in FIG. Prior to the original reading operation, the original scanning unit is moved to a position of a black plate having a uniform density arranged in the non-image area at the leading end of the original platen to turn on the halogen and to input a black level image signal to this circuit. As for the blue signal B IN , one line of this image data is stored in the black level RAM 78a.
A is selected by the selector 82a to store it in the
Close 0a () and open 81a. That is, the data line is 151
a → 152a → 153a, while RAM78a address input 1
55a is initialized by ▲ ▼, and the output to the selector 83a is output so that the output 154a of the address counter 84a that counts VCLK is input, and a black level signal for one line is stored in the RAM 78a (the above is referred to as black). This is called a reference value acquisition mode).

画像読み込み時には、RAM78aはデータ読み出しモード
となり、データ線153a→157aの経路で減算器79aのB入
力へ毎ライン、1画素ごとに読み出され入力される。す
なわち、この時ゲート81aは閉じ()、80aは開く
()。また、セレクタ86aはA出力となる。従って、
黒補正回路出力156aは、黒レベルデータDK(i)に対
し、例えばブルー信号の場合BIN(i)−DK(i)=B
OUT(i)として得られる(黒補正モードと呼ぶ)。同
ようにグリーンGIN,レツドRINも77aG,77aGにより同様の
制御が行われる。また、本制御のための各セレクタゲー
トの制御線,,,,は、CPU22(第2図)のI
/Oとして割り当てられたラツチ85aによりCPU制御で行わ
れる。なお、セレクタ82a,83a,86aをB選択することに
よりCPU22によりRAM78aをアクセス可能となる。
At the time of image reading, the RAM 78a is in the data reading mode, and is read and input for each line and one pixel to the B input of the subtractor 79a via the data line 153a → 157a. That is, at this time, the gate 81a closes () and the gate 80a opens (). The selector 86a has an A output. Therefore,
The black correction circuit output 156a is, for example, B IN (i) −DK (i) = B in the case of a blue signal with respect to the black level data DK (i).
OUT (i) (referred to as black correction mode). Similarly, the green G IN and the red R IN are similarly controlled by 77aG and 77aG. The control lines of each selector gate for this control are connected to the I / O of the CPU 22 (FIG. 2).
This is performed under CPU control by the latch 85a assigned as / O. The RAM 78a can be accessed by the CPU 22 by selecting the selectors 82a, 83a, 86a by B.

次に、第6図で黒補正/白補正回路506aにおける白レ
ベル補正(シエーデイング補正)を説明する。白レベル
補正は原稿走査ユニツトを均一な白色板の位置に移動し
て照射した時の白色データに基づき、照明系、光学系や
センサの感度バラツキの補正を行う。基本的な回路構成
を第6図(a)に示す。基本的な回路構成は第5図
(a)と同一であるが、黒補正では減算器79aにて補正
を行っていたのに対し、白補正では乗算器79′aを用い
る点が異なるのみであるので同一部分の説明は省く。
Next, white level correction (shading correction) in the black correction / white correction circuit 506a will be described with reference to FIG. In the white level correction, the sensitivity variation of the illumination system, the optical system, and the sensor is corrected based on the white data when the original scanning unit is moved to the position of the uniform white plate and irradiated. FIG. 6 (a) shows a basic circuit configuration. The basic circuit configuration is the same as that shown in FIG. 5 (a), except that the black correction is performed by the subtractor 79a, whereas the white correction uses a multiplier 79'a. Therefore, the description of the same part is omitted.

色補正時に、原稿を読み取るためのCCD(500a)が均
一白色板の読み取り位置(ホームポジシヨン)にある
時、すなわち、複写動作または読み取り動作に先立ち、
図示しない露光ランプを点灯させ、均一白レベルの画像
データを1ライン分の補正RAM78′aに格納する。例え
ば、主走査方向A4長手方向の幅を有するとすれば、16pe
l/mmで16×297mm=4752画素、すなわち少なくともRAMの
容量は4752バイトであり、第6図(b)のごとく、i画
素目の白色板データWi(i=1〜4752)とするとRAM7
8′aには第6図(c)のごとく、各画素毎の白色板に
対するデータが格納される。
At the time of color correction, when the CCD (500a) for reading the original is at the reading position (home position) of the uniform white plate, that is, before the copying operation or the reading operation,
An unillustrated exposure lamp is turned on, and image data of a uniform white level is stored in the correction RAM 78'a for one line. For example, if it has a width in the main scanning direction A4 longitudinal direction, 16pe
16/297 mm = 4752 pixels at l / mm, that is, at least the capacity of the RAM is 4752 bytes. As shown in FIG. 6 (b), if the white plate data Wi (i = 1 to 4752) of the i-th pixel is RAM7
As shown in FIG. 6 (c), 8'a stores data on the white plate for each pixel.

一方、Wiに対し、i番目の画素の通常画像の読み取り
値Diに対し補正後のデータDo=Di×FFH/Wiとなるべきで
ある。そこでCPU22より、ラツチ85′a′,′,
′,′に対しゲート80′a,81′aを開き、さらにセ
レクタ82′a,83′a,86′aにてBが選択されるよう出力
し、RAM78′aをCPUアクセス可能とする。次に、第6図
(d)に示す手順でCPU22は先頭画素Woに対しFFH/Wo,W1
に対しFF/W1…と順次演算してデータの置換を行う。色
成分画像のブルー成分に対し終了したら(第6図(d)
StepB)同様にグリーン成分(StepG)、レツド成分(St
epR)と順次行い、以後、入力される原画像データDiに
対してDo=Di×FFH/Wiが出力されるようにゲート80′a
が開(′)、81′aが閉(′)、セレクタ83′a,8
6′aはAが選択され、RAM78′aから読み出された係数
データFFH/Wiは信号線153a→157aを通り、一方から入力
された原画像データ151aとの乗算がとられ出力される。
On the other hand, for Wi, the data Do corrected to the read value Di of the normal image of the i-th pixel should be Do = Di × FF H / Wi. Then, the CPU 85 sends the latches 85'a ',',
Gates 80'a and 81'a are opened for 'and', and selectors 82'a, 83'a and 86'a output so that B is selected, and the RAM 78'a can be accessed by the CPU. Next, according to the procedure shown in FIG. 6 (d), the CPU 22 applies FF H / Wo, W 1 to the first pixel Wo.
FF / W 1 ... Are sequentially operated to replace data. When the process is completed for the blue component of the color component image (FIG. 6D)
Step B) Similarly, the green component (Step G) and the red component (St
epR), and thereafter, the gate 80'a so that Do = Di × FF H / Wi is output for the input original image data Di.
Is open ('), 81'a is closed ('), and selectors 83'a, 8
A is selected for 6'a, and the coefficient data FF H / Wi read from the RAM 78'a passes through the signal line 153a → 157a, is multiplied by the original image data 151a input from one, and is output. .

以上のごとく、画像入力系の黒レベル感度、CCDの暗
電流バラツキ、各センサー間感度バラツキ、光学系光量
バラツキや白レベル感度等種々の要因に基づく、黒レベ
ル、白レベルの補正を行い、主走査方向にわたって、
白,黒とも各色ごとに均一に補正された画像データBOUT
101,GOUT102,ROUT103が得られる。ここで得られた白お
よび黒レベル補正された各色分解画像データは、不図示
の操作部からの指示により特定の色濃度、あるいは特定
の色比率を有する画像上の画素を検出して、同じく操作
部より指示される他の色濃度、あるいは色比率にデータ
変換を行う色変換回路Bに送出される。
As described above, the black level and white level are corrected based on various factors such as the black level sensitivity of the image input system, the dark current variation of the CCD, the variation of the sensitivity between each sensor, the variation of the light intensity of the optical system, and the sensitivity of the white level. Over the scanning direction,
Image data B OUT uniformly corrected for each color for both white and black
101, G OUT 102 and R OUT 103 are obtained. The obtained color-separated image data of which the white and black levels have been corrected are obtained by detecting pixels on an image having a specific color density or a specific color ratio according to an instruction from an operation unit (not shown), and performing the same operation. The data is sent to a color conversion circuit B for performing data conversion to another color density or a color ratio specified by the unit.

<色変換> 第7図は色変換(階調色変換と濃度色変換)ブロツク
図である。第7図の回路は8ビツトの色分解信号RIN,G
IN,BIN(1b〜3b)に対してCPU20によってレジスタ6bに
設定された任意の色を判定する色検出部5b、複数ケ所に
対して色検出、色変換を行うためのエリア信号Ar4b、前
記色検出部により出力され“特定色である”という信号
(以下ヒツト信号と呼ぶ)を主走査、副走査方向(第7
図の例では副走査方向のみ)に拡げる処理を行うライン
メモリ10b〜11b、ROゲート12b、拡げられたヒツト信号3
4bと非矩形信号(矩形を含む)BHi27bより生成される色
変換イネーブル信号33b、イネーブル信号33bと入力色分
解データ(RIN,GIN,BIN1b〜3b)、エリア信号Ar4の同期
合わせのためのラインメモリ13b〜16b、デイレイ回路17
b〜20b、イネーブル信号33b、同期合わせされた色分解
データ(RIN′,GIN′,BIN′21b〜23)、エリア信号Ar′
24bおよびCPU20により、レジスタ26bに設定された色変
換後の色データに基づいて色変換を行う色変換部25b、
色変換処理された色分解データ(ROUT,GOUT,BOUT 28b
〜30b)、ROUT,GOUT,BOUTに同期して出力するヒツト信
号HOUT31bより構成される。
<Color Conversion> FIG. 7 is a block diagram of color conversion (gradation color conversion and density color conversion). The circuit of FIG. 7 is an 8-bit color separation signal R IN , G
IN , B IN (1b to 3b), a color detection unit 5b for determining an arbitrary color set in the register 6b by the CPU 20, an area signal Ar4b for performing color detection and color conversion for a plurality of locations, A signal (hereinafter referred to as a hit signal) output from the color detection unit and indicating that the color is a specific color is referred to as a “hit signal” in the main scanning direction and the sub scanning direction (the
In the example shown in the figure, only the line memories 10b to 11b for performing processing for expanding in the sub-scanning direction, the RO gate 12b, and the expanded hit signal 3
4b and non-rectangular signal (including square) color is generated from BHi27b conversion enable signal 33b, the input color separation data enable signal 33b (R IN, G IN, B IN 1b~3b), the synchronization of the area signal Ar4 Line memories 13b to 16b for the delay circuit 17
b to 20b, enable signal 33b, synchronized color separation data (R IN ', G IN ', B IN '21b to 23), area signal Ar'
24b and the CPU 20, the color conversion unit 25b that performs color conversion based on the color data after the color conversion set in the register 26b,
Color separation processed color separation data (R OUT , G OUT , B OUT 28b
-30b), and a hit signal H OUT 31b output in synchronization with R OUT , G OUT , and B OUT .

次に、階調色判定および階調色変換のアルゴリズムの
概要を述べる。ここに階調色判定、階調色変換とは、色
判定、色変換を行うにあたって同一色相の色に対し、濃
度値を保存して色変換を行うべく同一色相の色判定、同
一色相の色変換を行うことである。
Next, an outline of an algorithm for gradation color determination and gradation color conversion will be described. Here, the gradation color determination and the gradation color conversion are the same hue color determination and the same hue color for performing the color conversion while preserving the density value for the color having the same hue in performing the color determination and the color conversion. To do the conversion.

同じ色(ある色相)は、例えばレツド信号R1とグリー
ン信号G1とブルー信号B1との比が等しいことが知られて
いる。
Same color (there hue), for example the ratio between-intensity signal R 1 and the green signal G 1 and Blue signal B 1 is possible is known equal.

そこで色変換したい色の内1つ(ここでは最大値色、
以下主色と呼ぶ)のデータM1を選び、それと他の2色の
データとの比を求める。例えば、主色がRの時はM1=R1
とし、G1/M1,B1/M1を求める。
Therefore, one of the colors to be converted (here, the maximum value color,
Select data M 1 below referred to as primary colors), therewith obtaining the ratio of the other two colors data. For example, when the main color is R, M 1 = R 1
And G 1 / M 1 and B 1 / M 1 are obtained.

そして入力データRi,Gi,Biに対し、 但し、α11≦1 α22≦1 が成り立っているものを色変換する画素と判定する。Then, for the input data R i , G i , B i , However, a pixel that satisfies α 1 , β 1 , γ 1 ≦ 1 α 2 , β 2 , γ 2 ≦ 1 is determined to be a pixel to be subjected to color conversion.

さらに色変換後のデータ(R2,G2,B2)も、そのデータ
の内の主色(ここでは最大値色)のデータM2と他の2色
のデータとの比を求める。
Further, also for the data (R 2 , G 2 , B 2 ) after the color conversion, the ratio between the data M 2 of the primary color (here, the maximum value color) and the data of the other two colors is obtained.

例えばG2が主色の時は、M2=G2とし、R2/M2,B2/M2
求める。
For example, when G 2 is the main color, M 2 = G 2, and R 2 / M 2 and B 2 / M 2 are obtained.

そして入力データの主色M1に対して、 を求める。And the input data to the main color M 1, Ask for.

もし、データが色変換画素であれば、 を出力、色変換画素でなければ、(Ri,Gi,Bi)を出力す
る。
If the data is a color conversion pixel, If the pixel is not a color conversion pixel, (R i , G i , B i ) is output.

これにより、階調を持った同色相の部分を全て検出
し、階調に応じた色変換データを出力することが可能に
なる。
As a result, it is possible to detect all portions of the same hue having a gradation and output color conversion data corresponding to the gradation.

第8図は色判定回路の一例を示すブロツク図である。
この部分は色変換する画素を検出する部分である。
FIG. 8 is a block diagram showing an example of the color judgment circuit.
This part is a part for detecting a pixel to be color-converted.

この図において、50bはRIN b1,GIN b2,BIN b3の入力
データをスムージングするスムージング部、51bはスム
ージング部の出力の1つ(主色)を選択するセレクタ52
bR,52bG,52bBはセレクタ51bの出力と固定値R0,G0,B0
一方を選択するセレクタ、54bR,54bG,54bBはORゲート、
63b,64bR,64bG,64bBは、それぞれエリア信号Ar10,Ar20
に基づいてセレクタ51b,52bR,52bG,52bBにセレクト信号
をセツトするためのセレクタ、56bR,56bG,56bBと57bR,5
7bG,57bBとはそれぞれの上限と下限の計算をする乗算器
である。
In this figure, 50b is a smoothing unit for smoothing the input data of R IN b1, G IN b2, and B IN b3, and 51b is a selector 52 for selecting one of the outputs (primary colors) of the smoothing unit.
b R , 52b G , 52b B are selectors for selecting one of the output of the selector 51b and the fixed value R 0 , G 0 , B 0 , 54b R , 54b G , 54b B are OR gates,
63b, 64b R , 64b G , 64b B are the area signals Ar10, Ar20, respectively.
The selector 51b, 52b R, 52b G, selector for excisional a select signal 52b B, 56b R, 56b G , 56b B and 57 b R, 5 on the basis of the
7b G and 57b B are multipliers for calculating the upper and lower limits, respectively.

また、CPU20が設定するそれぞれの上限比率レジスタ5
8bR,58bG,58bB、下限比率レジスタ59bR,59bG,59bBはそ
れぞれエリア信号Ar30に基づいて複数のエリアに対して
色検出するためのデータをセツトできる。
Also, each upper limit ratio register 5 set by CPU 20
8b R , 58b G , 58b B and the lower limit ratio registers 59b R , 59b G , 59b B can set data for color detection for a plurality of areas based on the area signal Ar30.

ここで、Ar10,Ar20,Ar30は、第7図Ar4bを基に作った
信号で、それぞれ必要な段数のDF/Fが入っている。また
61bはANDゲート、62bはORゲート、67bはレジスタであ
る。
Here, Ar10, Ar20, and Ar30 are signals generated based on Ar4b in FIG. 7, and each has a required number of DF / Fs. Also
61b is an AND gate, 62b is an OR gate, and 67b is a register.

次に、実際の動きの説明を行う。RIN b1,GIN b2,BIN
b3をそれぞれスムージングしたデータR′,G′,B′の内
の1つを、CPU20がセツトするセレクト信号S1によりセ
レクタ51bでセレクトして、主色データが選ばれる。こ
こで、CPU20はレジスタ65b,66bにそれぞれ異なるデータ
A,Bをセツトし、セレクタ63bがAr10信号に応じてA,Bの
いずれかをセレクトしS1信号としてセレクタ51bに入力
する。
Next, the actual movement will be described. R IN b1, G IN b2, B IN
b3 data were smoothed, respectively R ', G', one of the B ', CPU 20 and selection by the selector 51b by the select signals S 1 which is excisional primary color data is selected. Here, the CPU 20 stores different data in the registers 65b and 66b, respectively.
A, and excisional a B, the selector 63b is input A, the selector 51b either a B as the select and S 1 signal in response to Ar10 signal.

このように、レジスタを65b,66bと2つ用意し、異な
るデータをセレクタ63bのA,Bに入力し、エリア信号Ar10
がそのいずれかをセレクトする構成により、複数のエリ
アに対して別々の色検出を行うことができる。このエリ
ア信号Ar10は矩形領域のみでなく、非矩形領域について
の信号であってもよい。
In this way, two registers 65b and 66b are prepared, and different data are input to A and B of the selector 63b, and the area signal Ar10
By selecting one of them, separate color detection can be performed for a plurality of areas. This area signal Ar10 may be a signal for a non-rectangular area as well as a rectangular area.

次のセレクタ52bR,52bG,52bBでは、CPU20がセツトす
るR0,G0,B0かセレクタ51bで選ばれた主色データのいず
れかが、デコーダ53bの出力53ba〜53bcと固定色モード
信号S2とにより生成されるセレクト信号によりセレクト
される。なお、セレクタ64bR,64bG,64bBは、エリア信号
Ar20に応じてA,Bのいずれかを選択することにより、セ
レクタ63bの場合同様、複数のエリアに対する異なる色
の検出を行うことができるようにしている。ここで、
R0,G0,B0は従来の色変換(固定色モード)および階調色
判定における主色の時に選択され、主色データは階調色
変換の主色以外の色の時選択される。
In the next selectors 52b R , 52b G , 52b B , either the R 0 , G 0 , B 0 set by the CPU 20 or the main color data selected by the selector 51b is output to the outputs 53ba to 53bc of the decoder 53b and fixed colors. is select by a select signal generated by the mode signal S 2. The selectors 64b R , 64b G , and 64b B output the area signal
By selecting either A or B according to Ar20, it is possible to detect different colors for a plurality of areas as in the case of the selector 63b. here,
R 0 , G 0 , and B 0 are selected for the main color in the conventional color conversion (fixed color mode) and gradation color determination, and the main color data is selected for a color other than the main color in the gradation color conversion. .

なお、オペレータはこの固定色判定の階調色判定との
選択を操作部から自由に設定できる。あるいは、例えば
デジタイザのような入力装置から入力された色データ
(色変換前の色のデータ)によりソフトで変えることも
可能である。
The operator can freely select the fixed color determination and the gradation color determination from the operation unit. Alternatively, for example, it is also possible to change by software according to color data (color data before color conversion) input from an input device such as a digitizer.

これらのセレクタ52bR,52bG,52bBの出力と、CPU20に
より設定された上限比率レジスタ58bR,58bG,58bB、下限
比率レジスタ59bR,59bG,59bBとから、それぞれR′,
G′,B′の上限値および下限値が乗算器56bR,56bG,56bB
および57bR,57bG,57bBにより計算されて、ウインドウコ
ンパレータ60bR,60bG,60bBに上下限値として設定され
る。
From the outputs of these selectors 52b R , 52b G , 52b B and the upper limit ratio registers 58b R , 58b G , 58b B and the lower limit ratio registers 59b R , 59b G , 59b B set by the CPU 20, R ′,
The upper and lower limit values of G ′ and B ′ are multipliers 56b R , 56b G and 56b B
And 57b R, 57b G, is calculated by 57 b B, the window comparator 60b R, 60b G, is set as the upper and lower limit values in 60b B.

ウインドウコンパレータ60bR,60bG,60bBで主色のデー
タがある範囲に入り、かつ主色外の2色がある範囲内に
入っているか否かがANDゲート61bにて判定される。レジ
スタ67bは判定部のイネーブル信号68bにより判定信号に
かかわらず“1"をたてることが可能である。その場合に
は“1"をたてた部分は変換すべき色が存在することとな
る。
In the window comparators 60b R , 60b G , and 60b B , it is determined by the AND gate 61b whether or not the main color data falls within a certain range and two colors other than the main color fall within a certain range. The register 67b can set "1" regardless of the determination signal by the enable signal 68b of the determination unit. In that case, the part to which "1" is set has a color to be converted.

以上の構成により固定色判定または階調色判定が複数
のエリアに対して可能になる。
With the above configuration, the fixed color determination or the gradation color determination can be performed for a plurality of areas.

第9図は色変換回路の一例のブロツク図である。この
回路により色判定部5bの出力7bに基づいて色変換された
信号もしくは元の信号が選択される。
FIG. 9 is a block diagram of an example of the color conversion circuit. This circuit selects a signal that has undergone color conversion or an original signal based on the output 7b of the color determination unit 5b.

第9図において色変換部25bはセレクタ111b、変換後
の色の主色データ(ここでは最大値)に対する各々の比
を設定するレジスタ112bR1,112bR2,112bG1,112bG2,112b
B1,112bB2、乗算器113bR,113bG,113bB、セレクタ114bR,
114bG,114bB、セレクタ115bR,115bG,115bB、ANDゲート3
2b、第7図エリア信号Ar′24に基づいて生成されるAr5
0,Ar60,Ar70によりCPU20よりセツトされるデータをセレ
クタ111b、乗算器113bR,113bG,113bB、セレクタ114bR,1
14bG,114bBにセツトするセレクタ117b,112bR,112bG,112
bB,116bR,116bG,116bB、デイレイ回路118bにより構成さ
れる。
In FIG. 9, the color conversion unit 25b includes a selector 111b and registers 112b R1 , 112b R2 , 112b G1 , 112b G2 , 112b for setting respective ratios of the converted color to the main color data (here, the maximum value).
B1, 112b B2, the multiplier 113b R, 113b G, 113b B , the selector 114b R,
114b G , 114b B , selector 115b R , 115b G , 115b B , AND gate 3
2b, Ar5 generated based on area signal Ar'24 in FIG. 7
0, Ar60, Ar70 the data selector 111b to be excisional from CPU 20, the multiplier 113b R, 113b G, 113b B , the selector 114b R, 1
Selectors 117b, 112b R , 112b G , 112 to be set to 14b G , 114b B
b B , 116b R , 116b G , 116b B and a delay circuit 118b.

次に実際の動きの説明を行う。 Next, the actual movement will be described.

セレクタ111bは、入力信号RIN′21b,GIN′22b,BIN′2
3bのうちの1つ(主色)をセレクト信号S5に応じて選択
する。ここで信号S5はCPU20により設定された2つのデ
ータに対しエリア信号Ar40がセレクタ117bをA,Bのいず
れかに選択することにより発生する。このようにして、
複数のエリアに対する色変換処理が可能となる。
The selector 111b receives the input signals R IN '21b, G IN ' 22b, B IN '2
One of 3b (primary colors) is selected according to the select signal S5. Here, the signal S5 is generated when the area signal Ar40 selects the selector 117b to either A or B for the two data set by the CPU 20. In this way,
Color conversion processing can be performed on a plurality of areas.

セレクタ111bにより選択された信号は乗算器113bR,11
3bG,113bBにおいてCPU20により設定されたレジスタ値と
の乗算が行われる。ここでもエリア信号Ar50が2つのレ
ジスタ値112bR1・112bR2,112bG1・112bG2,112bB1・112b
B2をそれぞれセレクタ112bR,112bG,112bBにより選択す
ることにより複数エリアに対して異なる色変換処理が可
能となる。
The signal selected by the selector 111b is applied to multipliers 113b R , 11
In 3b G and 113b B , multiplication with the register value set by the CPU 20 is performed. Again, the area signal Ar50 has two register values 112b R1 , 112b R2 , 112b G1 , 112b G2 , 112b B1 , 112b
By selecting B2 by the selectors 112b R , 112b G , and 112b B , different color conversion processes can be performed on a plurality of areas.

次にセレクタ114bR,114bG,114bBにて乗算の結果とCPU
20が設定した2つの固定値Ro′・Ro″,Go′・Go″,Bo′
・Bo″の内エリア信号Ar70によりセレクタ116bR,116bG,
116bBにおいて選択された固定値のいずれか一方がモー
ド信号S6により選ばれる。ここでもモード信号S6はS5と
同様の方法でエリア信号Ar60により選択されたものが用
いられる。
Next, the results of the multiplication by the selectors 114b R , 114b G and 114b B and the CPU
Two fixed values Ro '/ Ro ", Go'-Go", Bo' set by 20
Selectors 116b R , 116b G ,
One of the fixed values selected in 116b B is selected by the mode signal S6. Here, as the mode signal S6, a signal selected by the area signal Ar60 in the same manner as in S5 is used.

最後にセレクタ115bR,115bG,115bBにおいてセレクト
信号SB′を用いてRIN″,GIN″,BIN″(RIN′,GIN′,
BIN′を遅延させタイミング調整したもの)とセレクタ1
14bR,114bG,114bBの出力とのいずれかが選択され、
ROUT,GOUT,BOUTとして出力される。またヒツト信号HOUT
もROUT,GOUT,BOUTと同期して出力される。
Finally selector 115b R, 115b G, 'with R IN ", G IN", B IN "(R IN' select signal S B in 115b B, G IN ',
BIN 'delayed and timing adjusted) and selector 1
Either 14b R , 114b G or 114b B output is selected,
Output as R OUT , G OUT , B OUT . Hit signal H OUT
Are also output in synchronization with R OUT , G OUT , and B OUT .

ここでセレクタ信号SB′は、色判定結果34bと色変換
イネーブル信号BHi34bのANDをとったものに遅延をかけ
たものである。このBHi信号として例えば第10図の点線
のような非矩形イネーブル信号を入力すれば非矩形領域
に対して色変換処理を施すことができる。この場合エリ
ア信号としては一点鎖線の如き領域、つまり点線より求
められる左最上位(第10図a)、右最上位(第10図
b)、左最下位(第10図c)、左最下位(第10図d)の
座標により生成される。また、非矩形領域信号BHiはデ
ジタイザ等の入力装置より入力される。この非矩形イネ
ーブル信号を用いて色変換をする場合、イネーブルのエ
リアを変換させたい所の境界に沿って指定できるため、
従来の矩形を用いた色変換に比べて色検出のスレシヨー
ルドを拡げることができる。従ってより検出能力がアツ
プし精度のよい階調色変換された出力画像を得ることが
できる。
Here, the selector signal S B ′ is obtained by delaying the AND of the color determination result 34b and the color conversion enable signal BHi34b. If a non-rectangular enable signal such as the dotted line in FIG. 10 is input as the BHi signal, color conversion processing can be performed on the non-rectangular area. In this case, the area signal is a region such as a one-dot chain line, that is, the uppermost left position (FIG. 10a), the uppermost right position (FIG. 10b), the lowermost left position (FIG. 10c), and the lower left position obtained from the dotted line. It is generated by the coordinates (Fig. 10d). The non-rectangular area signal BHi is input from an input device such as a digitizer. When color conversion is performed using this non-rectangular enable signal, the enable area can be specified along the boundary of the area to be converted.
Compared with the conventional color conversion using a rectangle, the threshold for color detection can be expanded. Therefore, it is possible to obtain an output image in which the detection capability is improved and the gradation color conversion is performed with high accuracy.

以上より色判定部5bの主色に応じた明度を持った色変
換(例えば赤色を青色に階調色変換する時薄い赤色は薄
い青色に、濃い赤色は濃い青色に変換)あるいは固定値
色色変換のいずれかを複数領域に対して自由に行うこと
ができる。
From the above, color conversion having lightness according to the main color of the color determination unit 5b (for example, when converting red to blue gradation color, light red is converted to light blue and dark red is converted to dark blue) or fixed value color conversion Can be freely performed on a plurality of regions.

さらに後述するようにヒツト信号HOUTを基にして特定
色のエリア(非矩形or矩形)だけにモザイク処理、テク
スチヤー処理、トリミング処理、マスキング処理等を施
すことができる。
Further mosaic only specific color area (non-rectangular or square) based on Hitsuto signal H OUT as described later, Tekusuchiya process, trimming process may be subjected to a masking process or the like.

そして第2図に示すように色変換回路Bの出力103,10
4,105は、反射率に比例した画像データから濃度データ
に変換するための対数変換回路C、原稿上の文字領域と
ハーフトーン領域、網点領域を判別する文字画像領域分
離回路I、および本システムとケーブル135,136,137を
介して外部機器とのデータを交信するための外部機器イ
ンターフエースMに送出される。
Then, as shown in FIG.
Reference numeral 4,105 denotes a logarithmic conversion circuit C for converting image data proportional to the reflectance into density data, a character image area separation circuit I for determining a character area and a halftone area, a halftone area on a document, and the present system. The data is transmitted to the external device interface M for exchanging data with the external device via the cables 135, 136, and 137.

次に、入力された光量に比例したカラー画像データ
は、人間の目に比視感度特性に合わせるための処理を行
う対数変換回路C(第2図)に入力される。
Next, the color image data proportional to the input light quantity is input to a logarithmic conversion circuit C (FIG. 2) which performs processing for matching the human eyes with the relative luminous efficiency characteristics.

ここでは、白=00H,黒=FFHとなるべく変換され、更
に原稿読み取りセンサーに入力される画像ソース、例え
ば通常の反射原稿と、フイルムプロジエクター等の透過
原稿、また同じ透過原稿でもネガフイルム、ポジフイル
ムまたはフイルムの感度,露光状態で入力されるガンマ
特性が異なっているため、第11図(a),(b)に示さ
れるごとく、対数変換用のLUT(ルツクアツプテーブ
ル)を複数有し、用途に応じて使い分ける。切り換え
は、信号線lg0,lg1,1g2により行われ、CPU22のI/Oポー
トとして、操作部等からの指示入力により行われる(第
2図)。ここで各B,G,Rに対して出力されるデータは、
出力画像の濃度値に対応しており、B(ブルー),G(グ
リーン),R(レツド)の各信号に対して、それぞれY
(イエロー),M(マゼンタ),C(シアン)のトナー量に
対応するので、これ以後の画像データは、イエロー,マ
ゼンタ,シアンと対応づける。
Here, white = 00 H, is as much as possible converted black = FF H, further image source to be input to the document reading sensor, for example, a normal reflective original, transparent original such as a film Puroji EKTAR and negative film in the same transparent original 11 (a) and 11 (b), there are a plurality of LUTs (lookup tables) for logarithmic conversion because the sensitivity of the positive film or the film and the gamma characteristics input in the exposure state are different. And use them according to the purpose. The switching is performed by the signal lines lg0, lg1, 1g2, and is performed by inputting an instruction from an operation unit or the like as an I / O port of the CPU 22 (FIG. 2). Here, the data output for each B, G, R is
It corresponds to the density value of the output image. For each signal of B (blue), G (green) and R (red), Y
(Yellow), M (magenta), and C (cyan) correspond to the toner amounts, so that the subsequent image data is associated with yellow, magenta, and cyan.

次に、対数変換により得られた原稿画像からの各色成
分画像データ、すなわちイエロー成分,マゼンタ成分,
シアン成分に対して、色補正回路Dにて次に記すごとく
色補正を行う。カラー読み取りセンサーに一画素ごとに
配置された色分解フイルターの分光特性は、第13図に示
す如く、斜線部のような不要透過領域を有しており、一
方、例えば転写紙に転写される色トナー(Y,M,C)も第1
4図のような不要吸収成分を有することはよく知られて
いる。そこで、各色成分画像データYi,Mi,Ciに対し、 なる各色の一次式を算出し色補正を行うマスキング補正
はよく知られている。更にYi,Mi,Ciにより、Min(Yi,M
i,Ci)(Yi,Mi,Ciのうちの最小値)を算出し、これをス
ミ(黒)として、後に黒トナーを加える(スミ入れ)操
作と、加えた黒成分に応じて各色材の加える量を減じる
下色除去(UCR)操作もよく行われる。第12図(a)
に、マスキング,スミ入れ、UCRを行う色補正回路Dの
回路構成を示す。本構成において特徴的なことは マスキングマトリクスを2系統有し、1本の信号線の
“1/0"で高速に切り換えることができる、 UCRの有り,なしが1本の信号線“1/0"で、高速に切
り換えることができる、 スミ量を決定する回路を2系統有し、“1/0"で高速に
切り換えることができる、 という点にある。
Next, each color component image data from the original image obtained by the logarithmic conversion, that is, a yellow component, a magenta component,
The color correction circuit D performs color correction on the cyan component as described below. As shown in FIG. 13, the spectral characteristics of the color separation filter arranged for each pixel in the color reading sensor have an unnecessary transmission region such as a hatched portion, while, for example, a color transferred to a transfer paper. Toner (Y, M, C) is also first
It is well known that it has an unnecessary absorption component as shown in FIG. Therefore, for each color component image data Yi, Mi, Ci, Masking correction for calculating a linear expression of each color and performing color correction is well known. Furthermore, by Yi, Mi, Ci, Min (Yi, M
i, Ci) (the minimum value of Yi, Mi, and Ci) is calculated as a sum (black), and black toner is added later (smearing). Undercolor removal (UCR) operations, which reduce the amount added, are also common. Fig. 12 (a)
2 shows a circuit configuration of a color correction circuit D that performs masking, darkening, and UCR. The feature of this configuration is that it has two masking matrices and can be switched at high speed with 1/0 of one signal line. It is possible to switch at a high speed with "1/0".

まず画像読み取りに先立ち、所望の第1のマトリクス
係数M1,第2のマトリクス係数M2をCPU22に接続されたバ
スより設定する。本例では であり、M1はレジスタ87d〜95dに、M2はレジスタ96d〜1
04dに設定されている。
First, prior to image reading, desired first matrix coefficients M 1 and second matrix coefficients M 2 are set from a bus connected to the CPU 22. In this example Where M 1 is in registers 87d-95d and M 2 is in registers 96d-
It is set to 04d.

また、111d〜122d,135d,131d,136dはそれぞれセレク
ターであり、S端子=“1"の時Aを選択、“0"の時Bを
選択する。従ってマトリクスM1を選択する場合切り換え
信号MAREA364=“1"に、マトリクスM2を選択する場合
“0"とする。
Reference numerals 111d to 122d, 135d, 131d, and 136d denote selectors, respectively, which select A when the S terminal is "1" and select B when the S terminal is "0". Accordingly the switching signal MAREA364 = "1" when selecting the matrix M 1, when selecting the matrix M 2 to "0".

また123dはセレクターであり、選択信号C0,C1(366
d),367d)により第12図(b)の真理値表に基づき出力
a,b,cが得られる。選択信号C0,C1およびC2は、出力され
るべき色信号に対応し、例えばY,M,C,Bkの順に(C2,C1,
C0)=(0,0,0),(0,0,1),(0,1,0),(1,0,0)、
更にモノクロ信号として(0,1,1)とすることにより所
望の色補正された色信号を得る。いま(C0,C1,C2)=
(0,0,0)、かつMAREA=“1"とすると、セレクタ123dの
出力(a,b,c)には、レジスタ87d,88d,89dの内容、従っ
て(aY1,−bM1,−CC1)が出力される。一方、入力信号Y
i,Mi,CiよりMin(Yi,Mi,Ci)=kとして算出される黒成
分信号374dは137dにてY=ax−b(a,bは定数)なる一
次変換をうけ、減算器124d,125d,126dのB入力に入力さ
れる。各減算器124d〜126dでは、下色除去としてY=Yi
−(ak−b),M=Mi−(ak−b),C=Ci−(ak−b)が
算出され、信号線377d,378d,379dを介して、マスキング
演算のための乗算器127d,128d,129dに入力される。
Also, 123d is a selector, and the selection signals C 0 and C 1 (366
Output based on the truth table of Fig. 12 (b) by d) and 367d)
a, b, c are obtained. The selection signals C 0 , C 1 and C 2 correspond to the color signals to be output, for example, in the order of Y, M, C, Bk (C 2 , C 1 ,
C 0 ) = (0,0,0), (0,0,1), (0,1,0), (1,0,0),
Further, by setting (0, 1, 1) as a monochrome signal, a desired color-corrected color signal is obtained. Now (C 0 , C 1 , C 2 ) =
If (0,0,0) and MAREA = "1", the output (a, b, c) of the selector 123d will have the contents of the registers 87d, 88d, 89d and therefore (a Y1 , −b M1 , − C C1 ) is output. On the other hand, the input signal Y
The black component signal 374d calculated as Min (Yi, Mi, Ci) = k from i, Mi, Ci undergoes a primary conversion at 137d such that Y = ax−b (a, b are constants), and a subtractor 124d, It is input to the B input of 125d and 126d. In each of the subtracters 124d to 126d, Y = Yi
− (Ak−b), M = Mi− (ak−b), and C = Ci− (ak−b) are calculated, and the multipliers 127d and 127d for the masking operation are provided via the signal lines 377d, 378d and 379d. Input to 128d and 129d.

乗算器127d,128d,129dには、それぞれA入力には(a
Y1,−bM1,−CC1)、B入力には上述した〔Yi−(ak−
b),Mi−(ak−b),Ci−(ak−b)〕=〔Yi,Mi,Ci〕
が入力されているので同図から明らかなように、出力D
OUTにはC2=0の条件(YorMorC)でYOUT=Yi×(aY1
+Mi×(−bM1)+Ci×(−CC1)が得られ、マスキング
色補正,下色除去の処理が施されたイエロー画像データ
が得られる。同様にして、 MOUT=Yi×(−aY2)+Mi×(−bM2)+Ci×(−CC2) COUT=Yi×(−aY3)+Mi×(−bM3)+Ci×(−CC3) がDOUTに出力される。色選択は、出力すべきカラープリ
ンターへの出力順に従って(C0,C1,C2)により第12図
(b)の表に従ってCPU22により制御される。レジスタ1
05d〜107d,108d〜110dは、モノクロ画像形成用のレジス
タで、前述したマスキング色補正と同様の原理により、
MONO=k1Yi+l1Mi+m1Ciにより各色に重み付け加算によ
り得ている。
The multipliers 127d, 128d, and 129d have (A)
Y1 , −b M1 , −C C1 ) and B input as described above [Yi− (ak−
b), Mi− (ak−b), Ci− (ak−b)] = [Yi, Mi, Ci]
As shown in the figure, the output D
For OUT , under the condition of C 2 = 0 (YorMorC), Y OUT = Yi × (a Y1 )
+ Mi × (−b M1 ) + Ci × (−C C1 ) is obtained, and yellow image data subjected to masking color correction and undercolor removal processing is obtained. Similarly, M OUT = Yi × (−a Y2 ) + Mi × (−b M2 ) + Ci × (−C C2 ) C OUT = Yi × (−a Y3 ) + Mi × (−b M3 ) + Ci × (−C C3 ) is output to D OUT . The color selection is controlled by the CPU 22 according to the order of output to the color printer to be output (C 0 , C 1 , C 2 ) according to the table of FIG. 12 (b). Register 1
05d to 107d and 108d to 110d are registers for forming a monochrome image, based on the same principle as the masking color correction described above.
MONO = k 1 Yi + l 1 Mi + m 1 Ci is obtained by weighting and adding each color.

またBk出力時はセレクタ131dの切り換え信号として入
力されるC2(368)により、C2=1、従って、一次変換
器133dで、Y=cx−dなる一次変換を受けてセレクター
131dより出力される。また、BkMJ110は後述する文字画
像領域分離回路Iの出力に基づき、黒い文字の輪郭部に
出力する黒成分信号である。色切換信号C0′,C1′,C2
366〜368は、CPUバス22に接続された出力ポート501より
設定され、MAREA364は領域信号発生回路364より出力さ
れる。ゲート回路150d〜153dは、後述する2値メモリ回
路(ビツトマツプメモリ)L537より読み出された非矩形
の領域信号DHi122によりDHi=“1"の時、信号C0′,
C1′,C2′=“1,1,0"となって、自動的にmonoの画像の
ためのデータが出力されるように制御する回路である。
Also, at the time of Bk output, C 2 = 1 due to C 2 (368) inputted as a switching signal of the selector 131d. Therefore, the primary converter 133d receives a primary conversion of Y = cx−d and selects the selector.
Output from 131d. BkMJ110 is a black component signal to be output to the outline of a black character based on the output of a character image area separation circuit I described later. Color switching signals C 0 ′, C 1 ′, C 2
366 to 368 are set from the output port 501 connected to the CPU bus 22, and the MAREA 364 is output from the area signal generation circuit 364. The gate circuit 150d~153d, when the DHi = "1" by later-described binary memory circuit (bit Matsupu memory) L537 non-rectangular area signal DHi122 read from, the signal C 0 ',
This is a circuit for controlling so that C 1 ′, C 2 ′ = “ 1 , 1 , 0”, and data for a mono image is automatically output.

<文字画像領域分離回路> 次に文字画像領域分離回路Iは、読み込まれた画像デ
ータを用い、その画像データが文字であるか、画像であ
るか、また、有彩色であるか無彩色であるかを判定する
回路である。その処理の流れについて第15図を用いて説
明する。
<Character Image Area Separation Circuit> Next, the character image area separation circuit I uses the read image data and determines whether the image data is a character, an image, a chromatic color, or an achromatic color. Circuit. The flow of the processing will be described with reference to FIG.

色変換Bより文字画像領域分離回路Iに入力されるレ
ツド(R)103、グリーン(G)104、ブルー(B)105
は、最小値検出回路MIN(R,G,B)101Iおよび最大値検出
回路Max(R,G,B)102Iに入力される。それぞれのブロツ
クでは、入力するR,G,Bの3種類の輝度信号から最大
値,最小値が選択される。選択されたそれぞれの信号
は、減算回路104Iでその差分を求める。差分が大、すな
わち入力されるR,G,Bが均一でないことでない場合、白
黒を示す無彩色に近い信号でなく何らかの色にかたよっ
た有彩色であることを示す。当然この値が小さければ、
R,G,Bの信号がほぼ同程度のレベルであることであり、
なにかの色にかたよった信号でない無彩色信号であるこ
とがわかる。この差分信号はグレイ信号GR124としデイ
レイ回路Qに出力される。また、この差分をCPUにより
レジスター111Iに任意にセツトされた閾値とコンパレー
タ112Iで比較し、比較結果をグレイ判定信号GRBi126と
しデイレイ回路Qに出力する。これらのGR125,GRBi126
の信号は、デイレイ回路Qで他の信号との位相を合わせ
た後、後述する文字画像補正回路Eへ入力され処理判定
信号として用いられる。
Red (R) 103, green (G) 104, blue (B) 105 input to the character image area separating circuit I from the color conversion B
Is input to the minimum value detection circuit M IN (R, G, B) 101I and the maximum value detection circuit Max (R, G, B) 102I. In each block, a maximum value and a minimum value are selected from three types of input luminance signals of R, G, and B. The subtraction circuit 104I calculates the difference between the selected signals. If the difference is not large, that is, if the input R, G, and B are not uniform, it indicates that the signal is not achromatic and indicates a black and white but is a chromatic color depending on some color. Of course, if this value is small,
R, G, B signals are about the same level,
It can be seen that the signal is an achromatic signal that is not a signal that has a certain color. This difference signal is output to the delay circuit Q as a gray signal GR124. The difference is compared with a threshold value arbitrarily set in the register 111I by the CPU by the comparator 112I, and the comparison result is output to the delay circuit Q as a gray determination signal GRBi126. These GR125, GRBi126
The signal of (1) is input to a character image correction circuit E, which will be described later, after being matched in phase with other signals by the delay circuit Q, and used as a processing determination signal.

MIN(R,G,B)101Iで求められた最小値信号は、他にエ
ツジ強調回路103Iに入力されるエツジ強調回路では、主
走査方向の前後画素データを用い以下の演算を行うこと
によりエツジ強調が行われている。
The minimum value signal obtained by M IN (R, G, B) 101I is further processed by the edge enhancement circuit input to the edge enhancement circuit 103I using the following pixel data in the main scanning direction. Edge highlighting has been done.

DOUT:エツジ強調後の画像データ Di :i番目の画素データ なお、エツジ強調は必ずしも上の方法に限らず他の公
知の技術を用いても良い。主走査方向に対しエツジ強調
された画像信号は、次に5×5および3×3のウインド
ウ内の平均値算出が、5×5平均109I、3×3平均110I
で行われる。ラインメモリ105I〜108Iは、平均処理を行
うための副走査方向の遅延用メモリである。5×5平均
109Iで算出された5×5平均値は次にやはり図示されて
いないCPUBUSに接続されたオフセツト部に独立にセツト
されたオフセツト値と加算器115I,119I,124Iで加算され
る。加算された5×5平均値はリミツタ1 113I,リミツ
タ2 118I,リミツタ3 123Iに入力される。各リミツタ
は、図示しないCPUBUSで接続されており、それぞれ独立
にリミツタ値がセツトできる様構成されており、5×5
平均値が設定リミツタ値より大きい場合、出力はリミツ
タ値でクリツプされる。各リミツタからの出力信号は、
それぞれコンパレータ1 116I、コンパレータ2 121I、コ
ンパレータ3 126Iに入力される。まず、コンパレータ1
116Iでは、リミツタ1 113Iの出力信号と3×3平均110I
からの出力とで比較される。比較されたコンパレータ1
116Iの出力は、後述する網点領域判別回路122Iからの出
力信号と位相を合わすべくデイレイ回路117Iに入力され
る。この2値化された信号は、任意の濃度以上でMTFに
よるつぶれ、かつ、とびを防止するために平均値での2
値化を行っており、また網点画像の網点を2値化で検出
しないよう、網点画像の高周波成分をカツトするため、
3×3のローパスフイルターを介している。次にコンパ
レータ2(121I)の出力信号は、後段にある網点領域判
別回路122Iで判別できるよう、画像の高周波成分を検出
すべくスルー画像データとの2値化が行われている。網
点領域判別回路122Iでは、網点画像がドツトの集まりで
構成されているため、エツジの方向からドツトであるこ
とを確認し、その周辺のドツトの個数をカウントするこ
とにより検出している。網点領域判別回路122Iについて
の詳細な説明は本特許の主旨でないので省略する。
D OUT : Image data after edge enhancement Di: i-th pixel data Edge enhancement is not necessarily limited to the above method, and other known techniques may be used. The image signal that has been edge-emphasized in the main scanning direction is then subjected to 5 × 5 and 3 × 3 window average value calculation to obtain a 5 × 5 average 109I and a 3 × 3 average 110I.
Done in The line memories 105I to 108I are delay memories in the sub-scanning direction for performing the averaging process. 5x5 average
The 5 × 5 average value calculated in 109I is then added to offset values independently set in an offset section also connected to a CPU BUS (not shown) by adders 115I, 119I, and 124I. The added 5 × 5 average value is input to a limiter 1 113I, a limiter 2 118I, and a limiter 3 123I. Each limiter is connected by a CPU BUS (not shown), and is configured so that limiter values can be set independently.
If the average value is greater than the set limiter value, the output is clipped at the limiter value. The output signal from each limiter is
These are input to the comparator 1116I, the comparator 2121I, and the comparator 3126I, respectively. First, comparator 1
In 116I, the output signal of limiter 1 113I and 3 × 3 average 110I
Is compared with the output from Comparator 1 compared
The output of 116I is input to a delay circuit 117I so as to match the phase of an output signal from a dot area determination circuit 122I described later. This binarized signal has an average value of 2 in order to prevent collapse and skip by MTF at an arbitrary density or higher.
In order to cut the high frequency components of the halftone dot image so that the halftone dots of the halftone dot image are not detected by binarization,
Through a 3 × 3 low-pass filter. Next, the output signal of the comparator 2 (121I) is binarized with through image data so as to detect a high-frequency component of the image so that the dot area determination circuit 122I at the subsequent stage can determine the output signal. Since the halftone dot image is composed of a group of dots, the halftone dot region discriminating circuit 122I confirms that the dot is a dot from the edge direction, and detects the dot by counting the number of dots around the dot. The detailed description of the halftone dot region discriminating circuit 122I is not included in the gist of the present patent, and thus is omitted.

このようにして網点領域判別回路で判別した結果と前
記デイレイ回路117からの信号とでORゲート129Iをとっ
た後誤判定除去回路130Iで誤判定を除去した後ANDゲー
ト132Iに出力する。この誤判定除去回路130Iでは、文字
等は細く画像は広い面積が存在する特性を生かし2値化
された信号に対し、まず、画像域を細らせ、孤立して存
在する画像域をとる。具体的には、中心画素xijに対
し、周辺1mm角のエリア内に1画素でも画像以外の画素
が存在する時、中心画素は画像外域と判定する。このよ
うに孤立点の画像域を除去した後、細った画像域を元に
もどすべく太らせ処理が行われる。同様に網点判別回路
122Iの出力は直接誤判定除去回路131Iに入力され細らせ
処理、太らせ処理が行われる。ここで細らせ処理のマス
クサイズは、太らせ処理のマスクサイズと同じか、もし
くは太らせ処理の方を大とすることにより、太らせた時
の判定結果がクロスするようになっている。具体的に
は、誤判定除去回路130I,131I共に17×17画素のマスク
で細らせた後、さらに5×5のマスクで細らせ、次に、
34×34画素のマスクで太らせ処理が行われている。誤判
定除去回路131Iからの出力信号SCRN信号127は後述する
文字画像補正回路Eで網点判定部のみスムージング処理
が行い、読み取り画像のモアレを防止するための判別信
号である。
An OR gate 129I is obtained from the result of the determination by the halftone dot region determination circuit and the signal from the delay circuit 117, and the erroneous determination is removed by the erroneous determination removal circuit 130I, which is then output to the AND gate 132I. The erroneous determination removing circuit 130I first narrows the image area of the binarized signal by taking advantage of the characteristic that a character or the like is thin and an image has a large area, and obtains an isolated image area. Specifically, when at least one pixel other than the image exists in the peripheral 1 mm square area with respect to the center pixel xij, the center pixel is determined to be the outer area of the image. After removing the image area of the isolated point as described above, a fattening process is performed to restore the thin image area. Similarly, the dot discrimination circuit
The output of 122I is directly input to the erroneous determination and elimination circuit 131I, and the thinning processing and the fattening processing are performed. Here, the mask size of the thickening process is the same as the mask size of the thickening process, or the thickening process is made larger, so that the determination result at the time of thickening crosses. Specifically, both the erroneous determination removal circuits 130I and 131I are thinned by a mask of 17 × 17 pixels, further thinned by a mask of 5 × 5,
Thickening processing is performed with a mask of 34 × 34 pixels. The output signal SCRN signal 127 from the erroneous determination elimination circuit 131I is a determination signal for performing a smoothing process only in a halftone dot determination unit in a character image correction circuit E, which will be described later, to prevent moire of a read image.

次にコンパレータ3 126Iからの出力信号は後段で文字
をシヤープに処理すべく入力画像信号の輪郭を抽出して
いる。抽出方法としては、2値化されたコンパレータ3
126Iの出力に対し5×5のブロツクでの細らせ処理、お
よび太らせ処理を行い太らせた信号と細らせた信号の差
分域を輪郭とする。このような方法により抽出した輪郭
信号は、誤判定除去回路130Iから出力されるマスク信号
との位相を合わせるべくデイレイ回路128Iを介した後、
ANDゲート132Iで輪郭信号はマスク信号で画像と判定し
た部分での輪郭信号をマスクし、本来の文字部における
輪郭信号のみを出力する。ANDゲート132Iからの出力は
次に輪郭再生成部133Iに出力される。
Next, the contour of the input image signal is extracted from the output signal from the comparator 3126I in order to process the character in a later stage. As an extraction method, a binarized comparator 3
The output of 126I is subjected to a thinning process and a thickening process using a 5 × 5 block, and a difference area between the thickened signal and the thinned signal is defined as an outline. The contour signal extracted by such a method is passed through the delay circuit 128I to match the phase with the mask signal output from the erroneous determination removal circuit 130I,
The outline signal is masked by the AND gate 132I at the portion determined to be an image by the mask signal, and only the outline signal in the original character portion is output. The output from the AND gate 132I is then output to the contour regeneration unit 133I.

<輪郭再生成部> 輪郭再生成部133Iは文字輪郭部と判定されなかった画
素を周辺の画素の情報をもとにして文字輪郭部とする処
理を行い、その結果MjAr124を文字画像補正回路Eに送
り後述の処理を行う。
<Contour Regenerating Unit> The contour regenerating unit 133I performs a process of setting a pixel not determined as a character contour to a character contour based on information on surrounding pixels. As a result, the MjAr124 is used as a character image correcting circuit E To perform the processing described below.

具体的には第16図に示すごとく太文字(同図(a))
に関しては文字判定部として同図(b)の点線部が文字
と判定され後述する処理が施されるが、細文字(同図
(c))に関しては文字部が同図(d)の点線部に示す
ようになり後述する処理を施すと誤判定により見苦しく
なることがある。これを防ぐため文字と判定されなかっ
た所に関し周囲の情報に基づき文字部とする処理を行
う。具体的には斜線部を文字部にすることにより文字部
は同図(e)点線部に示すようになり、検出が困難なく
らい細い文字に関しても誤判定を減少させることができ
画質向上につながる。
Specifically, as shown in FIG. 16, bold characters (FIG. 16A)
As for the character, the dotted line portion in FIG. 6B is determined as a character as a character determination unit, and the processing described later is performed. For the thin character (FIG. 3C), the character portion is changed to the dotted line portion in FIG. When the processing described later is performed, it may be difficult to see due to an erroneous determination. In order to prevent this, processing is performed for a portion that is not determined to be a character based on surrounding information for a character portion. Specifically, by changing the hatched portion to a character portion, the character portion becomes as shown by a dotted line in FIG. 11E, and erroneous determination can be reduced even for a character that is too thin to be detected, which leads to an improvement in image quality. .

第17図は周囲の情報をどのように用いて注目画素を文
字部に再生成するかを示した図である。(a)〜(d)
は3×3ブロツクで注目画素を中心に縦・横・斜めの両
方が文字部(S1,S2ともに“1")の時注目画素の情報に
かかわらず注目画素を文字部とするものである。一方
(e)〜(h)は5×5ブロツクで注目画素を中心に1
画素おいて縦・横・斜めの両方が文字部(S1,S2とも
“1")注目画素の情報にかかわらず注目画素を文字部と
するものである。このように2段がまえ(複数種類のブ
ロツク)の構造をもつことにより幅広いエラーに対応可
能になっている。
FIG. 17 is a diagram illustrating how surrounding information is used to regenerate a pixel of interest in a character portion. (A) to (d)
Intended to be the 3 × 3 both vertical and horizontal and diagonal around the pixel of interest in block letters section (S 1, S 2 are "1") character unit pixel of interest regardless of the information of the pixel of interest when the is there. On the other hand, (e) to (h) are 5 × 5 blocks, and 1
Both vertical and horizontal and diagonal keep pixel is to a character portion of the pixel of interest regardless of the character portion (S 1, S 2 both "1") information of the pixel of interest. In this way, by having the two-stage (plural types of blocks) structure, it is possible to cope with a wide range of errors.

第18図、第19図は第17図の処理を実現するための回路
である。第18図、第19図の回路はラインメモリ164i〜16
7i、注目画素の周囲の情報を得るためのDF/F104i〜126
i、第17図(a)〜(h)を実現するためのANDゲート14
6i〜153iおよびORゲート154iより構成される。
FIG. 18 and FIG. 19 are circuits for realizing the processing of FIG. 18 and 19 are line memories 164i to 16
7i, DF / F104i to 126 to get information around the target pixel
i, AND gate 14 for realizing FIGS. 17 (a) to 17 (h)
6i to 153i and an OR gate 154i.

4個のラインメモリと23個のDF/Fより第17図(a)〜
(h)のS1,S2の情報が取り出される。さらに146i〜153
iが(a)〜(h)のそれぞれの処理に対応しているレ
ジスタ155i〜162iによりそれぞれ独立にイネーブル、デ
イスイネーブルを制御できる。
Fig. 17 (a)-from 4 line memories and 23 DF / Fs
The information of S 1 and S 2 in (h) is extracted. 146i-153
Registers 155i to 162i, where i corresponds to each of the processes (a) to (h), can independently control enable and disable.

AND回路146i〜153iと第17図(a)〜(h)の対応関
係は以下の通りである。
The correspondence between the AND circuits 146i to 153i and FIGS. 17 (a) to (h) is as follows.

第20図は、ラインメモリ164i〜167iの▲▼(EN
1)と▲▲(EN2)のタイミングチヤートである。こ
れは等倍時はEN1とEN2は同じタイミングででるか、拡大
時(例えば200%〜300%)は▲▼を間引き2ライン
に1回書き込むようにする。これにより第17図(a)〜
(h)のサイズが拡がる。これは拡大時ここに入ってく
る情報は副走査方向にのみ拡大されたイメージでくるの
で(a)〜(h)のサイズを拡げてやることにより拡大
時も等倍イメージで処理を行うために行っている。
FIG. 20 shows ▲ ▼ of the line memories 164i to 167i (EN
These are the timing charts of 1) and ▲▲ (EN2). This is done so that EN1 and EN2 are at the same timing at the time of equal magnification, or at the time of enlargement (for example, 200% to 300%), ▲ is thinned once in two lines. As a result, FIG.
The size of (h) expands. This is because when the information is input at the time of enlargement, the information comes in an image enlarged only in the sub-scanning direction. Is going.

<文字画像補正回路> 文字画像補正回路Eは前述の文字画像領域分離回路I
で生成された判定信号に基づいて黒文字、色文字、網点
画像、中間調画像についてそれぞれ以下の処理を施す。
<Character image correction circuit> The character image correction circuit E is the character image area separation circuit I described above.
The following processing is performed on each of black characters, color characters, halftone images, and halftone images based on the determination signal generated in step (1).

〔処理1〕黒文字に関する処理 〔1−1〕ビデオとしてスミ抽出で求められた信号BkMj
112を用いる 〔1−2〕Y,M,Cデータは多値の無彩色度信号GR125もし
くは設定値に従って減算を行う。一方、Bkデータは多値
の無彩色度信号GR125もしくは設定値に従って加算を行
う 〔1−3〕エツジ強調を行う 〔1−4〕なお黒文字は400線(400dpi)にてプリント
アウトする 〔1−5〕色残り除去処理を行う 〔処理2〕色文字に関する処理 〔2−1〕エツジ強調を行う 〔2−2〕なお色文字は400線(400dpi)にてプリント
アウトする 〔処理3〕網点画像に関する処理 〔3−1〕モアレ対策のためスムージング(主走査に2
画素)を行う 〔処理4〕中間調画像に関する処理 〔4−1〕スムージング(主走査方向に2画素ずつ)ま
たはスルーの選択を可能とする。
[Processing 1] Processing related to black characters [1-1] Signal BkMj obtained as a video by Sumi extraction
[1-2] Y, M and C data are subtracted according to the multi-valued achromatic signal GR125 or the set value. On the other hand, the Bk data is added according to the multi-valued achromatic signal GR125 or the set value. [1-3] Edge enhancement is performed. [1-4] Black characters are printed out at 400 lines (400 dpi). 5) Perform residual color removal processing [Process 2] Process on color characters [2-1] Perform edge enhancement [2-2] Color characters are printed out at 400 lines (400 dpi) [Process 3] Halftone dots Processing related to image [3-1] Smoothing to prevent moire (2 in main scanning)
[Process 4] Process relating to halftone image [4-1] Smoothing (two pixels in the main scanning direction) or through can be selected.

次に上記処理を行う回路について説明する。 Next, a circuit for performing the above processing will be described.

第21図は文字画像補正部Eのブロツク図である。 FIG. 21 is a block diagram of the character image correcting section E.

第21図の回路は、ビデオ入力信号111またはBkMj 112
を選択するセレクタ6e,そのセレクタを制御する信号を
生成するANDゲート6e′、後述する色残り除去処理を行
うブロツク16e,同処理のイネーブル信号を生成するAND
ゲート16e′,GR信号125とI/Oポートの設定値10eの乗算
を行う乗算器9e′,乗算結果10eまたはI/Oポートの設定
値7eを選択するセレクタ11e,セレクタ6eの出力13eと11e
の出力14eの乗算を行う乗算器15e,XORゲート20e,ANDゲ
ート22e,加減算器24e,1ラインデータを遅延させるライ
ンメモリ26e,28e,エツジ強調ブロツク30e,スムージング
ブロツク31e,スルーデータまたはスムージングデータを
選択するセレクタ33e,同セレクタの制御信号の同期あわ
せのためのデイレイ回路32e,エツジ強調の結果またはス
ムージングの結果を選択するセレクタ42e,同セレクタの
制御信号の同期あわせのためのデイレイ回路36eおよびO
Rゲート39e,ANDゲート41e,文字判定部に対して400線(d
pi)信号(“L"出力)を出力するためのインバータ回路
44e,AND回路46e,OR回路48eおよびビデオ出力113とLCHG4
9eの同期合わせのためのデイレイ回路43eより構成され
る。また文字画像補正部EはI/Oポート1eを介してCPUバ
ス22と接続されている。
The circuit of FIG.
6e 'for generating a signal for controlling the selector, a block 16e for performing a color residual removal process described later, and an AND for generating an enable signal for the process.
The gate 16e ', the multiplier 9e' for multiplying the GR signal 125 by the set value 10e of the I / O port, the selector 11e for selecting the multiplication result 10e or the set value 7e of the I / O port, and the outputs 13e and 11e of the selector 6e
Multiplier 15e, XOR gate 20e, AND gate 22e, adder / subtractor 24e, line memories 26e and 28e for delaying one line data, edge emphasis block 30e, smoothing block 31e, through data or smoothing data. The selector 33e to be selected, the delay circuit 32e for synchronizing the control signals of the selector, the selector 42e for selecting the result of edge enhancement or the result of smoothing, the delay circuits 36e and O for synchronizing the control signals of the selector.
R gate 39e, AND gate 41e, 400 lines (d
pi) Inverter circuit for outputting a signal (“L” output)
44e, AND circuit 46e, OR circuit 48e, video output 113 and LCHG4
It is composed of a delay circuit 43e for synchronizing 9e. The character image correction unit E is connected to the CPU bus 22 via the I / O port 1e.

以下〔1〕黒文字部のエツジの周囲に残る色信号を除
去する色残り除去処理と黒文字部判定部のY,M,Cデータ
に対してある割合で減算し、Bkデータに対してはある割
合で加算を行う部分、〔2〕文字部に対してエツジ強
調、網判定部にスムージング、その他の階調画像はスル
ーデータを選択する部分、〔3〕文字部に対してはLCHG
信号を“L"にする(400dpiでプリントする)部分の3つ
に分けそれぞれについて説明する。
Hereinafter, [1] color residual removal processing for removing a color signal remaining around the edge of the black character portion and subtraction at a certain ratio from the Y, M, and C data of the black character portion determination portion, and a certain ratio from the Bk data , [2] Edge enhancement for character part, smoothing for halftone determination part, other gradation image to select through data, [3] LCHG for character part
The signal is set to "L" (printing at 400 dpi) and divided into three parts.

〔1〕色残り除去処理および加減算処理 ここでは無彩色であるという信号GRBi126と文字部で
あるという信号MjAR124の両方がアクテイブである所、
つまり黒文字のエツジ部とその周辺部に対する処理であ
って、黒文字のエツジ部からはみ出しているY,M,C成分
の除去と、エツジ部のスミ入れを行っている。
[1] Color Remaining Removal Processing and Addition / Subtraction Processing Here, both the signal GRBi126 indicating an achromatic color and the signal MjAR124 indicating a character portion are active.
In other words, the processing is for the edge portion of the black character and its peripheral portion, in which the Y, M, and C components protruding from the edge portion of the black character are removed, and the edge portion is smeared.

次に具体的な動作説明を行う。 Next, a specific operation will be described.

この処理は文字部判定を受け(MjAR124=“1")、黒
文字であり(GRBi126=“1")からカラーモードである
(DHi122=“0")場合にのみ行われる。したがって、ND
(白黒)モード(DHi=“1")、色文字(GRBi=“0")
の時には行われないようになっている。
This process is performed only when the character portion is determined (MjAR124 = "1"), the character is a black character (GRBi126 = "1"), and the color mode is set (DHi122 = "0"). Therefore, ND
(Black and white) mode (DHi = "1"), color characters (GRBi = "0")
It is not done at the time of.

記録色のY,M,Cいずれかについての原稿スキヤン時は
セレクタ6eにてビデオ入力111が選択(I/O−6(5e)に
“0"セツト)される。15e,20e,22e,17eではビデオ8eよ
り減算するデータが生成される。
When the original is scanned for any of the recording colors Y, M, and C, the video input 111 is selected by the selector 6e ("0" is set to I / O-6 (5e)). In 15e, 20e, 22e, and 17e, data to be subtracted from the video 8e is generated.

例えばI/O−3 12eにて“0"がセツトされているとする
と、セレクタ出力データ13eとI/O−17eにセツトされた
値との乗算が乗算器15eで行われる。ここで13eに対し0
〜1倍のデータ18eが生成される。レジスタ9e,25eに1
を立てることにより、18eの2の補数データが17e,20e,2
2eにて生成される。最後に加減算器24eにて8eと23eの加
算23eは2つの補数なので実際は17e−8eの減算が行われ
25eより出力される。
For example, if "0" is set in the I / O-3 12e, the multiplier 15e multiplies the selector output data 13e by the value set in the I / O-17e. Where 0 for 13e
181 times data 18e is generated. 1 in registers 9e and 25e
, The two's complement data of 18e becomes 17e, 20e, 2
Generated in 2e. Finally, since the addition 23e of 8e and 23e is a two's complement number in the adder / subtractor 24e, the subtraction of 17e-8e is actually performed.
Output from 25e.

I/O−3 12eにて“1"がセツトされた時はセレクタ11e
にてBデータがセレクトされる。
When "1" is set in I / O-3 12e, selector 11e
Selects B data.

この時は文字画像領域分離回路Iで生成される多値の
無彩色信号GR125(無彩色に近ければ大きな値をとる信
号)にI/O−2 10eでセツトされた値を9eにて乗算したも
のを13eの乗数として用いる。このモードを用いる時は
Y,M,Cの色毎に独立に係数をかえられかつ無彩色度に応
じて減算量をかえられる。
At this time, the multi-valued achromatic signal GR125 (a signal having a large value if the color is close to achromatic) generated by the character image area separating circuit I is multiplied by 9e by the value set by I / O-210e. Is used as a multiplier of 13e. When using this mode
The coefficient can be changed independently for each of the colors Y, M, and C, and the subtraction amount can be changed according to the achromaticity.

記録色Bkスキヤン時は、セレクタ6eにてBkMj112が選
択(I/O−6 5eに“1"セツト)される。15e,20e,22e,17e
ではビデオ17eに加算するデータが生成される。上記Y,
M,C時と異なる点はI/O−4,9eに“0"をセツトすることで
これにより23e=8e,Ci=0となり、17e+8eが25eより出
力される。係数14eの生成の仕方はY,M,C時と同様であ
る。また、I/O−3 12eに“1"がセツトされたモードの時
は、係数が無彩色度に応じてかわる。具体的には無彩色
度が大きい時加算量が大きく、小さい時は小さくなる。
During the recording color Bk scan, the selector 6e selects BkMj112 (set "1" in I / O-65e). 15e, 20e, 22e, 17e
Generates data to be added to the video 17e. Y above
The difference from M and C is that "0" is set in I / O-4,9e, whereby 23e = 8e and Ci = 0, and 17e + 8e is output from 25e. The way of generating the coefficient 14e is the same as in the case of Y, M, C. In the mode in which "1" is set in the I / O-3 12e, the coefficient changes according to the achromaticity. Specifically, when the achromaticity is large, the addition amount is large, and when the achromaticity is small, the addition amount is small.

この処理を図に示したのが第22図である黒文字Nの斜
線部を拡大したものが(a),(c)である。Y,M,Cデ
ータに対しては文字信号部が“1"である所はビデオから
の減算が(同図(b))、Bkデータに対しては文字信号
部が“1"である所はビデオに対して加算が(同図
(d))行われる。この図では13e=18eつまり文字部の
Y,M,Cデータは0、Bkデータはビデオの2倍の場合の例
である。
FIG. 22 shows this processing in which the shaded portions of the black characters N shown in FIG. 22 are enlarged (a) and (c). Where the character signal portion is "1" for Y, M, and C data, the subtraction from the video is performed ((b) in the figure), and for the Bk data, the character signal portion is "1". Is added to the video ((d) in the figure). In this figure, 13e = 18e,
This is an example in which the Y, M, and C data are 0, and the Bk data is twice as large as the video.

この処理により黒文字の輪郭部はほぼ黒単色で打たれ
るが、輪郭信号の外にあるY,M,Cデータ第22図(b)に
示した*印は色残りとして文字の回りに残ってしまい見
苦しい。
By this processing, the outline portion of the black character is almost entirely black, but the * mark shown in FIG. 22 (b) outside the outline signal remains around the character as a color remaining. It is unsightly.

その色残りをとるものが色除り除去処理である。この
処理は文字部の領域を拡げた範囲にはいっており、か
つ、ビデオデータ13eがCPUがセツトするコンパレート値
より小さい所、つまり文字部の外側で色残りがある可能
性を持っている画素について前後3画素または5画素の
最小値をとるようにする処理である。
What removes the remaining color is a color removal removal process. This processing is performed when the video data 13e falls within the range where the character area is expanded and the video data 13e is smaller than the comparison value set by the CPU, that is, a pixel having a possibility of color remaining outside the character area. Is a process for taking the minimum value of 3 or 5 pixels before and after.

次に回路を用いて説明を補足する。 Next, the explanation will be supplemented by using a circuit.

第23図は文字部領域を拡げるようにする働きをする文
字領域拡大回路でDF/F 65e〜68eおよびANDゲート69e,71
e,73e,75e、ORゲート77eより構成される。
FIG. 23 shows a character area expansion circuit which functions to expand the character area, and includes DF / Fs 65e to 68e and AND gates 69e and 71.
e, 73e, 75e and an OR gate 77e.

I/Oポート70e,72e,74e,76eに全て“1"を立てた時はMj
Ar124が“1"であるものに対し、主走査方向に前後2画
素拡げた信号がI/Oポート70e,75e“0"、71e,73e“1"の
時は主走査方向に前後1画素拡げた信号がSig2 18eから
出力される。
Mj when all "1" are set to I / O ports 70e, 72e, 74e, 76e
When the signal expanded by two pixels in the main scanning direction compared to the signal in which Ar124 is “1”, the signal is expanded by one pixel in the main scanning direction when I / O ports 70e, 75e “0” and 71e, 73e “1”. The output signal is output from Sig218e.

次に、色残り除去処理回路16eについて説明する。 Next, the remaining color removal processing circuit 16e will be described.

第24図は、色残り除去処理の回路図である。 FIG. 24 is a circuit diagram of the residual color removal processing.

第24図において、57eは入力信号13eに対し、注目画素
とその前後1画素の計3画素の最小値を選択する3画素
minセレクト回路、58eは入力信号13eに対し、注目画素
とその前後2画素の計5画素の最大値を選択する。5画
素minセレクト回路、55eは入力信号13eとI/O−18(54
e)の大小を比較するコンパレータで54eの方が大きい場
合に、1を出力する。61e,62eはセレクタ、53e,53′e
はORゲート、63eはNANDゲートである。
In FIG. 24, 57e is a 3 pixel for selecting a minimum value of a total of 3 pixels of the pixel of interest and 1 pixel before and after the pixel of interest for the input signal 13e.
The min select circuit 58e selects a maximum value of a total of five pixels, that is, a target pixel and two pixels before and after the target pixel, for the input signal 13e. 5 pixel min select circuit, 55e is input signal 13e and I / O-18 (54
When 54e is larger than the comparator e), 1 is output. 61e and 62e are selectors, 53e and 53'e
Is an OR gate and 63e is a NAND gate.

上記構成において、セレクタ60eはCPUバスからのI/O
−19の値に基づいて、3画素minか、5画素minかを選択
する。5画素minの方が色残り除去の効果が大きくな
る。これはオペレータのマニユアル設定またはCPUの自
動設定によりセレクトできる。
In the above configuration, the selector 60e is connected to the I / O from the CPU bus.
Based on the value of −19, select between 3 pixel min and 5 pixel min. The effect of removing the residual color is greater for 5 pixels min. This can be selected by manual setting of the operator or automatic setting of the CPU.

セレクタ62eは、NANDゲート63eの出力が“0"の時、す
なわちコンパレータ55eによりビデオデータ13eがレジス
タ値54eより小さいとされ、かつ文字部の信号を拡げた
範囲にはいっており17′eが1の場合にはA側が、そう
でない場合にはB側が選択される。(但し、このときレ
ジスタ52e,64eは“1"、レジスタ52d′eは“0") B側が選択されたときは、スルーデータが8eとして出
力される。
When the output of the NAND gate 63e is "0", that is, the comparator 55e determines that the video data 13e is smaller than the register value 54e, and the selector 62e is in the range where the signal of the character portion is expanded, and 17'e is 1 In this case, the A side is selected; otherwise, the B side is selected. (However, at this time, the registers 52e and 64e are "1" and the register 52d'e is "0".) When the B side is selected, the through data is output as 8e.

EXCON50eは、例えば輝度信号を2値化した信号が入力
した時コンパレータ55eの代わりで用いることができ
る。
The EXCON 50e can be used instead of the comparator 55e when, for example, a binary signal of the luminance signal is input.

上記2つの処理を施した所を図に示したのが第25図で
ある。第25図(a)は黒文字Nで、第25図(b)は斜線
部の濃度データであるY,M,Cデータにおいて文字と判定
された領域、すなわち文字判定部(*2,*3,*6,*7)
は減算処理により0に、*1,*4は色残り除去処理によ
り*1←*0,*4←*5となり、その結果0になり、第
25図(c)が求められる。
FIG. 25 shows the place where the above two processes have been performed. FIG. 25 (a) shows a black character N, and FIG. 25 (b) shows an area determined as a character in the Y, M, C data which is the shaded density data, that is, a character determination section (* 2, * 3, * 6, * 7)
Is set to 0 by subtraction processing, and * 1 and * 4 are set to * 1 ← * 0, * 4 ← * 5 by residual color removal processing.
Figure 25 (c) is required.

一方、第25図(d)のようなBとデータについては、
文字判定部(*8,*9,*10,*11)に加算処理のみが施
され、第25図に示すような黒色の輪部の整った出力とな
る。
On the other hand, for B and data as shown in FIG.
Only the addition processing is performed on the character determination units (* 8, * 9, * 10, * 11), and the output is completed with black rims as shown in FIG.

なお色文字については、第25図(f)に示すように変
更は加えられない。
Note that no change is made to the color characters as shown in FIG. 25 (f).

〔2〕エツジ強調orスムージング処理 ここでは、文字判定部に対してはエツジ強調、網点部
に対してはスムージング、その他はスルーを出力する処
理が行われる。
[2] Edge Enhancement or Smoothing Process Here, edge enhancement is performed for the character determination unit, smoothing is performed for the halftone dot portion, and a through output is performed for the others.

文字部→MjAR124が“1"であるので、25e,27e,29eの3
ラインの信号より生成される3×3のエツジ強調30eの
出力がセレクタ42eにてセレクトされ、43eより出力され
る。なお、ここでエツジ強調は第26図に示すようなマト
リツクスと計算式から求められるものである。
Character part → 3 of 25e, 27e, 29e since MjAR124 is “1”
The output of the 3 × 3 edge emphasis 30e generated from the line signal is selected by the selector 42e, and output from the 43e. Here, the edge enhancement is obtained from a matrix and a calculation formula as shown in FIG.

網点部→SCRN35eが“1"、MjAR21eが“0"であるので27
eに対してスムージング31eがかけられたものが、セレク
タ33e、42eにて出力される。なお、ここでスムージング
は第27図に示すごとく、注目画素がVNの時(VN+VN+1
/2をVNのデータとする処理、つまり主走査2画素のスム
ージングである。これにより網点部に生じる可能性のあ
るモアレを防いでいる。
Halftone part → 27 because SCRN35e is “1” and MjAR21e is “0”
The result of the smoothing 31e applied to e is output by the selectors 33e and 42e. Here, smoothing as shown in Fig. 27, when the target pixel is a V N (V N + V N + 1)
/ 2 process to V N of data, that is, smoothing of the main scanning two pixels. This prevents moire that may occur in the halftone dots.

その他→その他の部分とは文字部(文字輪郭)でも網
点部でもないところ、具体的には中間調の部分に対する
処理である。この時MjAR124およびSCRN35eともに“0"な
ので、27eのデータがそのままビデオ出力43eより出力さ
れる。
Other → Other part is a part other than a character part (character outline) or a halftone part, specifically, a process for a halftone part. At this time, since both the MjAR 124 and the SCRN 35e are "0", the data of 27e is output from the video output 43e as it is.

文字が色文字の時は、文字判定部であっても、上記2
つの処理は施されない。
If the character is a colored character, the character
No processing is performed.

実施例では主走査方向のみに色残り除去を施した例を
示したが、主走査、副走査ともに色残り除去処理を施し
てもよい。
In the embodiment, the example in which the residual color is removed only in the main scanning direction is described. However, the residual color removal processing may be performed in both the main scanning and the sub-scanning.

〔3〕文字部400線(dpi)出力処理 ビデオ出力113に同期して48eからLCHG140が出力され
る。具体的にはMjAR124の反転信号が43eに同期して出力
される。文字部の時はLCHG=0、その他の部分は200/40
0=“1"となる。
[3] Character part 400 line (dpi) output processing The LCHG 140 is output from 48e in synchronization with the video output 113. Specifically, the inverted signal of MjAR124 is output in synchronization with 43e. LCHG = 0 for text part, 200/40 for other parts
0 = “1”.

これにより文字部判定部、具体的には文字の輪郭部は
400線(dpi)にて、その他は200線にてプリンタにて打
たれる。
As a result, the character portion determination unit, specifically, the outline portion of the character
At 400 lines (dpi), others are shot at 200 lines with a printer.

次に、文字画像合成回路Fについて説明する。第28図
(a)は、本装置における画像の2値信号による加工、
修飾回路のブロツク図である。画像データ入力部より入
力される、色画像データ138は、3to1セレクタ45のV入
力に入力される。3to1セレクタ45fの他の2入力A,Bに
は、メモリー43fより読み出されたデータの下位部(An,
Bn)555fのうちAにはAnが、BにはBnがラツチ44fにお
いてVCLK117によってラツチされ、入力される。従っ
て、セレクタ45fの出力Yには、セレクト入力X0,X1,J1,
J2に基づきV,A,Bのいずれかが出力される(114)。デー
タXnは、本実施例ではメモリー内データの上位2bitであ
り、加工、修飾を決めるモード信号となっている。139
は、領域信号発生回路より出力されるコード信号である
第1図CPU20の制御により、VCLK117に同期して切りかわ
る様制御され、メモリ43fのアドレスとして入力され
る。すなわち、例えばメモリー43fの10番地に予め
(X10,A10,B10)=(01,A10,B10)を書き込んでおき、
第29図(b)のごとく、主走査方向ライン1の走査と同
期して、コード信号139にP点からQ点まで“10"をQ点
からR点まで“0"を与えておくと、P〜Q間ではデータ
Xn=(0,1)が読み出され、同時に(An,Bn)には(A10,
B10)というデータがラツチされ出力される。3to1セレ
クタ45fの真理値表を第28図(c)に示すごとく(X1,
X0)=(0,1)は(B)のケースであり、J1が“1"であ
ればA入力をYに、従って、Yには定数A10を、J1が
“0"であれば、V入力をYに、従って入力されたカラー
画像データをそのまま出力114へ出力することを意味す
る。こうして例えば、第29図(b)のようなリンゴのカ
ラー画像に対して(A10)という値を持つ文字部のいわ
ゆる毛抜き文字合成が実現される。同様にして(X1,
X0)=(1,0)とし、2値入力に第29図(C)のJ1のよ
うな信号が入力されると、FIFO47f〜49f、および回路46
f(詳細第28図(b))により、同図J2のごとき信号が
生成され、第28図(c)の真理値表に従えば同図のよう
にリンゴの画像の中に文字がわく付きで出力されること
になる(輪郭、または袋文字)。同様に第28図(D)で
は、リンゴの中の矩形領域が(Bn)という濃度で、更に
中の文字が(An)という濃度で出力される。同図(A)
は(X1,X0)=(0,0)の場合、すなわち、いかなるJ1,J
2の変化に対しても、2値信号によっては、何も行わな
い制御を有している。
Next, the character image synthesizing circuit F will be described. FIG. 28 (a) shows processing of an image by a binary signal in the present apparatus,
It is a block diagram of a decoration circuit. The color image data 138 input from the image data input unit is input to the V input of the 3to1 selector 45. The other two inputs A and B of the 3to1 selector 45f are connected to the lower part (A n ,
A n is the A of B n) 555f is, the B B n is latched by VCLK117 in latch 44f, is input. Therefore, the output Y of the selector 45f includes the select inputs X 0 , X 1 , J1,
One of V, A, and B is output based on J2 (114). The data Xn is the upper 2 bits of the data in the memory in this embodiment, and is a mode signal for determining processing and modification. 139
Are controlled so as to be switched in synchronization with the VCLK 117 under the control of the CPU 20 in FIG. 1 which is a code signal output from the area signal generating circuit, and are input as addresses of the memory 43f. That is, for example, (X 10 , A 10 , B 10 ) = (01, A 10 , B 10 ) is written in advance at address 10 of the memory 43f,
As shown in FIG. 29 (b), if "10" is given to the code signal 139 from point P to point Q and "0" is given from point Q to point R in synchronization with the scanning of the main scanning direction line 1, Data between P and Q
X n = (0,1) is read out, and at the same time, (A n , B n ) contains (A 10 ,
Data that B 10) is a latch output. The truth table of the 3to1 selector 45f is shown in FIG. 28 (c) (X 1 ,
X 0) = (0,1) is the case of (B), J1 is a if A input it is "1" to Y, therefore, the constant A 10 to Y, if J1 is "0" , V input to Y, that is, the input color image data is output to the output 114 as it is. Thus, for example, a so-called hair-cut character combination of a character portion having a value of (A 10 ) is realized for a color image of an apple as shown in FIG. 29 (b). Similarly, (X 1 ,
X 0 ) = (1,0), and when a signal like J1 in FIG. 29 (C) is input to the binary input, the FIFOs 47f-49f and the circuit 46
f (details in FIG. 28 (b)) generates a signal as shown in J2 of FIG. 28, and according to the truth table of FIG. 28 (c), characters are set in the apple image as shown in FIG. (Contour or bag character). Similarly, in FIG. 28 (D), the rectangular area in the apple is output at the density of (B n ), and the characters inside the apple are output at the density of (A n ). Figure (A)
Is (X 1 , X 0 ) = (0,0), ie, any J1, J
Even for the change of 2, there is a control that does nothing depending on the binary signal.

J2に入力される巾を拡張した信号は、第28図(b)に
よれば、3×3画素分の拡張であるが、ハード回路を追
加することで、更に大きくすることは容易である。
According to FIG. 28 (b), the expanded signal input to J2 is an extension of 3 × 3 pixels, but it is easy to further increase the size by adding a hardware circuit.

また、第2図I/Oポート501より、プリントする出力色
(Y,M,C,Bk)に対応づけられて出力されるC0,C1(366,3
67)は、メモリ43fのアドレスの、下位2bitに入力され
ており、従って、Y,M,C,Bkの出力に対応して“0,0",
“0,1",“1,0",“1,1"に変化するので、例えばイエロー
(Y)出力時は、0,4,8,12,16…番地、マゼンタ(M)
は1,5,9,13,17…番地、シアン(C)は2,6,10,14,18…
番地、クロ(Bk)は3,7,11,15,19…番地が選択される。
従って後述する操作パネル上の操作指示により、領域と
領域内の対応するメモリアドレスを決定する領域コード
信号139と対応するアドレスに、例えばX1〜X4=“1,1"
(A1,A2,A3,A4)=(α1,α2,α3,α4)、(B1,B2,B3,
B4)=(β1,β2,β3,β4)を書き込んでおき、例えば
第29図(D)のようにJ1信号が変化すると、J1が“Lo"
の区間は、(Y,M,C,Bk)=(α1,α2,α3,α4)で配合
決定される色となり、J1が“Hi"の時は(Y,M,C,Bk)=
(β1,β2,β3,β4)で配合決定される色となる。すな
わち、メモリ内容で任意に出力色が決定できる。一方、
後述の操作パネル上では、Y,M,C,Bkは各々(%)パーセ
ントで調整、または設定される。すなわち、各階調8bit
有しているので、数値は00〜255であるから、1%の変
動はデジタル値で、2.55となる。設定値が(Y,M,C,Bk)
=(y%,m%,c%,k%)とすると、設定される数値(す
なわちメモリに書き込まれる数値)はそれぞれ(2.55y,
2.55m,2.55c,2.55k)となり、実際はこれに対し、四捨
五入した整数が所定のメモリーに書き込まれることにな
る。更に調整機構により、%で調整したとすると、△%
の変動に対し、2.55△分だけの加算(濃くする)または
減算(うすくする)により得られる値をメモリに書込め
ば良い。
Also, C0, C1 (366, 3) output from the I / O port 501 in FIG. 2 in association with the output color (Y, M, C, Bk) to be printed.
67) is input to the lower 2 bits of the address of the memory 43f, and therefore corresponds to “0, 0”, “Y”, “M”, “C”, and “Bk”.
Since it changes to “0,1”, “1,0”, “1,1”, for example, when outputting yellow (Y), addresses 0, 4, 8, 12, 16,..., Magenta (M)
Are 1,5,9,13,17 ... addresses, cyan (C) is 2,6,10,14,18 ...
For the address, black (Bk), addresses 3, 7, 11, 15, 19 ... are selected.
Therefore, in accordance with an operation instruction on the operation panel described later, an address corresponding to the area code signal 139 for determining the area and the corresponding memory address in the area, for example, X1 to X4 = "1,1"
(A1, A2, A3, A4) = (α1, α2, α3, α4), (B1, B2, B3,
B4) = (β1, β2, β3, β4), and when the J1 signal changes as shown in FIG. 29 (D), for example, J1 becomes “Lo”.
Is a color determined by (Y, M, C, Bk) = (α1, α2, α3, α4). When J1 is “Hi”, (Y, M, C, Bk) =
The color is determined by (β1, β2, β3, β4). That is, the output color can be arbitrarily determined based on the memory contents. on the other hand,
On an operation panel described later, Y, M, C, and Bk are each adjusted or set in (%) percent. That is, each gradation 8bit
Therefore, the numerical value is from 00 to 255, so that the 1% variation is a digital value of 2.55. Set value is (Y, M, C, Bk)
= (Y%, m%, c%, k%), the set values (ie, the values written to the memory) are (2.55y,
2.55m, 2.55c, 2.55k). In practice, a rounded integer is written to a predetermined memory. Further, if the adjustment mechanism adjusts in%, △%
It is sufficient to write the value obtained by adding (darkening) or subtracting (lightening) only 2.55 ° for the fluctuation of.

第28図(c)の真理値表において、iの欄は文字、画
像の階調、解像切り換え信号LCHG149の入出力表であ
り、X1,X0,J1,J2によりAまたはBが出力Yに出力され
る時は“0"に、VがYに出力される時は入力がそのまま
出力される。LCHG149は例えば出力時のプリントの際の
印字密度を切り換える信号であり、LCHG="0“の時、例
えば400dpi、LCHG="1“の時、200dpiで印字する。従っ
て、AまたはBが選択された時LCHG=0ということは文
字合成された文字の内領域は400dpi、文字以外の領域は
200dpiで印字することを意味し、文字は高解像を保ち、
鮮鋭にハーフトーン部は高階調を保ち、なめらかに出力
するように制御している。前述のように、LCHG140は、
文字、画像分離回路Iの出力であるMJARに基づき、文字
画像補正回路Eから出力しているのもそのためである。
In the truth table of Figure No. 28 (c), column i is the character, image gradation, an output table of the resolution switching signal LCHG149, X 1, X 0, J1, J2 by A or B output When output to Y, "0" is output, and when V is output to Y, the input is output as it is. LCHG 149 is a signal for switching the print density at the time of printing at the time of output, for example, when LCHG = “0”, for example, 400 dpi, and when LCHG = “1”, printing is performed at 200 dpi. Therefore, when A or B is selected, LCHG = 0 means that the inner area of the character synthesized is 400 dpi, and the area other than the character is 400 dpi.
It means printing at 200dpi, characters keep high resolution,
The halftone section is controlled so as to maintain a high gradation and output smoothly. As mentioned above, LCHG140 is
That is why the character image correction circuit E outputs the character based on the MJAR output from the character / image separation circuit I.

〈画像加工編集回路〉 次に、カラーバランス調整をPで受けた後の画像信号
115および階調解像切り換え信号LCHG141は、画像加工編
集回路Gに入力される。画像編集加工回路Gの大まかな
概略図を第30図に示す。
<Image processing / editing circuit> Next, the image signal after the color balance adjustment is received at P
115 and the gradation resolution switching signal LCHG141 are input to the image processing / editing circuit G. A rough schematic diagram of the image editing and processing circuit G is shown in FIG.

入力された画像信号115,階調解像切り換え信号LCHG14
1は、まずテクスチヤー処理部101gに入力される。テク
スチヤー処理部は大まかに分けてテクスチヤーパターン
を記憶するメモリ部103gとそれをコントロールするメモ
リRD,WR、アドレスコントロール部104g、および入力画
像データに対し記憶したパターンにより変調処理を行な
う演算回路105gから構成されている。テクスチヤー処理
部101gで処理された画像データは、次に変倍、モザイ
ク、テーパー処理部102gに入力される。変倍、モザイ
ク、テーパー処理部102gは、ダブルバツフアメモリ105
g,106gおよび処理・制御部107gから成っており、各種処
理がCPUにより独立に行なわれ出力される。ここでテク
スチヤー処理部101gおよび変倍、モザイク、テーパー処
理部102gは、切換回路Nから送られる各処理のイネーブ
ル信号であるGHi1(119)およびGHi2(149)により独立
のエリアに対し、テクスチヤー処理部、モザイク処理が
行えるよう構成されている。
Input image signal 115, gradation resolution switching signal LCHG14
1 is first input to the texture processing unit 101g. The texture processing section is roughly divided into a memory section 103g for storing a texture pattern, memories RD and WR for controlling the memory section, an address control section 104g, and an arithmetic circuit 105g for performing a modulation process using the pattern stored for input image data. It is configured. The image data processed by the texture processing unit 101g is next input to the scaling, mosaic, and taper processing unit 102g. The variable magnification, mosaic, and taper processing unit 102g includes a double buffer memory 105
g, 106g and a processing / control unit 107g, and various processes are independently performed by the CPU and output. Here, the texture processing unit 101g and the scaling, mosaic, and taper processing unit 102g perform the texture processing on independent areas by GHi1 (119) and GHi2 (149), which are the enable signals of the respective processes sent from the switching circuit N. , Mosaic processing can be performed.

また、画像データ155と共に入力される階調解像切換
え信号LCHG信号141は、各種処理で画像信号との位相を
合わせながら処理されていく。以下に画像加工編集回路
Gについて詳細に説明する。
The gradation resolution switching signal LCHG signal 141 input together with the image data 155 is processed in various processes while adjusting the phase with the image signal. Hereinafter, the image processing / editing circuit G will be described in detail.

〈テクスチヤー処理部〉 テクスチヤー処理とは、メモリに書き込んだパターン
をサイクリツクに読み出して、ビデオに対して変調をか
ける処理であり、例えば第31図(a)のような画像に同
図(b)のようなパターンで変調をかけ同図(c)のよ
うな出力画像を生成するものである。
<Texture processing section> The texture processing is a processing of cyclically reading out the pattern written in the memory and modulating the video. For example, the image shown in FIG. The modulation is performed in such a pattern to generate an output image as shown in FIG.

第32図はテクスチヤー処理回路を説明する図である。
以下、テクスチヤーメモリー113gへの変調データ218gの
書き込み部と、テクスチヤーメモリー113gからのデータ
216gと画像データ215gの演算部(テクスチヤー処理)に
分けて説明をする。
FIG. 32 is a diagram for explaining the texture processing circuit.
Hereinafter, the writing section of the modulated data 218g to the texture memory 113g and the data from the texture memory 113g
The operation will be described separately for the calculation unit (texture processing) of 216g and image data 215g.

〔テクスチヤーメモリー113gへのデータ書き込み部〕 データ書き込み時は、マスキング、下色除去、スミ抽
出等を行う色補正回路Dにて が出力され、201gよりデータ入力する。このデータはセ
レクタ202gにおいて選択される。一方、セレクタ208gに
おいてデータ220gが選択され、メモリ113gの▲▼と
ドライバ203gのイネーブル信号に入力する。メモリアド
レスは水平同期信号HSYNCに同期してカウントアツプす
る垂直カウンタ212gおよび画像クロツク、VCKに同期し
てカウントアツプする水平カウンタ211gにより生成さ
れ、セレクタ210gにてBが選択され、メモリ113gのアド
レスに入力する。このようにして、入力画像の濃度パタ
ーンがメモリ113gに書き込まれる。通常、このパターン
は入力装置、例えばデジタイザにより位置指定され書き
込まれる。
[Data writing unit to the texture memory 113g] At the time of writing data, the color correction circuit D that performs masking, under color removal, and extraction of smear Is output, and data is input from 201g. This data is selected by the selector 202g. On the other hand, the data 220g is selected by the selector 208g, and the data 220g is input to the ▼ of the memory 113g and the enable signal of the driver 203g. The memory address is generated by a vertical counter 212g that counts up in synchronization with the horizontal synchronization signal HSYNC and a horizontal counter 211g that counts up in synchronization with the image clock and VCK, B is selected by the selector 210g, and the address of the memory 113g is selected. input. Thus, the density pattern of the input image is written to the memory 113g. Usually, this pattern is located and written by an input device, for example, a digitizer.

〔CPUによるデータの書き込み〕[Data writing by CPU]

セレクタ202gにてCPUデータが選択される。一方、セ
レクタ208gにてAが選択され、メモリ113gの▲▼と
ドライバ203gのイネーブル信号に入力する。メモリアド
レスはセレクタ210gにてAが選択され、メモリ113gのア
ドレスに入力する。こうして、任意の濃度パターンがメ
モリに書き込まれる。
The CPU data is selected by the selector 202g. On the other hand, A is selected by the selector 208g, and is input to the ▼ of the memory 113g and the enable signal of the driver 203g. A is selected as the memory address by the selector 210g, and is input to the address of the memory 113g. Thus, an arbitrary density pattern is written to the memory.

〔テクスチヤーメモリー113gデータ216gと画像データ21
5gの演算部〕 この演算は演算器215gにて実現される。この演算器は
ここでは乗算器より構成されている。イネーブル信号12
8gがアクテイブの所だけデータ216gと201gとの演算が施
され、デイスイネーブルの時は201がスルー状態とな
る。
(Texture memory 113g data 216g and image data 21
5g Operation Unit] This operation is realized by the operation unit 215g. This arithmetic unit is constituted by a multiplier here. Enable signal 12
The operation of the data 216g and 201g is performed only when 8g is active, and when the data is enabled, 201 is in a through state.

また、300g,301gはそれぞれXOR,ORゲートでMJ信号308
g、すなわち文字合成信号を用いてイネーブル信号を生
成する部分であるレジスタ304g“1"305gに“0"をレジス
タにセツトした時はテクスチヤ処理は合成文字信号が入
っている部分以外にかかる。一方、レジスタ304g“0"30
5gに“0"をレジスタにセツトした時はテクスチヤ処理を
かける部分に合成文字信号が入っている部分のみにかか
る。
Also, 300g and 301g are the XOR and OR gates respectively, and the MJ signal 308
g, that is, when "0" is set in the register 304g "1" 305g, which is a portion for generating an enable signal using a character composite signal, the texturing process is applied to portions other than the portion containing the composite character signal. On the other hand, register 304g “0” 30
When "0" is set to 5g in the register, it is applied only to the part where the text processing is applied and the synthesized character signal is included.

302gはGHi1信号307g、すなわち非矩形信号を用いてイ
ネーブル信号を生成する部分である。レジスタ306g“0"
の時GHi1信号がイネーブルの所のみにテクスチヤー処理
がかる。この時イネーブル128をずっとアクテイブにし
ておけば、非矩形に左右されない、つまりHSNCに同期の
とれた非矩形テクスチヤー処理が施され、イネーブル信
号GHi1とイネーブル128を同じにすれば非矩形信号に同
期したテクスチヤー処理となる。GHi1には例えば31bビ
ツト信号を用いれば、ある色のみにテクスチヤー処理を
行うことができる。
Reference numeral 302g denotes a portion that generates an enable signal using the GHi1 signal 307g, that is, a non-rectangular signal. Register 306g “0”
At this time, texture processing is applied only to the place where the GHi1 signal is enabled. At this time, if enable 128 is kept active, non-rectangular texture processing synchronized with HSNC is performed if enable 128 is kept, and if enable signal GHi1 and enable 128 are made the same, non-rectangular signal is synchronized. This is a texture treatment. If a 31-bit signal is used for GHi1, for example, texture processing can be performed only on a certain color.

LCHGIN信号141gは階調解像切換え信号であり、演算器
215gで遅延する分遅延されてLCHGOUT350gより出力され
る。
The LCHG IN signal 141g is a gradation resolution switching signal,
Delayed by 215g and output from LCHG OUT 350g.

〈モザイク、変倍、テーパ処理部〉 次に、画像加工編集回路Gのモザイク、変倍、テーパ
ー処理部G12について、第33図を用いその概略動作につ
いて説明する。
<Mosaic, scaling, and taper processing unit> Next, the schematic operation of the mosaic, scaling, and taper processing unit G12 of the image processing / editing circuit G will be described with reference to FIG.

モザイク、変倍、テーパー処理部102gに入力される画
像データ126gおよびLCHG信号350gは、まずモザイク処理
部401gに入力される。モザイク処理部401gは、文字合成
回路Fから出力されたMj信号145および切換回路Nから
の領域信号GHi2149、モザイク処理制御部402gからのモ
ザイク用クロツクMCLKによりモザイク処理の有無および
モザイクの主走査方向サイズ、文字の合成等行なわれた
後、1to2セレクター403gに入力される。ここでモザイク
処理の主走査方向サイズは、モザイク用クロツクMCLKを
制御することにより可変としている。モザイク用クロツ
クMCLKの制御については、後で詳細に説明する。
The image data 126g and the LCHG signal 350g input to the mosaic / magnification / taper processing unit 102g are first input to the mosaic processing unit 401g. The mosaic processing unit 401g determines the presence or absence of mosaic processing and the size of the mosaic in the main scanning direction based on the Mj signal 145 output from the character synthesizing circuit F, the area signal GHi2149 from the switching circuit N, and the mosaic clock MCLK from the mosaic processing control unit 402g. Are input to the 1to2 selector 403g. Here, the size of the mosaic process in the main scanning direction is variable by controlling the mosaic clock MCLK. The control of the mosaic clock MCLK will be described later in detail.

1to2セレクター403gでは、HSYNC118をDフリツプフロ
ツプ406Gにより分周されたラインメモリセレクト信号LM
SELにより、入力された画像信号およびLCHG信号をY1,Y2
のどちらかに出力する。
The 1to2 selector 403g outputs a line memory select signal LM obtained by dividing HSYNC118 by a D flip-flop 406G.
By SEL, input image signal and LCHG signal are converted to Y1, Y2
Output to either of

1to2セレクター403gのY1からの出力は、ラインメモリ
A404gおよび2to1セレクター407gのAに接続されてい
る。またY2からの出力は、ラインメモリB405g、および2
to1セレクター407gのBに接続されている。ラインメモ
リーAにセレクター403gから画像が送られて来る時、ラ
インメモリA404gは書き込みモードとなり、かつライン
メモリB405gは、読み出しモードとなる。また同様に、
ラインメモリB405gにセレクター403gから画像が送られ
て来る時、ラインメモリBは、書き込みモード、かつラ
インメモリA404gは読み出しモードとなる。このよう
に、交互にラインメモリA404g、ラインメモリB405gから
読み出される画像データは、2to1セレクター407gでDフ
リツプフロツプ406gの出力LMSEL信号の反転信号により
切り換えながら連続した画像データとして出力される。
2to1セレクター407gからの出力画像信号は、次に拡大処
理部414gで所定の拡大処理が行われた後、出力される。
Output from Y1 of 1to2 selector 403g is line memory
A404g and A of 2to1 selector 407g. The output from Y2 is line memory B405g and 2
Connected to B of to1 selector 407g. When an image is sent from the selector 403g to the line memory A, the line memory A 404g is in the write mode, and the line memory B 405g is in the read mode. Similarly,
When an image is sent from the selector 403g to the line memory B 405g, the line memory B is in the write mode and the line memory A 404g is in the read mode. As described above, the image data read alternately from the line memories A404g and B405g is output as continuous image data while being switched by the 2to1 selector 407g by the inverted signal of the output LMSEL signal of the D flip-flop 406g.
The output image signal from the 2to1 selector 407g is output after a predetermined enlargement process is performed by the enlargement processing unit 414g.

次に、これらメモリの書き込み読み出し制御について
述べる。まず、書き込み、読み出しの際、ラインメモリ
A404g、ラインメモリB405gに与えるアドレスは、一走査
の基準であるHSYNCに同期し、かつ画像CLKに同期しイン
クリメント、デイクリメントするようup/downカウンタ
ー409g,410gにより構成されている。ラインメモリアド
レス制御部413gから出力されるカウンターイネーブル信
号、および変倍制御部415gから発生する書き込みアドレ
スを制御するための制御信号WENB、および読み出しアド
レスを制御するための制御信号RENBにより、アドレスカ
ウンタ(409g,410g)は動作制御されている。これらの
制御されたアドレス信号は、それぞれ2to1セレクター40
7g,408gに入力される。2to1セレクター407g,408gは、前
述のラインメモリセレクト信号LMSELにより、ラインメ
モリA404gが読み出しモード時、読み出しアドレスをラ
インメモリA404g、書き込みアドレスをラインメモリB40
5gに与える。ラインメモリA404gが書き込みモード時
は、これとは、逆の動作が行われる。次にラインメモリ
A,ラインメモリBへのメモリライトパルスWEA、WEBは変
倍制御部415gから出力されている。メモリライトパルス
WEA,WEBは入力される画像を縮小する場合、およびモザ
イク処理制御部402gから出力される副走査方向へのモザ
イク長制御信号MOZWEによりモザイク処理する場合制御
される。次にこれらの詳細な動作説明を以下に述べる。
Next, write / read control of these memories will be described. First, when writing and reading, the line memory
A404g and an address given to the line memory B405g are configured by up / down counters 409g and 410g to increment and decrement in synchronization with HSYNC which is a reference of one scan and in synchronization with the image CLK. The counter enable signal output from the line memory address control unit 413g, the control signal WENB for controlling the write address generated from the scaling control unit 415g, and the control signal RENB for controlling the read address generate an address counter ( 409g, 410g) are operation-controlled. Each of these controlled address signals is a 2to1 selector 40
Input to 7g and 408g. When the line memory A404g is in the read mode, the 2to1 selectors 407g and 408g use the line memory select signal LMSEL to set the read address to the line memory A404g and the write address to the line memory B40.
Give 5g. When the line memory A404g is in the write mode, the reverse operation is performed. Next, line memory
A, the memory write pulses WEA and WEB to the line memory B are output from the scaling controller 415g. Memory write pulse
WEA and WEB are controlled when the input image is reduced and when the mosaic processing is performed by the mosaic length control signal MOZWE in the sub-scanning direction output from the mosaic processing control unit 402g. Next, a detailed description of these operations will be described below.

〈モザイク処理〉 モザイク処理は、基本的には、一つの画像データを繰
り返し出力することにより実現している。このモザイク
処理動作について第34図を用い説明する。
<Mosaic processing> The mosaic processing is basically realized by repeatedly outputting one image data. This mosaic processing operation will be described with reference to FIG.

まず、モザイク処理制御部402gで、主走査、副走査の
モザイク処理制御を独立に行なっている。まず、所望の
モザイクサイズに対応した変数をCPUBUSに接続されたラ
ツチ501g(主走査用)およびラツチ502g(副走査用)に
CPUがセツトする。まず、主走査方向のモザイク処理に
ついては、同一データをラインメモリーの複数アドレス
に連続して書き込むことにより、また副走査方向のモザ
イク処理については、モザイク処理エリア内でラインメ
モリーへの書き込みを所定ライン毎に間引くことにより
行なっている。
First, the mosaic processing control unit 402g independently performs main scanning and sub-scan mosaic processing control. First, variables corresponding to the desired mosaic size are stored in the latches 501g (for main scanning) and 502g (for sub-scanning) connected to the CPUBUS.
CPU set. First, for the mosaic processing in the main scanning direction, the same data is continuously written to a plurality of addresses of the line memory. For the mosaic processing in the sub-scanning direction, writing to the line memory is performed within a mosaic processing area by a predetermined line. This is done by thinning out each time.

(主走査方向モザイク処理) 主走査方向のモザイク巾に応じた変数がCPUによりラ
ツチ501gにセツトされる。ラツチ501gは、主走査モザイ
ク巾制御カウンタ504gに接続されており、HSYNC信号お
よびカウンター504gのリツプルキヤリーにより設定値が
ロードされる様構成されている。HSYNC毎にラツチ501g
に設定された値をカウンター504gはロードし、所定値カ
ウントしてはリツプルキヤリーをNORゲート502g、およ
びANDゲート509gに出力する。ANDゲート509gからのモザ
イク用クロツクMCLKは、カウンター504gからのリツプキ
ヤリーにより画像クロツクCUKをまびいた信号であり、
リツプルキヤリーが出た時のみ、MCLKは出力される。AN
Dゲート509gから出力されるMCLKは次にモザイク処理部4
01gに入力される。
(Main scanning direction mosaic processing) A variable corresponding to the mosaic width in the main scanning direction is set in the latch 501g by the CPU. The latch 501g is connected to the main scanning mosaic width control counter 504g, and is configured to load a set value by the HSYNC signal and the ripple carry of the counter 504g. Latch 501g per HSYNC
The counter 504g loads the value set in (1), counts a predetermined value, and outputs the ripple carry to the NOR gate 502g and the AND gate 509g. The mosaic clock MCLK from the AND gate 509g is a signal covered with the image clock CUK by the ripple carry from the counter 504g.
MCLK is output only when the ripple carry is output. AN
The MCLK output from the D gate 509g is then sent to the mosaic processing unit 4
Entered in 01g.

モザイク処理部401gは、2つのDフリツプフロツプ51
0g、Mj信号に関係なくフリツプフロツプ510gを出力す
る。GHi2信号149が1のとき、Mj信号が0の場合はモザ
イク用クロツクMCLKで制御されるフリツプフロツプ511g
からの信号が出力される。Mj信号が1の場合、出力はフ
リツプフロツプ510gからの信号を出力する。この制御に
より、主走査方向でのモザイク処理画像中の画像一部を
モザイク処理せずに出力することが可能である。すなわ
ち第2図に示すような前段の文字合成回路Fで画像中に
合成された文字に対しては、モザイク処理せずに画像の
みのモザイク処理が可能である。セレクター512gからの
出力は、前述の第33図に示した2to1セレクター403gに入
力される。以上により主走査方向でのモザイク処理が行
なわれる。
The mosaic processing unit 401g includes two D flip-flops 51.
0g, flip-flop 510g is output irrespective of the Mj signal. When the GHi2 signal 149 is 1 and the Mj signal is 0, the flip-flop 511g controlled by the mosaic clock MCLK.
Is output. When the Mj signal is 1, the output outputs the signal from the flip-flop 510g. With this control, it is possible to output a part of the image in the mosaic processing image in the main scanning direction without performing the mosaic processing. That is, for a character synthesized in an image by the character synthesis circuit F at the preceding stage as shown in FIG. 2, mosaic processing of only the image can be performed without performing mosaic processing. The output from the selector 512g is input to the 2to1 selector 403g shown in FIG. 33 described above. As described above, the mosaic processing in the main scanning direction is performed.

(副走査方向モザイク処理) 副走査方向も主走査と同ようにCPUBUSと接続したラツ
チ502g、およびカウンタ505g、NORゲート503により制御
している。副走査モザイク巾制御カウンターはITOP信号
144、511g、セレクター512g、ANDゲート514g、インバー
タ513gから構成されている。フリツプフロツプ510g,511
gには、画像信号の他に階調解像切り換え信号LCHGが接
続されており、フリツプフロツプ510gは画像クロツクで
あるCLK、フリツプフロツプ511gはモザイク処理用クロ
ツクMCLKにより入力される画像データ、およびLCHG信号
を保持する。つまり、一画素に対応した階調解像切り換
え信号LCHGが、位相が合った状態でフリツプフロツプ51
0g,511gにCLK,MCLKのそれぞれの周期の間、保持されて
いる。それぞれの保持された画像信号およびLCHG信号は
2to1セレクター512gに入力される。モザイクエリア信号
GHi2、および2値の文字信号Mj信号により、出力を切り
換えている。セレクター512gは 左図の真理値表に示す動作を、ANDゲート514g、インバ
ータ513gで行っている。すなわち、モザイクエリア信号
GBi2信号149が0の場合に同期し、かつHSYNC118をカウ
ントすることによりリツプルキヤリーパルスを生成して
いる。リツプルキヤリーパルスは、ORゲート508にモザ
イクエリア信号GHi2149の反転信号▲▼および
文字信号Mjが入力される。副走査モザイク制御信号MOZW
E 信号は左図の真理値表に示すような制御が行われてい
る。このような組み合わせで出力されるMOZWE信号は、
変倍制御部415gに入力されNANDゲート515gで図示しない
ラインメモリ ライトパルス生成回路より生成されるラ
イトパルスを制御する。ラインメモリライトパルス生成
回路とは、一般に変倍制御に使われているレートマルチ
プライヤー等の出力クロツクレート可変の回路である。
本実施例では、発明の主旨と異なるので詳細な説明は省
略する。上記MOZWE信号で制御されたWRパルスは、次にH
SYNC118ごとに切り換えパルスがかわる切り換え信号LMS
EL信号により1to2セレクターからWEA,WEBに交互にWRパ
ルスが出力される。以上の制御によりモザイクエリア信
号GHi2信号149が“1"の場合でもMj信号が“1"となった
時、メモリへの書き込みが行われるため、副走査方向で
のモザイク処理画像中の一部をモザイク処理せずに出力
することが可能である。第35図(a)は、モザイク処理
を実際に行った場合のある記録色についての画素毎の濃
度値の分布を示す図である。第35図のモザイク処理にお
いては、3×3の画素ブロツク内の各画素を代表画素値
にしている。この処理に際し、文字A、すなわち斜線部
の画素に対しては、文字信号Mjに基づき、モザイク処理
を行わないことにしている。つまり、合成文字とモザイ
ク処理領域がオーバーラツプした場合に、文字の方を優
先させることができる。したがって、モザイク処理を行
った場合にも、文字のみは読み取れるように画像を形成
することができる。なお、モザイクエリアは、矩形に限
るものではなく、非矩形の領域に対してモザイク処理を
行うこともできる。
(Sub-scanning direction mosaic processing) The sub-scanning direction is also controlled by the latch 502g connected to the CPU BUS, the counter 505g, and the NOR gate 503 as in the main scanning. The sub-scan mosaic width control counter is an ITOP signal.
It comprises 144, 511g, selector 512g, AND gate 514g, and inverter 513g. Flip Flop 510g, 511
To g, a gradation resolution switching signal LCHG is connected in addition to the image signal.The flip-flop 510g holds the image clock CLK, and the flip-flop 511g holds the image data input by the mosaic processing clock MCLK and the LCHG signal. I do. In other words, the tone resolution switching signal LCHG corresponding to one pixel is flip-flopped in phase.
0g and 511g are held during the respective periods of CLK and MCLK. Each retained image signal and LCHG signal is
Input to the 2to1 selector 512g. Mosaic area signal
The output is switched by GHi2 and the binary character signal Mj signal. Selector 512g The operation shown in the truth table in the left diagram is performed by the AND gate 514g and the inverter 513g. That is, the mosaic area signal
Synchronous when the GBi2 signal 149 is 0, and the HSYNC 118 is counted to generate a ripple carry pulse. As the ripple carry pulse, the inverted signal ▼ of the mosaic area signal GHi2149 and the character signal Mj are input to the OR gate 508. Sub-scan mosaic control signal MOZW
E The signals are controlled as shown in the truth table on the left. The MOZWE signal output in such a combination is
A write pulse which is input to the scaling controller 415g and is generated by a line memory write pulse generator (not shown) is controlled by a NAND gate 515g. The line memory write pulse generation circuit is a circuit that can vary the output clock rate such as a rate multiplier generally used for scaling control.
This embodiment is different from the gist of the invention, and therefore, detailed description is omitted. The WR pulse controlled by the MOZWE signal
Switching signal LMS in which the switching pulse changes every SYNC118
The WR pulse is alternately output to WEA and WEB from the 1to2 selector by the EL signal. With the above control, even when the mosaic area signal GHi2 signal 149 is “1”, when the Mj signal becomes “1”, writing to the memory is performed, so that a part of the mosaic processing image in the sub-scanning direction is It is possible to output without mosaic processing. FIG. 35 (a) is a diagram showing a distribution of density values for each pixel for a certain recording color when mosaic processing is actually performed. In the mosaic processing of FIG. 35, each pixel in a 3 × 3 pixel block is set as a representative pixel value. In this processing, the mosaic processing is not performed on the character A, that is, the pixel in the hatched portion based on the character signal Mj. That is, when the combined character and the mosaic processing area overlap, the character can be given priority. Therefore, even when the mosaic processing is performed, an image can be formed so that only characters can be read. The mosaic area is not limited to a rectangle, and a mosaic process can be performed on a non-rectangular area.

(斜体、テーパー処理) 次にまず、斜体処理について第33図,第36図を用いて
説明する。
(Italic and Taper Processing) First, the italic processing will be described with reference to FIGS. 33 and 36.

第33図のラインメモリアドレス制御部413gの内部の第
36図に示した。このラインメモリアドレス制御部413g
は、書き込み、読み出しカウンタ409g,410gのイネーブ
ル信号を制御しており、主走査1ライン中のどの部分を
ラインメモリに書き込むか、また読み出すかをアドレス
カウンタを制御することにより、移動、斜体等を可能と
している。まず、第36図を用いて、イネーブル制御信号
生成回路について説明する。
The inside of the line memory address control unit 413g of FIG.
This is shown in FIG. This line memory address controller 413g
Controls the enable signal of the write / read counters 409g and 410g, and controls the address counter to determine which part in one main scanning line is to be written to or read from the line memory, thereby controlling movement, italics, etc. It is possible. First, the enable control signal generation circuit will be described with reference to FIG.

カウンター701gは、HSYNCでカウンタ出力が0とな
り、それからカウンタ701gのクロツクである画像クロツ
ク117をカウントしてゆく。カウンタ701gの出力Qは等
面コンパレータ706g,708g,709g,710gに入力されてい
る。コンパレータ709g以外の各コンパレータのA入力側
は、図示しないそれぞれ独立した、CPUBUSに接続された
ラツチとつながっており、任意の設定された値とカウン
タ701gの出力とが一致した時、パルスが出力される。等
面コンパレータ706gの出力はJ−Kフリツプフロツプ70
8gのJに、またコンパレータ707gはK入力に接続されて
おり、コンパレータ706gがパルスを出力してからコンパ
レータ707gがパルスを出力するまで、J−Kフリツプフ
ロツプ708gは1を出力するように構成されている。この
出力が書き込みアドレスカウンタ制御信号として用いら
れており、1になっている区間のみ書き込みアドレスカ
ウンタは動作状態となり、ラインメモリに対しアドレス
を発生する。読み出しアドレスカウンタ制御信号につい
ても同ように、読み出しアドレスカウンタを制御する。
ここで、コンパレータ709gのAへの入力信号は、斜体処
理を行う場合と行わない場合とで、コンパレータへの入
力値を異ならせるためセレクター703gが接続されてい
る。ここで、斜体処理を行わない場合、図示しないCPUB
USと接続されたラツチにセツトされた値が、セレクター
703gのA入力に入力され、同様に図示しないラツチより
出力されるセレクト信号によりA入力がセレクター703g
から出力される。以降の動作は先述のコンパレータ706
g,707gと同様の動作である。次に斜体を行う場合、セレ
クター703gのAに入力されている値がプリセツト値とし
てセレクター702gにも入力されている。セレクター702
g,703gのセレクト信号がB入力をセレクトすると、セレ
クター702gの出力は加算器704gで、これもまた図示して
ないラツチにセツトされた値との加算が行われる。ここ
でこの値は斜体角度による1ラインごとの変化量を示
し、希望角度をθとするとtanθで求められる。加算結
果はHSYNC118をクロツクとするフリツプフロツプ708gに
入力され、1主走査の間、値が保持される。フリツプフ
ロツプ705gの出力は、セレクター702gのB入力およびセ
レクター703gのB入力に接続されている。この加算動作
を繰り返すことにより、コンパレータ709gへのセレクタ
ーからの出力値が1走査ごとに一定の割合で変化するこ
とにより、読み出しアドレスカウンターのスタートをHS
YNCから一定の割合で可変することができる。これによ
りラインメモリA404gおよびB405gからの読み出しをHSYN
Cに対しずらして読み出すことになり、斜体処理が可能
となる。また、前述の変化量は、正負どちらでも良く、
正の場合はHSYNCに対し読み出しが離れてゆく方向にず
れ、負の場合はHSYNCに近づいてゆく方向にずれる。ま
た、セレクタ702g,703gのセレクト信号をHSYNCに同期し
て変えることにより一部分の斜体が可能となる。
The counter 701g has a counter output of 0 at HSYNC, and then counts the image clock 117, which is the clock of the counter 701g. The output Q of the counter 701g is input to iso-surface comparators 706g, 708g, 709g, and 710g. The A input side of each comparator other than the comparator 709g is connected to an independent latch (not shown) connected to the CPUBUS, and a pulse is output when an arbitrary set value matches the output of the counter 701g. You. The output of the equal plane comparator 706g is JK flip-flop 70
The JK flip-flop 708g is configured to output 1 after the comparator 707g outputs a pulse until the comparator 707g outputs a pulse after the comparator 707g outputs a pulse. I have. This output is used as a write address counter control signal, and the write address counter is in an operation state only in a period where it is 1, and an address is generated for the line memory. Similarly, the read address counter control signal is used to control the read address counter.
Here, the selector 703g is connected to the input signal to A of the comparator 709g in order to make the input value to the comparator different between when the italic processing is performed and when it is not performed. Here, when the italic processing is not performed, a CPUB (not shown)
The value set in the latch connected to the US is
The A input is input to the A input of the 703g, and the A input is similarly input to the selector 703g by a select signal output from a latch (not shown).
Output from Subsequent operations are performed by the comparator 706 described above.
g, 707g. Next, when performing italics, the value input to A of the selector 703g is also input to the selector 702g as a preset value. Selector 702
When the select signals g and 703g select the B input, the output of the selector 702g is an adder 704g, which also performs addition with a value set in a latch (not shown). Here, this value indicates the amount of change for each line due to the oblique angle, and can be obtained by tan θ when the desired angle is θ. The addition result is input to a flip-flop 708g that uses the HSYNC 118 as a clock, and the value is held during one main scan. The output of the flip-flop 705g is connected to the B input of the selector 702g and the B input of the selector 703g. By repeating this addition operation, the output value from the selector to the comparator 709g changes at a constant rate for each scan, so that the start of the read address counter starts at HS.
It can be changed at a fixed rate from YNC. This allows reading from the line memories A404g and B405g to be HSYN
Since the data is read while being shifted from C, italic processing can be performed. In addition, the above-mentioned change amount may be either positive or negative,
In the case of a positive value, the reading is shifted in a direction away from HSYNC, and in the case of a negative value, the reading is shifted in a direction approaching HSYNC. Further, by changing the select signals of the selectors 702g and 703g in synchronization with HSYNC, it is possible to make it partly italic.

拡大処理方法については、一般に0次、1次、SINC補
間等の方法があるが、本発明の主旨とは異なるため、説
明は省略する。斜体処理を行いながら、各走査ライン毎
にHSYNCに同期して主走査方向に対する倍率を変えるこ
とによりテーパー処理を可能としている。
The enlargement processing method generally includes methods such as 0th-order, 1st-order, and SINC interpolation. However, since it is different from the gist of the present invention, the description is omitted. The taper processing is enabled by changing the magnification in the main scanning direction in synchronization with HSYNC for each scanning line while performing italic processing.

また、これら処理に於いて、入力される階調解像切り
換え信号は画像信号と位相を合わせながら処理され、出
力画像データ114、出力階調解像切り換え信号LCHG142は
エツジ強調回路へ出力される。
In these processes, the input gradation resolution switching signal is processed while adjusting the phase with the image signal, and the output image data 114 and the output gradation resolution switching signal LCHG142 are output to the edge enhancement circuit.

以上説明した斜体処理、テーパー処理の概念図を第35
図(b),(c)に示す。
The conceptual diagram of the italic processing and taper processing explained above
These are shown in FIGS.

第37図(a)は、任意形状の領域制限を行うためのマ
スク用ビツトマツプメモリー573Lおよびその制御の詳細
を示すブロツク図である。本メモリーは、例えば第37図
(e)のような形状で、前述した色変換や、画像の切り
とり(非矩形トリミング)、画像のぬりつぶし(非矩形
ペイント)、など種々の画像加工編集のON(処理す
る)、OFF(処理しない)切り換え信号として用いられ
る。すなわち、第2図において、色変換回路B、色補正
回路D、文字合成回路F、画像加工,編集回路G、カラ
ーバランス回路P、外部機器画像合成回路502の切り換
え信号用として、それぞれBHi123,DHi122、FHi121、GHi
119、PHi145、AHi148の信号線で供給される。
FIG. 37 (a) is a block diagram showing details of a bit map memory 573L for a mask for limiting an area of an arbitrary shape and its control. This memory has a shape as shown in FIG. 37 (e), for example, and is used to turn on various image processing and editing such as the above-described color conversion, image cutting (non-rectangular trimming), image painting (non-rectangular painting), and the like. This signal is used as a switching signal for processing and OFF (not processing). That is, in FIG. 2, BHi123 and BHi122 are used for switching signals of the color conversion circuit B, the color correction circuit D, the character synthesis circuit F, the image processing / editing circuit G, the color balance circuit P, and the external device image synthesis circuit 502, respectively. , FHi121, GHi
119, PHi145, and AHi148 signal lines.

さてマスクは、第38図のごとく4×4画素を1ブロツ
クとし、1ブロツクにビツトマツプメモリの1ビツトが
対応するように構成されているので、例えば、16pel/mm
の画素密度の画像では、297mm×420mm(A3サイズ)に対
しては、(297×420×16×16)÷16≒2Mbit、すなわ
ち、例えば1MbitのダイナミツクRAM、2chipで構成し得
る。
As shown in FIG. 38, the mask is configured such that 4 × 4 pixels constitute one block, and one block corresponds to one bit of the bit map memory.
For an image having a pixel density of 297 mm × 420 mm (A3 size), (297 × 420 × 16 × 16) ÷ 16 ≒ 2 Mbit, that is, for example, a dynamic RAM of 1 Mbit and 2 chips can be configured.

第37図(a)にてFIFO559Lに入力されている信号132
は、前述のごとくマスク生成のためのデータ入力線であ
り、例えば、第2図の2値化回路532の出力421が信号13
2として入力されると、まず、4×4のブロツク内での
“1"の数を計数すべく、1ビツト×4ライン分のバツフ
ア559L,560L,561L,562Lに入力される。FIFO559L〜562L
は、図のごとく559Lの出力が560Lの入力に、560Lの出力
が561Lの入力にというように接続され、各FIFOの出力は
4ビツト並列にラツチ563L〜565Lに、VCLKによりラツチ
される(第37図(d)のタイミングチヤート参照)。FI
FOの出力615Lおよびラツチ563L,564L,565Lの各出力616
L,617L,618Lは、加算器566L,567L,568Lで加算され(信
号602L)、コンパレータ569LにおいてCPU22により、I/O
ポート25Lを介して設定される値(例えば、“12")とそ
の大小が比較される。すなわち、ここで、4×4のブロ
ツク内の1の数が所定数より大きいか否かを判定する。
Signal 132 input to FIFO559L in FIG.
Is a data input line for generating a mask as described above. For example, the output 421 of the binarization circuit 532 in FIG.
When it is input as 2, it is first input to buffers 559L, 560L, 561L and 562L for 1 bit × 4 lines in order to count the number of “1” in the 4 × 4 block. FIFO559L ~ 562L
As shown in the figure, the output of 559L is connected to the input of 560L, the output of 560L is connected to the input of 561L, and the output of each FIFO is latched in parallel by 4 bits to latches 563L to 565L and VCLK (No. (See the timing chart in Fig. 37 (d).) FI
FO output 615L and Latch 563L, 564L, 565L output 616
L, 617L, and 618L are added by adders 566L, 567L, and 568L (signal 602L), and I / O is performed by the CPU 22 in the comparator 569L.
The value set via the port 25L (for example, “12”) is compared with its magnitude. That is, it is determined whether the number of 1s in the 4 × 4 block is larger than a predetermined number.

第37図(d)において、ブロツクN内の“1"の数は
“14"、ブロツク(N+1)内の1の数は“4"であるか
ら、第37図(a)のコンパレータ569Lの出力603Lは信号
602Lが“14"の時は“12"より大きいので“1"、“4"の時
は“12"より小さいので“0"となり、従って、第37図
(d)のラツチパルス605Lにより、ラツチ570Lで4×4
の1ブロツクに1回ラツチされ、ラツチ570のQ出力が
メモリ573LのDIN入力、すなわち、マスク作成データと
なる。580Lはマスクメモリの主走査方向のアドレスを生
成するHアドレスカウンタであり、4×4のブロツクで
1アドレスが割り当てられるので、画素クロツクVCLK60
8を分周器577Lで4分周したクロツクでカウントupが行
われる。同様に、575Lはマスクメモリーの副走査方向の
アドレスを生成するアドレスカウンタであり、同様の理
由で分周器574Lによって各ラインの同期信号HSYNCを4
分周したクロツクによりカウントupされ、Hアドレス,V
アドレスの動作は4×4ブロツク内の“1"の計数(加
算)動作と同期するように制御される。
In FIG. 37 (d), the number of "1" s in the block N is "14" and the number of 1s in the block (N + 1) is "4", so that the output of the comparator 569L in FIG. 603L is a signal
When 602L is "14", it is "1" because it is larger than "12", and when it is "4", it is "0" because it is smaller than "12". Therefore, the latch pulse 605L shown in FIG. 4 × 4
Is latched once per block of, Q output of the latch 570 is D IN input of the memory 573L, that is, the mask making data. Reference numeral 580L denotes an H address counter for generating an address in the main scanning direction of the mask memory. One address is assigned by 4 × 4 blocks.
The count is incremented by the clock obtained by dividing 8 by 4 by the frequency divider 577L. Similarly, 575L is an address counter for generating an address in the sub-scanning direction of the mask memory. For the same reason, the frequency divider 574L outputs the synchronization signal HSYNC of each line to 4 bits.
Counted up by the divided clock, H address, V
The operation of the address is controlled so as to synchronize with the operation of counting (adding) "1" in the 4.times.4 block.

また、Vアドレスカウンタの下位2ビツト出力、610
L,611LはNORゲート572LでNORがとられ、4分周のクロツ
ク607Lをゲートする信号606Lがつくられ、アンドゲート
571Lによってタイミングチヤート第37図(c)の如く、
4×4ブロツクに1回だけのラツチが行われるべく、ラ
ツチ信号605Lがつくられる。また、616LはCPUバス22
(第2図)内に含まれるデータバスであり、613Lは同よ
うにアドレスバスであり、信号615LはCPU22からのライ
トパルスWRである。CPU22からのメモリ573LへのWR(ラ
イト)動作時、ライトパルスは“Lo"となり、ゲート578
L,576L,581Lが開き、CPU22からのアドレスバス、データ
バスがメモリ573Lに接続され、ランダムに所定のデータ
を書き込まれ、またHアドレスカウンタ、Vアドレスカ
ウンタにより、シーケンシヤルにWR(ライト)、RDリー
ドを行う場合は、I/Oポート25に接続されるゲート576′
L,582Lの制御線によりゲート576′L,582Lが開き、シー
ケンシヤルなアドレスがメモリ573Lに供給される。
Also, the lower 2 bits output of the V address counter, 610
L and 611L are NORed by a NOR gate 572L, and a signal 606L for gating a clock 607L of 4 frequency division is generated, and AND gate
As shown in Fig. 37 (c), timing chart by 571L
A latch signal 605L is generated so that only one latch is performed in 4 × 4 blocks. Also, 616L is CPU bus 22
(FIG. 2) is a data bus included therein, 613L is an address bus similarly, and a signal 615L is a write pulse WR from the CPU 22. At the time of WR (write) operation from the CPU 22 to the memory 573L, the write pulse becomes “Lo” and the gate 578 is output.
L, 576L, 581L are opened, the address bus and data bus from the CPU 22 are connected to the memory 573L, and predetermined data is written at random, and the WR (write), RD When reading, the gate 576 'connected to the I / O port 25
The gates 576'L and 582L are opened by the control lines L and 582L, and a sequential address is supplied to the memory 573L.

例えば、2値化出力532の出力421あるいはCPU22によ
り、第39図のようなマスクが形成されれば太線枠内のエ
リアを基に画像の切り出し、合成等を行うことができ
る。
For example, if the mask as shown in FIG. 39 is formed by the output 421 of the binarized output 532 or the CPU 22, the image can be cut out and synthesized based on the area within the thick line frame.

さらに第37図(a)のビツトマツプメモリは、読み出
し時にH方向、V方向いずれも、間引き、あるいは補間
により読み出すことが可能である。すなわち、第40図に
第37図のHまたはVアドレスカウンタ(580L,575L)の
詳細を示すように、例えば、縮小時はセレクタ634LのB
入力が選択されるべくMULSEL636Lは“0"に設定される。
635Lは入力クロツク614Lの間引き回路(レートマルチプ
ライヤー)であり、第41図(タイミング図)に示すごと
く、例えば3回に1回CLKが出力されるように間引かれ
る(設定はI/Oポート641Lによる)(637L)。一方630L
には、例えば“2"がセツトされ、間引かれた出力637Lが
出力される時のみアドレスカウンタ632Lの出力638Lと63
0Lにセツトされた値(例えば“2")が加算され、結果が
カウンタにロードされる。したがって、第41図のよう
に、1→2→3→5→6→7→9…と3クロツクごとに
“+2"進むので80%の縮小となる。一方拡大時はMULSEL
=“1"となり、A入力614Lが選択されるので、第41図の
タイミングチヤートで示すごとく、アドレスカウントは
1→2→3→3→4→5→6→6→…と進む。
Further, the bit map memory of FIG. 37 (a) can be read out by thinning out or interpolation in both the H and V directions at the time of reading. That is, as shown in FIG. 40 in detail of the H or V address counter (580L, 575L) of FIG.
MULSEL636L is set to "0" to select an input.
Reference numeral 635L denotes a thinning circuit (rate multiplier) for the input clock 614L. As shown in FIG. 41 (timing diagram), the input clock 614L is thinned out, for example, so that CLK is output once every three times (setting is performed by an I / O port). 641L) (637L). 630L
For example, when the value "2" is set and the thinned output 637L is output, the outputs 638L and 633 of the address counter 632L are output.
The value set to 0L (eg, "2") is added and the result is loaded into the counter. Therefore, as shown in FIG. 41, the progress proceeds by "+2" every three clocks in the order of 1 → 2 → 3 → 5 → 6 → 7 → 9. On the other hand, when expanding, MULSEL
= "1" and the A input 614L is selected, so that the address count proceeds as 1 → 2 → 3 → 3 → 4 → 5 → 6 → 6 →... As shown in the timing chart of FIG.

第40図は第37図のHアドレスカウンタ580L、Vアドレ
スカウンタ575Lの詳細であり、ハード回路は同一なので
説明は第37図のみにとどめる。
FIG. 40 shows the details of the H address counter 580L and the V address counter 575L of FIG. 37, and since the hardware circuits are the same, the description will be limited to FIG. 37 only.

これにより、第42図のように即に入力された非矩形領
域1に対し拡大2、縮小1が生成されるので、一度、非
矩形領域を入力してしまえば、あらたな入力作業を行わ
ずに、1つのマスクプレーンで、種々の倍率に応じて変
倍することができる。
As a result, enlargement 2 and reduction 1 are generated for the non-rectangular area 1 immediately input as shown in FIG. 42. Therefore, once the non-rectangular area is input, no new input operation is performed. In addition, the magnification can be changed by one mask plane according to various magnifications.

次に2値化回路(第2図532)と、高密度2値メモリ
ー回路Kについて説明する。第43図(a)で2値化回路
532は、文字画像補正回路Eの出力のビデオ信号113を閾
値141kと比較し、2値化信号を得る回路であるが、閾値
はCPUバス22により、操作部と連動して設定される。す
なわち、閾値は入力データの振幅値=256に対し、第43
図(c)の操作部のメモリをM(中点)に指定すると
“128"であり、+方向に目盛りが動くに従って、中点よ
り“−30"ずつ変化し、−方向に動くに従って“+30"ず
つ変化する。従って“弱→−2→−1→M→+1→+2
→強”に対応して、閾値は“218→188→158→128→98→
68→38"と変化するように制御される。
Next, the binarization circuit (FIG. 2 532) and the high-density binary memory circuit K will be described. FIG. 43 (a) shows a binarization circuit.
Reference numeral 532 denotes a circuit for comparing the video signal 113 output from the character image correction circuit E with a threshold value 141k to obtain a binary signal. The threshold value is set by the CPU bus 22 in conjunction with the operation unit. That is, the threshold value is 43
When the memory of the operation unit in FIG. 9C is designated as M (middle point), the value is “128”. As the scale moves in the + direction, the value changes by −30 from the middle point, and as the scale moves in the − direction, “+30” changes. "Everything changes. Therefore, “weak → −2 → −1 → M → + 1 → + 2
The threshold value is “218 → 188 → 158 → 128 → 98 →
It is controlled to change from 68 to 38 ".

また、第43図(a)に示されるように、CPUBUS22から
は、2通りの閾値が設定され、セレクター35kにおい
て、切り換え信号151により切り換えられて、閾値とし
てコンパレータ32kに設定される。切り換え信号151はデ
ジタイガー58で設定される特定領域内のみ、別の閾値が
設定されるようになっており、例えば、原稿の単色領域
は閾値は相対的に低く、混色領域は相対的に高く設定し
て、原稿の色にかかわらず、常に均一な2値化信号が得
られるようにすることができる。
As shown in FIG. 43 (a), two threshold values are set from the CPU BUS 22, and are switched by the selector signal 35k by the switching signal 151, and are set as the threshold values in the comparator 32k. The switching signal 151 is set to a different threshold value only in the specific area set by the digital tiger 58.For example, the threshold value is relatively low in a monochromatic area of a document and relatively high in a mixed color area. By setting, it is possible to always obtain a uniform binary signal regardless of the color of the document.

メモリ回路Kは、2値化された信号421が130に出力さ
れた信号を画像1ページ分記憶するメモリであって、本
装置ではA3、400(dpi)で画像を扱っているので、およ
そ32Mbit有している。第43図(b)にメモリ回路Kの詳
細を説明する。入力データDIN130はメモリ書き込み時、
イネーブル信号HE528でゲートされ、さらに、書き込み
時にCPU20より制御されるIOポート23kのW/ 1出力が
“Hi"の時メモリー部37kに入力される。同時に画像の垂
直方向の同期信号ITOP144より主走査(水平走査)方向
の同期信号HSYNC118をカウントして、垂直方向のアドレ
スを発生する。Vアドレスカウンタ35k、HSYNC118よ
り、画像の転送クロツクVCLK117をカウントして、水平
方向のアドレスをカウントする。Hアドレスカウンタに
より、画像データの格納に対応したアドレスが発生され
る。この時のメモリWP入力(書き込みタイミング信号)
551kには、クロツクVCLK117と同位相のクロツクがスト
ローブとして入力され、入力データDiが逐次メモリー部
37kに格納される(タイミング図、第44図)。メモリ37k
からデータを読み出す場合は、制御信号W/ 1を“Lo"
におとす事で、全く同様の手順で、出力データDOUTが読
み出される。ただし、データの書き込み、読み出し、い
ずれもHE528で行われるので、例えば、第44図のごとくH
E528をD2の入力タイミングで、“Hi"に立ち上げ、Dm
入力タイミングで“Lo"に立ち下げると、メモリ37kには
D2からDmまでの画像が入力されるのみで、D0,D1およびD
m+1以後は書き込まれず、かわりにデータ“0"が書き込
まれる。読み出しも同様であり、HEが“Hi"となってい
る区間以外はデータは“0"が読み出されることになる。
HEは後述する領域信号発生回路17より出力される。すな
わち例えば原稿台上に第45図Aのような文字原稿が置か
れた場合に、2値化信号書き込みの際HEを、同図のごと
く生成すれば、A′のごとく文字部のみで2値画像をメ
モリに取り込むことができる。同ように不要な文字等も
消去してメモリに書き込むことができる。
The memory circuit K is a memory for storing a signal in which the binarized signal 421 is output to 130 for one page of an image. In the present device, the image is handled at A3, 400 (dpi), so that the memory circuit K is approximately 32 Mbit. Have. FIG. 43B illustrates details of the memory circuit K. Input data D IN 130
It is gated by the enable signal HE528, and is input to the memory unit 37k when the W / 1 output of the IO port 23k controlled by the CPU 20 at the time of writing is "Hi". At the same time, the synchronization signal HSYNC 118 in the main scanning (horizontal scanning) direction is counted from the synchronization signal ITOP 144 in the vertical direction of the image, and a vertical address is generated. The image transfer clock VCLK 117 is counted by the V address counter 35k and the HSYNC 118, and the horizontal address is counted. An address corresponding to the storage of the image data is generated by the H address counter. Memory WP input at this time (write timing signal)
A clock having the same phase as the clock VCLK117 is input to the 551k as a strobe, and the input data Di is sequentially stored in the memory section.
Stored at 37k (timing diagram, FIG. 44). Memory 37k
When reading data from, set the control signal W / 1 to “Lo”
Then, the output data DOUT is read out in exactly the same procedure. However, since both writing and reading of data are performed by the HE528, for example, as shown in FIG.
The E528 at an input timing of the D 2, raised to "Hi", the fall in "Lo" at an input timing of D m, the memory 37k is
From D 2 only the image up to D m is entered, D 0, D 1 and D
No data is written after m + 1 , and data "0" is written instead. The same applies to reading, except that data is read as "0" except during the section in which HE is "Hi".
HE is output from an area signal generation circuit 17 described later. That is, for example, when a character document as shown in FIG. 45A is placed on the document table, if the HE is generated as shown in FIG. Images can be captured in memory. Similarly, unnecessary characters and the like can be erased and written to the memory.

更に、本メモリ37kのデータを読み出すアドレスカウ
ンタ35k,36kは、第40図と同一の構成で、また第41図と
同一のタイミングで動作するので、前述したように37k
から読み出される2値データは変倍することが可能とな
る。従って第46図のごとく予め本メモリーに記憶してお
いた、同図(B)のような2値の文字画像を(A)の画
像に合成するに際し、(C)のようにいずれも縮小して
合成したり、(D)のように下絵((A)の部分)の大
きさは変えずに、合成する文字部のみ拡大するといった
合成が可能となる。
Further, the address counters 35k and 36k for reading the data of the memory 37k operate in the same configuration as in FIG. 40 and at the same timing as in FIG. 41.
Can be scaled. Therefore, when a binary character image as shown in FIG. 46B, which is stored in the main memory in advance as shown in FIG. 46, is combined with the image shown in FIG. As shown in FIG. 4D, the composition such as enlarging only the character portion to be composed without changing the size of the sketch (portion A) is possible.

第47図は、前述した100dpi相当で記憶された、非矩形
マスク用2値ビツトマツプメモリL(第2図)と文字、
線画像用400dpi2値メモリK(第2図)からのデータの
各画像処理ブロツクA,B,D,F,P,Gへの分配と、2値化さ
れたビデオ画像のメモリL,Kへの分配の切りかえを行う
ための、切換回路である。メモリLに記憶された非矩形
領域を制限するためのマスクデータは、例えば前述した
色変換回路Bに送出され(BHi 123)、例えば、第48図
(B)のような形状の内側にのみ、色変換がかかる。第
47図において1nはCPUバス22に接続されたI/Oポート、8n
〜13nは2to1セレクターであり、切換入力S=“9"の時
A入力、S=“0"の時B入力をYに出力するように構成
されている。従って例えば、前述のように100dpiマスク
メモリLの出力を色変換回路Bに送出するためには、セ
レクター9nにおいてAを選択、すなわち28n=“1"、AND
ゲート3nにおいて、21n入力=“1"とすれば良い。同様
に、他の信号も16n〜31nにより、任意に制御できる。I/
Oポートn1の出力、30n,31nは2値化回路532(第2図)
の出力を2値メモリL,Kのいずれに格納するかの制御信
号である30n=“1"の時、2値入力421は100dpiメモリL
へ、31n=“1"の時400dpiメモリKへ入力されるように
なる。ちなみにAHi148=“1"のときは、外部機器より送
出される画像データが合成され、BHi123=“1"のときは
前述のように色変換を行い、DHi122=“1"の時、色補正
回路よりモノクロ画像データが算出され出力される。以
下FHi 121、PHi145、GHi1 119、GHi2 149は各々、文字
合成、カラーバランス変更、ラクスチヤー加工、モザイ
ク加工に用いられる。
FIG. 47 shows the binary bitmap memory L (FIG. 2) for non-rectangular masks stored at 100 dpi as described above and characters,
The distribution of the data from the line image 400 dpi binary memory K (FIG. 2) to each image processing block A, B, D, F, P, G, and the binarized video image to the memory L, K A switching circuit for switching the distribution. The mask data for limiting the non-rectangular area stored in the memory L is sent to, for example, the above-described color conversion circuit B (BHi 123), for example, only inside the shape as shown in FIG. Color conversion is required. No.
In FIG. 47, 1n is an I / O port connected to the CPU bus 22, 8n
Reference numerals 13n denote 2to1 selectors, which are configured to output the A input when the switching input S = "9" and the B input when S = "0" to Y. Therefore, for example, in order to send the output of the 100 dpi mask memory L to the color conversion circuit B as described above, A is selected by the selector 9n, that is, 28n = "1", AND
In the gate 3n, the 21n input may be set to "1". Similarly, other signals can be arbitrarily controlled by 16n to 31n. I /
Outputs of O port n1, 30n and 31n are binarization circuits 532 (Fig. 2)
Is a control signal as to which of the binary memories L and K is to be stored, the binary input 421 is 100 dpi memory L when 30n = "1"
When 31n = "1", the data is input to the 400 dpi memory K. By the way, when AHi148 = "1", the image data sent from the external device is synthesized. When BHi123 = "1", the color conversion is performed as described above. When DHi122 = "1", the color correction circuit is used. More monochrome image data is calculated and output. Hereinafter, FHi 121, PHi 145, GHi1 119, and GHi2 149 are respectively used for character synthesis, color balance change, luxure processing, and mosaic processing.

このように100dpiメモリLと、400dpiメモリKの2つ
の2値メモリを有し、文字情報を高密度の400dpiメモリ
Kに入力、領域情報(矩形、非矩形を含む)を100dpiメ
モリLに入力することにより所定の領域、特に非矩形領
域にも文字合成を行うことができる。
As described above, there are two binary memories of the 100 dpi memory L and the 400 dpi memory K, and character information is input to the high density 400 dpi memory K, and area information (including rectangles and non-rectangles) is input to the 100 dpi memory L. Thus, character synthesis can be performed in a predetermined area, particularly in a non-rectangular area.

また複数のビツトマツプメモリを有することで第62図
のような色マド処理も可能となる。
Further, by having a plurality of bit map memories, a color processing as shown in FIG. 62 becomes possible.

第49図は、領域信号発生回路Jの説明のための図であ
る。領域とは、例えば第49図(e)の斜線部のような部
分をさし、これは副走査方向A→Bの区間に、毎ライン
ごとに第49図(e)のタイミングチヤートAREAのような
信号で他の領域と区別される。各領域は第2図のデジタ
イザ58で指定される。第49図(a)〜(d)は、この領
域信号の発生位置、区間長、区間の数がCPU20によりプ
ログラマブルに、しかも多数得られる構成を示してい
る。本構成に於いては、1本の領域信号はCPUアクセス
可能なRAMの1ビツトにより生成され、例えばn本の領
域信号AREA0〜AREAnを得るために、nビツト構成のRAM
を2つ有している(第49図(d)60j,61j)。いま、第4
9図(b)のような領域信号AREA0およびAREAnを得ると
すると、RAMのアドレスx1,x3のビツト0に“1"を立て、
残りのアドレスのビツト0は全て“0"にする。一方、RA
Mのアドレス1,x1,x2,x4に“1"をたてて、他のアドレス
のビツトnは全て“0"にする。HSYNC118を基準として一
定クロツク117に同期して、RAMのデータを順次シーケン
シヤルに読み出していくと例えば、第49図(c)のよう
に、アドレスx1とx3の点でデータ“1"が読み出される。
この読み出されたデータは、第49図(d)62j−0〜62j
−nのJ−KフリツプフロツプのJ,K両端子に入ってい
るので、出力はトグル動作、すなわちRAMより“1"が読
み出されCLKが入力されると、出力“0"→“1",“1"→
“0"に変化して、AREA0のような区間信号、従って領域
信号が発生される。また、全アドレスにわたってデータ
=“0"とすると、領域区間は発生せず領域の設定は行わ
れない。第47図(d)は本回路構成であり、60j,61jは
前述したRAMである。これは、領域区間を高速に切り換
えるために例えば、RAMA60jよりデータを毎ラインごと
に読み出しを行っている間にRAMB61jに対し、CPU20(第
2図)より異なった領域設定のためのメモリ書き込み動
作を行うようにして、交互に区間発生と、CPUからのメ
モリ書き込みを切り換える。従って、第49図(f)の斜
線領域を指定した場合、A→B→A→B→AのようにRA
MAとRAMBが切り換えられ、これは第49図(d)におい
て、(C3,C4,C5)=(0,1,0)とすれば、VCLK117でカウ
ントされるカウンタ出力がアドレスとして、セレクタ63
jを通してRAMA60jに与えられ(Aa)、ゲート66j開、ゲ
ート68j閉となってRAMA60jから読み出され、全ビツト
幅、nビツトがJ−Kフリツプフロツプ62j−0〜62j−
nに入力され、設定された値に応じてAREA0〜AREAnの区
間信号が発生される。BへのCPUからの書込みは、この
間アドレスバスA−Bus、データバスD−Busおよび、ア
クセス信号/により行う。逆に、RAMB61jに設定さ
れたデータに基づいて区間信号を発生させる場合(C3,C
4,C5)=(1,0,1)とすることで、同じように行え、CPU
からのRAMA60jへのデータ書き込みが行える。
FIG. 49 is a view for explaining the area signal generation circuit J. The region means, for example, a portion such as a hatched portion in FIG. 49 (e), which corresponds to a section in the sub-scanning direction A → B for each line as in the timing chart AREA in FIG. 49 (e). Signal is distinguished from other areas. Each area is specified by the digitizer 58 in FIG. FIGS. 49 (a) to 49 (d) show a configuration in which the generation position, section length, and number of sections of the area signal can be obtained by the CPU 20 in a programmable manner. In this configuration, one area signal is generated by one bit of a RAM accessible to the CPU. For example, in order to obtain n area signals AREA0 to AREAn, an n-bit RAM is used.
(Fig. 49 (d) 60j, 61j). Now, the fourth
When obtaining a region signal AREA0 and AREAn such as Figure 9 (b), set a "1" in bit 0 of the address of the RAM x 1, x 3,
Bits 0 of the remaining addresses are all set to "0". Meanwhile, RA
Make a "1" to M address 1, x 1, x 2, x 4, and that all the bits n of other addresses "0". HSYNC118 in synchronism with the constant clock 117 as a reference, As you read sequentially Shikenshiyaru data RAM for example, as in the 49 view (c), the data in terms of addresses x 1 and x 3 "1" is read out It is.
The read data is shown in FIG. 49 (d) 62j-0 to 62j.
The output is a toggle operation, that is, "1" is read out from the RAM and CLK is input, so that the output becomes "0" → "1", “1” →
Changing to "0", an interval signal such as AREA0, and thus an area signal, is generated. When data = "0" over all addresses, no area section occurs and no area is set. FIG. 47 (d) shows this circuit configuration, where 60j and 61j are the RAMs described above. This is because the CPU 20 (FIG. 2) performs a memory write operation for setting a different area to the RAMB 61j while reading data from the RAMA 60j line by line to switch the area section at high speed. As described above, the section generation and the writing to the memory from the CPU are alternately switched. Therefore, when the shaded area in FIG. 49 (f) is designated, the RA is changed to A → B → A → B → A.
MA and RAMB are switched. If (C 3 , C 4 , C 5 ) = (0,1,0) in FIG. 49 (d), the counter output counted by VCLK 117 becomes an address. Selector 63
The gate 66j is opened and the gate 68j is closed and read out from the RAMA 60j, and the entire bit width and n bits are read out from the RAMA 60j through the j-k flip-flops 62j-0 to 62j-j.
n and an interval signal of AREA0-AREAn is generated according to the set value. Writing from B to the CPU is performed by the address bus A-Bus, the data bus D-Bus, and the access signal / during this time. Conversely, when generating a section signal based on the data set in the RAMB61j (C 3 , C
4 , C 5 ) = (1,0,1)
Can write data to RAMA60j.

58は、領域指定を行うためのデジタイザであり、CPU2
0からI/Oポートを介して指定した位置の座標を入力す
る。例えば、第50図では2点A,Bを指定するとA(X1,
Y2)、B(X2,Y1)の座標が入力される。
Reference numeral 58 denotes a digitizer for specifying an area.
Enter the coordinates of the specified position from 0 through the I / O port. For example, in FIG. 50, when two points A and B are designated, A (X 1 ,
The coordinates of Y 2 ) and B (X 2 , Y 1 ) are input.

第51図に、本画像処理システムに接続される外部機器
との画像データの双方向の交信を行うためのインターフ
エース回路Mを示す。1mはCPUバス22に接続されたI/Oポ
ートであり、各データバスA0〜C0、A1〜C1、Dの方向を
制御する信号5m〜9mが出力される。2m,3mは出力ドライ
ステート制御信号Eを持つバスバツフアであり、3mはD
入力によりその向きを変えることができる。2m,3mはE
入力=“1"の時、信号が出力され、“0"の時、出力ハイ
インピーダンス状態となる。10mは3系統のパラレル入
力A,B,Cより選択信号6m,7mにより、1つを選択する3to1
セレクターである。本回路では基本的には、 1.(A0,B0,C0)→(A1,B1,C1)、2.(A1,B1,C1)→D
のバスの流れが存在している。それぞれ第52図の真理値
表に示すとおりにCPU20より制御される。本システムで
は第53図に示されるように外部機器よりA1,A2,A3を通し
て入力される画像は第53図(A)のように矩形、(B)
のように非矩形と、いずれも可能な構成をとっている。
第53図(A)のような矩形で入力する場合は、第2図の
セレクター503の切り換え入力を、Aが選択されるよう
に“1"とすべく、I/Oポート501より制御信号147を出力
する。同時に合成すべき領域に対応する。領域信号発生
回路J内のRAM60j,61j(第51図)の所定のアドレスに前
述したように、CPUより所定のデータを書き込むことに
より、矩形領域信号129を発生させる。外部機器からの
画像入力128がセレクター507で選択された領域では、画
像データ128だけでなく、階調、解像切り換え信号140も
同時に切りかえる。すなわち、外部機器からの画像が入
力される領域内では、原稿台から読み込まれた画像の色
分解信号から検出される文字領域信号、MIAR 124(第2
図)に基づき生成される。階調、解像切りかえ信号を止
め、強制的に“Hi"にする事で、はめ込まれる外部機器
からの画像領域内を高階調になめらかに出力するように
している。また、第51図で説明したように、2値メモリ
Lからのビツトマツプマスク信号AHi 148ガセレクタ503
にて信号147により選択されると第53図(B)のような
外部機器からの画像合成が実現される。
FIG. 51 shows an interface circuit M for performing bidirectional communication of image data with an external device connected to the image processing system. 1m is an I / O port connected to the CPU bus 22, and outputs signals 5m to 9m for controlling the directions of the data buses A0 to C0, A1 to C1, and D. 2m and 3m are bus buffers having an output dry-state control signal E, and 3m is D bus
The direction can be changed by input. 2m, 3m is E
When the input is “1”, a signal is output. When the input is “0”, the output is in a high impedance state. 10m selects one from three parallel inputs A, B, and C using selection signals 6m and 7m.
It is a selector. Basically in this circuit, 1. (A0, B0, C0) → (A1, B1, C1), 2. (A1, B1, C1) → D
There is a bus flow. Each is controlled by the CPU 20 as shown in the truth table of FIG. In this system, as shown in FIG. 53, an image input from an external device through A1, A2, and A3 is rectangular as shown in FIG.
And a non-rectangular shape as shown in FIG.
53 (A), the control signal 147 from the I / O port 501 is set so that the switching input of the selector 503 in FIG. 2 is set to “1” so that A is selected. Is output. At the same time, it corresponds to the area to be combined. As described above, the CPU writes the predetermined data to the predetermined addresses of the RAMs 60j and 61j (FIG. 51) in the area signal generation circuit J, thereby generating the rectangular area signal 129. In the area where the image input 128 from the external device is selected by the selector 507, not only the image data 128 but also the gradation and the resolution switching signal 140 are simultaneously switched. That is, in the area where the image from the external device is input, the character area signal detected from the color separation signal of the image read from the platen, MIAR 124 (second
(Figure). By stopping the tone and resolution switching signal and forcibly setting it to "Hi", the image area from the external device to be fitted is smoothly output at a high tone. As described with reference to FIG. 51, the bit map mask signal AHi 148 from the binary memory L
When selected by the signal 147, image composition from an external device as shown in FIG. 53 (B) is realized.

〈操作部概要〉 第54図に本実施例の本体操作部1000の概観を示す。キ
ー1100はコピースタートキーである。キー1101はリセツ
トキーで、操作部上での設定をすべて電源投入時の値に
もどす。キー1102はクリアストツプキーで枚数指定等の
入力数値のリセツトおよびコピー動作の中止の際に使用
する。キー1103群はテンキーでコピー枚数、倍率入力等
の数値入力に使用される。キー1104は原稿サイズ検知キ
ーである。キー1105はセンター移動指定キーである。キ
ー1106はACS機能(黒原稿認識)キーである。ACSがONの
時、黒単色原稿の際は黒一色でコピーする。キー1107は
リモートキーであり、接続機器に制御権をわたすための
キーである。キー1108は予熱キーである。
<Overview of Operation Section> FIG. 54 shows an overview of the main body operation section 1000 of this embodiment. A key 1100 is a copy start key. The key 1101 is a reset key, and all the settings on the operation unit are returned to the values at power-on. A key 1102 is a clear stop key used to reset the input numerical value such as the number of copies and to stop the copying operation. A group of keys 1103 is a numeric keypad used for inputting numerical values such as the number of copies and magnification. A key 1104 is a document size detection key. A key 1105 is a center movement designation key. A key 1106 is an ACS function (black original recognition) key. When ACS is ON, copy a single black color original in black. A key 1107 is a remote key for giving control to a connected device. Key 1108 is a preheat key.

1109は液晶画面であり、種々の情報を表示する。また
画面の表面は透明なタツチパネルになって、指等で押す
とその座標値が取り込まれるようになっている。
Reference numeral 1109 denotes a liquid crystal screen for displaying various information. Also, the surface of the screen is a transparent touch panel, and when pressed with a finger or the like, the coordinate values are captured.

標準状態では、倍率・選択用紙サイズ・コピー枚数・
コピー濃度が表示されている。各種のコピーモードを設
定中は、モード設定に必要な画面が順次表示される。
(コピーモードの設定は画面に表示されるキーを使って
行う)また、ガイド画面の自己診断表示画面を表示す
る。
In the standard state, the magnification, selected paper size, number of copies,
The copy density is displayed. While various copy modes are being set, the screens required for mode setting are sequentially displayed.
(The copy mode is set using the keys displayed on the screen.) The self-diagnosis display screen of the guide screen is displayed.

キー1110はズームキーであり、変倍の倍率を指定する
モードへのエンターキーである。キー1111はズームプロ
グラムキーであり、原稿サイズとコピーサイズから変倍
率を計算するモードへのエンターキーである。キー1112
は拡大連写キーであり、拡大連写モードへのエンターキ
ーである。キー1113は、はめ込み合成を設定するキーで
ある。キー1114は文字合成で設定するキーである。キー
1115はカラーバランスを設定するキーである。キー1116
は単色・ネガ/ポジ反転等のカラーモードを設定するキ
ーである。キー1117はユーザーズカラーキーであり、任
意のカラーモードを設定できる。キー1118はペイントキ
ーであり、ペイントモードを設定できる。キー1119は色
変換モードを設定するキーである。キー1120は輪郭モー
ドを設定するキーである。キー1121は鏡像モードの設定
を行う。キー1124および1123でトリミングおよびマスキ
ングを指定する。キー1122によりエリアを指定し、その
内部の処理を他の部分と変えて設定することができる。
キー1129はテクスチヤーイメージの読込み等の作業を行
うモードへのエンターキーである。キー1128はモザイク
サイズの変更等のモザイクモードへのエンターキーであ
る。
A key 1110 is a zoom key, and is an enter key for a mode for designating a magnification ratio. A key 1111 is a zoom program key, and is an enter key for a mode for calculating a magnification ratio from a document size and a copy size. Key 1112
Is an enlarged continuous shooting key, and is an enter key for an enlarged continuous shooting mode. A key 1113 is a key for setting the fit synthesis. A key 1114 is a key to be set in character synthesis. Key
Reference numeral 1115 denotes a key for setting a color balance. Key 1116
Is a key for setting a color mode such as monochrome / negative / positive reversal. A key 1117 is a user's color key, and an arbitrary color mode can be set. A key 1118 is a paint key, and can set a paint mode. A key 1119 is a key for setting a color conversion mode. A key 1120 is a key for setting a contour mode. A key 1121 sets a mirror image mode. Keys 1124 and 1123 specify trimming and masking. An area can be designated with the key 1122, and the internal processing can be set differently from other parts.
A key 1129 is an enter key for a mode for performing operations such as reading a texture image. A key 1128 is an enter key for a mosaic mode such as changing a mosaic size.

キー1127は出力画像のエツジの鮮明さを調節するモー
ドへのエンターキーである。キー1126は、指定された画
像をくり返して出力するイメージリピートモードの設定
を行うキーである。
A key 1127 is an enter key for a mode for adjusting the sharpness of an edge of an output image. A key 1126 is a key for setting an image repeat mode for repeatedly outputting a designated image.

キー1125は画像に斜体/テーパー処理等をかけるため
のキーである。キー1135は移動モードを変更するための
キーである。キー1134はページ転写、任意分割等の設定
を行う、キー1133はプロジエクタに関する設定を行う。
キー1132はオプシヨンの接続機器をコントロールするモ
ードへのエンターキーである。キー1131はリコールキー
で、3回前までの設定内容を呼び出すことができる。キ
ー1130はアスタリスクキーである。キー1136〜1139はモ
ードメモリ呼出しキーで、登録しておいたモードメモリ
を呼び出す際に使用される。キー1140〜1143はプログラ
ムメモリ呼出しキーで、登録しておいた操作プログラム
を呼び出す際に使用される。
A key 1125 is a key for applying italic / taper processing or the like to an image. A key 1135 is a key for changing the movement mode. A key 1134 is used to make settings such as page transfer and arbitrary division, and a key 1133 is used to make settings relating to the projector.
A key 1132 is an enter key for a mode for controlling a connected device of the option. The key 1131 is a recall key, and can recall settings up to three times before. Key 1130 is an asterisk key. Keys 1136 to 1139 are mode memory call keys, which are used when calling the registered mode memory. Keys 1140 to 1143 are program memory recall keys, which are used when recalling a registered operation program.

〈色変換操作手順〉 色変換操作の手順を第55図を用いて説明する。<Color Conversion Operation Procedure> The procedure of the color conversion operation will be described with reference to FIG.

まず、本体操作部上の色変換キー1119を押すと、表示
部1109はP050のように表示される。原稿をデジタイザ上
にのせ、変換前の色をペンで指定する。入力が終了する
とP051の画面になり、ここでタツチキー1050およびタツ
チキー1051を用いて変換前の色の幅を調整し、設定終了
後タツチキー1052を押す。画面はP052に変わり、変換後
の色に濃淡をつけるかどうかをタツチキー1053およびタ
ツチキー1054を用いて選択する。濃淡ありを選択すると
変換前の色の濃淡に合せて変換後の色も階調をもったも
のとなる。すなわち、前述の階調色変換を行うことであ
る。一方、濃淡なしを選択すると、同一濃度の指定色に
変換される。濃淡のあり/なしを選択すると、P053の画
面になり変換後の色の種類を選択する。P053において10
55を選択すると、P054に操作者が任意の色を指定でき
る。また、色調整キーを押すとP055に移り、Y,M,C,Bkの
それぞれについて1%きざみで色調整を行うことができ
る。
First, when the color conversion key 1119 on the main body operation unit is pressed, the display unit 1109 is displayed like P050. Place the original on the digitizer and specify the color before conversion with the pen. When the input is completed, the screen of P051 is displayed. Here, the width of the color before conversion is adjusted by using the touch keys 1050 and 1051, and the touch key 1052 is pressed after the setting is completed. The screen changes to P052, and the touch key 1053 and the touch key 1054 are used to select whether to add shades to the converted color. If the shade is selected, the converted color also has a gradation in accordance with the shade of the color before conversion. That is, the above-described gradation color conversion is performed. On the other hand, if no shading is selected, it is converted to a designated color having the same density. If you select “with / without shading”, the screen changes to P053 and the type of color after conversion is selected. 10 in P053
If 55 is selected, the operator can specify any color in P054. When the color adjustment key is pressed, the processing shifts to P055, and color adjustment can be performed for each of Y, M, C, and Bk in increments of 1%.

また、P053で1056を押すとP056に移り、ポイントペン
でデジタイザー上の原稿の希望の色を指定する。また次
にP057で色の濃淡を調整することができる。
Pressing 1056 on P053 moves to P056, where the point pen is used to specify the desired color of the original on the digitizer. Next, in P057, the shading of the color can be adjusted.

また、P053で1057を押すとP058に移り、所定の登録色
を番号で選択できる。
When 1057 is pressed in P053, the process proceeds to P058, where a predetermined registered color can be selected by a number.

〈トリミングエリア指定の手順〉 以下、第56図および第57図を用いて、トリミング(マ
スキングも同様、更にエリアの指定方法については、部
分処理等も同様の手順である。)エリア指定の手順につ
いて説明する。
<Procedure for Specifying Trimming Area> Hereinafter, referring to FIGS. 56 and 57, the procedure for specifying the trimming (similarly to the masking method, and also to the partial processing, etc., is the same procedure). explain.

本体操作部1000上のトリミングキー1124を押し、表示
部1109がP001になった時点でデジタイザを用いて矩形の
対角2点を入力するとP002の画面になり、続けて矩形エ
リアを入力することができる。また複数のエリアを指定
した場合にはP001の前エリアキー1001、次にエリアキー
1002を押せばP002のようにX−Y座標におけるそれぞれ
の指定領域を確認することができる。
Press the trimming key 1124 on the main unit operation unit 1000, and when the display unit 1109 is set to P001, enter two diagonal points of the rectangle using the digitizer to display the screen of P002, and then enter the rectangular area continuously it can. When multiple areas are specified, the area key 1001 before P001, then the area key
By pressing 1002, each designated area in the XY coordinates can be confirmed as in P002.

一方、本実施例においては、前記ビツトマツプメモリ
を使用した非矩形のエリア指定が可能である。P001の画
面を表示中、タツチキー1003を押しP003へ移る。ここで
形を選択する。円,長円,R矩形等は必要な座標値が入力
されると計算によりビツトマツプメモリへ形を展開して
いく。またフリー形状の場合は、デジタイザを用いてポ
イントペンで希望形状をなぞることで連続的に座標値を
入力し、その値を処理してビツトマツプ上へ記録してい
く。
On the other hand, in this embodiment, a non-rectangular area can be designated using the bit map memory. While the screen of P001 is displayed, press the touch key 1003 to move to P003. Select the shape here. Circles, ellipses, R rectangles, etc. are developed into bit map memory by calculation when necessary coordinate values are input. In the case of a free shape, a coordinate value is continuously input by tracing a desired shape with a point pen using a digitizer, and the value is processed and recorded on a bit map.

以下非矩形エリア指定のそれぞれについて説明する。 Hereinafter, each of the non-rectangular area designations will be described.

(円形領域指定) P003でキー1004を押すと、表示部1109はP004に移り円
形領域を指定することができる。
(Circular area designation) When the key 1004 is pressed in P003, the display unit 1109 shifts to P004 and can designate a circular area.

以下、円形領域指定について、第58図のフローチヤー
トを用いて説明する。S101において、第2図のデジタイ
ザ58から中心点を入力する(P004)。次に表示部1109
は、P005に移りS103においてデジタイザ58から指定すべ
き半径を持つ円の円周上の1点を入力する。S105で上記
入力座標値の第2図ビツトマツプメモリL(100dpi2値
メモリ)上での座標値をCPU20により演算する。
Hereinafter, the circular area designation will be described with reference to the flowchart in FIG. In S101, the center point is input from the digitizer 58 in FIG. 2 (P004). Next, the display unit 1109
Moves to P005 and inputs one point on the circumference of a circle having a radius to be designated from the digitizer 58 in S103. In step S105, the CPU 20 calculates the coordinate values of the input coordinate values on the bit map memory L (100 dpi binary memory) shown in FIG.

また、S107で円周上の別の点の座標値を演算する。次
にS109でビツトマツプメモリLのバンクをセレクトし、
S111で上記演算結果をCPUバス22を経由してビツトマツ
プメモリLに入力する。第37図(a)においてCPU DATA
616Lからドライバー578Lを経て604Lからビツトマツプ
メモリに書き込まれる。アドレス制御は上に述べたのと
同ようなので省略する。これを、円周上のすべての点に
対して繰り返し(S113)、円形領域指定を終了する。
In S107, the coordinate value of another point on the circumference is calculated. Next, in S109, the bank of the bit map memory L is selected,
In S111, the above calculation result is input to the bit map memory L via the CPU bus 22. In FIG. 37 (a), CPU DATA
The data is written from the 616L to the bitmap memory from the 604L via the driver 578L. The address control is the same as that described above, and will not be described. This is repeated for all points on the circumference (S113), and the designation of the circular area ends.

なお、上述のようにCPU20で演算しながら入力するか
わりに、あらかじめ入力される2点の情報に対するテン
プレート情報をROM11に格納しておき、この2点をデジ
タイザで指定することにより演算することなく直接ビツ
トマツプメモリLに書き込むようにすることもできる。
Instead of inputting while calculating with the CPU 20 as described above, the template information for the previously input two points of information is stored in the ROM 11, and the two points are directly specified without calculation by designating with a digitizer. The data may be written in the bitmap memory L.

(長円領域指定) P003において、キー1005を押すとP007に移る。以下第
59図のフローチヤートを用いて説明する。
(Oval area specification) Pressing the key 1005 in P003 moves to P007. The following
This will be described with reference to the flowchart in FIG.

まずS202で長円に内接する最大の矩形領域の対角2点
をデジタイザ58により指定する。以下円周部分につい
て、上記円形領域指定の場合と同ようにして206〜S212
の手順でビツトマツプメモリLに書き込む。
First, in step S202, two diagonal points of the largest rectangular area inscribed in the ellipse are designated by the digitizer 58. Hereinafter, regarding the circumferential portion, 206 to S212
Is written to the bit map memory L by the following procedure.

次に直線部分についてS214〜S220の手順でメモリLに
書き込み、領域指定を終了する。円形の場合同様あらか
じめ、テンプレート情報としてROM21に記憶させておく
こともできる。
Next, the linear portion is written in the memory L in the steps S214 to S220, and the area designation is completed. As in the case of a circular shape, it can be stored in advance in the ROM 21 as template information.

(R矩形領域指定) これは指定の方法を、メモリ書き込みともに長円の場
合と同ようなので説明を省略する。
(R rectangle area designation) This is the same as the designation method in the case of writing an ellipse in both the memory writing and the description is omitted.

尚、以上円形,長円,R矩形の場合を例として説明した
が、他の非矩形領域についても同様のテンプレート情報
に基づき指定できることは勿論である。
Although the case of a circle, an ellipse, and an R rectangle has been described above as an example, it is needless to say that other non-rectangular areas can be specified based on the same template information.

P006,P008,P010,P102において、各形状入力後のクリ
アキー(1009〜1012)を押すとビツトマツプメモリ上の
部分的消去を行うことができる。
In P006, P008, P010, and P102, when the clear key (1009 to 1012) is pressed after each shape input, partial deletion on the bit map memory can be performed.

したがって、指定ミスをした場合にも、すみやかに2
点指定のみクリアでき2点指定のみ再度行うことができ
る。
Therefore, even if you make a specification mistake,
Only point designation can be cleared and only two point designations can be performed again.

また、連続して複数領域について指定を行うこともで
きる。複数領域指定の場合重複した領域についてそれぞ
れの処理を行うにあたって、後から指定された領域の処
理が優先される。但し、これは先に指定したものを優先
させることにしても良い。
In addition, it is possible to continuously specify a plurality of areas. In the case of specifying a plurality of areas, the processing of the area specified later is prioritized in performing each processing on the overlapping area. However, for this, the priority may be given to the one specified earlier.

以上のような設定により長円でトリミングを行った出
力例を第57図に示す。
FIG. 57 shows an output example in which trimming is performed on an ellipse with the above settings.

<文字合成に関する操作手順> 以下第60図,第61図および第62図を用いて文字合成に
関する操作設定手順を説明する。本体操作部上の文字合
成キー1114を押すと、液晶表示部1109はP020のように表
示される。前述の原稿台上に合成する文字原稿1201をの
せ、タツチキー120を押すと文字原稿を読み取り、2値
化処理をかけ、その画像情報を前述のビツトマツプメモ
リ第2図に記憶する。処理の具体的手段については前述
したので重複は避ける。この際記憶する画像の範囲を指
定するには、P020中のタツチキー1021を押しP021の画面
へ行き、文字原稿1201を前述のデジタイザ58にのせ、デ
ジタイザのポイントペンを用いて2点で範囲を指定す
る。指定が終了すると表示部はP022のようになり、タツ
チキー1023およびタツチキー1024で指定した範囲内を読
みとるのか(トリミング)、または指定した範囲外を読
み取るのか(マスキング)を選択する。また、文字原稿
によっては前述の2値化処理の際に文字原稿中の文字部
を抽出するのが困難であるものもある。この場合はP020
中のタツチキー1022でP023の画面へ移り、前記2値化処
理のスライスレベルをタツチキー1025およびタツチキー
1026で調整することが可能となっている。
<Operation Procedure for Character Synthesis> The operation setting procedure for character synthesis will be described below with reference to FIGS. 60, 61, and 62. When the character synthesis key 1114 on the main body operation unit is pressed, the liquid crystal display unit 1109 is displayed as P020. When the character document 1201 to be synthesized is placed on the document table and the touch key 120 is pressed, the character document is read, binarized, and the image information is stored in the bit map memory shown in FIG. Since the specific means of the processing has been described above, duplication is avoided. To specify the range of the image to be stored at this time, press the touch key 1021 in P020 to go to the screen of P021, place the character document 1201 on the above-mentioned digitizer 58, and specify the range with two points using the digitizer's point pen. I do. When the specification is completed, the display unit becomes P022, and selects whether to read in the range specified by the touch keys 1023 and 1024 (trimming) or to read outside the specified range (masking). Further, for some character documents, it is difficult to extract a character portion in the character document during the above-described binarization process. In this case P020
Use the middle touch key 1022 to move to the screen of P023, and change the slice level of the binarization processing to the touch key 1025 and the touch key.
It can be adjusted in 1026.

このようにスライスレベルをマニユアルで調整するこ
とができるので、原稿の文字の色や太さ等に応じて適切
な2値化処理を行うことができる。
Since the slice level can be manually adjusted in this manner, appropriate binarization processing can be performed according to the color and thickness of the characters on the document.

さらに、タツチキー1027を押し、P024′,P025′でエ
リアを指定することによりP026′で部分的なスライスレ
ベルの変更をすることが可能である。
Further, by pressing the touch key 1027 and designating an area with P024 'and P025', it is possible to partially change the slice level at P026 '.

このように、エリア指定してその部分のみをスライス
レベル変更することにより黒文字原稿の一部に例えば黄
色の文字があった場合でも、黒および黄色の文字のそれ
ぞれに別々の適切なスライスレベルを設定することによ
り、文字全体に対して良好な2値化処理を行うことがで
きる。
In this way, by specifying the area and changing the slice level only for that part, even if there is, for example, a yellow character in a part of the black character original, separate appropriate slice levels are set for each of the black and yellow characters By doing so, good binarization processing can be performed on the entire character.

文字原稿の読取が終了すると表示部1109は第61図P024
のようになる。
When the reading of the text original is completed, the display unit 1109 displays the P024 in FIG. 61.
become that way.

色ヌキ処理を選択するにはP024中のタツチキー1027を
押し、P025の画面へ移り、合成する文字の色を表示され
ている色の中から選択する。また、部分的に文字の色を
変えることもでき、その場合は、タツチキー1029を押
し、P027の画面へ移り、エリアの指定を行った後、P030
の画面にて文字の色を選択する。更に合成される文字の
フチに色のフチどり処理を付加することもでき、その場
合には、P030中のタツチキー1031にてP032の画面へ移
り、フチ部分の色を選択する。この時色調整をできるの
は、上記色変換の場合と同様である。更にタツチキー10
33を押し、P041の画面においてフチの幅の調整が行われ
る。
To select the color skipping process, press the touch key 1027 in P024 to move to the screen of P025, and select the color of the character to be synthesized from the displayed colors. In addition, the color of the text can be changed partially.In that case, press the touch key 1029 to move to the screen of P027, specify the area, and then
Select the text color on the screen. Further, a color bordering process can be added to the border of the character to be synthesized. In this case, the screen is shifted to the screen of P032 by the touch key 1031 in P030, and the color of the border portion is selected. At this time, the color can be adjusted in the same manner as in the color conversion. Plus Touch Key 10
Press 33 to adjust the border width on the screen of P041.

次に合成する文字を含む矩形領域に色敷処理を付加す
る場合(以下マド処理と呼ぶ)について説明する。P024
中のタツチキー1028を押しP034の画面に移り、エリアの
指定を行う。ここで指定した範囲でマド処理が行われ
る。エリア指定が終了すると、P037で文字の色を選択
し、タツチキー1032を押しP039の画面へ移り、マドの色
を選択する。
Next, a case will be described in which a color covering process is added to a rectangular area including a character to be combined (hereinafter, referred to as a mud process). P024
Press the middle touch key 1028 to move to the screen of P034 and specify the area. Mado processing is performed in the range specified here. When the area designation is completed, the character color is selected in P037, the touch key 1032 is pressed, the screen shifts to P039, and the color of the mud is selected.

上記色の選択において、例えばP025の画面において
は、タツチキー1030の色調整キーを押すことによりP026
の画面に移り、選択した色の色調を変更することが可能
となっている。
In the above color selection, for example, on the screen of P025, by pressing the color adjustment key of the touch key 1030,
Screen, and the color tone of the selected color can be changed.

以上説明した手順により文字合成を行う。実際に設定
を行った場合の出力例を第62図に示す。
Character synthesis is performed according to the procedure described above. FIG. 62 shows an output example when the setting is actually performed.

なお、エリア指定は、矩形領域指定の他、上述のよう
な非矩形領域の指定も可能である。
In the area specification, a non-rectangular area as described above can be specified in addition to the rectangular area specification.

〈テクスチヤー処理設定手順〉 次に第63図を用いて、テクスチヤー処理について説明
する。
<Texture processing setting procedure> Next, the texture processing will be described with reference to FIG.

本体操作部1000上のテクスチヤーキー1129を押すと、
表示部1109はP060のように表示する。テクスチヤー処理
をかける時は、タツチキー1060を押し、このキーを反転
表示させる。テクスチヤー処理用のイメージパターンを
前述のテクスチヤー用画像メモリに(第32図113g)読み
込む際はタツチキー1061を押す。この時、既にパターン
が画像メモリ中にある場合はp062のようにそのため表示
されない場合はp061の表示となる。読み込ませるイメー
ジの原稿を原稿台上にのせ、タツチキー1062を押すこと
により、テクスチヤー用画像メモリに画像データが記憶
される。この際原稿中の任意の部分を読み込ませるため
には、タツチキー1063を押し、p063画面にてデジタイザ
58により指定を行う。指定は読込範囲、16mm×16mmの中
心を1点でペン入力することにより行うことができる。
When you press the texture key 1129 on the main body operation unit 1000,
The display 1109 displays like P060. To apply texture processing, press the touch key 1060 to highlight this key. When the image pattern for texture processing is read into the above-mentioned texture image memory (113g in FIG. 32), the touch key 1061 is pressed. At this time, if the pattern is already in the image memory, the display is p061 if it is not displayed, as in p062. By placing the original of the image to be read on the original platen and pressing the touch key 1062, the image data is stored in the texture image memory. At this time, in order to read any part of the manuscript, press the touch key 1063, and on the p063 screen,
Specify with 58. The specification can be made by inputting a pen with one point at the center of the reading range, 16 mm × 16 mm.

上述のような1点指定によるテクスチヤーパターンの
読み込みは、以下のように行うことができる。
Reading of the texture pattern by specifying one point as described above can be performed as follows.

パターン読込みを行わないで、タツチキー1060を押
し、テクスチヤー処理を設定し、コピースタートキー11
00や他のモードキー(1110〜1143)、またはタツチキー
1064等によりP064画面をぬけ出ようとすると、表示部は
P065に示すような警告を出す。
Without touching the pattern, press the touch key 1060 to set the texture processing, and
00 or another mode key (1110-1143) or touch key
When trying to escape the P064 screen with 1064 etc., the display section
Give a warning as shown on page 065.

またこの範囲は、縦横の長さを操作者が指定できるよ
うにすることもできる。
This range can also allow the operator to specify the length and width.

〈モザイク処理設定手順〉 第64図はモザイク処理設定の手順を説明する図であ
る。
<Mosaic Processing Setting Procedure> FIG. 64 is a view for explaining the procedure of the mosaic processing setting.

本体操作部上のモザイクキー1128を押すと表示部はP1
00のように表示される。原稿にモザイク処理をほどこす
には、タツチキー1400を押し、このキーを反転表示させ
る。
Press the mosaic key 1128 on the operation panel to display P1
It is displayed as 00. To apply a mosaic process to the original, press the touch key 1400 and highlight this key.

また、モザイク処理を行う際のモザイクサイズの変更
はタツチキー1401を押し、P101画面にて行う。モザイク
サイズの変更はタテ(Y)方向,ヨコ(X)方向とも独
立に設定することが可能である。
To change the mosaic size at the time of performing the mosaic processing, press the touch key 1401 to perform the change on the P101 screen. The change of the mosaic size can be set independently in both the vertical (Y) direction and the horizontal (X) direction.

〈*モード操作手順について〉 第65図は*モード操作手順を説明する図である。<Regarding the * mode operation procedure> FIG. 65 is a diagram for explaining the * mode operation procedure.

本体操作部1000上の*キー1130を押すと*モードに入
り、表示部1109はP110のように表示される。タツチキー
1500はペイントユーザーズカラー,色変換,色文字等で
使用される色情報を登録するための色登録モードに入
る。タツチキー1501はプリンタによる画像欠けを補正す
る機能をON/OFFする。タツチキー1502はモードメモリ登
録モードに入るためのキーである。タツチキー1503は手
差しサイズを指定するモードに入る。タツチキー1504は
プログラムメモリー登録モードに入る。タツチキー1505
は、カラーバランスのデイフオルト値を設定するモード
に入るためのキーである。
Pressing the * key 1130 on the main body operation unit 1000 enters the * mode, and the display unit 1109 is displayed as P110. Touch key
The 1500 enters a color registration mode for registering color information used in paint user's color, color conversion, color characters, and the like. A touch key 1501 turns on / off a function of correcting an image missing by the printer. A touch key 1502 is a key for entering a mode memory registration mode. The touch key 1503 enters a mode for specifying a manual feed size. Touch key 1504 enters program memory registration mode. Touchy key 1505
Is a key for entering a mode for setting a default value of the color balance.

(色登録モードについて) P110の表示の時、タツチキー1500を押すと、色登録モ
ードに入る。表示部はP111のようになり、登録する色の
種類を選択する。パレツト色を変更する場合は、タツチ
キー1506を押し、P116の画面にて変更したい色を選択
し、P117の画面にて、イエロー,マゼンタ,シアン,ブ
ラツクの各成分の値を1%きざみで調節することができ
る。
(About the color registration mode) Pressing the touch key 1500 when P110 is displayed enters the color registration mode. The display section is as shown in P111, and the type of color to be registered is selected. To change the palette color, press the touch key 1506, select the color you want to change on the screen of P116, and adjust the values of the yellow, magenta, cyan, and black components on the screen of P117 in 1% increments. be able to.

また、原稿上の任意の色を登録する場合はタツチキー
1507を押し、P118の画面で登録先番号を選択し、デジタ
イザ58を用いて指定し、P120の画面の時に原稿台に原稿
をセツトし、タツチキー1510を押し、登録を行う。
To register an arbitrary color on the original, touch
Press 1507, select the registration destination number on the screen of P118, specify using the digitizer 58, set the original on the platen at the time of the screen of P120, and press the touch key 1510 to register.

(手差しサイズ指定について) P112に示すように手差しサイズは定形と非定形のいず
れも指定することができる。
(About manual feed size specification) As shown on page 112, the manual feed size can be specified for both standard and non-standard sizes.

非定形については、横(X)方向,縦(Y)方向いず
れも1mm単位で指定できる。
For an irregular shape, both the horizontal (X) direction and the vertical (Y) direction can be specified in units of 1 mm.

(モードメモリ登録について) p113に示すように設定したモードをモードメモリに登
録しておくことができる。
(Regarding Mode Memory Registration) The mode set as shown in p113 can be registered in the mode memory.

(プログラムメモリ登録について) p114に示すように、領域指定や所定の処理を行う一連
のプログラムを登録しておくことができる。
(Regarding Program Memory Registration) As shown in p114, a series of programs for performing area specification and predetermined processing can be registered.

(カラーバランス登録について) p115に示すように、Y,M,C,Bkそれぞれについてカラー
バランスを登録しておくことができる。
(Regarding Color Balance Registration) As shown in p115, color balance can be registered for each of Y, M, C, and Bk.

〈プログラムメモリー操作手順について〉 以下第66図,第67図を用いてプログラムメモリへの登
録操作およびその利用手順について説明する。
<Regarding the Program Memory Operation Procedure> The registration operation to the program memory and its use procedure will be described below with reference to FIGS. 66 and 67.

プログラムメモリーとは、設定に関わる操作の手順を
記憶し、それを再現するためのメモリー機能である。必
要なモードを連結したり、不要な画面を飛びこえての設
定が可能である。例として、原稿中のある領域を変倍を
かけて、イメージリピートする手順をプログラムメモリ
ーしてみる。
The program memory is a memory function for storing an operation procedure related to the setting and reproducing the procedure. It is possible to connect necessary modes and skip unnecessary screens. As an example, a program memory is used to perform a procedure of performing image repetition by scaling a certain area in a document.

本体操作部上の*モードキー1130を押し、液晶表示部
にP080の画面を出し、タツチキー1200のプログラムメモ
リキーを押す。本実施例では、4つのプログラムが登録
可能である。P081の画面で登録する番号を選択する。こ
の後プログラム登録モードに移る。プログラム登録モー
ド時においては、例えば通常モードで第68図1300に示す
ような画面は1301のようになる。タツチキー1302のスキ
ツプキーは、現在の画面をとばしたい場合に指定する。
タツチキー1303のクリアキーは、プログラムメモリーの
登録途中で今までの登録を中止し、最初から登録をやり
直す際に使用する。タツチキー1304のエンドキーはプロ
グラムメモリーの登録モードをぬけ、最初に決定した番
号のメモリへ登録する。
Press the * mode key 1130 on the operation panel of the main unit, display the screen of P080 on the liquid crystal display, and press the program memory key of the touch key 1200. In this embodiment, four programs can be registered. Select the number to be registered on the screen of P081. Thereafter, the mode shifts to the program registration mode. In the program registration mode, for example, a screen 1301 shown in FIG. The skip key of the touch key 1302 is specified when the user wants to skip the current screen.
The clear key of the touch key 1303 is used to stop the registration up to now while registering the program memory and to restart the registration from the beginning. The end key of the touch key 1304 bypasses the registration mode of the program memory, and registers it in the memory of the number determined first.

まず、本体操作部中のトリミングキー1124を押し、デ
ジタイザにてエリアを指定する。表示部はP084を表示し
ているが、ここでこれ以上のエリアの設定を行わない場
合は、タツチキー1202を押し、この画面を飛ばすことを
指定する。(画面はP085になる) 次に本体操作部上のズームキー1110を押すと、表示部
はP086になる。ここで倍率の設定を行い、タツチキー12
03を押すと表示部はP087に変わる。最後に本体操作部上
のイメージリピートキー1126を押し、P088の画面でイメ
ージリピートに関する設定を行った後、タツチキー1204
にてプログラムメモリーの1番へ登録を行う。
First, a trimming key 1124 in the main body operation unit is pressed, and an area is designated by a digitizer. The display unit displays P084. If no more area is to be set here, the user touches the touch key 1202 to specify that this screen should be skipped. (The screen becomes P085.) Next, when the zoom key 1110 on the main body operation unit is pressed, the display unit becomes P086. Here, set the magnification, and touch
Pressing 03 changes the display to P087. Finally, press the image repeat key 1126 on the operation panel of the main unit, set the image repeat on the screen of P088, and then touch the
To register in the first of the program memory.

以上の手順で登録したプログラムを呼び出すには、本
体操作部上のプログラムメモリー1呼出しキー1140を押
す。表示部はP091を表示し、エリアの入力待ちになる。
ここでデジタイザを用いてエリアを入力すると、表示部
はP092を表示し、更に次のP093へ移行する。ここで倍率
を設定した後タツチキー1210を押すと表示部はP094とな
りイメージリピートの設定ができる。タツチキー1211を
押すと、プログラムメモリを利用しているモード(トレ
ースモードと呼ぶ)をぬける。尚プログラムメモリーを
呼出し、終了するまでの間は、編集モードの各キー(11
10〜1143)は無効となり、登録したプログラム通りに操
作が行えるようになっている。
To call the program registered in the above procedure, the program memory 1 call key 1140 on the main body operation unit is pressed. The display unit displays P091, and waits for an input of an area.
Here, when the area is input using the digitizer, the display unit displays P092, and further proceeds to next P093. When the touch key 1210 is pressed after setting the magnification here, the display becomes P094, and image repeat can be set. When the touch key 1211 is pressed, the mode using the program memory (called the trace mode) is exited. Until the program memory is called up and finished, each key of the edit mode (11
10-1143) are invalidated, and operations can be performed according to the registered program.

第69図にプログラムメモリーの登録アルゴリズムを示
す。S301の画面めくりとはキーやタツチキーにより表示
部の表示を書きかえることをいう。タツチキー1302と押
し、現在表示されている画面を飛ばすよう指定した場合
(S303)、次の画面めくり時に記録テーブル上にその情
報がセツトされている(S305)。そして、S307で新たな
画面番号を記録テーブルにセツトする。クリアキーを押
した場合には、記録テーブルを全クリアし(S309,S31
1)、それ以外の場合には、S301にもどって次の新たな
画面に移る。第71図に記録テーブルのフオーマツトを示
す。第70図にプログラムメモリー呼出し後の動作をあら
わすアルゴリズムを示す。
FIG. 69 shows a program memory registration algorithm. Turning the screen in S301 means rewriting the display on the display unit with a key or a touch key. If the user presses the touch key 1302 to specify that the currently displayed screen is to be skipped (S303), the information is set on the recording table when the next screen is turned (S305). Then, a new screen number is set in the recording table in S307. When the clear key is pressed, the entire recording table is cleared (S309, S31
1) In other cases, return to S301 and move to the next new screen. FIG. 71 shows the format of the recording table. FIG. 70 shows an algorithm representing the operation after calling the program memory.

S401で画面めくりがある場合には、新画面が標準画面
か否かを判断する(S403)。標準画面の場合にはS411に
移り、記録テーブルから次の画面番号をセツトし、標準
画像でない場合には、新画面番号と記録テーブルの予定
されている画面番号を比較し(S405)、等しいときはS4
09に移り、スキツプフラグがあれば、S411をとばしてS4
01にもどる。等しくない場合には、リカバー処理を行い
(S407)画面めくりを行う。
If there is a screen turning in S401, it is determined whether or not the new screen is a standard screen (S403). In the case of the standard screen, the process proceeds to S411, in which the next screen number is set from the recording table. If the screen is not the standard image, the new screen number is compared with the screen number scheduled in the recording table (S405). Is S4
Move to 09, if there is a skip flag, skip S411 and S4
Return to 01. If they are not equal, a recovery process is performed (S407), and the screen is turned.

次に第15図における輪郭抽出回路127Iについて説明す
る。
Next, the contour extraction circuit 127I in FIG. 15 will be described.

本実施例では画像を太らせた場合と細らせた場合の両
者の差分域を輪郭抽出している。そこで、細らせ処理、
太らせ処理について以下具体的に説明する。
In this embodiment, the outline of the difference area between the case where the image is enlarged and the case where the image is enlarged is extracted. So, thinning process,
The fattening process will be specifically described below.

〈細らせ処理〉 細らせ処理は、第72図に示す様な回路から構成されて
いる。FIFO(フアーストイン・フアーストアウト)メモ
リ7001,7002で1ラインずつ遅延されたL1〜17までの1bi
tデータについてAND回路7003でANDをとる。その結果を
主走査方向にも同様にフリツプフロツプ7004〜7020によ
り遅延されたP1〜P17までの1bitデータ全てについてAND
回路7021でANDをとる事により17×17のマスクでの細ら
せ処理が行われている。すなわち第73図に示す様に17×
17のマスク内に1つでも0が存在した場合、中心データ
は0として出力される。例えば、17×17全てが1で他は
0の場合、17×17のマスクの中心のみ1で他は全て0に
おきかわるものである。かかる細らせ処理を行うことに
より画像中のゴミやノイズを除去することができる。
<Thinning Processing> The thinning processing is configured by a circuit as shown in FIG. 1bi from L1 to L17 delayed one line at a time in FIFO (first-in / first-out) memory 7001,7002
An AND circuit 7003 performs an AND operation on the t data. The result is similarly ANDed in the main scanning direction for all 1-bit data P1 to P17 delayed by flip-flops 7004 to 7020.
By performing an AND operation in the circuit 7021, a thinning process using a 17 × 17 mask is performed. That is, as shown in FIG. 73, 17 ×
If at least one 0 exists in the 17 masks, the center data is output as 0. For example, if all 17 × 17 are 1 and others are 0, only the center of the 17 × 17 mask is 1 and all others are 0. By performing such a thinning process, dust and noise in an image can be removed.

なお、ここで17×17のすべての画素の2値データのAN
Dをとったが、ANDではなく、ある一定個数以上の0があ
った場合に中心データ(注目画素データ)を0とするよ
うなことも考えられる。また、マトリツクスサイズも自
由に設定することができる。
Here, the AN of the binary data of all 17 × 17 pixels
Although D is used, the center data (target pixel data) may be set to 0 when there is a certain number or more of 0s instead of AND. Also, the matrix size can be set freely.

〈太らせ処理〉 太らせ処理は細らせ処理と同様の考え方であり、第74
図に示す様な回路により構成されている。FiFoメモリ80
01,8002で1ラインずつ遅延されたL1〜L17までの各1bit
データについてOR回路8003でORをとる。その結果を主走
査方向にも同様にフリツプフロツプ8004〜8020により遅
延されたP1〜P17までの1bitデータ全てについてOR回路8
021でORをとる事により17×17のマスクでの太らせ処理
が行われている。太らせ処理は細らせ処理とは逆に17×
17のマスク内に1つでも1があったら、中心データは1
として出力されるものである。
<Thickening process> The thickening process has the same concept as the thinning process.
It is composed of a circuit as shown in the figure. FiFo memory 80
1 bit each from L1 to L17 delayed by 1 line at 01,8002
An OR circuit 8003 performs an OR operation on the data. The result is similarly written in the main scanning direction for all 1-bit data P1 to P17 delayed by flip-flops 8004 to 8020.
By performing an OR operation at 021, a fattening process using a 17 × 17 mask is performed. Thickening processing is 17x contrary to thinning processing
If there is even one in 17 masks, the center data is 1
Is output as

細らせ処理の場合と同様に、一定個数の1があった場
合に中心データを1とすることもできる。また、マトリ
ツクスサイズを可変とすることもできる。即ち、最も誤
判定が少なくなるよう適切なマトリツクスサイズを自動
的にあるいはマニユアルで設定することもできる。
As in the case of the thinning process, when there is a certain number of 1s, the center data can be set to 1. Further, the matrix size can be made variable. That is, an appropriate matrix size can be set automatically or manually so as to minimize erroneous determination.

また、上記実施例では2値画像の細らせ処理、太らせ
処理を行ったが、多値画像に対しても所定の閾値を定め
るなどして、かかる処理を行うことができる。
In the above-described embodiment, the thinning process and the thickening process of the binary image are performed. However, such a process can be performed for a multi-valued image by setting a predetermined threshold value.

以上説明したように本実施例によれば、色分解データ
を基に生成された信号を2値化、そしてそのエリアを拡
大,縮小した信号より文字領域信号を生成することによ
り、回路規模も小さくしかも確実な文字画像判別結果が
得られ、出力画像の画質がアツプする。
As described above, according to the present embodiment, a signal generated based on color separation data is binarized, and a character area signal is generated from a signal obtained by enlarging or reducing the area, thereby reducing the circuit scale. Moreover, a reliable character image discrimination result is obtained, and the image quality of the output image is improved.

すなわち、画像データを入力する手段(第2図A
等)、前記入力画像に対し細らせ処理を行う第1の処理
手段(第72図)、前記第1の処理手段の出力に対し太ら
せ処理を行う第2の処理手段(第74図)とを有すること
によりノイズ等の影響を受けずに確実な像域判別を行う
ことができる。
That is, means for inputting image data (FIG. 2A
Etc.), a first processing means for performing a thinning process on the input image (FIG. 72), and a second processing means for performing a thickening process on the output of the first processing means (FIG. 74). , The image area can be reliably determined without being affected by noise or the like.

〔発明の効果〕〔The invention's effect〕

以上のように本発明によれば、画像データを入力する
入力手段、前記画像データにエッジ強調処理を施すエッ
ジ強調処理手段、前記エッジ強調処理された画像データ
によって表される画像を細らせる細らせ処理を前記画像
データに施す第1の処理手段、前記エッジ強調処理され
た画像データによって表される画像を太らせる太らせ処
理を施す第2の処理手段、前記第1の処理手段の処理結
果及び第2の処理手段の処理結果を用いて、前記入力手
段により入力された画像データによって表される画像の
輪郭を表すデータを抽出する抽出手段とを有するので、
エッジ強調処理により画像の特徴を強調したデータを用
いて、太らせ処理、細らせ処理、輪郭抽出手段を実行で
き、輪郭の検出精度を向上できる。
As described above, according to the present invention, input means for inputting image data, edge enhancement processing means for performing edge enhancement processing on the image data, and thinning means for narrowing an image represented by the edge-enhanced image data First processing means for performing a blurring process on the image data, second processing means for performing a thickening process for thickening an image represented by the edge-enhanced image data, and processing of the first processing means Extracting means for extracting data representing an outline of an image represented by the image data input by the input means, using the result and the processing result of the second processing means.
The thickening process, the thinning process, and the contour extracting means can be executed by using the data in which the feature of the image is enhanced by the edge enhancing process, and the detection accuracy of the contour can be improved.

一方、エッジ強調処理によりノイズも強調されるが、
太らせ処理、細らせ処理を組み合わせ輪郭抽出するの
で、ノイズの影響を低減した輪郭抽出が可能となる。
On the other hand, noise is also enhanced by the edge enhancement process,
Since the contour extraction is performed by combining the fattening process and the thinning process, it is possible to perform the contour extraction with reduced influence of noise.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の実施例にかかる画像処理装置の全体
図、 第2図は本発明の実施例にかかる画像処理の回路図、 第3図はカラー読み取りセンサと駆動パルスを示す図、 第4図はODRV118a,EDRV119aを生成する回路図、 第5図は黒補正動作を説明する図、 第6図はシエーデイング補正の回路図、 第7図は色変換ブロツク図、 第8図は色検出部ブロツク図、 第9図は色変換回路のブロツク図、 第10図は色変換の具体例を示す図、 第11図は対数変換を説明する図、 第12図は色補正回路の回路図、 第13図はフイルターの不要透過領域を示す図、 第14図はフイルターの不要吸収成分を示す図、 第15図は文字画像領域分離回路の回路図、 第16図は輪郭再生成の概念を説明する図、 第17図は輪郭再生成の概念を説明する図、 第18図は輪郭再生成回路図、 第19図は輪郭再生成回路図、 第20図はEN1,EN2のタイミングチヤート、 第21図は文字画像補正部のブロツク図、 第22図は加減算処理の説明図、 第23図は切換信号生成回路図、 第24図は色残り除去処理回路図、 第25図は色残り除去処理、加減算処理を説明する図、 第26図はエツジ強調を示す図、 第27図はスムージングを示す図、 第28図は2値信号による加工、修飾処理を説明する図、 第29図は文字、画像合成を示す図、 第30図は画像編集加工回路のブロツク図、 第31図はテクスチヤー処理を示す図、 第32図はテクスチヤー処理の回路図、 第33図はモザイク、変倍、テーパー処理の回路図、 第34図はモザイク処理の回路図、 第35図はモザイク処理等を説明する図、 第36図はラインメモリアドレス制御部の回路図、 第37図はマスク用ビツトメモリーの説明図、 第38図はアドレスを示す図、 第39図はマスクの具体例を示す図、 第40図はアドレスカウンタの回路図、 第41図は拡大,縮小のタイミングチヤート、 第42図は拡大,縮小の具体例を示す図、 第43図は2値化回路の説明図、 第44図はアドレスカウンタのタイミングチヤート 第45図はビツトマツプメモリ書き込みの具体例を示す
図、 第46図は文字、画像合成の具体例を示す図、 第47図は分配切換の回路図、 第48図は非線形マスクの具体例を示す図、 第49図は領域信号発生回路の回路図、 第50図はデジタイザによる領域指定を示す図、 第51図は外部機器とのインターフエース回路図、 第52図はセレクタの真理値表、 第53図は矩形領域、非矩形領域の例を示す図、 第54図は操作部の外観図、 第55図は色変換操作の手順を説明する図、 第56図はトリミングエリア指定の手順を説明する図、 第57図はトリミングエリア指定の手順を説明する図、 第58図は円形領域指定のアルゴリズムを示す図、 第59図は長円とR矩形の領域指定のアルゴリズムを示す
図、 第60図は文字合成の操作手順の説明図、 第61図は文字合成の操作手順の説明図、 第62図は文字合成の操作手順の説明図、 第63図はテクスチヤー処理の手順を説明する図、 第64図はモザイク処理の手順を説明する図、 第65図は*モード操作の手順を説明する図、 第66図はプログラムメモリー操作の手順を説明する図、 第67図はプログラムメモリー操作の手順を説明する図、 第68図はプログラムメモリー操作の手順を説明する図、 第69図はプログラムメモリー登録のアルゴリズムを示す
図、 第70図はプログラムメモリー呼び出し後の動作のアルゴ
リズムを示す図、 第71図は記録テーブルのフオーマツトを示す図、 第72図は細らせ処理のブロツク図、 第73図は17×17マスクを示す図、 第74図は太らせ処理のブロツク図、 第75図は画像の編集、加工処理を説明する図である。
1 is an overall view of an image processing apparatus according to an embodiment of the present invention, FIG. 2 is a circuit diagram of image processing according to an embodiment of the present invention, FIG. 3 is a diagram showing a color reading sensor and a driving pulse, 4 is a circuit diagram for generating ODRV118a and EDRV119a, FIG. 5 is a diagram for explaining the black correction operation, FIG. 6 is a circuit diagram for shading correction, FIG. 7 is a color conversion block diagram, and FIG. FIG. 9 is a block diagram of a color conversion circuit, FIG. 10 is a diagram showing a specific example of color conversion, FIG. 11 is a diagram for explaining logarithmic conversion, FIG. 12 is a circuit diagram of a color correction circuit, FIG. FIG. 13 is a diagram showing an unnecessary transmission area of the filter, FIG. 14 is a diagram showing an unnecessary absorption component of the filter, FIG. 15 is a circuit diagram of a character image area separation circuit, and FIG. 16 explains a concept of contour regeneration. Fig. 17, Fig. 17 illustrates the concept of contour regeneration, Fig. 18 is a circuit diagram for contour regeneration, Fig. 19 Is a contour regenerating circuit diagram, FIG. 20 is a timing chart of EN1 and EN2, FIG. 21 is a block diagram of a character image correcting unit, FIG. 22 is an explanatory diagram of addition / subtraction processing, FIG. 23 is a switching signal generating circuit diagram, FIG. 24 is a circuit diagram of residual color removal processing, FIG. 25 is a diagram for explaining residual color removal processing and addition / subtraction processing, FIG. 26 is a diagram illustrating edge enhancement, FIG. 27 is a diagram illustrating smoothing, and FIG. FIG. 29 is a diagram for explaining processing and modification processing by a binary signal. FIG. 29 is a diagram showing characters and image synthesis. FIG. 30 is a block diagram of an image editing and processing circuit. FIG. 31 is a diagram showing texture processing. Is a circuit diagram for texture processing, FIG. 33 is a circuit diagram for mosaic, scaling, and taper processing, FIG. 34 is a circuit diagram for mosaic processing, FIG. 35 is a diagram for explaining mosaic processing, etc. FIG. 37 is an explanatory diagram of a mask bit memory, 38 is a diagram showing an address, FIG. 39 is a diagram showing a specific example of a mask, FIG. 40 is a circuit diagram of an address counter, FIG. 41 is a timing chart for enlargement / reduction, and FIG. 42 is a diagram for enlargement / reduction. FIG. 43 is a diagram showing a specific example, FIG. 43 is an explanatory diagram of a binarization circuit, FIG. 44 is a timing chart of an address counter, FIG. 45 is a diagram showing a specific example of bit map memory writing, FIG. FIG. 47 is a circuit diagram of distribution switching, FIG. 48 is a diagram showing a specific example of a non-linear mask, FIG. 49 is a circuit diagram of a region signal generation circuit, and FIG. 50 is a region designation by a digitizer. FIG. 51 is a circuit diagram of an interface with an external device, FIG. 52 is a truth table of a selector, FIG. 53 is a diagram showing an example of a rectangular area and a non-rectangular area, and FIG. External view, Fig. 55 is a diagram for explaining the procedure of color conversion operation, Fig. 56 is trimming Fig. 57 illustrates the procedure for specifying the rear area. Fig. 57 illustrates the procedure for specifying the trimming area. Fig. 58 illustrates the algorithm for specifying the circular area. Fig. 59 illustrates the algorithm for specifying the oval and R-rectangle areas. FIG. 60 is an explanatory diagram of the operation procedure of the character composition, FIG. 61 is an explanatory diagram of the operation procedure of the character composition, FIG. 62 is an explanatory diagram of the operation procedure of the character composition, and FIG. 63 is a diagram of the texturing process. Fig. 64 explains the procedure of the mosaic processing, Fig. 64 shows the procedure of the * mode operation, Fig. 66 shows the procedure of the program memory operation, Fig. 67 Fig. 68 illustrates the procedure for operating the program memory. Fig. 68 illustrates the procedure for operating the program memory. Fig. 69 illustrates the algorithm for registering the program memory. Fig. 70 illustrates the algorithm for the operation after recalling the program memory. FIG. 71 is a diagram showing the format of the recording table, FIG. 72 is a block diagram of the thinning process, FIG. 73 is a diagram showing a 17 × 17 mask, and FIG. 74 is a block diagram of the thickening process FIG. 75 is a view for explaining image editing and processing.

フロントページの続き (72)発明者 林 公良 東京都大田区下丸子3丁目30番2号 キ ヤノン株式会社内 (72)発明者 本間 利夫 東京都大田区下丸子3丁目30番2号 キ ヤノン株式会社内 (56)参考文献 特開 昭63−61373(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06T 7/60 H04N 1/409 Continuing on the front page (72) Inventor Kora Hayashi 3-30-2 Shimomaruko, Ota-ku, Tokyo Inside Canon Inc. (72) Inventor Toshio Honma 3-30-2 Shimomaruko, Ota-ku, Tokyo Inside Canon Inc. (56) References JP-A-63-61373 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G06T 7/60 H04N 1/409

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】画像データを入力する入力手段と、 前記画像データにエッジ強調処理を施すエッジ強調処理
手段、 前記エッジ強調処理された画像データによって表される
画像を細らせる細らせ処理を前記画像データに施す第1
の処理手段と、 前記エッジ強調処理された画像データによって表される
画像を太らせる太らせ処理を施す第2の処理手段と、 前記第1の処理手段の処理結果及び第2の処理手段の処
理結果を用いて、前記入力手段により入力された画像デ
ータによって表される画像の輪郭を表すデータを抽出す
る抽出手段とを有することを特徴とする画像処理装置。
An input unit for inputting image data; an edge enhancement unit for performing an edge enhancement process on the image data; and a thinning process for thinning an image represented by the edge-enhanced image data. A first method applied to the image data
Processing means for performing thickening processing for thickening an image represented by the image data subjected to the edge enhancement processing; processing results of the first processing means and processing of the second processing means Extracting means for extracting data representing an outline of an image represented by the image data input by the input means, using the result.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101604859B1 (en) * 2015-02-03 2016-03-18 (주)파이버베이스 Mounting belt for portable device

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* Cited by examiner, † Cited by third party
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KR101604859B1 (en) * 2015-02-03 2016-03-18 (주)파이버베이스 Mounting belt for portable device

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