JP3109570B2 - The semiconductor device manufacturing method - Google Patents

The semiconductor device manufacturing method

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JP3109570B2
JP3109570B2 JP08032979A JP3297996A JP3109570B2 JP 3109570 B2 JP3109570 B2 JP 3109570B2 JP 08032979 A JP08032979 A JP 08032979A JP 3297996 A JP3297996 A JP 3297996A JP 3109570 B2 JP3109570 B2 JP 3109570B2
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舜平 山崎
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株式会社半導体エネルギー研究所
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は珪素でなる半導体層を有 BACKGROUND OF THE INVENTION The present invention have a semiconductor layer made of silicon
する半導体装置の作製方法に関する。 The method for manufacturing a semiconductor device according to related.

【0002】 [0002]

【従来の技術】 従来、珪素でなる半導体層を有する半導 Conventionally, semiconductor having a semiconductor layer made of silicon
体装置、例えば薄膜トランジスタを、絶縁表面を有する Body device, for example a thin film transistor, having an insulating surface
基板上に作製することが研究されている。 Be made on the substrate has been studied.

【0003】 しかし、ガラス基板等の耐熱性が低い基板 [0003] However, the low heat resistance of the glass substrate such as a substrate
上に半導体装置を形成する場合、半導体装置を構成する When forming a semiconductor device on, in a semiconductor device
珪素膜の結晶性を高めることが困難なため、作製される Since to increase the crystallinity of the silicon film difficult, it is produced
半導体装置の性能を高めることが困難であった。 It is difficult to improve the performance of the semiconductor device.

【0004】 [0004]

【発明が解決しようとする課題】 本発明は、低温で作製 [SUMMARY OF THE INVENTION The present invention is manufactured at a low temperature
でき、かつ高い性能を有する半導体装置を作製すること Can, and that a semiconductor device having a high performance
を目的とする。 With the goal.

【0005】 [0005]

【課題を解決するための手段】 上記課題を解決するため [Means for Solving the Problems] In order to solve the above-mentioned problems
に、本明細書に開示する発明の一つは、 ガラス基板上に The one of the invention disclosed herein has, on a glass substrate
酸化珪素膜を形成する工程と、 反応ガスとしてジシラン Forming a silicon oxide film, disilane as a reaction gas
またはトリシランを用いた減圧CVD法により、前記酸 Or reduced pressure CVD method, the acid using trisilane
化珪素膜の上に真性の非単結晶半導体層を形成する工程 Forming a non-single-crystal semiconductor layer of intrinsic on the reduction silicon film
と、 前記半導体層を700℃を越えない温度で加熱して When, the semiconductor layer is heated at a temperature not exceeding 700 ° C.
結晶化させる工程と、 前記半導体層上にゲイト絶縁膜を A step of crystallizing the gate insulating film on the semiconductor layer
形成する工程とを有することを特徴とする半導体装置作 The semiconductor device operation, characterized by a step of forming
製方法である。 It is a manufacturing method.

【0006】 またこの構成において、前記減圧CVD法 [0006] In this configuration, the low pressure CVD
は、珪素の結晶化温度より100〜200℃低い温度で Is at 100 to 200 ° C. temperature lower than the crystallization temperature of silicon
実施されることを特徴とする。 Characterized in that it is implemented.

【0007】 さらにこの構成において、前記非単結晶半 Furthermore in this configuration, the non-single-crystal half
導体はアモルファス半導体であることを特徴とする。 Conductor is characterized by an amorphous semiconductor.

【0008】 さらにこの構成において、前記半導体層の [0008] In addition, this configuration, the semiconductor layer
結晶化工程は、450〜700℃の範囲で行なわれるこ Crystallization process, this being carried out in the range of 450-700 ° C.
とを特徴とする。 And wherein the door.

【0009】 さらにこの構成において、前記半導体層中 [0009] In addition, this configuration, the semiconductor layer
の酸素原子の濃度は、7×10 19 atoms/cm The concentration of oxygen atoms, 7 × 10 19 atoms / cm 3
以下であることを特徴とする。 Characterized in that it is less.

【0010】 本明細書で開示する他の発明の一つは、 [0010] One of the other inventions disclosed herein, moth
ラス基板上に酸化珪素膜を形成する工程と、 反応ガスと Forming a silicon oxide film on a glass substrate, a reaction gas
してジシランまたはトリシランを用いた減圧CVD法に The low pressure CVD method using disilane or trisilane and
より、前記酸化珪素膜の上に真性の非単結晶半導体層を More, a non-single-crystal semiconductor layer of intrinsic on the silicon oxide film
形成する工程と、 前記半導体層を加熱して結晶化させる Forming, is crystallized by heating the semiconductor layer
工程とを有し、 前記減圧CVD法により前記非単結晶半 And a step, wherein by the low pressure CVD non-single-crystal half
導体層を形成する間に、硼素が前記半導体層に添加され During the formation of the conductive layer, boron is added to the semiconductor layer
ることを特徴とする半導体装置作製方法である。 A semiconductor device manufacturing method according to claim Rukoto.

【0011】 この構成において、前記半導体層は1×1 [0011] In this configuration, the semiconductor layer is 1 × 1
15 〜1×10 17 atoms/cm の範囲の濃度 0 15 to 1 concentration in the range of × 10 17 atoms / cm 3
で硼素を含有していることを特徴とする。 Characterized in that it contains boron.

【0012】 さらにこの構成において、前記半導体層中 [0012] In addition, this configuration, the semiconductor layer
の酸素原子の濃度は、7×10 19 atoms/cm The concentration of oxygen atoms, 7 × 10 19 atoms / cm 3
以下であることを特徴とする。 Characterized in that it is less.

【0013】 本明細書で開示する他の発明の一つは、 [0013] One of the other inventions disclosed herein, anti
応ガスとしてジシランまたはトリシランを用いた減圧C Vacuum C using disilane or trisilane as response Gas
VD法により、シリコンを含む半導体層を絶縁表面上に The VD method, the semiconductor layer comprising silicon on an insulating surface
形成する工程と、 前記半導体層を加熱により結晶化させ Forming, it is crystallized by heating the semiconductor layer
る工程を有し、 前記結晶化後の前記半導体層が示すラマ That process has, Lama said semiconductor layer after the crystallization shows
ンシフトは、単結晶シリコンが示すものより低周波数側 Nshifuto a low frequency side than that shown in a single-crystal silicon
にシフトしていることを特徴とする半導体装置作製方法 The semiconductor device manufacturing method characterized in that it shifted to
である It is.

【0014】 本明細書で開示する他の発明の一つは、 [0014] One of the other inventions disclosed herein, anti
応ガスとしてジシランまたはトリシランを用いた減圧C Vacuum C using disilane or trisilane as response Gas
VD法により、シリコンを含む半導体層を絶縁表面上に The VD method, the semiconductor layer comprising silicon on an insulating surface
形成する工程と、 前記半導体層を加熱により結晶化させ Forming, it is crystallized by heating the semiconductor layer
る工程を有し、 前記結晶化後の前記半導体層は、ラマン Have that step, the semiconductor layer after the crystallization, Raman
半値幅による測定で50〜500Åの範囲の結晶粒径を The crystal grain size in the range of 50~500Å as measured by the half width
有することを特徴とする半導体装置作製方法である。 A semiconductor device manufacturing method characterized by having.

【0015】 上記構成において、前記絶縁表面はガラス [0015] In the above structure, the insulating surface is glass
基板上に形成された酸化珪素膜であることを特徴とす It is characterized in that it is a silicon oxide film formed on a substrate
る。 That.

【0016】 本明細書で開示する他の発明の一つは、 [0016] One of the other inventions disclosed herein, anti
応ガスとしてジシランまたはトリシランを用いた減圧C Vacuum C using disilane or trisilane as response Gas
VD法により、シリコンを含む真性の非単結晶半導体層 The VD method, the non-single-crystal semiconductor layer of intrinsic containing silicon
を絶縁表面上に形成する工程と、 前記半導体層を700 And forming on the insulating surface, the semiconductor layer 700
℃を越えない温度で加熱して結晶化させる工程と、 前記 ℃ by heating at a temperature not exceeding a process for crystallizing, the
結晶化工程後、前記結晶化された半導体層を島状半導体 After the crystallization step, island-shaped semiconductor the crystallized semiconductor layer
にパターニングする工程と、 前記結晶化された半導体層 A step of patterning the said crystallized semiconductor layer
上にゲイト絶縁膜を形成する工程とを有することを特徴 Characterized by a step of forming a gate insulating film on
とする半導体装置作製方法である。 A semiconductor device manufacturing method according to.

【0017】 本明細書で開示する他の発明の一つは、 [0017] One of the other inventions disclosed herein, small
なくともPチャネルトランジスタとNチャネルトランジ Without even the P-channel transistor and N-channel transient
スタを含む半導体装置を作製するに際し、 反応ガスとし Upon manufacturing a semiconductor device including a static, and the reaction gas
てジシランまたはトリシランを用いた減圧CVD法によ The low pressure CVD method using disilane or trisilane Te
り、シリコンを含む非単結晶半導体層を絶縁表面上に形 Ri, form a non-single-crystal semiconductor layer including silicon over an insulating surface
成する工程と、 前記半導体層を700℃を越えない温度 A step of forming, does not exceed 700 ° C. the semiconductor layer temperature
で加熱して結晶化させる工程とを有し、 前記Pチャネル In heating and a process for crystallizing, the P-channel
トランジスタと前記Nチャネルトランンジスタのスレッ Threads of the transistors N-channel Trang Njisuta
シュホ ールド電圧が概略同じになるように制御するため For canteens Rudo voltage is controlled to be approximately the same
に、前記半導体装置に硼素が添加されることを特徴とす To, be characterized in that boron is added to the semiconductor device
る半導体装置作製方法である。 That is a semiconductor device manufacturing method.

【0018】 上記構成により、低温で作製でき、かつ高 [0018] With this configuration, it can be manufactured at low temperatures, and high
い性能を有する半導体装置を作製することができる。 So that a semiconductor device having had performance. More than
下に実施例を示す。 Examples are provided below.

【0019】 [0019]

【実施例】〔実施例1〕 OA機器等のディスプレイとしてCRTに代わりフラットディスプレイが注目され、特に大面積化への期待が強くなってきている。 EXAMPLES alternative flat display is focused on CRT as a display, such as Example 1 OA equipment, it has particularly become stronger expectations for a large area. またフラットディスプレイのその他の応用として壁掛けTVの開発も急ピッチで進められている。 The development of a wall-mounted TV as other applications of flat display has also been advanced at a rapid pace. また、フラットディスプレイのカラー化、高精細化の要求も相当高まってきている。 In addition, the color of the flat display, has been also considerable increasing demand of high definition.

【0020】このフラットディスプレイの代表例として液晶表示装置が知られている。 The liquid crystal display device is known as a representative example of the flat display. これは一対のガラス基板間に電極を挟んで保持された液晶組成物に電界を加えて、液晶組成物の状態を変化させ、この状態の違いを利用して、表示を行う。 This, plus the electric field to the liquid crystal composition held across the electrodes between a pair of glass substrates, to change the state of the liquid crystal composition, by utilizing a difference in this state, the display. この液晶の駆動のために薄膜トランジスタ(以下TFTという)やその他のスイッチング素子を設けたものや単純にマトリクス構成を持つものがある。 Have this (hereinafter referred TFT) TFT for liquid crystal drive and other things with ones and simply matrix structure provided a switching element. 何れの場合も、縦横(X、Y)方向の各配線に対して液晶を駆動するための信号を送り出すドライバー回路がディスプレイ周辺に設けられている。 In either case, vertical and horizontal (X, Y) driver circuit for sending a signal for driving the liquid crystal with respect to the direction of the wires are provided in the peripheral display.

【0021】このドライバー回路は通常は単結晶シリコンのMOS集積回路(IC)で構成されている。 [0021] The driver circuit is typically configured in a single-crystal silicon MOS an integrated circuit (IC). このI This I
Cには各ディスプレイ電極に対応するパッド電極が設けられており、この両者の間にプリント基板が介在し、先ずICのパッド電極とプリント基板を接続し、次にプリント基板とディスプレイを接続していた。 The C is provided with pad electrodes corresponding to each display electrode, the printed circuit board between them is interposed, first connect the pad electrode and the printed circuit board of the IC, it is then connected to the printed circuit board and the display It was. このプリント基板はガラスエポキシや紙エポキシの絶縁物基板またはフレキシブルなプラスティックよりなる基板であり、その占有面積はディスプレイと同じかまたはそれ以上の面積が必要であった。 The printed circuit board is a substrate made of an insulating material substrate or a flexible plastic of glass epoxy, paper epoxy, its occupied area was required equal to or greater than the area of ​​the display. また、同様に容積も相当大きくする必要があった。 Further, it is necessary to be quite large as well volume.

【0022】このような従来のディスプレイは前述のような構成のため以下のような欠点を有していた。 [0022] Such conventional display had the following disadvantages for configuration as described above.

【0023】すなわち、マトリクス配線のX方向、Y [0023] In other words, X direction of the matrix wiring, Y
方向の表示電極またはソース(ドレイン)配線またはゲート配線の数と同数の接続がプリント基板との間で行われるために、実装技術上接続可能な各接続部間の間隔に制限があるために、高精細な表示ディスプレイを作製することはできなかった。 For many connections and the number of direction indication electrode or a source (a drain) of the wiring or the gate wiring is made between the printed circuit board, because of the limited spacing between each available on the implementation technology connection connecting portion, it was not possible to produce a high-definition display display.

【0024】表示ディスプレイ本体以外にプリント基板、ICおよび接続配線が必要であり、その必要面積および必要容積はディスプレイ本体の数倍にも及んでいた。 The printed circuit board in addition to the display displaying body, requires IC and the connection wiring, the required area and required volume ranged in several times of the display body.

【0025】ディスプレイ本体とプリント基板およびプリント基板とICとの接続箇所が多く、しかも、かなりの重量があるので接続部分に無理な力が加わり、接続の信頼性が低かった。 The connecting portion between the display main body and the printed circuit board and the printed circuit board and the IC is large, moreover, excessive force is applied to the connecting portion there is a considerable weight, had lower reliability of the connection.

【0026】一方、このような、欠点を解決する方法として、ディスプレイ特にアクティブ素子をスイッチング素子として使用した表示装置において、アクティブ素子と周辺回路とを同じ基板上にTFTで構成することが提案されている。 On the other hand, as a method for solving such a disadvantage, the display device using a display particularly active element as a switching element, it is proposed to constitute a TFT with an active element and a peripheral circuit on the same substrate there. しかしながらこの構成によると前述の3 However 3 and described above stated structure
つの欠点はほぼ解決することができるが、新たに以下のような別の問題が発生した。 One disadvantage can be substantially solved, but the following another problem that has occurred newly.

【0027】アクティブ素子以外に周辺回路をもTF [0027] TF is also a peripheral circuit in addition to the active element
T化した為に、同一基板上に形成する素子の数が増し、 To ized T, increases the number of elements formed on the same substrate,
TFTの製造歩留りが低下した。 The manufacturing yield of the TFT is reduced. 従ってディスプレイの製造歩留りも低下した。 Thus display manufacturing yield also decreased.

【0028】アクティブ素子部分の素子構造に比べ周辺回路部分は非常に複雑な素子構造を取っている。 [0028] The peripheral circuit portion compared to the element structure of the active element part is taking a very complicated device structure. 従って、回路パターンが複雑になり、製造プロセス技術もより高度になり、コストが上昇する。 Therefore, the circuit pattern becomes complicated, manufacturing process technology becomes more advanced, cost increases. また、当然に多層配線部分が増し、プロセス工程数の増加とTFTの製造歩留りの低下が起こった。 Further, naturally the multilayer wiring part increases, a decrease in manufacturing yield of the process steps increase in the number of the TFT occurs.

【0029】周辺回路を構成するトランジスタは早い応答速度が要求されるため、通常は多結晶半導体を使用していた。 [0029] Since the transistor constituting the peripheral circuit is fast response speed is required, typically we have used a polycrystalline semiconductor. そのため、半導体層を多結晶化するために、 Therefore, in order to polycrystalline semiconductor layer,
高温の処理を必要とし、高価な石英基板等を使用しなければならなかった。 It requires high temperature processing, had to use an expensive quartz substrate, or the like.

【0030】本実施例は上記のような6つ問題を適度にバランスよく解決するものであり、コストが低く、製造歩留りの高い液晶表示装置に関するものである。 [0030] This embodiment has been made to solve well moderately balanced six problems as described above, low cost, to a high manufacturing yield liquid crystal display device.

【0031】すなわち、複数のゲート線、複数のソース(ドレイン)線および相補型構成の薄膜トランジスタを有する画素マトリクスが形成された第1の基板と前記第1の基板に対抗して配置された第2の基板と前記一対の基板間に保持された液晶組成物よりなる液晶表示装置であって、前記第1の基板上に形成されるXまたはY方向のマトリクス配線に接続されている周辺回路のうちの少なくとも一部の周辺回路を前記画素に接続されたアクティブ素子と同様の相補型構成として、同一のプロセスで形成された薄膜トランジスタとし、残りの周辺回路は半導体チップで構成されている [0031] That is, the second placed against a plurality of gate lines, the first substrate and the first substrate on which the pixel matrix is ​​formed having a thin film transistor of the plurality of source (drain) line and a complementary configuration a pair substrate and the liquid crystal display device having the liquid crystal composition held between the substrates, of the peripheral circuit connected to the matrix wiring of the X or Y direction is formed on the first substrate in a similar complementary configuration and active element connected to the pixel of at least a portion of the peripheral circuits, the thin film transistor formed in the same process, the remaining peripheral circuit is formed in the semiconductor chip.

【0032】また、TFT化しない残りの周辺回路としてのICと基板との接続はICチップを直接基板上に設けて、各接続端子と接続するCOG法やICチップを1 Further, the connection between the IC and the substrate as the rest of the peripheral circuits not TFT of is provided on the substrate of the IC chip directly, the COG method or the IC chip to be connected to the connection terminals 1
個毎にフレキシブルな有機樹脂基板上に設け、その樹脂基板とディスプレイ基板とを接続しするTAB法により、実現できる。 It provided a flexible organic resin substrate for each individual, by a TAB method for connecting the the resin substrate and the display substrate, can be realized.

【0033】すなわち、本実施例は液晶表示装置の周辺回路の全てをTFT化するのでなく、素子構造の簡単な部分のみ、または素子数の少ない機能部分のみ、または汎用のICが入手しにくい回路部分のみ、さらにはIC [0033] That is, this embodiment is not to TFT of all the peripheral circuits of the liquid crystal display device, only a brief portion of the device structure, or only a small functional part number of elements or a general-purpose IC is obtained hardly circuit, part only, and even IC
のコストが高い部分のみをTFT化して、液晶表示装置の製造歩留りを向上させるとともに、製造コストを下げることができる。 Cost is turned into TFT only high portion of, improves the production yield of liquid crystal display device, the manufacturing cost can be reduced.

【0034】また、周辺回路の一部をTFT化することにより、従来では相当な数が必要であった外付けのIC Further, by TFT of a portion of the peripheral circuit, an external IC substantial number were required in the conventional
の数を減らし、製造コストを下げるものである。 Fewer, Ru der which reduce manufacturing costs.

【0035】さらにまた、アクティブ素子と周辺回路を同じプロセスにて作成した相補型構成(CTFT)の薄膜トランジスタとしたので、画素駆動の能力が向上し、 [0035] Furthermore, since the thin film transistor of the complementary structure (CTFT) that created the active element and the peripheral circuit in the same process, it improves the ability of the pixel drive,
周辺回路に冗長性を与えることができ、余裕のある液晶表示装置の駆動を行うことができた。 Can provide redundancy in the peripheral circuit, it was possible to drive the liquid crystal display device having a margin.

【0036】また、周辺回路全部をTFT化するとディスプレイ用の基板の寸法をX方向およびY方向の両方に大きくする必要があり表示装置全体の専有面積が大きくなるが、一部のみをTFT化するとほんの少しだけ基板を大きくするだけですみ、表示装置を使用するコンピューターや装置の外形寸法に容易にあわせることができかつ専有面積と専有容積の少ない表示装置を実現できる。 Further, although footprint of the whole display device must be increased when TFT the entire peripheral circuits the dimensions of the substrate for a display in both the X and Y directions is increased, when TFT only a portion just only need simply increasing the substrate slightly, the display device to the external dimensions of the computer or device used can be easily fit and can realize display device with little footprint as occupied volume.

【0037】周辺回路中の素子構造が複雑である部分、 The partial element structure in the peripheral circuit is complicated,
例えば、多層配線が必要な素子構造やアンプの機能を持たせた部分等をTFT化するのに高度な作製技術が必要になるが、一部をTFT化することで、技術的に難しい部分は従来のICを使用し、簡単な素子構造あるいは単純な機能の部分をTFT化でき、低コストで高い歩留りで表示装置を実現できる。 For example, becomes a like part which gave a multilayer wiring device structure and amplifiers necessary functions requires advanced manufacturing technology to TFT of, by TFT of some technically difficult part using the conventional IC, can TFT the portion of the simple device structure or a simple function, it is possible to realize a display device with a high yield at a low cost.

【0038】また、一部のみTFT化することで、周辺回路部分の薄膜トランジスタの数を相当減らすことができる、単純にX方向、Y方向の周辺回路の機能が同じ場合はほぼその数は半数となる。 Further, by TFT of only some can be reduced corresponding to the number of the thin film transistors of the peripheral circuit portion, simply X direction, approximately the number if function is the same in the peripheral circuit in the Y direction and half Become. このように、TFT化する素子数を減らすことで、基板の製造歩留りを向上させることができ、かつ基板の面積、容積を減少できた表示装置を低コストで実現することが可能となった。 Thus, by reducing the number of elements TFT of, it has become possible can improve the manufacturing yield of the substrate, and to achieve an area of ​​the substrate, a display device which can reduce the volume at a low cost.

【0039】さらに、TFTに使用される半導体層を従来から使用されている、多結晶またはアモルファス半導体ではなく、新しい概念のセミアモルファス半導体を使用することで、低温で作製ができ、しかも、キャリアの移動度の非常に大きい、応答速度の早いTFTを実現することができる。 [0039] Furthermore, it has been used a semiconductor layer used in TFT conventionally not a polycrystalline or amorphous semiconductor, using a semi-amorphous semiconductor new concept, can be produced at a low temperature, moreover, the carrier very large mobility, it is possible to realize a quick TFT response speed.

【0040】このセミアモルファス半導体とは、LPC [0040] and the semi-amorphous semiconductor, LPC
VD法、スパッタ法あるいはPCVD法等により膜形成の後に熱結晶化処理を施して得られるが、以下にはスパッタ法を例にとり説明をする。 VD method, obtained by performing thermal crystallization treatment after the film formation by sputtering or PCVD method or the like taken described sputtering in examples below.

【0041】すなわちスパッタ法において単結晶のシリコン半導体をターゲットとし、水素とアルゴンとの混合気体でスパッタをすると、アルゴンの重い原子のスパッタ(衝撃)によりターゲットからは原子状のシリコンが離れ、被形成面を有する基板上に飛しょうするが、同時に数十〜数十万個の原子が固まった塊がクラスタとしてターゲットから離れ、被形成面に飛しょうする。 [0041] That the silicon semiconductor single crystal as a target in sputtering and the sputtering in a mixed gas of hydrogen and argon, from the target away atomic silicon by sputtering of heavy argon atoms (impact), the formation to flight on a substrate having a surface, but tens to hundreds of thousands of atoms have solidified mass simultaneously away from the target as a cluster, it is flying to the formation surface.

【0042】この飛しょう中は、水素がこのクラスタの外周辺の珪素の不対結合手と結合し、結合した状態で被形成面上に秩序性の比較的高い領域として作られる。 [0042] During this flight, the hydrogen combines with dangling bonds of silicon outer periphery of the cluster is made as a relatively high area of ​​orderliness onto the forming surface in a state bound. すなわち、被膜形成面上には秩序性の高い、かつ周辺にS In other words, highly ordered properties on coating surface, and S in the periphery
i−H結合を有するクラスタと純粋のアモルファス珪素との混合物の状態を実現する。 To realize the state of a mixture of clusters and pure amorphous silicon with i-H bonds. これを450℃〜700 This 450 ℃ ~700
℃の非酸化性気体中での熱処理により、クラスタの外周辺のSi−H結合は他のSi−H結合と反応し、Si− By heat treatment in a non-oxidizing gas in ° C., Si-H bonds of the outer periphery of the cluster react with other Si-H bonds, Si-
Si結合を作る。 Make the Si bond.

【0043】この結合はお互い引っばりあうと同時に、 [0043] and at the same time this bond each other burrs hit each other,
秩序性の高いクラスタはより高い秩序性の高い状態、すなわち結晶化に相を移そうとする。 Order highly cluster higher order highly state, that is, attempts to transfer phase crystallization. しかし、隣合ったクラスタ間は、互いに結合したSi−Siがそれぞれのクラスタ間を引っばりあう。 However, inter Tonaria' clusters is, Si-Si with each other burr hits among each cluster coupled together. その結果は、結晶は格子歪を持ちレーザラマンでの結晶ピークは単結晶の520cm As a result, the crystal peak of the crystal has a lattice strain laser Raman the monocrystalline 520cm
−1より低波数側にずれて測定される。 -1 it is from measured deviated to a lower wavenumber side.

【0044】また、このクラスタ間のSi−Si結合は互いのクラスタをアンカリング(連結)するため、各クラスタでのエネルギバンドはこのアンカリングの個所を経て互いに電気的に連結しあえる。 [0044] Also, Si-Si bonds between the clusters for anchoring (linked) with each other cluster, the energy band dress electrically connected to each other through the points of the anchoring in each cluster. そのため結晶粒界がキャリアのバリアとして働く多結晶シリコンとは根本的に異なり、キャリア移動度も10〜200cm /VS Therefore fundamentally different polycrystalline silicon grain boundaries act as a barrier carrier, the carrier mobility 10 to 200 cm 2 / VS
ecを得ることができる。 It is possible to obtain the ec.

【0045】つまり、かるる定義に基づくセミアモルファス半導体は見掛け上結晶性を持ちながらも、電気的には結晶粒界が実質的にない状態を予想できる。 [0045] That is, even while having the crystalline apparently semi-amorphous semiconductor based on Carl definition, the electrical predictable conditions grain boundaries is substantially free. もちろん、アニール温度がシリコン半導体の場合の450℃〜 Of course, 450 ℃ ~ if the annealing temperature of the silicon semiconductor
700℃という中温アニールではなく、1000℃またはそれ以上の結晶成長をともなう結晶化をさせる時はこの結晶成長により、膜中の酸素等が粒界に折出し、バリアを作ってしまう。 Rather than mesophilic annealing of 700 ° C., the crystal growth when to crystallization with the 1000 ° C. or more crystal growth, oxygen and the like in the film out folded in grain boundaries, thus creating a barrier. これは、単結晶と同じ結晶と粒界のある材料(多結晶)である。 This is a same crystal and a grain boundary between the single crystal material (polycrystalline).

【0046】また、この半導体におけるクラスタ間のアンカリングの程度をより大きくすると、よりキャリア移動度は大きくなる。 [0046] Also, when a larger degree of anchoring between clusters in the semiconductor, the greater and more carrier mobility. このためにはこの膜中にある酸素量を7×10 19 cm− 好ましくは1×10 19 cm The amount of oxygen for this purpose in this film 7 × 10 19 cm- 3 preferably 1 × 10 19 cm
−3以下にすると、さらに600℃よりも低い温度で結晶化ができるに加えて、高いキャリア移動度を得ることができる。 If you -3, in addition to the can crystallize at a lower temperature than the addition 600 ° C., to obtain a high carrier mobility.

【0047】本実施例では図1に示すようなm×nの回路構成の液晶表示装置を用いて説明を行う。 [0047] In this embodiment will be described with reference to a liquid crystal display device of the circuit configuration of the m × n as shown in FIG. すなわち図1のX方向の配線に接続された周辺回路部分のうちアナログスイッチアレー回路部分1のみを画素6に設けられたアクティブ素子と同様にTFT化5し、Y方向配線に接続された周辺回路部分もアナログスイッチアレー回路部分2のみをTFT化しその他の周辺回路部分はIC4 That peripheral circuits similarly TFT of 5 and an active element provided in the pixel 6 only analog switch array circuit portion 1, which is connected to the Y-direction wiring of the X-direction connected peripheral circuit portion in the wiring of the Figure 1 portion is also analog switch array circuit part 2 only the TFT turned into other peripheral circuit portion is IC4
で、COG法により基板に接続している。 In, it is connected to the substrate by a COG method. ここで、TF Here, TF
T化した周辺回路部分は画素に設けられたアクティブ素子と同様にCTFT(相補型構成)として形成してある。 T phased peripheral circuit portion are formed similarly to the active element provided in a pixel as a CTFT (Complementary configuration).

【0048】この回路構成に対応する実際の電極等の配置構成を図2に示している。 [0048] shows the arrangement of such actual electrode corresponding to the circuit arrangement in FIG. 図2は説明を簡単にする為2×2に相当する部分のみ記載されている。 Figure 2 is described only a portion corresponding to 2 × 2 for simplicity of explanation.

【0049】まず、本実施例で使用する液晶表示装置上のTFTの作製方法を図3を使用して説明する。 [0049] First, a manufacturing method of a TFT on the liquid crystal display apparatus used in the present embodiment by using FIG. 図3 Figure 3
(A)において、石英ガラス等の高価でない700℃以下、例えば約600℃の熱処理に耐え得るガラス50上にマグネトロンRF(高周波)スパッタ法を用いてブロッキング層51としての酸化珪素膜を1000〜300 In (A), 700 ° C. less expensive such as quartz glass or less, for example, on the glass 50 capable of withstanding heat treatment at about 600 ° C. The silicon oxide film serving as a blocking layer 51 by magnetron RF (radio frequency) sputtering 1000-300
0Åの厚さに作製する。 To produce the thickness of the 0Å. プロセス条件は酸素100%雰囲気、成膜温度15℃、出力400〜800W、圧力0.5Paとした。 The process conditions were 100% oxygen atmosphere, a film formation temperature 15 ° C., the output 400~800W, pressure 0.5 Pa. ターゲットに石英または単結晶シリコンを用いた成膜速度は30〜100Å/分であった。 Deposition rate with a quartz or single-crystal silicon to the target was 30~100A / min.

【0050】この上にシリコン膜をLPCVD(減圧気相)法、スパッタ法またはプラズマCVD法により形成した。 [0050] forming a silicon film on the LPCVD (low pressure chemical vapor) method, a sputtering method or a plasma CVD method. 減圧気相法で形成する場合、結晶化温度よりも1 When forming a reduced pressure vapor phase method, than the crystallization temperature 1
00〜200℃低い450〜550℃、例えば530℃ From 00 to 200 ° C. lower 450 to 550 ° C., for example 530 ° C.
でジシラン(Si )またはトリシラン(Si In disilane (Si 2 H 6) or trisilane (Si 3 H
)をCVD装置に供給して成膜した。 8) was formed by supplying to the CVD apparatus. 反応炉内圧力は30〜300Paとした。 Reactor pressure was 30~300Pa. 成膜速度は50〜250Å/ The deposition rate 50~250Å /
分であった。 Was minute. NTFTとPTFTとのスレッシュホールド電圧(Vth)に概略同一に制御するため、ホウ素をジボランを用いて1×10 15 〜1×10 18 cm −3 To control the outline identical to the threshold voltage (Vth) between the NTFT and the PTFT, boron using diborane 1 × 10 15 ~1 × 10 18 cm -3
の濃度として成膜中に添加してもよい。 It may be added as the concentration during film formation.

【0051】スパッタ法で行う場合、スパッタ前の背圧を1×10 −5 Pa以下とし、単結晶シリコンをターゲットとして、アルゴンに水素を20〜80%混入した雰囲気で行った。 [0051] When performing the sputtering method, the back pressure of the pre-sputtered with 1 × 10 -5 Pa or less single-crystal silicon as a target was performed in an atmosphere mixed with hydrogen in argon 20-80%. 例えばアルゴン20%、水素80%とした。 For example, argon 20% was 80% hydrogen. 成膜温度は150℃、周波数は13.56MHz、 The film forming temperature is 150 ℃, frequency is 13.56MHz,
スパッタ出力は400〜800W、圧力は0.5Paであった。 Sputtering output 400~800W, pressure was 0.5 Pa.

【0052】プラズマCVD法により珪素膜を作製する場合、温度は例えば300℃とし、モノシラン(SiH [0052] When fabricating a silicon film by plasma CVD, the temperature is, for example, 300 ° C., monosilane (SiH
)またはジシラン(Si )を用いた。 With 4) or disilane (Si 2 H 6). これらをPCVD装置内に導入し、13.56MHzの高周波電力を加えて成膜した。 These were introduced into the PCVD apparatus, was formed by adding 13.56MHz high frequency power.

【0053】これらの方法によって形成された被膜は、 [0053] formed by these methods coatings,
酸素が5×10 21 cm −3以下であることが好ましい。 It is preferred oxygen is 5 × 10 21 cm -3 or less. この酸素濃度が高いと、結晶化させにくく、熱アニール温度を高くまたは熱アニール時間を長くしなければならない。 When the oxygen concentration is high, difficult to crystallize, it must increase or to lengthen the thermal annealing time thermal annealing temperature. また少なすぎると、バックライトによりオフ状態のリーク電流が増加してしまう。 When addition is too small, the leakage current in the OFF state is increased by the backlight. そのため4×10 Therefore 4 × 10
19 〜4×10 21 cm −3の範囲とした。 19 was in the range of ~4 × 10 21 cm -3. 水素は4× Hydrogen 4 ×
10 20 cm −3であり、珪素4×10 22 cm −3として比較すると1原子%であった。 A 10 20 cm -3, it was 1 atomic% when compared as silicon 4 × 10 22 cm -3. また、ソース、ドレインに対してより結晶化を助長させるため、酸素濃度を7×10 19 cm −3以下、好ましくは1×10 19 The source, in order to promote a more crystallization with respect to the drain, the oxygen concentration 7 × 10 19 cm -3 or less, preferably 1 × 10 19 c
−3以下とし、ピクセル構成するTFTのチャネル形成領域のみに酸素をイオン注入法により5×10 20 m -3 or less and then, 5 × 10 20 ~ by ion implantation of oxygen only the channel formation region of the TFT constituting the pixel
5×10 21 cm −3となるように添加してもよい。 It may be added to a 5 × 10 21 cm -3. その時周辺回路を構成するTFTには光照射がなされないため、この酸素の混入をより少なくし、より大きいキャリア移動度を有せしめることは、高周波動作をさせるためる有効である。 The light irradiation is not performed on the TFT constituting the peripheral circuit at that time, the mixing of the oxygen less, that allowed to have a greater carrier mobility is effective to accumulate to high frequency operation.

【0054】次に、アモルファス状態の珪素膜を500 Next, a silicon film in an amorphous state 500
〜5000Å、例えば1500Åの厚さに作製の後、4 ~5000A, after fabrication, for example, in a thickness of 1500 Å, 4
50〜700℃の温度にて12〜70時間非酸化物雰囲気にて中温の加熱処理、例えば水素雰囲気下にて600 Heat treatment of the intermediate temperature at 12-70 hours non-oxide atmosphere at a temperature of 50 to 700 ° C., for example under a hydrogen atmosphere 600
℃の温度で保持した。 It was held at ℃ of temperature. 珪素膜の下の基板表面にアモルファス構造の酸化珪素膜が形成されているため、この熱処理で特定の核が存在せず、全体が均一に加熱アニールされる。 Since the substrate surface under the silicon film a silicon oxide film of an amorphous structure is formed, there is no particular nuclei this heat treatment, the whole is uniformly heated annealing. 即ち、成膜時はアモルファス構造を有し、また水素は単に混入しているのみである。 That is, during the film formation has an amorphous structure, also hydrogen is merely are mixed.

【0055】アニールにより、珪素膜はアモルファス構造から秩序性の高い状態に移り、一部は結晶状態を呈する。 [0055] By annealing the silicon film moves in a high state of orderliness amorphous structure, part exhibits a crystalline state. 特にシリコンの成膜後の状態で比較的秩序性の高い領域は特に結晶化をして結晶状態となろうとする。 Particularly higher ordered regions in the state after deposition of the silicon is to become a particular crystalline state by crystallization. しかしこれらの領域間に存在する珪素により互いの結合がなされるため、珪素同志は互いにひっばりあう。 However, since the silicon present between these regions binding to each other is made of silicon comrades meet Hibbari each other. レーザラマン分光により測定すると単結晶の珪素のピーク522 As measured by laser Raman spectroscopy of silicon single crystal peaks 522
cm −1より低周波側にシフトしたピークが観察される。 peak shifted from the low frequency side cm -1 is observed. それの見掛け上の粒径は半値巾から計算すると、5 When it apparent particle size calculated from the half value width, 5
0〜500Åとマイクロクリスタルのようになっているが、実際はこの結晶性の高い領域は多数あってクラスタ構造を有し、各クラスタ間は互いに珪素同志で結合(アンカリング)がされたセミアモルファス構造の被膜を形成させることができた。 0~500Å and has become as microcrystal, actually has a cluster structure there many regions with high The crystallinity between each cluster to each other coupled with silicon comrades (anchoring) is been semi-amorphous structure It could be a film-forming.

【0056】結果として、被膜は実質的にグレインバウンダリ(以下GBという)がないといってもよい状態を呈する。 [0056] As a result, the coating is substantially (hereinafter referred to as GB) grain boundary exhibits a good condition to say that there is not. キャリアは各クラスタ間をアンカリングされた個所を通じ互いに容易に移動し得るため、いわゆるGB Because the carrier is capable of moving together easily through the points that have been anchored between the clusters, so-called GB
の明確に存在する多結晶珪素よりも高いキャリア移動度となる。 A higher carrier mobility than the polycrystalline silicon present clear of. 即ちホール移動度(μh)=10〜200cm That is the hole mobility (μh) = 10~200cm
/VSec、電子移動度(μe)=15〜300cm 2 / VSec, electron mobility (μe) = 15~300cm
/VSecが得られる。 2 / VSec is obtained.

【0057】他方、上記の如き中温でのアニールではなく、900〜1200℃の高温アニールにより被膜を多結晶化すると、核からの固相成長により被膜中の不純物の偏析がおきて、GBには酸素、炭素、窒素等の不純物が多くなり、結晶中の移動度は大きいが、GBでのバリア(障壁)を作ってそこでのキャリアの移動を阻害してしまう。 [0057] On the other hand, instead of the annealing at above-mentioned intermediate temperature, when polycrystalline coatings by high-temperature annealing at 900 to 1200 ° C., happening segregation of impurities in the film by solid phase growth from the nucleus, the GB oxygen, carbon, impurities are increased, such as nitrogen, the mobility in the crystal is large, thus inhibiting the movement of carriers therein to make the barrier (barrier) in GB. 結果として10cm /Vsec以上の移動度がなかなか得られないのが実情である。 As a result 10 cm 2 / Vsec or more mobility is fact is not easily obtained. 即ち、本実施例ではかくの如き理由により、セミアモルファスまたはセミクリスタル構造を有するシリコン半導体を用いている。 That is, by such reasons thus in this embodiment uses a silicon semiconductor having a semi-amorphous or semi-crystal structure.

【0058】図3(A)において、珪素膜を第1のフォトマスクにてフォトエッチングを施し、PTFT用の領域22(チャネル巾20μm)を図面の右側に、NT [0058] In FIG. 3 (A), subjected to photo-etching silicon film at a first photomask, the right side of the drawing area 22 (channel width 20 [mu] m) for PTFT, NT
FT用の領域13を左側に作製した。 The area 13 for the FT was made on the left side.

【0059】この上に酸化珪素膜をゲイト絶縁膜として500〜2000Å例えば1000Åの厚さに形成した。 [0059] was formed to a thickness of 500~2000Å example 1000Å silicon oxide film as a gate insulating film thereon. これはブロッキング層としての酸化珪素膜の作製と同一条件とした。 It was prepared under the same conditions of the silicon oxide film as a blocking layer. この成膜中に弗素を少量添加し、ナトリウムイオンの固定化をさせてもよい。 The small amount of fluorine during film formation, may be immobilized in sodium ions.

【0060】この後、この上側にリンが1〜5×10 [0060] Thereafter, phosphorus in this upper 1 to 5 × 10
21 cm −3の濃度に入ったシリコン膜またはこのシリコン膜とその上にモリブデン(Mo)、タングステン(W),MoSi またはWSi との多層膜を形成した。 21 cm silicon film entered the concentration of -3 or molybdenum silicon film and thereon (Mo), tungsten (W), to form a multilayer film of MoSi 2 or WSi 2. これを第2のフォトマスクにてパターニングして図3(B)を得た。 This is patterned in the second photomask was obtained FIG 3 (B). PTFT用のゲイト電極55、NT The gate electrode 55 for PTFT, NT
FT用のゲイト電極56を形成した。 To form a gate electrode 56 for FT. 例えばチャネル長10μm、ゲイト電極としてリンドープ珪素を0.2μ 0.2μ example, the channel length 10 [mu] m, a phosphorus-doped silicon as a gate electrode
m、その上にモリブデンを0.3μmの厚さに形成した。 m, was formed of molybdenum thereon to a thickness of 0.3 [mu] m. 図3(C)において、フォトレジスト57をフォトマスクを用いて形成し、PTFT用のソース59ドレイン58に対し、ホウ素を1〜5×10 15 cm −2 In FIG. 3 (C), the photoresist 57 is formed using a photomask, to a source 59 drain 58 for PTFT, boron 1~5 × 10 15 cm -2
のドーズ量でイオン注入法により添加した。 It was added by ion implantation at a dose of. 次に図3 Next, FIG. 3
(D)の如く、フォトレジスト61をフォトマスクを用いて形成した。 (D) as was the photoresist 61 is formed using a photomask. NTFT用のソース64、ドレイン6 Source 64 for NTFT, drain 6
2としてリンを1〜5×10 15 cm −2のドーズ量でイオン注入法により添加した。 It was added by an ion implantation method at a dose of 1~5 × 10 15 cm -2 of phosphorus as 2.

【0061】これらはゲイト絶縁膜54を通じて行った。 [0061] These were carried out through the gate insulating film 54. しかし図3(B)において、ゲイト電極55、56 However Figure 3 (B), the gate electrodes 55 and 56
をマスクとしてシリコン膜上の酸化珪素を除去し、その後、ホウ素、リンを直接珪素膜中にイオン注入してもよい。 The removed silicon oxide on the silicon film as a mask, then boron, may be ion-implanted into the phosphorus directly silicon film.

【0062】次に、600℃にて10〜50時間再び加熱アニールを行った。 Next, was carried out from 10 to 50 hours again heating annealing at 600 ℃. PTFTのソース59、ドレイン58NTFTのソース64、ドレイン62を不純物を活性化してP 、N として作製した。 Source 59 of PTFT, the source 64 of the drain 58NTFT, P + and the drain 62 to activate the impurities, were prepared as N +. またゲイト電極5 The gate electrode 5
5、56下にはチャネル形成領域60、63がセミアモルファス半導体として形成されている。 Below 5,56 channel forming region 60, 63 is formed as a semi-amorphous semiconductor.

【0063】かくすると、セルフアライン方式でありながらも、700℃以上にすべての工程で温度を加えることがなくC/TFTを作ることができる。 [0063] Upon Thus, while a self-alignment manner, it is possible to make C / TFT without the addition of temperature in all steps above 700 ° C.. そのため、基板材料として、石英等の高価な基板を用いなくてもよく、本実施例の大画素の液晶表示装置にきわめて適したプロセスである。 Therefore, as a substrate material may not use an expensive substrate such as quartz, it is very suitable process in the liquid crystal display device having a large pixel of this embodiment.

【0064】本実施例では熱アニールは図3(A)、 [0064] Thermal annealing in this embodiment FIG. 3 (A), the
(D)で2回行った。 2 times was carried out in (D). しかし図3(A)のアニールは求める特性により省略し、双方を図3(D)のアニールにより兼ね製造時間の短縮を図ってもよい。 However omitted by annealing obtaining characteristics of FIG. 3 (A), both may be shortened in doubles by annealing manufacturing time in FIG. 3 (D) a. 図4(A)において、層間絶縁物65を前記したスパッタ法により酸化珪素膜の形成として行った。 In FIG. 4 (A), was performed as formation of a silicon oxide film by a sputtering method with the interlayer insulator 65. この酸化珪素膜の形成はLPCVD法、光CVD法、常圧CVD法を用いてもよい。 Formation LPCVD method of the silicon oxide film, a light CVD method, may be used atmospheric pressure CVD method. 例えば0.2〜0.6μmの厚さに形成し、その後、フォトマスクを用いて電極用の窓66を形成した。 For example, is formed to a thickness of 0.2 to 0.6 [mu] m, then, to form a window 66 for the electrode using a photo mask. さらに、これら全体にアルミニウムをスパッタ法により形成し、リード71、72およびコンタクト67、 Further, aluminum was formed by sputtering on the entire thereof, leads 71, 72 and the contact 67,
68をフォトマスクを用いて作製した後、表面を平坦化用有機樹脂69例えば透光性ポリイミド樹脂を塗布形成し、再度の電極穴あけをフォトマスクにて行った。 68 was manufactured using the photomask, a planarizing organic resin 69 for example translucent polyimide resin surface coating formed were electrodes drilling again in the photomask.

【0065】図4(B)に示す如く2つのTFTを相補型構成とし、かつその出力端を液晶装置の一方の画素の電極を透明電極としてそれに連結するため、スパッタ法によりITO(インジューム・スズ酸化膜)を形成した。 [0065] Two TFT as shown in FIG. 4 (B) and complementary configuration, and for connecting thereto the output electrodes of one pixel of a liquid crystal device as a transparent electrode, ITO (indium-by sputtering tin oxide film) was formed. それをフォトマスクによりエッチングし、電極7 It was etched by the photo mask, the electrode 7
0を構成させた。 0 were allowed to constitute a. このITOは室温〜150℃で成膜し、200〜400℃の酸素または大気中のアニールにより成就した。 The ITO is deposited at room temperature to 150 DEG ° C., it was fulfilled by annealing oxygen or atmospheric 200 to 400 ° C.. かくの如くにしてPTFT22とNTF In the as of nuclear PTFT22 and NTF
T13と透明導電膜の電極70とを同一ガラス基板50 Same glass substrate 50 and the electrode 70 of the T13 and the transparent conductive film
上に作製した。 It was produced above. 得られたTFTの電気的な特性はPTF Electrical characteristics of the resulting TFT has PTF
Tで移動度は20(cm /Vs)、Vthは−5.9 Mobility T is 20 (cm 2 / Vs), Vth is -5.9
(V)で、NTFTで移動度は40(cm /Vs)、 In (V), the mobility NTFT 40 (cm 2 / Vs) ,
Vthは5.0(V)であった。 Vth was 5.0 (V).

【0066】この液晶表示装置の画素部分の電極等の配置を図2に示している。 [0066] shows the arrangement of electrodes and the like of the pixel portion of the liquid crystal display device in FIG. NTFT13を第1の走査線1 The NTFT13 first scan line 1
5とデータ線21との交差部に設け、第1の走査線15 Provided at the intersection of the 5 and the data line 21, the first scan line 15
とデータ線14との交差部にも他の画素用のNTFTが同様に設けられている。 NTFT for other pixels are provided similarly to an intersection between the data line 14 and. 一方PTFTは第2の走査線1 Meanwhile PTFT the second scan line 1
8とデータ線21との交差部に設けられている。 It is provided on the intersections between 8 and a data line 21. また、 Also,
隣接した他の第1の走査線16とデータ線21との交差部には、他の画素用のNTFTが設けられている。 The intersection of the other of the first scanning line 16 and the data line 21 adjacent, is provided NTFT for other pixels. このようなC/TFTを用いたマトリクス構成を有せしめた。 Such was allowed have a matrix structure with C / TFT. NTFT13は、ドレイン64の入力端のコンタクトを介し第1の走査線15に連結され、ゲイト56は多層配線形成がなされたデータ線21に連結されている。 NTFT13 is coupled to the first scan line 15 through a contact of the input terminals of the drain 64, gate 56 is connected to the data line 21 to the multilayer wiring formed is made.
ソース62の出力端はコンタクトを介して画素の電極1 The pixel output end via a contact of the source 62 electrode 1
7に連結している。 Linked to the 7.

【0067】他方、PTFT22はドレイン58の入力端がコンタクトを介して第2の走査線18に連結され、 [0067] On the other hand, PTFT22 the input end of the drain 58 is connected to the second scan line 18 via a contact,
ゲイト55はデータ線21に、ソース59の出力端はコンタクトを介してNTFTと同様に画素電極17に連結している。 Gate 55 to the data line 21, the output terminal of the source 59 is connected to the pixel electrode 17 as with NTFT through a contact. かくして一対の走査線15、18に挟まれた間(内側)に、透明導電膜よりなる画素23とC/TF Thus between (inside) that is sandwiched between a pair of the scanning lines 15 and 18, made of a transparent conductive film pixel 23 and C / TF
Tとにより1つのピクセルを構成せしめた。 It was allowed constituting one pixel by the T. かかる構造を左右、上下に繰り返すことにより、2×2のマトリクスをそれを拡大した640×480、1280×960 Such structure left by repeating up and down, 640 × a 2 × 2 matrix and enlarge it 480,1280 × 960
といった大画素の液晶表示装置とすることができる。 It can be a large pixel liquid crystal display device of such.

【0068】このようにスィッチング素子と同じプロセスで作製されたNTFT13とPTFT22とが設けられたCMOS構成となっている。 [0068] and thus a CMOS structure fabricated NTFT13 and the PTFT22 are provided in the same process as the switching devices.

【0069】上記のようにして、片方の基板を完成し、 [0069] As described above, to complete the one substrate,
他方の基板と従来よりの方法で貼り合わせ、STN液晶を基板間に注入する。 Bonding the other substrate and the method of prior art, injecting the STN liquid crystal between the substrates. 次に、残りの周辺回路として、I Then, as the remaining peripheral circuits, I
C4を使用する。 Using the C4. このIC4はCOGにより基板のX方向の配線およびY方向の配線の各々と接続されている。 The IC4 is connected to each of the wiring in the X direction of the substrate and the Y direction of the wiring by COG.
このIC4には外部から電源、データの供給の為の接続リードが各々に接続されているだけで、基板の一辺全てに接続の為のFPCが張りつけられているようなことはなく、接続部分の数が相当減り信頼性が向上する。 Externally to the IC4 power, only the connection leads for the supply of data is connected to each never such as FPC is affixed for connecting to one side of all the substrate connection portion of the the number is considerably reduced thereby improving the reliability. 上記のようにして、本実施例の液晶表示装置を完成した。 As described above, thereby completing the liquid crystal display device of the present embodiment.

【0070】本実施例においては、X方向側の周辺回路のうちアナログスイッチアレー部分1のみをY方向側の周辺回路のうちアナログスイッチアレー部分2のみをT [0070] In this embodiment, only the analog switch array portion 2 of the peripheral circuit only an analog switch array part 1 in the Y-direction side of the peripheral circuits of the X direction T
FT化し、スィッチング素子と同じプロセスでC/TF FT turned into, C / TF in the same process as the switching devices
T化し、残りの周辺回路部分をIC4で構成したが、特にこの構成に限定されることはなく、TFT化する際の歩留り、TFT化する際のプロセス技術上の問題等を考慮して、よりTFT化が簡単な部分のみをTFT化すればよい。 Turned into T, has been up the remainder of the peripheral circuit part IC 4, in particular not limited to this configuration, yield in TFT of, in consideration of such process technology problems when TFT of more is only necessary to TFT of the easy part is TFT reduction.

【0071】本実施例では半導体膜として、セミアモルファス半導体を使用したので、その移動度は非単結晶半導体を使用したTFTに比べて10倍以上の値が得られている。 [0071] As the semiconductor film in this embodiment, since using the semi-amorphous semiconductor, the mobility is the value more than 10 times higher than the TFT using a non-single-crystal semiconductor is obtained. そのため、早い応答速度を必要とされる周辺の回路のTFTにも、十分使用でき、従来のように、周辺回路部分のTFTを特別に結晶化処理する必要もなくアクティブ素子と同じプロセスで作成することができた。 Therefore, in the TFT peripheral circuits required a high response speed, fully available, as in the prior art, to create in the same process as the active element is not necessary to process specially crystallized TFT of the peripheral circuit portion it could be.

【0072】また、液晶の画素に接続されたアクティブ素子として、C/TFT構成としたので、動作マージンが拡大し、画素の電位がふらつくことはなく一定の表示レベルを確保でき、また一方のTFTが不良でも特に目立った欠陥表示都ならない等の利点があった。 [0072] Further, as an active element connected to the liquid crystal of the pixel, since the C / TFT structure, expanded operation margin can be ensured a constant display level rather than the potential of the pixel fluctuates, also one of the TFT there was a benefit such as that are not particularly noticeable defect display capital is also poor.

【0073】本実施例に示す構成により、液晶表示を外部の接続技術上の制限の為に高精細化できないことはなくなった。 [0073] The structure of this embodiment, no longer can not be high resolution for the liquid crystal display on the external connection technology limitations. また、X方向の配線またはY方向の配線と外部の周辺回路との不要な接続を極力へらせることができたので、接続部分での信頼性が向上した。 Further, since it was possible to minimize causing spatula unwanted connection between the wiring and the external peripheral circuits of the wiring or Y-direction in the X direction, and improving the reliability of the connection portion.

【0074】一部の周辺回路のみをTFT化するため、 [0074] In order to TFT the only part of the peripheral circuit,
ディスプレイ基板自身の専有面積をへらすことができ、 Area occupied by the display substrate itself can be reduced,
かつ必要とされる寸法形状に自由に基板の設計ができる。 And it can be freely designed of the substrate The required dimensions. また、TFTの製造上の問題を回避して、製造歩留りの高い部分のみをTFT化できる。 Also, to avoid manufacturing problems of TFT, it can TFT of only high manufacturing yield moiety. よって、製造コストを下げることができた。 Thus, it was possible to lower the production cost.

【0075】TFTに使用する半導体膜として、セミアモルファス半導体を使用したので、周辺回路用にも十分使用できる応答速度が得られ、アクティブ素子の作成プロセスのまま特別な処理をすることもなく、周辺回路用のTFTを同時に作成することができた。 [0075] As the semiconductor film to be used for TFT, since using a semi-amorphous semiconductor, sufficient usable response speed can be obtained even in the peripheral circuit, without any special processing remains creation process active element, around It was able to create a TFT for the circuit at the same time.

【0076】本実施例は相補型のTFTをマトリクス化された各画素に連結することにより、しきい値の明確化 スイッチング速度の増加 動作マージンの拡大 不良TFTが一部にあってもその補償をある程度行うことができる。 [0076] This embodiment, by connecting to each pixel in a matrix of a complementary TFT, and the expansion defective TFT increases the operation margin of the clarification switching speed thresholds the compensation even in some it can be carried out to some extent. 作製に必要なフォトマスク数はN Photo number of masks required to manufacture the N
TFTのみの従来例に比べて2回多くなるのみである。 Only increased 2 times as compared with the conventional example of TFT only.
キャリアの移動度がアモルファス珪素を用いた場合に比べ10倍以上も大きいため、TFTの大きさを小さくでき、1つのピクセル内に2つのTFTをつけても開口率の減少をほとんど伴わない。 For even larger 10 times or more compared with the case where carrier mobility using amorphous silicon, it is possible to reduce the size of the TFT, little accompanied by a decrease in aperture ratio even with two TFT in one pixel. という多くの特長を有する。 It has a number of features that.

【0077】そのため、これまでのNTFTのみを用いるアクティブTFT液晶装置に比べて、数段の製造歩留まりと画面の鮮やかさを成就できるようになった。 [0077] Therefore, as compared with an active TFT liquid crystal device using only NTFT far, it has become possible to fulfill the production yield and vividness of the screen of several stages.

【0078】〔参考例〕 本実施例の液晶表示装置の概略外観図を図5に示す。 [0078] The schematic external view of a liquid crystal display device of Reference Example The present example is shown in FIG. 基本的な回路等は実施例1と全く同じである。 The basic circuit, etc. is the same as in Example 1. 図5において、Y方向の配線に接続された周辺回路のうちIC4で構成されている部分は、COG法により、基板上に直接ICが形成されている。 5, a section formed by IC4 of the peripheral circuit connected to the Y-direction wirings, by a COG method, and direct IC is formed on a substrate. このIC4は基板の上下の部分に分けて設けられている。 The IC4 is provided divided into upper and lower portions of the substrate.

【0079】この場合IC4のパッド電極とY方向配線との接続にいて、ICを片側のみに形成した場合に比べてより間隔を狭くできる。 [0079] In are in connection with this case IC4 of the pad electrode and the Y-direction wiring, it can be narrowed more intervals as compared with the case of forming an IC on only one side. その為より高精細な表示画素を設計できる特徴をもつ。 It has a feature that can design a high-definition display pixels than for that. さらに、基板上にICを設けたので、その容積は殆ど増すことがなく、より薄型の液晶表示装置を提供することができた。 Furthermore, since there is provided an IC on a substrate, the volume without increasing almost could provide thinner liquid crystal display device.

【0080】上記の実施例において、アクティブ素子のTFTはいずれもCMOS構成としたが、特にこの構成に限定されることはなく、NTFT、PTFTのみで構成してもよい、その場合は周辺回路の構成がより素子数が増すことになる。 [0080] In the above embodiments, although any TFT active device was a CMOS structure, in particular the invention is not limited to this configuration, NTFT, may be constituted of only the PTFT, case of the peripheral circuit configuration is that the more the number of elements is increased.

【0081】また、基板上にTFTを形成する位置をX [0081] Further, the position for forming a TFT on a substrate X
方向またはY方向の配線と繋がっている一方側のみではなく、もう一方の側にもTFTを形成して、交互にTF Not only on one side in communication with the direction or the Y direction of the wiring, forming a TFT in the other side, TF alternately
Tを接続し、TFTの密度を半分として、TFTの製造歩留りを向上させることを実現した。 Connect the T, as half the density of the TFT, it was achieved to improve the production yield of the TFT.

【0082】 [0082]

【発明の効果】 本発明により、低温で作製でき、かつ高 Effect of the Invention] The present invention can be manufactured at low temperatures, and high
い性能を有する半導体装置を作製することができた。 It was possible to manufacture a semiconductor device having had performance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】m×nの回路構成の液晶表示装置を示す図。 FIG. 1 shows a liquid crystal display device of the circuit arrangement of m × n.

【図2】液晶表示装置の画素部分の配置の様子を示す図。 FIG. 2 shows the state of arrangement of pixels of the liquid crystal display device.

【図3】TFTの作製工程の概略を示す図。 FIG. 3 shows a schematic of a manufacturing process of a TFT.

【図4】TFTの作製工程の概略を示す図。 4 is a diagram showing an outline of a manufacturing process of a TFT.

【図5】他の実施例を示す図。 5 is a diagram showing another embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、2・・・・・周辺回路 4・・・・・・・・・・IC 5・・・・・・・・・・TFT化した周辺回路 6・・・・・・・・・・画素 13・・・・・・・・・NTFT 22・・・・・・・・・PTFT 1,2 ..... peripheral circuit 4 .......... IC 5 .......... TFT phased peripheral circuit 6 .......... pixels 13 ········· NTFT 22 ········· PTFT

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−182816(JP,A) 特開 平1−223719(JP,A) 特開 平2−207537(JP,A) 特開 昭60−245174(JP,A) 特開 昭63−237570(JP,A) 特開 昭57−99729(JP,A) 特開 昭63−237571(JP,A) ────────────────────────────────────────────────── ─── front page of the continuation (56) reference Patent Sho 58-182816 (JP, a) JP flat 1-223719 (JP, a) JP flat 2-207537 (JP, a) JP Akira 60- 245174 (JP, A) JP Akira 63-237570 (JP, A) JP Akira 57-99729 (JP, A) JP Akira 63-237571 (JP, A)

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】絶縁表面に酸素濃度が7×10 19 atom 1. A concentration of oxygen in the insulating surface 7 × 10 19 atom
    s/cm 3以下でかつ硼素が添加されたシリコンを主成分とする非単結晶半導体層を形成する工程と、 前記非単結晶半導体層を非酸化性雰囲気において450 forming a non-single-crystal semiconductor layer mainly composed of s / cm 3 or less and silicon boron is added, the non-single-crystal semiconductor layer in a non-oxidizing atmosphere at 450
    〜700℃で加熱して半導体層を形成する工程とを有し、 前記半導体層はラマンピークのラマンシフトが単結晶シリコンより低数であることを特徴とする半導体装置の作製方法。 And forming a semiconductor layer by heating at to 700 ° C., a method for manufacturing a semiconductor device wherein the semiconductor layer has a Raman shift of Raman peak is lower wave number than single crystal silicon.
  2. 【請求項2】PチャネルトランジスタとNチャネルトランジスタを含む半導体装置において、 絶縁表面に酸素濃度が7×10 19 atoms/cm 3以下でかつ硼素が添加されたシリコンを主成分とする非単結晶半導体層を形成する工程と、 前記非単結晶半導体層を非酸化性雰囲気において450 2. A semiconductor device comprising a P-channel transistor and N-channel transistors, a non-single-crystal semiconductor mainly containing silicon oxygen concentration insulating surface is 7 × 10 19 atoms / cm 3 or less and boron was added forming a layer, the non-single-crystal semiconductor layer in a non-oxidizing atmosphere at 450
    〜700℃で加熱して半導体層を形成する工程とを有し、 前記半導体層はラマンピークのラマンシフトが単結晶シ 700 and forming a semiconductor layer by heating at ° C., the semiconductor layer is the Raman shift of the Raman peak single crystal
    リコンより低波数であり、前記Pチャネルトランジスタと前記Nチャネルトランジスタのスレッシュホールド電圧の絶対値は同じであることを特徴とする半導体装置の作製方法。 A lower wavenumber than silicon, a method for manufacturing a semiconductor device, wherein the absolute value of the threshold voltage of the said P-channel transistor N-channel transistor are the same.
  3. 【請求項3】請求項1 または 2において、前記非単結晶半導体層はアモルファス構造を有していることを特徴とする半導体装置の作製方法。 3. An apparatus according to claim 1 or 2, the manufacturing method of the non-single-crystal semiconductor layer is a semiconductor device which is characterized in that it has an amorphous structure.
  4. 【請求項4】請求項1 または 2において、前記絶縁表面はガラス基板上に形成された酸化珪素膜の表面であることを特徴とする半導体装置の作製方法。 4. The method of claim 1 or 2, the method for manufacturing a semiconductor device wherein the insulating surface is a surface of the silicon oxide film formed on a glass substrate.
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