JP3108421B2 - Memory access device - Google Patents
Memory access deviceInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はメモリアクセス装置に関し、特に、パルス
に同期してデータが流れ、このデータの移動に伴って処
理が行なわれるデータフロー型システムにおけるメモリ
アクセス装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access device, and more particularly, to a memory in a data flow type system in which data flows in synchronization with a pulse and processing is performed in accordance with the movement of the data. Related to an access device.
［従来の技術］ 第３図は、データフロー型システムにおける従来のメ
モリアクセス装置の構成を示すブロック図である。[Prior Art] FIG. 3 is a block diagram showing a configuration of a conventional memory access device in a data flow type system.
第３図において、メモリアクセス回路201には、パケ
ット入力線211を介してパケットが入力される。メモリ
アクセス回路201は、入力されたパケットに基づいてメ
モリ本体202へのメモリアクセスを開始し、パケット転
送時間内にメモリデータを確定させ、パケット出力線21
2からパケット出力する。この方式では転送時間内にメ
モリデータを確定させる必要があるので、高速のスタテ
ィックランダムアクセスメモリ（SRAM）を必要とする。In FIG. 3, a packet is input to the memory access circuit 201 via a packet input line 211. The memory access circuit 201 starts a memory access to the memory body 202 based on the input packet, determines the memory data within the packet transfer time, and
Packet output from 2. In this method, since it is necessary to determine memory data within a transfer time, a high-speed static random access memory (SRAM) is required.
また、上記の従来の方式において低速のメモリを使用
する時には、パケットの出力を故意に遅らせ、メモリア
クセスが終了してからパケットを出力する方式を採用す
る必要がある。When a low-speed memory is used in the above conventional method, it is necessary to employ a method of intentionally delaying the output of a packet and outputting the packet after the memory access is completed.
第４図は、データフロー型システムにおける従来のメ
モリアクセス装置に低速メモリを使用した場合のパケッ
トの入力および出力を説明するための図である。FIG. 4 is a diagram for explaining packet input and output when a low-speed memory is used in a conventional memory access device in a data flow type system.
第４図において、A,B,C,Dはパケットを示し、ａは入
力パケット、ｂは出力パケットを示している。In FIG. 4, A, B, C, and D indicate packets, a indicates an input packet, and b indicates an output packet.
上記の従来の方式において低速のメモリを使用する
と、第４図に示す時間間隔T1でパケットA,B,C,Dを順に
入力しても、メモリアクセス時間の方がパケット間隔よ
りも長いため、出力されるパケットA,B,C,Dの時間間隔T
2が広がってしまう。このように出力されるパケットの
時間間隔T2が広がると、システムの処理速度が低下す
る。If a low-speed memory is used in the above conventional method, even if packets A, B, C, and D are sequentially input at the time interval T1 shown in FIG. 4, the memory access time is longer than the packet interval. Time interval T of output packets A, B, C, D
2 spreads. When the time interval T2 of the output packets is widened, the processing speed of the system decreases.
この点を改善するため、インターリーブによりメモリ
アクセスを並行に行なう方式が提案されている。In order to improve this point, a method of performing memory access in parallel by interleaving has been proposed.
第５図は、データフロー型システムにおいてインター
リーブ方式によりメモリアクセスを行なう従来のメモリ
アクセス装置の構成を示すブロック図である。このメモ
リアクセス装置は、特開昭62−34253号公報および特開
昭62−34254号公報に開示されている。FIG. 5 is a block diagram showing a configuration of a conventional memory access device for performing memory access by an interleave method in a data flow type system. This memory access device is disclosed in JP-A-62-34253 and JP-A-62-34254.
このメモリアクセス装置によると、メモリを同期させ
ることなく、データを分散して各メモリに書込まれた読
出を行なうことができる。According to this memory access device, data written in each memory can be read in a distributed manner without synchronizing the memories.
第５図に示されるメモリアクセス装置では、２語で構
成されたパケットデータが用いられる。第１語目のパケ
ットはアドレス情報および読み書き指定情報を含み、２
語目のパケットは書込データを含む。このような２語か
らなる複数のパケットデータが非同期で伝送路上に転送
され、レジスタ１に与えられる。レジスタ制御部２は、
レジスタ１が書込可能であれば許可信号をAK0を伝送路
に出力する。このレジスタ制御部２には伝送路からパル
ス信号C0が与えられる。レジスタ制御部２は、パルス信
号C0が与えられると、レジスタ１にパケットデータを書
込む。レジスタ１に書込まれたパケットデータは、分岐
制御部３に与えられる。In the memory access device shown in FIG. 5, packet data composed of two words is used. The packet of the first word contains address information and read / write designation information.
The word packet contains write data. A plurality of such two-word packet data are asynchronously transferred to the transmission path and provided to the register 1. The register control unit 2
Register 1 outputs a write if permission signal AK 0 to the transmission path. Pulse signal C 0 is given from the transmission path to the register control unit 2. Register control unit 2, the pulse signal C 0 is given, writes the packet data to the register 1. The packet data written in the register 1 is provided to the branch control unit 3.
この分岐制御部３は、非同期に順次レジスタ１に書込
まれたパケットデータを分岐するものである。分岐制御
部３は、レジスタ１に順次書込まれるパケットデータ
を、パケット内のアドレス情報に従ってメモリバンク10
0,200,300または400に振分ける。The branch controller 3 branches packet data sequentially written into the register 1 asynchronously. The branch control unit 3 converts the packet data sequentially written into the register 1 into the memory bank 10 according to the address information in the packet.
Sort to 0,200,300 or 400.
各メモリバンク100,200,300,400に対応して、入力側
にレジスタ41,42,43,44、およびレジスタ制御部51,52,5
3,54が設けられる。レジスタ制御部51,52,53,54は、そ
れぞれ対応するメモリバンク100,200,300,400にデータ
の書込が可能な場合およびデータの読出が可能な場合
に、許可信号を分岐制御部３およびレジスタ制御部２を
介して伝送路に送出する。そして、レジスタ制御部51,5
2,53,54は、それぞれに対応するメモリバンクにデータ
の書込またはデータの読出が可能である場合に、分岐制
御部３によって分岐された各パケットデータをレジスタ
41,42,43,44にそれぞれ書込む。各レジスタ41,42,43,44
に書込まれたパケットデータは、メモリバンク100,200,
300,400に与えられる。Registers 41, 42, 43, 44 and register control units 51, 52, 5 on the input side corresponding to each memory bank 100, 200, 300, 400
3,54 are provided. The register control units 51, 52, 53, and 54 transmit an enable signal to the branch control unit 3 and the register control unit 2 when data can be written to and read from the corresponding memory banks 100, 200, 300, and 400, respectively. Via the transmission path. Then, the register control units 51 and 5
2, 53, and 54 register each packet data branched by the branch control unit 3 when data can be written or read from the corresponding memory bank.
Write to 41,42,43,44 respectively. Each register 41, 42, 43, 44
Packet data written to memory banks 100, 200,
Given to 300,400.
各メモリバンク100,200,300,400は、レジスタ41,42,4
3,44にそれぞれ書込まれたパケットデータに含まれるア
ドレス情報および読み書き指定情報に基づいて、データ
の書込みまたは読出しを行なう。各メモリバンク100,20
0,300,400のそれぞれに対応して、出力側にレジスタ61,
62,63,64、およびレジスタ制御部71,72,73,74が設けら
れる。レジスタ制御部71,72,73,74はそれぞれメモリバ
ンク100,200,300,400から読出された新たなパケットデ
ータをレジスタ61,62,63,64に書込む。Each memory bank 100, 200, 300, 400 has registers 41, 42, 4
Data writing or reading is performed based on the address information and the read / write designation information included in the packet data written in the data units 3 and 44, respectively. Each memory bank 100, 20
0,300,400 corresponding to the register 61,
62, 63, 64 and register control units 71, 72, 73, 74 are provided. The register control units 71, 72, 73, 74 write new packet data read from the memory banks 100, 200, 300, 400 into the registers 61, 62, 63, 64, respectively.
各レジスタ61,62,63,64に書込まれた新たなパケット
データは、合流制御部９に与えられる。合流制御部９
は、新たなパケットデータを予め定める順序で合流させ
る。合流されたパケットデータはレジスタ10に与えられ
る。レジスタ10に関連してレジスタ制御部11が設けられ
る。レジスタ制御部11は、出力側の伝送路にパケットデ
ータの伝送が可能であることを表わす許可信号UK2が与
えられると、合流制御部９から出力されたパケットデー
タをレジスタ10に書込み、出力側の伝送路に送出する。The new packet data written in each of the registers 61, 62, 63, 64 is supplied to the merge control unit 9. Merging control unit 9
Joins new packet data in a predetermined order. The merged packet data is supplied to the register 10. A register control unit 11 is provided in association with the register 10. When the permission signal UK 2 indicating that packet data can be transmitted is given to the transmission line on the output side, the register control unit 11 writes the packet data output from the merge control unit 9 into the register 10, and To the transmission path.
上記のメモリアクセス装置によりメモリアクセスを行
なうと、第６図に示すように、入力されるパケットの時
間間隔T1を保持したまま、同じ時間間隔T1でパケットを
出力することができる。When memory access is performed by the above memory access device, as shown in FIG. 6, packets can be output at the same time interval T1 while holding the time interval T1 of the input packet.
［発明が解決しようとする課題］ しかし、上記の従来のメモリアクセス装置において
は、並行処理時にパケットごとに処理時間が異なるため
に、第６図に示すように、入力されたパケットの順序と
同一の順序でパケットが出力されない可能性がある。[Problems to be Solved by the Invention] However, in the above-described conventional memory access device, since the processing time differs for each packet during the parallel processing, the order of the input packets is the same as shown in FIG. Packets may not be output in this order.
そこで、この発明の目的は、高スループットでメモリ
アクセスを行なうインターリーブ方式を採用しかつパケ
ットごとに処理時間が異なる場合にも、入力されたパケ
ットの順序を保持したままパケット出力することができ
るメモリアクセス装置を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a memory access system which employs an interleaving method for performing memory access with high throughput and can output packets while maintaining the order of input packets even when the processing time differs for each packet. It is to provide a device.
［課題を解決するための手段］ この発明にかかるメモリアクセス装置は、メモリアク
セス情報を含む第１のパケットおよび転送識別情報を含
む第２のパケットに基づいてメモリアクセスを行なうメ
モリアクセス装置であって、複数のメモリアクセス手
段、パケットキュー手段、分配制御手段、および収集制
御手段を備える。複数のメモリアクセス手段の各々は、
入力された第１のパケットに含まれるメモリアクセス情
報に基づいてメモリアクセスを行ない、メモリアクセス
により加工された第３のパケットを出力する。パケット
キュー手段には、転送識別情報を含む第２のパケットが
順に入力され、その第２のパケットを入力順序と同じ順
序で出力する。分配制御手段は、第１のパケットおよび
第２のパケットを受け、第１のパケットをあらかじめ定
められた分配規則に従って前記複数のメモリアクセス手
段のいずれかに与え、第２のパケットを前記パケットキ
ュー手段に与える。収集制御手段は、前記パケットキュ
ー手段から出力される第２のパケットを順に受け、その
第２のパケットに含まれる転送識別情報により指定され
る、前記複数のメモリアクセス手段中に特定のメモリア
クセス手段に対して転送許可情報を供給し、これによ
り、該メモリアクセス手段から供給された第３のパケッ
トを収集して出力する。[Means for Solving the Problems] A memory access device according to the present invention is a memory access device that performs memory access based on a first packet including memory access information and a second packet including transfer identification information. , A plurality of memory access units, a packet queue unit, a distribution control unit, and a collection control unit. Each of the plurality of memory access means includes:
A memory access is performed based on the memory access information included in the input first packet, and a third packet processed by the memory access is output. The second packet including the transfer identification information is sequentially input to the packet queue means, and the second packet is output in the same order as the input order. The distribution control means receives the first packet and the second packet, supplies the first packet to one of the plurality of memory access means according to a predetermined distribution rule, and distributes the second packet to the packet queue means. Give to. The collection control unit receives the second packet output from the packet queue unit in order, and specifies a specific memory access unit among the plurality of memory access units specified by transfer identification information included in the second packet. To supply the transfer permission information to the third packet, thereby collecting and outputting the third packet supplied from the memory access means.
［作用］ この発明にかかるメモリアクセス装置においては、高
スループットでメモリアクセスを行なうインターリーブ
方式が採用され、かつ、入力されたパケットの入力順序
を保持したままメモリアクセスにより加工されたパケッ
トを出力することができる。[Operation] The memory access device according to the present invention employs an interleaving method for performing memory access with high throughput, and outputs a packet processed by memory access while maintaining the input order of input packets. Can be.
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は、この発明の一実施例によるメモリアクセス
装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a memory access device according to one embodiment of the present invention.
第１図において、分配制御回路101に、パケット入力
線211が接続される。分配制御回路101には、パケット入
力線211を介して、メモリアクセス情報を含む第１のパ
ケット（以下、パケットＸと呼ぶ）および転送識別情報
を含む第２のパケット（以下、パケットＹと呼ぶ）が入
力される。分配制御回路101から出力されるパケットＹ
は、パケット転送線121を介してパケットキュー回路102
に供給される。分配制御回路101から出力されるパケッ
トＸは、パケット転送線122,123,124のいずれかを介し
てメモリアクセス回路111,113,115のいずれかに供給さ
れる。In FIG. 1, a packet input line 211 is connected to the distribution control circuit 101. The distribution control circuit 101 receives, via a packet input line 211, a first packet (hereinafter, referred to as a packet X) including memory access information and a second packet (hereinafter, referred to as a packet Y) including transfer identification information. Is entered. Packet Y output from distribution control circuit 101
Is connected to the packet queue circuit 102 via the packet transfer line 121.
Supplied to The packet X output from the distribution control circuit 101 is supplied to one of the memory access circuits 111, 113, and 115 via one of the packet transfer lines 122, 123, and 124.
パケットキュー回路102から出力されるパケットＹ
は、パケット転送線131を介して収集制御回路103に供給
される。メモリアクセス回路111,113,115は、入力され
たパケットＸに基づいて、それぞれメモリ本体112,114,
114に対してメモリアクセスを行なう。メモリアクセス
回路111,113,115から出力されるメモリアクセス情報を
含むパケットは、それぞれパケット転送線132,133,134
を介して収集制御回路103に供給される。収集制御回路1
03は、転送制御線141,142,143のいずれかを介してメモ
リアクセス回路111,113,115のいずれかに転送許可情報
を供給する。また、収集制御回路103は、メモリアクセ
ス回路111,113,115のいずれかから供給されたパケット
をパケット出力線212を介して出力する。Packet Y output from packet queue circuit 102
Is supplied to the collection control circuit 103 via the packet transfer line 131. The memory access circuits 111, 113, and 115, based on the input packet X,
A memory access is made to 114. Packets containing memory access information output from the memory access circuits 111, 113, and 115 are respectively transferred to packet transfer lines 132, 133, and 134.
Is supplied to the acquisition control circuit 103 via the. Collection control circuit 1
03 supplies the transfer permission information to any of the memory access circuits 111, 113, 115 via any of the transfer control lines 141, 142, 143. Further, the collection control circuit 103 outputs the packet supplied from any of the memory access circuits 111, 113, and 115 via the packet output line 212.
次に、この実施例の動作を説明する。 Next, the operation of this embodiment will be described.
パケット入力線211を介して分配制御回路101にパケッ
トＸおよびパケットＹからなるメモリアクセスパケット
が入力されると、ある任意の分配規則に従ってメモリア
クセス情報を含むパケットＸがパケット転送線122,123,
124のいずれかを介してメモリアクセス回路111,113,115
のいずれかに供給される。第１図には、パケットＸがメ
モリアクセス回路111に出力される場合が示されてい
る。ある任意の分配規則には、たとえば、アドレスの下
位ｎビットの値、アドレスの上位ｎビットの値、オペコ
ードの値等に基づいて複数のメモリアクセス回路に分配
する規則がある。When a memory access packet including the packet X and the packet Y is input to the distribution control circuit 101 via the packet input line 211, the packet X including the memory access information is transferred to the packet transfer lines 122, 123,
124, the memory access circuits 111, 113, and 115
Is supplied to any of FIG. 1 shows a case where the packet X is output to the memory access circuit 111. As an arbitrary distribution rule, for example, there is a rule for distributing to a plurality of memory access circuits based on the value of the lower n bits of the address, the value of the upper n bits of the address, the value of the operation code, and the like.
一方、上記の動作と同時に転送識別情報を含むパケッ
トＹが、パケット転送線121を介してパケットキュー回
路102に供給される。この場合、転送識別情報は、メモ
リアクセス回路111を指定している。On the other hand, at the same time as the above operation, the packet Y including the transfer identification information is supplied to the packet queue circuit 102 via the packet transfer line 121. In this case, the transfer identification information specifies the memory access circuit 111.
パケットＹは、パケットキュー回路102において入力
順序のまま保管され、その入力順序と同一の順序でパケ
ット転送線131を介して収集制御回路103に供給される。The packet Y is stored in the packet queue circuit 102 in the input order, and is supplied to the collection control circuit 103 via the packet transfer line 131 in the same order as the input order.
収集制御回路103は、パケットＹに含まれる転送識別
情報に基づいて、次にどのメモリアクセス回路からパケ
ットを収集すべきかを認識することができる。第１図の
例では収集制御回路103は、次にメモリアクセス回路111
からパケット収集すべきことを認識することができる。
したがって、収集制御回路103は、メモリアクセス回路1
11に転送制御線141を介して転送許可信語を与える。The collection control circuit 103 can recognize from which memory access circuit the packet should be collected next based on the transfer identification information included in the packet Y. In the example of FIG. 1, the collection control circuit 103
Can recognize that packets should be collected.
Therefore, the collection control circuit 103
11 is given a transfer permission signal via a transfer control line 141.
パケットＸが入力されたメモリアクセス回路111は、
パケットＸに含まれるメモリアクセス情報に基づいて、
メモリ本体112に対して入力または出力動作によりメモ
リアクセスを行なった後、そのメモリアクセスにより加
工されたパケット（以下、パケットＺと呼ぶ）を待機さ
せる。ただし、メモリアクセスが必要でない場合は、メ
モリアクセス回路はアクセスを行なわない。メモリアク
セス回路111は、転送制御線141を介して転送許可信号を
受取ると、転送制御回路103にパケット転送線132を介し
てパケットＺを出力する。The memory access circuit 111 to which the packet X has been input
Based on the memory access information included in the packet X,
After performing a memory access to the memory body 112 by an input or output operation, a packet processed by the memory access (hereinafter, referred to as a packet Z) is put on standby. However, when memory access is not required, the memory access circuit does not access. When receiving the transfer permission signal via the transfer control line 141, the memory access circuit 111 outputs the packet Z to the transfer control circuit 103 via the packet transfer line 132.
収集制御回路103は、パケット制御回路132を介して受
取ったパケットＺを加工した後、そのパケットをパケッ
ト出力線212を介して出力する。After processing the packet Z received via the packet control circuit 132, the collection control circuit 103 outputs the packet via the packet output line 212.
第２図は、第１図のメモリアクセス装置において入力
されるパケットおよび出力されるパケットの時間間隔を
説明するための図である。FIG. 2 is a diagram for explaining a time interval between a packet input and a packet output in the memory access device of FIG.
第２図において、A,B,C,Dはパケットを示し、ａは入
力パケットを示し、ｂは出力パケットを示す。第１図の
メモリアクセス装置によれば、入力されるパケットA,B,
C,Dがそれぞれ別のメモリアクセス回路に供給されるよ
うに分配規則を決めれば、第２図に示すように時間間隔
T1で次々とパケットが入力されても、それらのパケット
A,B,C,Dがそれぞれメモリアクセス回路内でインターリ
ーブ方式により並行処理される。したがって、第２図に
示すように、パケットA,B,C,Dを時間間隔T1で出力する
ことができる。しかも、パケットキュー回路102がパケ
ットの入力順序を記憶しているので、パケットを入力順
序と同一の順序で収集制御回路103から出力することが
できる。In FIG. 2, A, B, C, and D indicate packets, a indicates an input packet, and b indicates an output packet. According to the memory access device of FIG. 1, the input packets A, B,
If the distribution rule is determined so that C and D are supplied to different memory access circuits respectively, the time interval as shown in FIG.
Even if packets are input one after another at T1, those packets
A, B, C, and D are processed in parallel in the memory access circuit by an interleave method. Therefore, as shown in FIG. 2, packets A, B, C, and D can be output at time interval T1. Moreover, since the packet queue circuit 102 stores the input order of the packets, the packets can be output from the collection control circuit 103 in the same order as the input order.
［発明の効果］ 以上のように、、この発明によれば、インターリーブ
方式により高スループットでメモリアクセスが行なわ
れ、かつ、入力されたパケットの順序を保持したままパ
ケットを出力することができる。[Effects of the Invention] As described above, according to the present invention, a memory access can be performed at a high throughput by an interleave method, and packets can be output while maintaining the order of input packets.
【図面の簡単な説明】 第１図はこの発明の一実施例によるメモリアクセス装置
の構成を示すブロック図である。第２図は第１図のメモ
リアクセス装置の動作を説明するための図である。第３
図は従来のメモリアクセス装置の構成を示すブロック図
である。第４図は第３図のメモリアクセス装置の動作説
明するための図である。第５図はインターリーブ方式に
よる従来のメモリアクセス装置の構成を示すブロック図
である。第６図は第５図のメモリアクセス装置の動作を
説明するための図である。 図において、101は分配制御回路、102はパケットキュー
回路、103は収集制御回路、111,113,115,はメモリアク
セス回路、112,114,116はメモリ本体、121,122,123,12
4,131,132,133,134はパケット転送線、141,142,143は転
送制御線、211はパケット入力線、212はパケット出力線
を示す。 なお、各図同一語は同一または相当部分を示す。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of a memory access device according to one embodiment of the present invention. FIG. 2 is a diagram for explaining the operation of the memory access device of FIG. Third
FIG. 1 is a block diagram showing a configuration of a conventional memory access device. FIG. 4 is a diagram for explaining the operation of the memory access device of FIG. FIG. 5 is a block diagram showing a configuration of a conventional memory access device using an interleaving method. FIG. 6 is a diagram for explaining the operation of the memory access device of FIG. In the figure, 101 is a distribution control circuit, 102 is a packet queue circuit, 103 is a collection control circuit, 111, 113, 115 are memory access circuits, 112, 114, 116 are memory bodies, 121, 122, 123, 12
4,131,132,133,134 are packet transfer lines, 141,142,143 are transfer control lines, 211 is a packet input line, and 212 is a packet output line. The same word in each figure indicates the same or corresponding part.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−48937（ＪＰ，Ａ) 特開 昭62−34253（ＪＰ，Ａ) 特開 昭61−220071（ＪＰ，Ａ) 特開 昭59−178667（ＪＰ，Ａ) 特開 昭61−91740（ＪＰ，Ａ) 特開 昭54−15622（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 593 G06F 15/82 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-51-48937 (JP, A) JP-A-62-34253 (JP, A) JP-A-61-220071 (JP, A) JP-A-59-1979 178667 (JP, A) JP-A-61-191740 (JP, A) JP-A-54-15622 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G06F 12/00 593 G06F 15/82
Claims (1)
および転送識別情報を含む第２のパケットに基づいてメ
モリアクセスを行なうメモリアクセス装置であって、 入力された第１のパケットに含まれるメモリアクセス情
報に基づいてメモリアクセスを行ない、メモリアクセス
により加工された第３のパケットを出力する複数のメモ
リアクセス手段、 第２のパケットが順に入力され、その第２のパケットを
入力順序と同じ順序で出力するパケットキュー手段、 第１のパケットおよび第２のパケットを受け、第１のパ
ケットをあらかじめ定められた分配規則に従って前記複
数のメモリアクセス手段のいずれかに与え、第２のパケ
ットを前記パケットキュー手段に与える分配制御手段、
および 前記パケットキュー手段から出力される第２のパケット
を順に受け、その第２のパケットに含まれる転送識別情
報により指定される、前記複数のメモリアクセス手段中
の特定のメモリアクセス手段に対して転送許可情報を供
給し、これにより、該メモリアクセス手段から供給され
た前記第３のパケットを収集して出力する収集制御手段
を備えたメモリアクセス装置。1. A memory access device for performing a memory access based on a first packet including memory access information and a second packet including transfer identification information, wherein the memory access includes an input first packet. A plurality of memory access means for performing a memory access based on the information and outputting a third packet processed by the memory access; a second packet being sequentially input, and outputting the second packet in the same order as the input order Receiving a first packet and a second packet, providing the first packet to one of the plurality of memory access units in accordance with a predetermined distribution rule, and transmitting the second packet to the packet queue unit. Distribution control means,
And sequentially receiving the second packets output from the packet queue means and transferring the packets to a specific memory access means among the plurality of memory access means specified by the transfer identification information included in the second packets. A memory access device comprising: collection control means for supplying permission information, thereby collecting and outputting the third packet supplied from the memory access means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02030838A JP3108421B2 (en) | 1990-02-09 | 1990-02-09 | Memory access device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02030838A JP3108421B2 (en) | 1990-02-09 | 1990-02-09 | Memory access device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03233740A JPH03233740A (en) | 1991-10-17 |
| JP3108421B2 true JP3108421B2 (en) | 2000-11-13 |
Family
ID=12314839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02030838A Expired - Fee Related JP3108421B2 (en) | 1990-02-09 | 1990-02-09 | Memory access device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108421B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2744724B2 (en) * | 1991-10-03 | 1998-04-28 | シャープ株式会社 | Packet collection circuit in data flow type system |
| JP5256193B2 (en) * | 2007-03-28 | 2013-08-07 | 株式会社ノディック | Data-driven processing device and its sequential confluence control device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148937A (en) * | 1974-10-25 | 1976-04-27 | Fujitsu Ltd | Kiokusochi niokeru junjoseigyohoshiki |
| JPH0756648B2 (en) * | 1985-03-25 | 1995-06-14 | 三菱電機株式会社 | Parallel processing unit |
| JPS6234253A (en) * | 1985-08-06 | 1987-02-14 | Sharp Corp | Memory access controller |
-
1990
- 1990-02-09 JP JP02030838A patent/JP3108421B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03233740A (en) | 1991-10-17 |
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