JP3101315B2 - Automatic time adjustment circuit - Google Patents
Automatic time adjustment circuitInfo
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Description
【発明の詳細な説明】 〔概要〕 入力デジタル信号を所定の信号処理を行なって出力す
る回路に関し、 入力信号を期待値通りの遅延時間を以て出力するよう
に時間調整を行ない、出力信号の時間的ばらつきをなく
すことを目的とし、 信号処理回路を構成する素子と同一の特性をもつ素子
で構成される発振回路と、信号処理回路の出力に並列に
接続され、信号処理時間のばらつきに応じて夫々異なる
遅延量を設定された複数の遅延回路と、発振回路の出力
発振パルスをカウントして一定時間内におけるカウント
値をラッチし、該カウント値に応じたセレクタ制御信号
を出力するセレクタ制御回路と、複数の遅延回路の各出
力の中からセレクタ制御信号に応じた出力をセレクトし
て取出すセレクタとを設けた構成とする。DETAILED DESCRIPTION OF THE INVENTION [Summary] In a circuit for performing an input digital signal by performing predetermined signal processing and outputting the same, a time adjustment is performed so that the input signal is output with a delay time as expected, and the time of the output signal is reduced. The oscillation circuit is composed of elements having the same characteristics as the elements that constitute the signal processing circuit, and the oscillation circuit is connected in parallel to the output of the signal processing circuit. A plurality of delay circuits set with different delay amounts, a selector control circuit that counts output oscillation pulses of the oscillation circuit, latches a count value within a predetermined time, and outputs a selector control signal according to the count value; A selector is provided for selecting and taking out an output corresponding to the selector control signal from among the outputs of the plurality of delay circuits.
本発明は、入力デジタル信号を所定の信号処理を行な
って出力する回路に関する。The present invention relates to a circuit that performs predetermined signal processing on an input digital signal and outputs the processed signal.
例えばゲートアレイ等においては、入力信号を信号処
理回路にて所定の信号処理を行なって出力するが、異な
るゲートアレイでは構成する素子の特性の違いから夫々
のゲートアレイにおける信号処理回路の信号処理時間に
ばらつきを生じる。この場合、例えば同じ動作を行なわ
せる異なるゲートアレイ毎に出力信号に時間的ばらつき
を生じたりすると後続の信号処理に支障をきたすことが
あるため、ゲートアレイ毎の出力信号の時間的ばらつき
をなくす必要がある。For example, in a gate array or the like, an input signal is subjected to predetermined signal processing by a signal processing circuit and output. However, in a different gate array, the signal processing time of the signal processing circuit in each gate array is different due to a difference in characteristics of constituent elements. Causes variations in In this case, for example, if a time variation occurs in an output signal for each of different gate arrays performing the same operation, it may hinder subsequent signal processing. Therefore, it is necessary to eliminate a time variation in an output signal for each gate array. There is.
従来回路は、入力デジタル信号を所定の信号処理を行
なってそのまま出力している。即ち、例えばゲートアレ
イ等においては、動作速度の向上には目覚しいものがあ
るが、出力信号の時間的ばらつきに関しては考慮されて
いないのが現状である。The conventional circuit performs predetermined signal processing on an input digital signal and outputs the signal as it is. That is, for example, in a gate array or the like, there is a remarkable improvement in operation speed, but at present, no consideration is given to temporal variations in output signals.
従来回路は、出力信号に時間的ばらつきが現れ、この
ままにしておくと後続の信号処理に支障をきたすことが
あるため、設計する上でも実際の動作のマージンを見込
まなければならず、それだけ信頼性が低くなる問題点が
あった。In the conventional circuit, the output signal has time variations, and if it is left as it is, it may hinder the subsequent signal processing. Has been reduced.
本発明は、入力信号を期待通りの遅延時間を以て出力
するように時間調整を行ない、出力信号の時間的ばらつ
きをなくすことができる時間自動調整回路を提供するこ
とを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide an automatic time adjustment circuit that adjusts the time so that an input signal is output with an expected delay time and that can eliminate the time variation of the output signal.
第１図は本発明の原理図を示す。21は発振回路で、信
号処理回路20を構成する素子と同一の特性をもつ素子で
構成される。221,222,…は遅延回路で、信号処理回路20
の出力に並列に接続され、信号処理時間のばらつきに応
じて夫々異なる遅延量を設定されている。23はセレクタ
制御回路で、発振回路21の出力発振パルスをカウントし
て一定時間内におけるカウント値をラッチし、該カウン
ト値に応じたセレクタ制御信号を出力する。24はセレク
タで、複数の遅延回路221,222,…の各出力の中からセレ
クタ制御信号に応じた出力をセレクトして取出す。FIG. 1 shows a principle diagram of the present invention. Reference numeral 21 denotes an oscillation circuit, which is configured by elements having the same characteristics as the elements constituting the signal processing circuit 20. .., 22 1 , 22 2 ,.
Are connected in parallel with each other, and different delay amounts are set in accordance with variations in signal processing time. Reference numeral 23 denotes a selector control circuit which counts output oscillation pulses of the oscillation circuit 21, latches a count value within a predetermined time, and outputs a selector control signal corresponding to the count value. Reference numeral 24 denotes a selector for selecting and taking out an output corresponding to the selector control signal from among the outputs of the plurality of delay circuits 22 1 , 22 2 ,.
信号処理回路20を構成する素子の特性と発振回路20を
構成する素子の特性とは同一であるので、信号処理回路
20における信号処理時間は発振回路20の出力発振周波数
に依存しており、セレクタ制御回路23のカウント値は出
力信号の時間的ばらつきに対応している。このカウント
値は発振回路20の出力発振周波数が高（低）いと大きく
（小さく）なり、出力発振周波数が高（低）い場合には
制御したい系が高（低）速に動作しているので期待値に
近づけるために信号処理回路20の出力を大きい（小さ
い）遅延量で遅延させる。例えば各ゲートアレイにこの
ような回路を組込めば、各ゲートアレイにおいて略一定
の（期待値通りの）遅延時間を以て出力信号を取出し
得、各ゲートアレイ毎の出力信号の時間的ばらつきを少
なくできる。Since the characteristics of the elements constituting the signal processing circuit 20 and the characteristics of the elements constituting the oscillation circuit 20 are the same, the signal processing circuit
The signal processing time in 20 depends on the output oscillation frequency of the oscillation circuit 20, and the count value of the selector control circuit 23 corresponds to the time variation of the output signal. This count value increases (decreases) when the output oscillation frequency of the oscillation circuit 20 is high (low), and when the output oscillation frequency is high (low), the system to be controlled is operating at a high (low) speed. In order to approach the expected value, the output of the signal processing circuit 20 is delayed by a large (small) delay amount. For example, if such a circuit is incorporated in each gate array, an output signal can be taken out with a substantially constant (expected value) delay time in each gate array, and the time variation of the output signal for each gate array can be reduced. .
第２図は本発明の一実施例のブロック図を示す。同図
に破線で包囲して示す部分は、例えば一つのゲートアレ
イ間に設けられているものである。１は入力端子、２は
信号処理回路、３は出力端子であり、従来回路にも設け
られているものである。４は信号処理回路２を構成する
素子と同一の特性をもつ素子にて構成されたリング発振
器、５はリング発振器４の出力発振パルスをカウントす
るカウンタ、６はリング発振器４の出力発振周波数より
も低い周波数クロックを出力する外部基準クロック発振
器、７はリング発振器４の出力と外部基準クロックとの
同期をとる同期化回路、８はカウンタ５の出力を同期化
回路７の出力（ラッチクロック）でラッチするラッチ回
路、９はラッチ回路８の出力に応じた切換信号を出力す
る切換制御回路、101〜105は予め設定された遅延量をも
つ遅延回路、11は切換回路９の出力に応じて遅延回路10
1〜105の出力をセレクトして出力するセレクタ、12はリ
ング発振器４の出力とセレクタ11の出力（出力信号）と
の同期をとって切換制御回路９にイネーブルをかける同
期化回路である。FIG. 2 shows a block diagram of one embodiment of the present invention. A portion surrounded by a broken line in FIG. 1 is, for example, provided between one gate array. 1 is an input terminal, 2 is a signal processing circuit, and 3 is an output terminal, which is also provided in a conventional circuit. Reference numeral 4 denotes a ring oscillator constituted by elements having the same characteristics as the elements constituting the signal processing circuit 2, 5 denotes a counter for counting the output oscillation pulses of the ring oscillator 4, and 6 denotes a frequency higher than the output oscillation frequency of the ring oscillator 4. An external reference clock oscillator that outputs a low frequency clock, 7 is a synchronization circuit that synchronizes the output of the ring oscillator 4 with the external reference clock, and 8 is an output of the counter 5 that is latched by an output (latch clock) of the synchronization circuit 7. A switching circuit 9 for outputting a switching signal corresponding to the output of the latch circuit 8; delay circuits 10 1 to 10 5 having a preset delay amount; and 11 according to the output of the switching circuit 9. Delay circuit 10
1-10 5 selector output select to the output of 12 is a synchronizing circuit for applying an enable the switching control circuit 9 in synchronism with the output (output signal) of the output and the selector 11 of the ring oscillator 4.
次に、本発明回路の動作について説明する。 Next, the operation of the circuit of the present invention will be described.
同図において、リング発振器４から出力された発振パ
ルスはカウンタ５にてカウントされてラッチ回路８に供
給される一方、リング発振器４から出力されたリング発
振パルス及び外部基準クロック発生器６から出力された
基準クロックは第３図に詳細回路図を示す同期化回路７
に供給される。同期化回路７は第３図に示すように２つ
のＤフリップフロップ7a,7bにて構成されており、ここ
で、リング発振パルスは基準クロックと同期をとられて
ラッチクロックとしてラッチ回路８に供給され、カウン
タ５の出力をラッチする。このとき、同期化回路７から
のラッチクロックはカウンタ５に供給され、これをリセ
ットする。即ち、リング発振器４の出力発振パルスの数
が一定時間毎にラッチ回路８にラッチされることにな
り、この場合、ラッチされた値は、リング発振器４の出
力発振パルスが期待値に応じた周波数よりも高いと大き
くなり、その期待値に応じた周波数よりも低いと小さく
なる。ラッチ回路８にラッチされたカウンタ５の出力値
は切換制御回路９に供給され、その出力値に応じた切換
信号とされてセレクタ11に供給される。In the figure, the oscillation pulse output from the ring oscillator 4 is counted by the counter 5 and supplied to the latch circuit 8, while the oscillation pulse output from the ring oscillator 4 and the output from the external reference clock generator 6 are output. The reference clock generated by the synchronization circuit 7 shown in FIG.
Supplied to The synchronization circuit 7 is composed of two D flip-flops 7a and 7b as shown in FIG. 3, where the ring oscillation pulse is synchronized with the reference clock and supplied to the latch circuit 8 as a latch clock. Then, the output of the counter 5 is latched. At this time, the latch clock from the synchronization circuit 7 is supplied to the counter 5 to reset it. That is, the number of output oscillation pulses of the ring oscillator 4 is latched by the latch circuit 8 at regular time intervals. In this case, the latched value indicates that the output oscillation pulse of the ring oscillator 4 has a frequency corresponding to the expected value. If the frequency is higher than this, the frequency increases, and if the frequency is lower than the frequency corresponding to the expected value, the frequency decreases. The output value of the counter 5 latched by the latch circuit 8 is supplied to the switching control circuit 9 and is supplied to the selector 11 as a switching signal corresponding to the output value.
一方、入力端子１に入来した入力デジタル信号は信号
処理回路２にて信号処理され、更に遅延回路101〜105に
並列に供給されて夫々の遅延量を以て遅延される。遅延
回路101〜105の各遅延量は、遅延回路103における遅延
量τ３を中心に、遅延回路101の遅延量τ１、遅延回路1
02の遅延量τ２（τ３＞τ２＞τ１）、遅延回路104の
遅延量τ４（＞τ３）、遅延回路105の遅延量τ５（＞
τ４）のように、信号処理回路２における信号処理時間
のばらつきに応じて予め設定されている。この場合、信
号処理回路２及びリング発振器４は同一ゲートアレイ間
に形成されており、信号処理回路２を構成する素子の特
性とリング発振器４を構成する素子の特性とは同一であ
るので、信号処理回路２における信号処理時間はリング
発振パルスの周波数に依存しており、ラッチ回路８の出
力値は信号処理時間のばらつき、つまり、出力信号の時
間的ばらつきに対応していることになる。On the other hand, the input digital signal incoming to the input terminal 1 is the signal processing by the signal processing circuit 2 is further delayed with a delay amount of the supplied respectively in parallel to the delay circuits 10 1 to 10 5. Each delay amount of the delay circuit 10 1 to 10 5, about the delay tau 3 in the delay circuit 10 3, the delay amount tau 1 of the delay circuit 10 1, the delay circuit 1
0 2 delay amount τ 2 (τ 3 > τ 2 > τ 1 ), delay amount of the delay circuit 10 4 τ 4 (> τ 3 ), delay amount of the delay circuit 10 5 τ 5 (>)
As in τ 4 ), it is set in advance according to the variation in the signal processing time in the signal processing circuit 2. In this case, the signal processing circuit 2 and the ring oscillator 4 are formed between the same gate arrays, and the characteristics of the elements forming the signal processing circuit 2 and the characteristics of the elements forming the ring oscillator 4 are the same. The signal processing time in the processing circuit 2 depends on the frequency of the ring oscillation pulse, and the output value of the latch circuit 8 corresponds to the variation of the signal processing time, that is, the temporal variation of the output signal.
ここで、リング発振器４の出力発振パルスが期待値に
応じた周波数に等しい場合（ラッチ回路８の出力値が期
待値に等しい）、セレクタ11において、切換制御回路９
からの切換信号によって遅延回路103の出力がセレクト
され、信号処理回路２の出力は遅延量τ３を以て出力端
子３より出力される。一方、リング発振器４の出力発振
パルスが期待値に応じた周波数よりも低い（高い）場合
（ラッチ回路８の出力値が期待値よりも小（大））、セ
レクタ11において、切換制御回路９からの切換信号によ
って遅延回路103の遅延量τ３よりも小さい（大きい）
遅延量の例えば遅延回路102（104）の出力がセレクトさ
れ、信号処理回路２の出力は遅延量τ２（τ４）を以て
出力端子３より出力される。即ち、リング発振器４の出
力発振周波数が低い場合には制御したい系が低速に動作
しているので期待値に近づけるために小さい遅延量を以
て、一方、出力発振周波数が高い場合には制御したい系
が高速に動作しているので期待値に近づけるために大き
い遅延量を以て夫々遅延され、各ゲートアレイにこのよ
うな回路を組めば、各ゲートアレイにおいて略一定の
（期待値通りの）遅延時間を以て出力信号が取出され、
各ゲートアレイ毎の出力信号の時間的ばらつきを少なく
できる。なお、セレクタ11の切換を出力信号の変化時点
において行なうと誤動作を生じる虞れがあるので、同期
化回路12において出力信号とリング発振器４の出力との
同期をとり、出力信号のレベルが確立した後のタイミン
グ（アクティブ状態でないとき）でイネーブル信号を出
力してセレクタ11を切換えるようにしている。Here, when the output oscillation pulse of the ring oscillator 4 is equal to the frequency corresponding to the expected value (the output value of the latch circuit 8 is equal to the expected value), the selector 11 switches the switching control circuit 9
The output of the delay circuit 10 3 by switching signal from is select the output of the signal processing circuit 2 is output from the output terminal 3 with a delay tau 3. On the other hand, when the output oscillation pulse of the ring oscillator 4 is lower (higher) than the frequency corresponding to the expected value (the output value of the latch circuit 8 is smaller (larger) than the expected value), the selector 11 less than the delay amount tau 3 of the delay circuit 10 3 by the switching signal (large)
For example, the output of the delay circuit 10 2 (10 4 ) of the delay amount is selected, and the output of the signal processing circuit 2 is output from the output terminal 3 with the delay amount τ 2 (τ 4 ). That is, when the output oscillation frequency of the ring oscillator 4 is low, the system to be controlled is operating at a low speed, so that the system to be controlled has a small delay amount to approach the expected value. Since it operates at a high speed, it is delayed by a large amount of delay in order to approach the expected value. If such a circuit is assembled in each gate array, each gate array outputs with a substantially constant (expected value) delay time. The signal is taken,
The time variation of the output signal for each gate array can be reduced. If the selector 11 is switched when the output signal changes, a malfunction may occur. Therefore, the output signal and the output of the ring oscillator 4 are synchronized in the synchronization circuit 12, and the level of the output signal is established. An enable signal is output at a later timing (when not in the active state) to switch the selector 11.
なお、上記実施例では遅延回路を５つ（101〜105）設
けているが、本発明はこれに限定されるものではなく、
出力信号の時間的ばらつきの程度に応じて適宜設けてよ
い。In the above embodiment, five delay circuits (10 1 to 10 5 ) are provided, but the present invention is not limited to this.
It may be provided as appropriate according to the degree of temporal variation of the output signal.
以上説明した如く、本発明によれば、信号処理時間の
ばらつきに対応して設定された異なる複数の遅延量をも
つ遅延回路出力の中から信号処理時間の程度に対応した
出力をセレクトして取出しているので、例えばゲートア
レイ等に適用した場合、各ゲートアレイにてこのような
回路を組込めば、各ゲートアレイにおいて略一定の（期
待値通りの）遅延時間を以て出力信号を取出し得、各ゲ
ートアレイ毎の出力信号の時間的ばらつきを少なくでき
る。As described above, according to the present invention, an output corresponding to the degree of the signal processing time is selected and taken out from the delay circuit outputs having a plurality of different delay amounts set corresponding to the variation in the signal processing time. Therefore, for example, when the present invention is applied to a gate array or the like, if such a circuit is incorporated in each gate array, an output signal can be extracted with a substantially constant (expected value) delay time in each gate array. The time variation of the output signal for each gate array can be reduced.
第１図は本発明の原理図、 第２図は本発明の一実施例のブロック図、 第３図は同期化回路７の具体的回路図である。 図において、 １は入力端子、 2,20は信号処理回路、 ３は出力端子、 ４はリング発振器、 ５はカウンタ、 ６は外部基部クロック発生器、 7,12は同期化回路、 ８はラッチ回路、 ９は切換制御回路、 101〜105,221,222,…は遅延回路、 11,24はセレクタ、 21は発振回路、 23はセレクタ制御回路 を示す。FIG. 1 is a principle diagram of the present invention, FIG. 2 is a block diagram of one embodiment of the present invention, and FIG. 3 is a specific circuit diagram of the synchronization circuit 7. In the figure, 1 is an input terminal, 2 and 20 are signal processing circuits, 3 is an output terminal, 4 is a ring oscillator, 5 is a counter, 6 is an external base clock generator, 7, 12 is a synchronization circuit, and 8 is a latch circuit. , 9 denotes a switching control circuit, 10 1 to 10 5 , 22 1 , 22 2 ,..., Delay circuits, 11 and 24 are selectors, 21 is an oscillation circuit, and 23 is a selector control circuit.
Claims (1)
の出力に接続され、前記信号処理回路から出力された信
号をそれぞれに遅延させる複数の遅延回路と、 前記複数の遅延回路の出力が接続され、前記複数の遅延
回路の出力から所定の出力を選択するセレクタと、 前記信号処理回路を構成する素子と同一環境で、同一の
遅延特性を持つ素子で構成される発振回路と、 前記セレクタから出力を取り出すためのクロックを生成
する外部基準クロック発生手段と、 前記発振回路の出力発振パルスを前記外部基準クロック
発生手段で発生された前記クロック期間毎にカウント
し、該カウント値に応じて前記複数の遅延回路のうち、
前記信号処理回路の出力の遅延時間を略一定にする遅延
量を有する遅延回路の出力が選択されるように前記セレ
クタを制御するセレクタ制御手段とを有することを特徴
とする時間自動調整回路。1. A plurality of delay circuits connected to an output of a signal processing circuit for processing and outputting an input signal, respectively delaying a signal output from the signal processing circuit, and an output of the plurality of delay circuits. A selector that is connected and selects a predetermined output from the outputs of the plurality of delay circuits; an oscillation circuit that is configured by elements having the same delay characteristics in the same environment as the elements that configure the signal processing circuit; An external reference clock generating means for generating a clock for extracting an output from the control circuit, and an output oscillation pulse of the oscillation circuit is counted for each clock period generated by the external reference clock generating means, and according to the count value, Of the multiple delay circuits,
An automatic time adjustment circuit comprising: selector control means for controlling the selector so that an output of a delay circuit having a delay amount that makes a delay time of an output of the signal processing circuit substantially constant is selected.
Priority Applications (1)
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|---|---|---|---|
| JP02285328A JP3101315B2 (en) | 1990-10-23 | 1990-10-23 | Automatic time adjustment circuit |
Applications Claiming Priority (1)
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Publications (2)
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|---|---|
| JPH04159810A JPH04159810A (en) | 1992-06-03 |
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|---|---|---|---|---|
| US6882206B2 (en) * | 2003-04-30 | 2005-04-19 | Eastman Kodak Company | Enabling method to prevent glitches in waveform of arbitrary phase |
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1990
- 1990-10-23 JP JP02285328A patent/JP3101315B2/en not_active Expired - Fee Related
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| JPH04159810A (en) | 1992-06-03 |
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