JP3096849B2 - コンピュータ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタルコンピユータ表示装置と関連する
ビデオ回路の分野に関し、特に、CRTモニターに表示す
べきビデオ信号を発生するマイクロプロセツサベースコ
ンピユータシステムに関する。

〔従来の技術及び発明が解決しようとする問題点〕

今日、マイクロプロセツサベースのパーソナルコンピ
ユータ（PC）は教育，科学，ビジネス，そして家庭の各
方面で広く利用されている。パーソナルコンピユータの
利用範囲がますます広がるにつれて、さらに高速で、融
通性に富むビデオ機能への要望も高まつてきている。そ
こで、コンピユータメーカーは、ビデオ表示システムの
性能と適応性を向上させ、しかも顧客に対してはコスト
の低減をはかれるような方法を熱心に模索している。

一般に、パーソナルコンピユータの内部アーキテクチ
ヤは、システムメモリや支援論理装置を含む同じプリン
ト回路板に、中央処理装置（CPU）も収納するように編
成されている。この回路板を一般に「マザーボード」と
いう。従来は、ビデオ図形表示機能を望む場合には、接
続バスインタフエースを介してマザーボードに結合する
スロツトに差込むような構成になつているビデオカード
を別途購入するのを余儀なくされていた。このカード
は、後に表示装置（すなわち、モニター）へ出力される
ビデオ表示データを記憶するために使用される２ポート
ビデオランダムアクセスメモリ（VRAM）を含む。ビデオ
カードのビデオタイミング回路は特定の１種類のモニタ
ーに合わせた構成になつている。すなわち、その種類の
モニターに限つてカードを使用でき、別のモニターには
使用できないのである。このような従来の方法は原型の
Macintosh IIシリーズのコンピユータなどの機械で通常
採用されていたし、今日でも広く使用されている。

しかしながら、別個のビデオカードを使用するという
ことにはいくつかの重大な欠点がある。おそらく、最も
根本的な限界は、コンピユータに接続する表示装置、す
なわちモニターの種類ごとに異なるビデオカードが必要
であるか、又はモニターを変えるときに何らかの方法に
より（たとえば、様々なセレクタスイツチを操作するこ
とにより）システムを再構成しなければならないという
ことであろう。たとえば、15インチポートレートカラー
モニターに画像を発生させるために利用されるコンピユ
ータが１種類のビデオカードを必要とするならば、９イ
ンチ白黒スクリーンに結合するものは別のビデオカード
を必要とするのである。従つて、モニターが変われば、
それに適合するビデオカードが必要になるので、結局
は、ユーザーに与えられる融通性を低下させることにな
る。

以下の説明からわかるが、本発明は、コンピユータに
接続するモニターの種類ごとに、それに関連して、別個
のビデオカード又はその他の形態をとる異なるビデオ回
路を使用する必要をなくすものである。すなわち、コン
ピユータの内部ビデオ回路を再構成せずに、多様な種類
のモニターを使用できるのである。

本発明は、まず、使用するモニターの種類を識別し、
次に、使用するモニターの種類に対応して、複数のパラ
メータセツトの中から１組を選択する自己構成ビデオ回
路を使用することによつて、これを実現する。それらの
パラメータは、その後、表示回路の他の部分に供給され
る。従つて、本発明によれば、ビデオ回路を置換える必
要がなく、多種多様なモニターへの接続が可能になる。
その結果、最終的には、モニターを変えるときのカード
の変更や、セレクタスイツチの操作、又はコンピユータ
システムの再構成は不要になるため、ユーザーにとつて
は、従来よりはるかに好都合なのである。

〔問題点を解決するための手段〕

多様な種類のモニターへの接続を可能にする自己構成
ビデオ回路を有するコンピユータを説明する。このコン
ピユータは、それが結合されたモニターの種類を自動的
に感知し、次に、モニターに互換性をもつビデオ信号を
供給するように内部回路を構成する。

一実施例においては、本発明のコンピユータは、モニ
ターに表示すべきビデオデータを供給するためのプログ
ラムを実行する中央処理装置（CPU）を含む。データ
は、コンピユータ内のランダムアクセスメモリ（RAM）
に記憶される。モニターはビデオ回路に識別信号を供給
し、そこで、ビデオ回路は、モニターへの表示のため
に、適切なビデオタイミング信号とビデオデータの双方
をモニターに供給する。識別信号は、モニターの条件に
従つてビデオ回路を構成するために使用される。

〔実施例〕

多種多様なビデオ表示モニターへの接続を行うための
自己構成ビデオ回路を有するコンピユータについて説明
する。以下の説明中、本発明を完全に理解させるため
に、クロツク周波数、レジスタのサイズ、ビツト指定な
どの数多くの事項を特定して詳細に挙げるが、そのよう
な特定の詳細な事項を含まずとも本発明を実施しうるこ
とは、当業者には自明であろう。また、場合によつて
は、本発明を無用にわかりにくくするのを避けるため、
周知の回路をブロツク線図の形態で示すときもある。

以下、Apple Computer製造のMacintosh II ciコンピ
ユータに基づく好ましい実施例により本発明を説明する
が、言うまでもなく、その他のコンピユータでも本発明
を実施できること及び本発明の趣旨から逸脱せずに数多
くの変形を実施しうることを理解すべきである。

第１図に関して説明する。第１図には、本発明の一般
的に好ましい一般化ブロツク線図が示されている。コン
ピユータシステム10は、多種多様な表示モニターに対し
ビデオ表示信号を供給するRAMベースビデオ装置（RBV）
14を含む。RBV14は２つの基本的な部分、すなわち、様
々に異なるモニターに対し同期信号とデータを供給する
ビデオ部分（好ましい実施例では、RBV回路は４種類の
モニターを支援する）と、汎用インタフエースアダプタ
（VIA）をエミユレートする部分とから構成される。

VIA部分は、種々の入力及び出力の制御，ビデオ制御,
RBVチツプ試験モード並びに割込み処理のために使用さ
れる複数の８ビツトレジスタを含む。CPU13は、ビデオ
部分が使用する32ビツトRAMデータバスとは別の８ビツ
ト両方向データバスを介して、それらのレジスタと通信
する。これにより、別個のRAMデータバスにおけるビデ
オ部分のアクテイビテイとは無関係に、レジスタへのア
クセスが可能になる。概して、RBVのVIA部分は本発明の
理解に重要ではない。従つて、VIA部分については、本
発明を理解する上で助けになる素子に限つて説明する。

RBV装置14は、金属酸化物半導体（MOS）工程、特に相
補形金属酸化物半導体（CMOS）技術を使用して、集積回
路（IC）として製造されるのが好ましい。

RBV14はメモリ復号装置（MDU）12及びランダムアクセ
スメモリ（RAM）11と関連して動作する。MDU12はメモリ
制御装置として機能し、RBV14によるRAM1へのアクセス
の優先順序を決定する。MDU12はCPU13と、RAM11と、ROM
47と、入出力装置45（第２図を参照）との間に互換イン
タフエースを構成するように設計されている。一般的に
好ましい実施例においては、CPU13はMotorala Corporat
ion製造のMC68030マイクロプロセツサである。

RAM11は少なくとも１つのダイナミツクメモリ（DRA
M）のバンクを有し、32ビツトバス線21を介してRBV14に
結合している。RAM11は、MDU12により直接駆動される２
つの別個のRAMバンクを有しているのが好ましい。MDU12
は制御線52を介してRAM11に結合しており、RBV14とMDU1
2は信号線22〜25を介して互いに通信する。後述する
が、RAM11に記憶されているビデオデータに対する初期
アクセスは５つのCPUクロツクを要し、その後に、２ク
ロツクのバーストアクセスが続く。内部構成をいえば、
MDU12は、RBV14から供給されるビデオ要求信号に関係す
るRAM11のバンクＡの制御と関連する状態機械及びアド
レスマルチプレクサを含む。

ドツトクロツク発生に関する周波数タイミングは３つ
の別個の周波数源18〜20から得られる。これらの周波数
源は、それぞれ、１つの特性周波数で動作する水晶発振
器回路である。周波数源18〜20は信号線37〜39を介して
RAMベースビデオ装置14にそれぞれ結合している。複数
の周波数基準入力を使用するのは、本発明のコンピユー
タを様々に異なる種類のモニターに適合させる方法の１
つである。３つの周波数源が示されているが、４つ以上
利用しても、本発明の趣旨から外れることはない。ある
いは、別個の周波数源18〜20の代わりに、単一のプログ
ラム可能な又は調整可能なクロツク源を使用しても良
い。

RBV14はビデオデータをバス29を介してビデオデジタ
ル／アナログ変換器（VDAC）26に供給する。VDAC26はカ
ラールツクアツプテーブル（CLUT）と、好ましい実施例
ではBroo Ktree Corporation製造のBt478デバイスであ
るDACとを含む。VDAC26は、ドツトクロツク信号と、複
合帰線消去（CBLANK）信号と、複合ビデオ同期（CSYN
C）信号とをRBV14から信号線30,31及び33をそれぞれ介
してさらに受信する。これらの信号は使用するモニター
の種類に従つて変わり、モニタースクリーンにおけるデ
ータのビデオタイミングを編成するために使用される。
VDAC26は赤，緑及び青（RGB）のカラーアナログビデオ
信号を信号線36を介してモニター27に供給する。モニタ
ー27は、RBV14から、ビデオタイミング水平同期（HSYN
C）信号及び垂直同期（VSYNC）信号、もしくは複合同期
（CSYNC）信号をさらに受信しても良い。モニター27は
モニター識別（ID）信号を信号線35を介してRBV14に供
給する。

先に述べた通り、一般的に好ましい実施例は４種類の
表示モニターを支援する。それらのモニターのうち１台
はRBV14により直接駆動され、残る３台はVDAC26を介し
て駆動される。それぞれのモニターの種類は、あるいく
つかの決まつたピンをRBVで接地することにより識別さ
れる。これにより、適切な画素クロツクと同期タイミン
グのパラメータが自動的に設定される。一般的に本発明
の好ましい実施例が支援する４種類のモニターは、９イ
ンチMacintosh SE（Mac SE）と、Apple 11−GSモニター
を変形したものと、Macintosh 11 12インチ白／黒及び1
3インチカラーモニターと、15インチポートレートモニ
ター（白／黒又はカラー）である。

第１表は、信号線35の３ビツトモニターIDピンにより
選択されるモニターの概要を示す。尚、組込みの９イン
チSEモニターの駆動については、RBVチツプに別のピン
を設けている（第１図には図示せず）。

次に第２図に関して説明する。第２図は、RBVチツプ1
4の詳細なブロツク線図をコンピユータマザーボード40
への接続と共に示す。図示するように、CPU13はROM47、
入出力装置45、NUBUS46及びVDAC26などの様々な装置にC
PUデータバス50と、CPUアドレスバス65とを介して結合
している。システムメモリはRAMの２つのバンク、すな
わちバンクＡ（43）及びバンクＢ（42）により表わされ
ている。バンクＢのRAM（42）はCPUデータバス50に直接
接続し、それに対し、バスバツフア44はCPUデータバス5
0をバンクＡのRAMのデータバス21から分離することがで
きる。一般的に好ましい実施例では、バスバツフア44は
市販の74F245バスバツフアである。

RBV14は、機能の上では、集積回路としてマザーボー
ドに組込まれているにもかかわらず、別個のビデオカー
ドと同等に動作する。この機能性を得るために、バスバ
ツフア44により、システムRAMのバンクＡをCPUデータバ
ス50から選択的に遮断しても良い。これにより、RBV14
によるバンクＡのRAMバス21を介するバンクＡへの単独
アクセスを実行することが可能になる。RBVは、各水平
走査線のライブビデオ部分の間に不断のビデオデータの
流れを表示モニター27へ送るために、システムRAMのバ
ンク43に記憶されているデータを使用する。RBV14は、
必要なデータを求めて、必要とされた時点でMDU12に尋
ねる。そこで、MDU12は、データバス21をCPUデータバス
50から遮断し、バンクＡのRAM43からRBV14の内部に位置
するFIFO54への８長語ページモードバースト読取りを実
行することにより、それに応答する。バンク43及び42は
MDU12によりRAM制御バス52を介して制御される。

ビデオバーストが進行中である場合、バンクA43に対
するCPUアクセスは遅延して、CPU13を有効に減速させ
る。この効果はモニターのサイズと、画素ごとのビツト
数とに応じて変化する。尚、RAMバンクＡに対するアク
セスのみがビデオにより実行される。RAMバンクＢはCPU
データバス50に直接接続しているので、CPU13は常にこ
のバンクを完全にアクセスでき、これはROM47及び入出
力装置45についても同じである。バンクB42なしで本発
明を実施しても差支えないこと、あるいは、バスバツフ
ア44の両側にさらにRAMバンクを追加した形で本発明を
実行しても良いことは明白であろう。本発明はバンクB4
2なしでも正しく動作するであろうが、バンクB42を追加
すると、メモリの一部がCPU13専用となるので、コンピ
ユータシステム全体の効率と性能は向上する。

RBV14のビデオ部分は、16×32ビツト先入れ先立し（F
IFO）メモリ装置54を有する。このメモリ装置は、FIFO
をRAMデータで充填された状態に保持するための論理
と、そのデータを配列し且つシフトアウトするための論
理とをさらに含む。RBV14は、データバス21に現われる
ビデオデータをロードポインタ線55を介してFIFO54にス
トローブするために使用されるラツチ53をさらに含む。
ビデオデータは、ビツト順序配列装置57に結合する信号
線56を介して、FIFO54からアンロードされる。配列装置
57は信号線58を介してシフトレジスタ59に結合してい
る。シフトレジスタ59は、ビツト順序配列装置57により
配列されたビデオデータを、ビデオデータバス29へシフ
トアウトする。シフトレジスタ59をデータバス29に接続
するタツプセレクタ60については以下に説明する。

ビデオFIFO54は、それぞれが８つの32ビツト長語を含
む２つの半体に分割されている。一方のFIFO半体の最後
のデータが使用され終わると（すなわち、13インチモニ
ターの場合は画素ごとに８ビツトずつ、15インチモニタ
ーの場合には画素ごとに４ビツトずつで先に３つの長語
が使用されたとき）、RBV14はそのデータ要求出力線24
（VID.REQ）を下げる。このビデオ要求線は、MDU12に、
バスバツフア44を動作させることによりバンクＡのRAM
データバス21をCPUデータバス50から遮断することを命
令する。また、できる限り早い時点で、データバス21へ
のRAMデータのページモードバースト読出しを開始させ
る。次に、MDU12は、RBVのビデオデータロード入力線23
（VID.LD）を使用して、有効なRAMデータをRBV14へスト
ローブする。ビデオデータロード入力線23はラツチ53を
制御する。

IVD.LDパルスの立下り端ごとに、RAMデータの１つの3
2ビツト長語をラツチ53にラツチし、ラツチされたデー
タをFIFO54に記憶し、次に、入力ポインタをFIFOの次の
位置へ進ませる。データは、制御ラツチ53から出ている
信号線55を介して、ビデオFIFO54に入力される。６番目
のVID.LDパルスの立下り端の後に、RBVはそのビデオデ
ータ要求線（VID.REQ）24を上げる。７番目のVID.LDパ
ルスの立下り端の前にVID.REQがハイになれば、MDU12
は、もう１つの長語（第８の長語）を読取つて、それを
RBVにストローブした後にバーストを終了させる。これ
で、先に空であつたFIFOの半体は充填される。

そうしている間に、FIFOの他方の半体で、もう半分の
８つのデータ長語（先のバースト読取りの間にロードさ
れたデータ）をバス58を介してシフトレジスタ59に16ビ
ツトずつロードしても良い。FIFO54の第２の半体から８
つの長語がアンロードされた（すなわち、第２の半体が
空になつた）後、FIFOの第１の半体からの次の８つの長
語（第１の半体は先にビデオデータをロードされてい
る）がシフトレジスタ59にロードされる。この時間中
に、FIFO54の第２の半体（最前のロードシーケンスの間
に空になつている）は、RAMバンクＡから更新済みのビ
デオデータを受信する。第２の半体は先に説明した通り
に充填され、このプロセスの全てが再び繰返される。す
なわち、FIFO54の２つの半体は交互にRAMバンクA43から
データを受信し、シフトレジスタ59にデータをロードす
るのである。

シフトレジスタ59は、タツプセレクタ60に結合する８
つの出力タツプを有する。データは、信号線30に現われ
るドツトクロツク信号により、一度に１ビツトずつシフ
トレジスタ59を経て進められる。８つの出力タツプはシ
フトレジスタに沿つて、１つおきのビツトに対応するよ
うに（すなわち、２つのビツトに対し１つずつ）位置し
ている。それらのタツプのうち１つ、２つ、４つ又は８
つ全てを使用することにより、ビデオデータ出力バスに
は、一度に１ビロトずつ（１ビツトビデオ）、又は一度
に２ビツトずつ（２ビツトビデオ）、又は一度に４ビツ
トずつ（４ビツトビデオ）、あるいは一度に８ビツトず
つ（８ビツトビデオ）、データを出現させることができ
る。

言うまでもなく、出力タツプに正しい順序でデータを
出現させるためには、選択した画素ごとのビツト数に応
じて、16個のビツトを正しい順序でシフトレジスタ59に
ロードしておかなければならない。これはビツト順序配
列装置57の役割である。この装置はFIFO54から信号線56
に沿つて語を受信すると共に、信号線89に現われている
画素ごとのビツト数情報を受信する。１ビツト／画素ビ
デオの場合は、最後の出力タツプのみを使用し、シフト
レジスタの全ての16ビツトは、16個の連続するドツトク
ロツクの後にそのタツプに現われている。

これに対し、８ビツトビデオの場合には、８つのタツ
プを余さず使用し、16のビツトは、２つのドツトクロツ
クの後に、既に、ビデオデータバス29の８本の出力線へ
送り出されている。いずれにせよ、16のビツト全てがビ
デオデータバスへ送り出されたときに、次の16ビツトが
FIFO54からシフトレジスタ59にロードされ、FIFOの出力
ポインタは進む。この結果、最終的に、FIFOのその半体
は空になる。その後、空になつたFIFO54の半体を、RAM
データの別の８長語バーストによつて先に説明したよう
に充填しなければならない。

次に、第５図ａから第５図ｄに関して説明すると、１
ビツト／画素、２ビツト／画素、４ビツト／画素及び８
ビツト／画素のそれぞれの場合について、シフトレジス
タ59の内部におけるビツトの配列順序が示されている。
図から明らかであるように、１ビツト／画素ビデオの場
合、ビツトの配列は０から始まり、タツプ０に位置して
いるビツト15まで、順次続いてゆく。このように、１ビ
ツトビデオでは、データは出力データバス29の８本の出
力線の中の１つで順次ロード又は前進されることにな
る。バス29の残る７本の出力線はハイ状態とされてい
る。

２ビツトビデオの場合には、奇数番号のビツトは、タ
ツプ１で終わるシフトレジスタの左半分に位置し（すな
わち、１〜15の奇数ビツト）、偶数番号のビツト（すな
わち、０〜14の偶数ビツト）は、タツプ０で終わるシフ
トレジスタの右半分にロードされる。この場合にも、未
使用のタツプに接続した出力データバス線はハイ状態に
なつている。

４ビツトビデオの場合には、ビツト配列はさらに入り
組んでいる。図示する通り、ビツトは、12,8,4及び０の
ビツトがタツプ０からその順序でシフトされ、14,10,6
及び２のビツトはタツプ２からその順序でシフトされ、
13,9,5及び１のビツトはタツプ１からその順序でシフト
され、また、15,11,7及び３のビツトはタツプ３からそ
の順序でシフトされるように配列されている。

８ビツトビデオの場合には、８つのタツプ全てを次の
ように使用する。すなわち、タツプ０はビツト８とビツ
ト０をその順序でシフトし、タツプ１はビツト９とビツ
ト１をその順序でシフトし、タツプ２はビツト10とビツ
ト２をその順序でシフトし、タツプ３はビツト11とビツ
ト３をその順序でシフトし、タツプ４はビツト12とビツ
ト４をその順序でシフトし、タツプ５はビツト13とビツ
ト５をその順序でシフトし、タツプ６はビツト14とビツ
ト６をその順序でシフトし、タツプ７はビツト15とビツ
ト７をその順序でシフトする。８ビツトビデオでは、２
つのドツトクロツク周期の後に、16のビツト全てがシフ
トアウトされ終わつている。

第５図ａから第５図ｄに示すタツプは、最上位ビツト
がVID.OUT7に対応し且つ最下位ビツトはVID.OUT0に対応
するように、タツプセレクタ60を介してビデオデータ出
力バス29（たとえば、VID.OUT）にそれぞれ結合してい
る。１例を挙げると、８ビツトビデオの場合、各長語
は、ビツト30がVID.OUT6に現われ、ビツト29がVID.OUT
5、ビツト28はVID.OUT4、ビツト27はVID.OUT3、ビツト2
6はVID.OUT2、ビツト25はVID.OUT1、そしてビツト24はV
ID.OUT0にそれぞれ現われるのと同時に、ビツト31がVI
D.OUT7に現われるようにシフトされるのである。１ビツ
トビデオは出力ピンVID.OUT0に現われ、VID.OUT1からVI
D.OUT7へはハイ状態に保持される（１として現われ
る）。RAMからの長語は、それぞれ、モニタービームが
左から右へ進むにつれて、ビツト31から始まり、途切れ
ずにビツト０までVID.OUT0へシフトアウトされる。

第２図に示すように、タツプセレクタ60は、ビデオデ
ータバス29へ出力されるべき画素ごとのビツト数情報を
受信するために、信号線89に結合している。ビデオフレ
ームごとに一度−垂直同期パルスの終端で−、RBV14は
そのビデオリセツト（VID.RES）出力線25を下げて、MDU
のビデオアドレスカウンタをリセツトする。次に、ライ
ブビデオの第１の走査線の直線に、RBVは、ビデオFIFO5
4が完全に充填した状態で始動するように、２つの８長
語要求を実行する。その後、先に説明した通りにプロセ
スは進行し、語がシフトアウトされると同時に、新たな
ビデオデータ語がシフトインされるのである。

RBV14は、RAM43からの８つの長語から成る入力データ
を受入れることができる状態となつたときに、VID.REQ
信号線24を下げる。その時点から、RBVはメモリ制御装
置12がデータをストローブインするのを待つ。メモリ制
御装置12は、VID.LD信号線23を使用してデータをストロ
ーブインする。RBVはビデオデータが到着するのを無限
に待つている（ただし、十分に長い時間待つたならば、
最終的には、FIFOの旧データを再びシフトアウトし始め
る）。RBVはストローブインされた任意の数の長語を受
入れるのであるが、余りに多くの長語がストローブイン
される場合には、そのデータはまだシフトアウトされて
いないデータを最終的にはオーバライドし始める。

６度目のVID.LDストローブの後、RBV14はVID.REQ信号
線24を上げる。これは、次の８つの長語に対する要求が
既に始まつている場合でも起こる。７度目のVID.LDスト
ローブの終了前にVID.REQ信号線24が上がつてしまつて
いれば、MDU12はさらにもう１つの長語（第８の長語）
をRBV装置へストローブし、その後、次のVID.REQ信号
（７度目のVID.LDストローブの終了後の任意の時点で現
われる）を待つ。

RBV装置14はスクリーンマツピング又はビデオアドレ
スに関する情報を有しておらず、単に、要求時にメモリ
制御装置がRBVに正しいデータを、多くの場合に８長語
のグループとして提供すると想定するのみである。各垂
直同期パルスの終了時に、RBV14は、２つの水平同期信
号の間の時間だけ、VID.RES線25を下げる。メモリ制御
装置12はこの信号を使用して、ビデオアドレスカウンタ
をフレームバツフアのスタートまでリセツトして戻す。

同様に、メモリ制御装置12はビデオ回路又はそのパラ
メータに関する情報を有していない。VID.REQ信号線が
ローになるのを感知すると、メモリ制御装置は、現在の
バンクA RAMサイクルが終了するまで待機し、サイクル
終了時は、RAMバスバツフアに３状態をとるよう報知す
ることにより、データバス21をCPUデータバス50から遮
断する。次に、RAMのページモードバースト読取りを開
始する。

尚、MDU12とRBV14との相互作用のために必要とされる
信号線は３本（VID,REQ,VID.LD及びVID.RES）のみであ
るということに注意すべきである。RBV14は、メモリ又
はMDUに関する情報を記憶しない。同じように、MDU12は
ビデオに関する情報を得る必要はない。それぞれの装置
は、単に、上述の３線ハードシエーキング方式に従つて
相手の装置と通信するだけである。この特徴によつて、
システムの構成が大幅に簡単になると共に、MDUとRBVの
双方の装置の内部構造も単純になる。さらに、システム
の融通性も向上する。ハンドシエーキング方式を維持し
ている限り、MDUに影響を与えずに、RBVの代わりに別の
ビデオ装置又はDMA−from−RAM装置を使用できるであろ
うし、あるいは、RBVに影響を与えずに、メモリアドレ
スと編成を変更することも可能であろう。

MDU12は、CPUクロツク周期１つ分だけそのVID.LD信号
線を下げることにより、バースト読取りの各長語を送信
する。MDUはページモードバーストを無限に継続する−
ただし、VID.REQ信号線24がハイ状態に戻つたのがわか
つた後に、唯一回、読取りを停止する。ビデオバースト
読取りのためにMDU12が供給するアドレスは、アドレス
＄0000 0000から始まり、それぞれのVID.RLDにおける１
つの長語ごとに増分する。これは、VID.RES信号線25が
ローになつたことをMDU12が感知するまで、（メモリ制
御装置内部の24ビツトカウンタを使用して）続く。VID.
RES（ビデオリセツト）がローになると、MDU12内部のカ
ウンタは＄0000 0000にリセツトされる。

次に第４図に関して説明する。第４図は、RBV装置とM
DUのRAM制御との相互作用を示すタイミング図である。V
ID.REQ信号線の信号の遷移101は、RAM43からFIFO54への
ビデオデータ転送のプロセスを開始させる。尚、RAM43
がCPU13と共に現在RAMサイクルにかかわつている場合に
は、MDU12は、バスバツフア44に３状態をとらせるため
の報知に先立つて、RAMサイクルが終了するまで待機す
る。

図示するように、新たなCPU RAMサイクルは時点102で
始まつているが、VID.REQ信号線24はローに遷移してい
るので、CPUサイクルは８長語ビデオバーストにより20
クロツクの長さだけオフに保持される。ビデオ読取りサ
イクルの開始は時点103で起こる。VID・REQ信号線の信
号がローに遷移してから少なくとも５クロツクの後、RA
MバンクＡに記憶されているデータはFIFO54へストロー
ブされ始める。ビデオデータの第１の長語はVID.LDの信
号の正に向かう遷移104のところでロードされる。105の
時点でVID.REQの信号がハイに遷移すると、MDUは、VID.
LDの次に正に向かう遷移の時点で、もう１語分のビデオ
データを供給するように警告される。図示する通り、ビ
デオデータの最後の語は106で示す遷移のときにロード
される。

ビデオバースト読取りサイクルは時点107で終了す
る。続いて、オフに保持されていたCPU RAMサイクルの
続きが時点108から始まる。ただし、VID.LDの次の正に
向かう遷移のときにVID.REQがハイになつたことをMDU12
が検出した直後に、新たなビデオ要求を開始することが
できる。このことは、第４図に、ローへ向かう遷移を表
わす点線109によつて示されている。

前述のように、ビデオシフトレジスタは16ビツトの長
さであり、２ビツトごとにタツプが設けられている。８
ビツトビデオの場合、全てのタツプを使用し、２つの画
素クロツクの後に、１つのタツプに16個のデータビツト
のそれぞれが現われる。新たなデータがロードされなけ
れば、最後のタツプから１がシフトされる前にさらに14
の画素クロツクを必要とする。（シフトアウトされる旧
データビツトと置換えるために、１がシフトインされ
る。） 水平帰線消去が始まると、ビデオシフトレジスタはシ
フト動作を完了するので、使用中のタツプの１つに、16
個のデータビツト全てが16個の１ビツト画素、又は８個
の２ビツト画素、又は４個の４ビツト画素、又は２個の
８ビツト画素の形態をとつて現われる。水平帰線消去は
シフトレジスタへの新たなデータのロードを阻止するの
である。しかしながら、ドツトクロツクによりクロツク
されているために、常にシフト動作しているシフトレジ
スタは、完全に１で充填されるまで、旧データをシフト
アウトし続ける。RBV14は、８ビツトモードのときは14
画素クロツク、４ビツトモードのときには12画素クロツ
ク、２ビツトモードのときには８画素クロツク、そし
て、１ビツトモードのときには０画素クロツクのそれぞ
れの長さだけ、旧データを送り出し続ける。その時点か
ら、シフトレジスタは、再び新たなデータをロードされ
るまで、全ての１をシフトする。Macintosh SEは１ビツ
トビデオのみを使用するので、帰線消去開始後、シフト
アウトすべき旧データは存在しない。その他のコンピユ
ータにおいては、信号線61（第２図を参照）に供給され
て、VDAC26に入力される複合帰線消去信号（CBLANK）が
スクリーンに旧データが現われるのを阻止する。

垂直帰線消去は、水平帰線消去開始後、FIFO54にバン
クA43からのさらにもう１回分の８長語バーストのデー
タがロードされた後に起こる。それら８つの長語はシフ
トレジスタ59にはロードされず、シフトレジスタは（ま
だ残つていた旧データを全てシフトアウトした後に）垂
直帰線消去中を通して１をシフトし続ける。垂直帰線消
去シーケンスに入るよりかなり前に、全てのポインタは
リセツトされ且つVID.RESはローにされているので、MDU
のビデオアドレスカウンタをリセツトする。次に、垂直
帰線消去の終了よりおよそ走査線２本分だけ前に、FIFO
54には新たなデータの16の長語がロードされ、それらの
長語は、ライブビデオの開始に備えて先にロードされて
いたデータと置換わる。

ビデオ同時使号（HSYNC,VSYNC,CSYNC及びCBLANKを含
む）を発生するのは、ビデオカウンタ装置69である。ビ
デオカウンタ装置69は、当該技術ではビデオタイミング
信号を発生するのに使用するためのものとして良く知ら
れている種類の一連のプログラム可能多項式カウンタか
ら構成される。ビデオカウンタ装置69のビデオカウンタ
は、モニターの種類と、画素ごとにビツト数条件とを与
えられれば、ビデオカウンタ装置69は関連する表示装
置、すなわちモニターに対して正しいタイミング信号を
供給することができるという意味で、自己構成形であ
る。

次に、第３図に関して説明する。第３図は、標準の水
平タイミング波形と垂直タイミング波形を表わし、水平
帰線消去と、ライブビデオと、水平同期信号と、垂直帰
線消去と、垂直ライブビデオの走査線と、垂直同期信号
との関係を示している。当業者にはわかつている通り、
水平タイミング及び垂直タイミングと関連するパラメー
タは、使用する表示装置、すなわちモニターの種類によ
つて異なる。

このビデオシステムが支援しているモニターは、一組
の外部信号線、すなわちピンに現われるデジタルコード
を介し、モニターの種類の識別（ID）を与える。本発明
においては、モニター27のIDピンは３ビツト信号線35を
介してモニターパラメータ用レジスタ71に結合してい
る。モニターの種類は信号線87を介してビデオカウンタ
装置69と、MUX88とへ送られる。モニターパラメータ用
レジスタ71は、画素ごとのビツト数情報を信号線89を介
してビデオカウンタ装置69と、ビツト順序配列装置57と
に供給する。

ソフトウエアによりモニターパラメータ用レジスタ71
のモニターの種類を読取ることができると共に、画素ご
とのビツト数を同じレジスタから読取るか又は同じレジ
スタに書込むことができる。３ビツトのモニターID種類
の復号の結果、４つの固定したパラメータセツト−支援
するモニターごとに１セツトずつ−の中から１つが選択
される。それらのパラメータはチツプにおいて「ハード
ワイヤード」されて、HSYNC,VSYNCなどの信号を発生さ
せる。プログラム可能な唯一のパラメータは画素ごとの
ビツト数である。

別の実施例では、モニターパラメータ用レジスタ71又
はそれと同等の装置を完全にプログラム可能としても良
い。そのようにすることにより、多数の表示パラメータ
を設定する能力がシステムに与えられると考えられる。
ただし、唯１つ、レジスタ71の内部記憶容量の大きさだ
けが限定される。その場合には、モニターIDビツトをソ
フトウエアにより復号し、次にレジスタ71に書込むこと
によつて、関連する表示装置に正しいパラメータの全て
を提供することになるであろう。

次の表は、本発明の一般的に好ましい実施例が支援す
る４種類のモニターについて、RBVにより供給される関
連タイミングパラメータ（第３図に示したもの）をまと
めている。

第６図を参照すると、様々な同期信号の相対タイミン
グがVID.RESリセツト信号と共に示されている。第６図
からわかるように、VSYNCの最後の２つの水平同期パル
ス周期の間で、ビデオカウンタ装置69はVID.RES信号線2
5を下げて、メモリ制御装置12のアドレスカウンタをリ
セツトする。これは、第６図の遷移110の箇所で起こ
る。VID.RESは、VSYNC信号がローからハイへ遷移すると
同時にハイに戻る。その後、ライブビデオの第１の走査
線の直前に、RBV14は２つの８長語要求を実行するの
で、FIFOが充満した状態でフレームを開始することがで
きる。

先に述べたように、モニター27はバス線35を介して３
ビツトの識別コードをモニターパラメータ用レジスタ71
に供給する。そこで、RBV14は、ビデオカウンタ装置69
に対して、適切なビデオタイミングと同期パラメータを
設定する。画素ごとのビツト数情報も信号線89を介して
ビツト順序配列装置57と、ビデオカウンタ装置69とに供
給される。ビデオカウンタ装置69は、当該技術では良く
知られている種類の複数の多項式カウンタを含んでい
る。復号されたモニターの種類に応じて、RBVはそれら
のカウンタを、関連するモニターについて第２表に従つ
たビデオタイミング信号を発生させるようにセツトす
る。

モニターの種類に関する情報は信号線87を介してマル
チプレクサ88にも供給される。コンピユータシステムに
接続しているモニターの種類に応じて、マルチプレクサ
88は、発振器18,19により供給されるドツトクロツク
と、発振器20からのクロツクを二分したクロツクの３つ
（それぞれ、30.2400MHz,57.2832MHz及び15.6672MHzに
対応する）の中から１つを選択する。発振器20からの分
周クロツクは信号線41を介してマルチプレクサ88に供給
される。

たとえば、モニター識別コードはモニター27が変形Ap
ple 11−Gs RGB表示装置であることを示している場合に
は、MUX88は、信号線30を介してVDAC26と、シフトレジ
スタ59と、ビデオカウンタ装置69とに供給すべきドツト
クロツクとして、信号線41の対応するクロツク信号（す
なわち、15.6672MHz）を選択する。（クロツク発生器66
は、発振器20から信号線39に発生される基準周波数を二
分して、正しいドツトクロツク周波数を信号線41に発生
するために使用される。クロツク発生器66は、入出力装
置45に対する入出力（I/O）クロツクも発生する。） それに対し、モニター識別コードは表示装置が12イン
チ白黒又は13インチRGBのMac11であることを示す場合に
は、MUX88は発振器18から信号線37に発生されている基
準周波数（すなわち、30.2400MHz）を選択する。15イン
チポートレートモニターを使用しているのであれば、MU
X88は信号線38に現われている発振器19からの基準周波
数（すなわち、57.2832MHz）を選択することになるであ
ろう。

第３表は、種々のモニターについて駆動又は停止され
るビデオ信号をまとめたものである。

尚、周波数源の数を増し及び／又は関連するレジスタ
及び信号線のサイズを拡張するという簡単な方法で、さ
らに多くの数のモニターに対応できるという点を了解す
べきである。

従つて、実例の実施例に関連して本発明を説明してき
たが、以上の説明を限定的な意味で解釈してはならな
い。この説明を参照すれば、当業者には、図示実施例の
様々な変形並びに本発明のその他の実施例が明白となる
であろう。たとえば、それぞれのパラメータセツトをハ
ードワイヤリングする代わりに、複数のプログラマブル
レジスタを使用しても良く、その場合、それぞれのモニ
ターの種類と関連する各パラメータをソフトウエアによ
りセツトすることができる。従つて、特許請求の範囲は
本発明の趣旨に包含されるそのような変形又は変更を全
て含むものと考えられる。

以上、多様な種類の表示モニターに適合できる自己構
成ビデオ回路を有するコンピユータを開示した。

【図面の簡単な説明】

第１図は、本発明を具現化したコンピユータシステムの
一般化ブロツク線図、 第２図は、本発明の一般に好ましい実施例の詳細なブロ
ツク線図、 第３図は、様々なビデオタイミング信号及び関連するビ
デオタイミングパラメータを示す図、 第４図は、システムRAMからビデオ回路のビデオFIFOへ
ビデオデータが転送される１メモリサイクルの間のビデ
オタイミング波形を示す図、 第５図ａは、１ビツト／画素ビデオの場合に、使用する
タツプと、シフトレジスタのビデオデータのビテト配列
順序とを示す図、 第５図ｂは、２ビツト／画素ビデオの場合に、使用する
タツプと、シフトレジスタのビデオデータのビツト配列
順序とを示す図、 第５図ｃは、４ビツト／画素ビデオの場合に、使用する
タツプと、シフトレジスタのビデオデータのビツト配列
順序とを示す図、 第５図ｄは、８ビツト／画素ビデオの場合に、使用する
タツプと、シフトレジスタのビデオデータのビツト配列
順序を示す図、 第６図は、ビデオタイミング信号と、１つのライブビデ
オフレームを開始させるビデオリセツト信号とのタイミ
ング関係を示す図である。 10……コンピユータシステム、11……ランダムアクセス
メモリ（RAM）、12……メモリ復号装置（MDU）、13……
中央処理装置（CPU）、14……RAMベースビデオ装置（RB
V）、18,19,20……発振器、26……ビデオデジタル／ア
ナログ変換器（VDAC）、27……モニター、40……コンピ
ユータマザーボード、42……RAMバンクＢ、43……RAMバ
ンクＡ、44……バスバツフア、45……入出力装置、47…
…ROM、53……ラツチ、54……ビデオFIFO、57……ビツ
ト順序配列装置、59……シフトレジスタ、60……タツプ
セレクタ、66……クロツク発生器、69……ビデオカウン
タ装置、71……モニターパラメータ用レジスタ、88……
マルチプレクサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・エル・ベイリー アメリカ合衆国 95128 カリフォルニ ア州・サン ホゼ・ヴイア コドルニ・ 1458 (56)参考文献 特開 昭58−19588（ＪＰ，Ａ) 特開 平１−105292（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 G06F 3/153 G06F 15/78 G09G 5/12 G09G 5/18

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】使用時のモニターパラメータのセットが異
   なっている複数種類のモニターにあわせて構成可能にし
   て、それらのモニターにビデオデータを表示するコンピ
   ュータであって： プログラムを実行して、所与のモニターにビデオデータ
   を表示する中央処理装置（CPU）を備え； 前記ビデオデータを記憶するランダムアクセスメモリ
   （RAM）を備え； 前記RAMに結合され、前記RAMから前記所与のモニターへ
   と表示用のビデオデータを転送するメモリコントローラ
   を備え、前記所与のモニターはその種類を識別するモニ
   ター識別信号を提供するものであり； 前記モニター識別信号を復号して、前記所与のモニター
   に対応するモニターパラメータのセットを選択する、レ
   ジスタ手段を備え； 複数の周波数基準を供給する周波数源を備え； 前記モニター識別信号に応じて、前記所与のモニターに
   使用できるドットクロック信号を、前記複数の周波数基
   準から発生するドットクロック発生手段を備え； 前記所与のモニターに対してビデオ表示信号を発生する
   ビデオ回路であって、前記モニターパラメータによっ
   て、前記所与のモニターで使用できるビデオ表示信号を
   発生するよう構成され得るビデオ回路を備えている ことを特徴とするコンピュータ。
2. 【請求項２】使用時のモニターパラメータのセットが異
   なっている複数種類のモニターにして、その種類を識別
   するモニター識別信号を提供するモニターに対して、表
   示用のビデオ信号を発生するコンピュータであって、 ビデオデータの表示に使用されるモニターそれぞれに付
   随したモニターパラメータ情報を記憶する記憶手段を備
   え； この記憶手段に結合され、前記モニター識別信号に応じ
   て、モニターに付随したモニターパラメータのセットを
   選択する選択手段を備え； 前記記憶手段に結合され、前記モニターに対応したドッ
   トクロック信号を発生するドットクロック発生手段を備
   え； 前記記憶手段および前記ドットクロック発生手段に結合
   され、前記モニターパラメータに対応したビデオ表示信
   号を発生するビデオ表示回路を備え、前記ビデオ表示信
   号および前記ビデオデータが前記モニターに結合される ことを特徴とするコンピュータ。