JP3082340B2 - BiCMOS logic circuit - Google Patents
BiCMOS logic circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳトランジスタ
とバイポーラトランジスタとを含み構成される、いわゆ
るＢｉＣＭＯＳ論理回路に利用する。The present invention is applied to a so-called BiCMOS logic circuit including a CMOS transistor and a bipolar transistor.
【０００２】[0002]
【従来の技術】従来のＢｉＣＭＯＳ論理回路の内、代表
的なインバータ回路を図４に示す。図４において、Ｑ1
はＰチャネルＭＯＳトランジスタ、Ｑ2 とＱ3 はＮチャ
ネルＭＯＳトランジスタ、Ｑ4 とＱ5 はＮＰＮバイポー
ラトランジスタ、Ｒ1 は抵抗、ＶＣＣは高電圧電源（電
圧もＶＣＣとする）、ＩＮは入力端子、ならびにＯＵＴ
は出力端子を示している。2. Description of the Related Art A typical inverter circuit of a conventional BiCMOS logic circuit is shown in FIG. In FIG. 4, Q 1
Is a P-channel MOS transistor, Q 2 and Q 3 are N-channel MOS transistors, Q 4 and Q 5 are NPN bipolar transistors, R 1 is a resistor, VCC is a high voltage power supply (voltage is also VCC), IN is an input terminal, And OUT
Indicates an output terminal.
【０００３】入力端子ＩＮが「Ｈ」レベルの場合、Ｎチ
ャネルＭＯＳトランジスタＱ2 とＱ3 およびＮＰＮバイ
ポーラトランジスタＱ5 が「オン」し、出力端子ＯＵＴ
はほぼＧＮＤ（接地電位）レベルの「Ｌ」レベルとな
る。一方、入力端子ＩＮが「Ｌ」レベルの場合、Ｐチャ
ネルＭＯＳトランジスタＱ1 とＮＰＮバイポーラトラン
ジスタＱ4 が「オン」し、出力端子ＯＵＴはＶＣＣより
ほぼ０．６Ｖ低いほぼ（ＶＣＣ−０．６）Ｖレベルとな
る。[0003] When the input terminal IN is at "H" level, N-channel MOS transistor Q 2 and Q 3 and NPN bipolar transistor Q 5 is turned "on", the output terminal OUT
Is almost at the “L” level of the GND (ground potential) level. On the other hand, when the input terminal IN is at "L" level. Therefore, P channel MOS transistor Q 1, NPN bipolar transistor Q 4 is turned "on", the output terminal OUT is substantially approximately 0.6V lower than VCC (VCC-0.6) It becomes V level.
【０００４】ＢｉＣＭＯＳ型論理回路は、出力の負荷容
量が大きい場合、バイポーラトランジスタの高駆動能力
により、急速にスイッチングでき、その高速性のために
ゲートアレイおよびメモリ等の種々の製品に用いられて
いる。When the output load capacity is large, the BiCMOS type logic circuit can switch rapidly due to the high driving capability of the bipolar transistor, and is used in various products such as gate arrays and memories because of its high speed. .
【０００５】[0005]
【発明が解決しようとする課題】一般のＬＳＩと同様
に、ＢｉＣＭＯＳ論理回路も種々多数の回路の高集積
化、大規模化が進んでいる。従って、ＢｉＣＭＯＳ論理
回路の出力配線が長距離にわたり隣接してレイアウトさ
れ、かつ隣接間容量もますます増加してくる。このＢｉ
ＣＭＯＳ論理回路の出力配線が隣接することにより、隣
接する配線間容量が問題を起こすことを図５を用いて説
明する。As in the case of a general LSI, BiCMOS logic circuits are also becoming more highly integrated and larger in scale. Therefore, the output wirings of the BiCMOS logic circuit are laid out adjacently over a long distance, and the capacitance between the adjacent wirings is further increased. This Bi
With reference to FIG. 5, the fact that output wirings of a CMOS logic circuit are adjacent to each other will cause a problem of capacitance between adjacent wirings.
【０００６】図５は、横軸に時間、縦軸に二つのＢｉＣ
ＭＯＳ論理回路の出力電圧を示している。図５におい
て、１２は図４に示したＢｉＣＭＯＳ論理回路であるイ
ンバータ回路の「Ｈ」レベル状態の出力電圧を示し、１
３は他方のＢｉＣＭＯＳ論理回路の出力電圧を示してい
る。他方のＢｉＣＭＯＳ論理回路の出力電圧がほぼＧＮ
Ｄレベルの「Ｌ」状態から、時間ｔ1 で急速に「Ｈ」レ
ベル状態へ変化した場合、出力電圧１２は、配線間容量
により、ほぼ（ＶＣＣ−０．６）Ｖに保持している電圧
が持ち上げられる。この持ち上げられた電圧は、ＢｉＣ
ＭＯＳ論理回路では、正常なほぼ（ＶＣＣ−０．６）Ｖ
にもどすことができず、長期にわたり本来とは異なる
「Ｈ」レベル状態の電圧を保持し続けることになる。FIG. 5 shows time on the horizontal axis and two BiCs on the vertical axis.
The output voltage of the MOS logic circuit is shown. In FIG. 5, reference numeral 12 denotes an "H" level output voltage of the inverter circuit which is the BiCMOS logic circuit shown in FIG.
Reference numeral 3 denotes the output voltage of the other BiCMOS logic circuit. The output voltage of the other BiCMOS logic circuit is almost GN
When the D level changes from the “L” state to the “H” level state rapidly at time t 1 , the output voltage 12 is substantially equal to (VCC−0.6) V due to the capacitance between wirings. Is lifted. This raised voltage is BiC
In a MOS logic circuit, a normal (VCC-0.6) V
Therefore, the voltage of the “H” level state different from the original state is maintained for a long time.
【０００７】以上説明したように、従来のＢｉＣＭＯＳ
論理回路では、出力配線の隣接する回路が動作時、本来
の「Ｈ」レベル、つまりほぼ（ＶＣＣ−０．６）Ｖが保
持できなくなり、不安定な「Ｈ」レベル状態となる欠点
があった。As described above, the conventional BiCMOS
The logic circuit has a drawback that when the circuit adjacent to the output wiring operates, the original "H" level, that is, almost (VCC-0.6) V cannot be held, and the state becomes unstable "H" level. .
【０００８】本発明の目的は、前記の欠点を除去するこ
とにより、隣接出力配線信号の影響で「Ｈ」レベル状態
が本来のレベル以上に持ち上げられ不安定となることの
ない、ＢｉＣＭＯＳ論理回路を提供することにある。An object of the present invention is to provide a BiCMOS logic circuit which eliminates the above-mentioned drawbacks so that the "H" level state is not raised to an original level or becomes unstable due to the influence of an adjacent output wiring signal. To provide.
【０００９】[0009]
【課題を解決するための手段】本発明は、高電圧電源と
接地電位間にそれぞれ接続され、ゲートが入力端子に接
続されたＣＭＯＳインバータと、縦続接続された二つの
ＮＰＮバイポーラトランジスタから構成され共通接続点
が出力端子に接続された出力回路とを含むＢｉＣＭＯＳ
論理回路において、ソースが前記高電圧電源にドレイン
が前記出力端子にゲートが前記入力端子にそれぞれ接続
されたＰチャネルＭＯＳトランジスタを含むことを特徴
とする。The present invention comprises a CMOS inverter connected between a high voltage power supply and a ground potential and having a gate connected to an input terminal, and two NPN bipolar transistors connected in cascade. BiCMOS including output circuit having connection point connected to output terminal
In the logic circuit, a P-channel MOS transistor having a source connected to the high-voltage power supply, a drain connected to the output terminal, and a gate connected to the input terminal is included.
【００１０】また、本発明は、前記ＰチャネルＭＯＳト
ランジスタのソースが前記高電圧電源に代えて接続され
た定電圧回路を含むことを特徴とする。Further, the present invention is characterized in that a source of the P-channel MOS transistor includes a constant voltage circuit connected in place of the high voltage power supply.
【００１１】また、本発明は、前記定電圧回路は、一端
が前記高電圧電源に他端が前記ＰチャネルＭＯＳトラン
ジスタのソースにそれぞれ接続された第一の抵抗と、一
端が第一の抵抗の他端に他端が接地電位にそれぞれ接続
された第二の抵抗とを含むことが好ましい。Further, in the present invention, the constant voltage circuit preferably includes a first resistor having one end connected to the high voltage power supply and the other end connected to the source of the P-channel MOS transistor, and one end having the first resistor. Preferably, the other end includes a second resistor having the other end connected to the ground potential.
【００１２】[0012]
【作用】出力回路に接続されたＰチャネルＭＯＳトラン
ジスタは、出力端子が「Ｈ」レベル状態になると「オ
ン」し、出力端子のレベルを強制的にほぼＶＣＣレベル
の一定電圧に保持し続ける。The P-channel MOS transistor connected to the output circuit is turned "ON" when the output terminal attains the "H" level, and forcibly keeps the level of the output terminal at a constant voltage of approximately VCC level.
【００１３】従って、隣接出力配線信号の影響で出力端
子の「Ｈ」レベル状態が不安定となることはない。Therefore, the "H" level state of the output terminal does not become unstable due to the influence of the adjacent output wiring signal.
【００１４】さらに、ＰチャネルＭＯＳトランジスタの
ソースを高電圧電源（ＶＣＣ）ではなく、例えば、（Ｖ
ＣＣ−０．６）Ｖの出力電圧を有する定電圧回路に接続
することで、始めから変化を受けないで（ＶＣＣ−０．
６）Ｖの「Ｈ」レベル状態を保持することができる。Further, the source of the P-channel MOS transistor is set to, for example, (V) instead of the high voltage power supply (VCC).
By connecting to a constant voltage circuit having an output voltage of (CC-0.6) V, there is no change from the beginning (VCC-0.
6) The "H" level state of V can be maintained.
【００１５】なお、この定電圧回路は高電圧電源と接地
電位間に接続された分割抵抗により簡単に実現できる。The constant voltage circuit can be easily realized by a dividing resistor connected between the high voltage power supply and the ground potential.
【００１６】[0016]
【実施例】以下、本発明の実施例について説明する。Embodiments of the present invention will be described below.
【００１７】図１は本発明の第一実施例を示す回路図
で、インバータ回路を示す。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, showing an inverter circuit.
【００１８】本第一実施例のインバータ回路は、高電圧
電源ＶＣＣと接地電位ＧＮＤ間にそれぞれ接続され、Ｐ
チャネルＭＯＳトランジスタＱ1 とＮチャネルＭＯＳト
ランジスタＱ2 から構成され、共通接続されたゲートが
入力端子ＩＮに接続されたＣＭＯＳインバータと、縦続
接続された二つのＮＰＮバイポーラトランジスタＱ4お
よびＱ5 から構成され、共通接続点が出力端子ＯＵＴに
接続されＮＰＮバイポーラトランジスタＱ4 のベースが
ＰチャネルＭＯＳトランジスタＱ1 とＮチャネルＭＯＳ
トランジスタＱ2 の共通接続点に接続された出力回路
と、ドレインが出力端子ＯＵＴに接続されソースが抵抗
Ｒ1 を介して接地電位ＧＮＤに接続されるとともにＮＰ
ＮバイポーラトランジスタＱ5 のベースに接続されゲー
トが入力端子ＩＮに接続されたＮチャネルＭＯＳトラン
ジスタＱ3 とを含み、さらに、本発明の特徴とするとこ
ろの、ソースが高電圧電源ＶＣＣにドレインが出力端子
ＯＵＴにゲートが入力端子ＩＮにそれぞれ接続されたＰ
チャネルＭＯＳトランジスタＱ6 を含んでいる。すなわ
ち、本第一実施例は、図４の従来例に対して、Ｐチャネ
ルＭＯＳトランジスタＱ6 を付加したものである。The inverter circuit according to the first embodiment is connected between a high voltage power supply VCC and a ground potential GND, respectively.
Consists channel MOS transistor Q 1, N-channel MOS transistor Q 2, and CMOS inverters commonly connected gates are connected to the input terminal IN, is composed of two NPN bipolar transistors Q 4 and Q 5 connected in cascade , The common connection point is connected to the output terminal OUT, and the base of the NPN bipolar transistor Q 4 is a P-channel MOS transistor Q 1 and an N-channel MOS transistor.
And connected to the output circuit to the common connection point of the transistors Q 2, together with the drain source connected to the output terminal OUT is connected to the ground potential GND via the resistor R 1 NP
And a N bipolar transistor Q N-channel MOS transistor Q 3 having its gate connected to the base is connected to the input terminal IN of 5, furthermore, the it is an aspect of the present invention, source drain output to a high voltage power supply VCC P whose gate is connected to the input terminal IN at the terminal OUT
It includes a channel MOS transistor Q 6. That is, the first embodiment book, the conventional example of FIG. 4, it is obtained by adding a P-channel MOS transistor Q 6.
【００１９】次に、本第一実施例の動作について説明す
る。Next, the operation of the first embodiment will be described.
【００２０】入力端子ＩＮが「Ｈ」レベルの場合、Ｎチ
ャネルＭＯＳトランジスタＱ2 とＱ3 、およびＮＰＮバ
イポーラトランジスタＱ5 が「オン」し、出力端子ＯＵ
ＴはほぼＧＮＤレベルの「Ｌ」レベル状態となる。入力
端子ＩＮが「Ｌ」レベルの場合、ＰチャネルＭＯＳトラ
ンジスタＱ1 とＱ6 、およびＮＰＮバイポーラトランジ
スタＱ4 が「オン」し、出力端子ＯＵＴは「Ｈ」レベル
となる。[0020] When the input terminal IN is at "H" level, N-channel MOS transistor Q 2 and Q 3, and NPN bipolar transistor Q 5 is turned "on", the output terminal OU
T is substantially in the “L” level state of the GND level. When the input terminal IN is at "L" level. Therefore, P channel MOS transistor Q 1, Q 6, and the NPN bipolar transistor Q 4 is turned "on", the output terminal OUT becomes "H" level.
【００２１】この論理回路の出力端子ＯＵＴが「Ｌ」レ
ベル状態から「Ｈ」レベル状態への遷移を詳しく説明す
ると、入力端子ＩＮが「Ｈ」レベル状態から「Ｌ」レベ
ル状態へ移ることにより、ＮチャネルＭＯＳトランジス
タＱ2 とＱ3 およびＮＰＮバイポーラトランジスタＱ5
が「オフ」する。そして、ＰチャネルＭＯＳトランジス
タＱ1 とＮＰＮバイポーラトランジスタＱ4 が「オン」
することで、ＮＰＮバイポーラトランジスタＱ4 の高駆
動能力により急速に「Ｌ」レベル状態からほぼ（ＶＣＣ
−０．６）Ｖの「Ｈ」レベル状態へ変化し、さらに、Ｐ
チャネルＭＯＳトランジスタＱ6 の「オン」により出力
端子ＯＵＴはほぼＶＣＣレベルとなる。The transition of the output terminal OUT of the logic circuit from the "L" level state to the "H" level state will be described in detail. The input terminal IN changes from the "H" level state to the "L" level state. N channel MOS transistors Q 2 and Q 3 and NPN bipolar transistor Q 5
Turns off. Then, P-channel MOS transistor Q 1 and the NPN bipolar transistor Q 4 is "on"
Doing, almost rapidly from "L" level state by high drive capability of the NPN bipolar transistor Q 4 (VCC
−0.6) V changes to the “H” level state,
The output terminal OUT by "on" channel MOS transistor Q 6 is substantially VCC level.
【００２２】出力端子ＯＵＴがほぼＶＣＣレベルとなっ
ている状態で、隣接出力配線信号が図５の１２に示すよ
うに急速に変化し、配線間容量により持ち上げられて
も、「オン」しているＰチャネルＭＯＳトランジスタＱ
6 により、出力端子ＯＵＴの「Ｈ」レベル状態の電圧は
急速にほぼＶＣＣレベルとなる。When the output terminal OUT is almost at the VCC level, the adjacent output wiring signal changes rapidly as shown at 12 in FIG. 5 and remains "ON" even if it is lifted by the capacitance between the wirings. P channel MOS transistor Q
Due to 6 , the voltage of the output terminal OUT in the “H” level state rapidly becomes almost the VCC level.
【００２３】すなわち、本第一実施例のインバータ回路
においては、出力配線の隣接する信号が動作しても、本
来の「Ｈ」レベル状態、つまりほぼＶＣＣレベルを保持
でき、安定な出力電圧となることができる。That is, in the inverter circuit according to the first embodiment, the original "H" level state, that is, almost the VCC level can be maintained even when the signal adjacent to the output wiring operates, and a stable output voltage is obtained. be able to.
【００２４】図２は本発明の第二実施例を示す回路図
で、インバータ回路を示す。FIG. 2 is a circuit diagram showing a second embodiment of the present invention, showing an inverter circuit.
【００２５】本第二実施例は、図１の第一実施例におい
て、ＰチャネルＭＯＳトランジスタのソースの接続を高
電圧電源ＶＣＣから、本発明の特徴とするところの、所
定の出力電圧を有する定電圧回路１０へ代えたものであ
る。The second embodiment differs from the first embodiment in FIG. 1 in that the connection of the source of the P-channel MOS transistor is changed from the high voltage power supply VCC to the constant voltage having a predetermined output voltage, which is a feature of the present invention. The voltage circuit 10 is replaced.
【００２６】図１の第一実施例によると、出力端子ＯＵ
Ｔの「Ｈ」レベルの電位は、ほぼＶＣＣレベルに保持さ
れ、ＰチャネルＭＯＳトランジスタＱ6 がない場合の本
来のほぼ（ＶＣＣ−０．６）Ｖレベルとは異なってい
る。According to the first embodiment of FIG. 1, the output terminal OU
The potential of "H" level of the T is held substantially VCC level is different from the original approximately (VCC-0.6) V level in the absence of a P-channel MOS transistor Q 6.
【００２７】ところが、本第二実施例において、定電圧
回路１０の出力電圧を（ＶＣＣ−０．６）Ｖと設定する
ことにより、たとえ隣接配線の影響があったとしても、
常に出力端子ＯＵＴの「Ｈ」レベルを（ＶＣＣ−０．
６）Ｖに保持することができるようになる。However, in the second embodiment, by setting the output voltage of the constant voltage circuit 10 to (VCC-0.6) V, even if there is an influence of the adjacent wiring,
Always keep the “H” level of the output terminal OUT at (VCC-0.
6) It can be held at V.
【００２８】図３は本発明の第三実施例を示す回路図
で、インバータ回路を示す。FIG. 3 is a circuit diagram showing a third embodiment of the present invention, showing an inverter circuit.
【００２９】本第三実施例は、図２の第二実施例におい
て、本発明の特徴とするところの、定電圧回路１０を、
一端が高電圧電源ＶＣＣに他端がＰチャネルＭＯＳトラ
ンジスタＱ6 のソースにそれぞれ接続された第一の抵抗
Ｒ3 と、一端が抵抗Ｒ3 の他端に他端が接地電位ＧＮＤ
にそれぞれ接続された第二の抵抗Ｒ2 とを含み構成した
ものである。The third embodiment differs from the second embodiment shown in FIG. 2 in that the constant voltage circuit 10 which is a feature of the present invention is
First resistor and R 3, one end and the other end to the other end with the ground potential GND of the resistor R 3 having one end and the other end to the high voltage power supply VCC is connected to the source of P-channel MOS transistor Q 6
And a second resistor R 2 connected to the second resistor R 2 .
【００３０】一例として抵抗Ｒ3 が１ＫΩ、抵抗Ｒ2 が
７．３ＫΩおよびＶＣＣが５Ｖの場合、接点１１の電圧
は、（７．３×５）／（７．３＋１）≒４．４Ｖとな
る。As an example, when the resistance R 3 is 1 KΩ, the resistance R 2 is 7.3 KΩ, and VCC is 5 V, the voltage at the contact 11 is (7.3 × 5) / (7.3 + 1) ≒ 4.4 V. .
【００３１】本第三実施例の出力端子ＯＵＴの「Ｈ」レ
ベルは、この場合ほぼ（ＶＣＣ−０．６）Ｖの４．４Ｖ
の電位となっており、隣接出力配線信号が図５に示すよ
うに急速に変化して配線間容量により持ち上げられて
も、「オン」しているＰチャネルＭＯＳトランジスタＱ
6 により、出力端子ＯＵＴの「Ｈ」レベル状態の電圧は
急速にほぼ（ＶＣＣ−０．６）Ｖの電圧となり、論理回
路の「Ｈ」レベル状態の出力電圧はほぼ（ＶＣＣ−０．
６）Ｖの電圧を保持し続けることになる。The "H" level of the output terminal OUT of the third embodiment is approximately (VCC-0.6) V, that is, 4.4V.
The potential of the adjacent output wiring changes rapidly as shown in FIG. 5 and is raised by the capacitance between the wirings.
As a result, the voltage of the output terminal OUT in the "H" level state rapidly becomes almost (VCC-0.6) V, and the output voltage of the logic circuit in the "H" level state is almost (VCC-0.
6) The voltage of V is maintained.
【００３２】[0032]
【発明の効果】以上説明したように、本発明は、ＢｉＣ
ＭＯＳ論理回路において、論理回路が「Ｈ」レベル状態
時に「オン」するトランジスタを論理回路の出力に片方
の端子、他方の端子を高電圧電源または定電圧回路に接
続することにより、隣接出力配線信号が動作してもその
影響をうけることなく安定した「Ｈ」レベル状態を保持
することができる優れた効果がある。As described above, according to the present invention, BiC
In a MOS logic circuit, a transistor that is turned "ON" when the logic circuit is at "H" level is connected to one terminal of the output of the logic circuit, and the other terminal is connected to a high voltage power supply or a constant voltage circuit, so that an adjacent output wiring signal is output. Has an excellent effect that a stable "H" level state can be maintained without being affected by the operation.
【図１】本発明の第一実施例を示す回路図。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第二実施例を示す回路図。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図３】本発明の第三実施例を示す回路図。FIG. 3 is a circuit diagram showing a third embodiment of the present invention.
【図４】従来例を示す回路図。FIG. 4 is a circuit diagram showing a conventional example.
【図５】隣接出力配線の影響による出力電圧の変化を示
すタイミイグ図。FIG. 5 is a timing chart showing a change in output voltage due to the influence of an adjacent output wiring.
１０ 定電圧回路 １１ 接点 １２、１３ 出力電圧特性 ＧＮＤ 接地電位 ＩＮ 入力端子 ＯＵＴ 出力端子 Ｑ1 、Ｑ6 ＰチャネルＭＯＳトランジスタ Ｑ2 、Ｑ3 ＮチャネルＭＯＳトランジスタ Ｑ4 、Ｑ5 ＮＰＮバイポーラトランジスタ ＶＣＣ 高電圧電源10 constant voltage circuit 11 contacts 12 and 13 output voltage characteristic GND ground IN input terminal OUT output terminal Q 1, Q 6 P-channel MOS transistors Q 2, Q 3 N-channel MOS transistors Q 4, Q 5 NPN bipolar transistor VCC high voltage Power supply
Claims (3)
され、ゲートが入力端子に接続されたＣＭＯＳインバー
タと、縦続接続された二つのＮＰＮバイポーラトランジ
スタから構成され共通接続点が出力端子に接続された出
力回路とを含むＢｉＣＭＯＳ論理回路において、 ソースが前記高電圧電源にドレインが前記出力端子にゲ
ートが前記入力端子にそれぞれ接続されたＰチャネルＭ
ＯＳトランジスタを含むことを特徴とするＢｉＣＭＯＳ
論理回路。1. A CMOS inverter having a gate connected to an input terminal and a cascade-connected two NPN bipolar transistors connected between a high voltage power supply and a ground potential, and a common connection point connected to an output terminal. A P-channel M circuit having a source connected to the high-voltage power supply, a drain connected to the output terminal, and a gate connected to the input terminal.
BiCMOS including an OS transistor
Logic circuit.
いて、 前記ＰチャネルＭＯＳトランジスタのソースが前記高電
圧電源に代えて接続された定電圧回路を含むことを特徴
とするＢｉＣＭＯＳ論理回路。2. The BiCMOS logic circuit according to claim 1, wherein a source of said P-channel MOS transistor includes a constant voltage circuit connected in place of said high voltage power supply.
源に他端が前記ＰチャネルＭＯＳトランジスタのソース
にそれぞれ接続された第一の抵抗と、一端が第一の抵抗
の他端に他端が接地電位にそれぞれ接続された第二の抵
抗とを含む請求項２に記載のＢｉＣＭＯＳ論理回路。3. The constant voltage circuit includes a first resistor having one end connected to the high voltage power supply and the other end connected to the source of the P-channel MOS transistor, and one end connected to the other end of the first resistor. 3. The BiCMOS logic circuit according to claim 2, further comprising a second resistor having an end connected to the ground potential.
Priority Applications (1)
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| JP03243733A JP3082340B2 (en) | 1991-09-24 | 1991-09-24 | BiCMOS logic circuit |
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| JPH0629828A JPH0629828A (en) | 1994-02-04 |
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