JP3075158B2 - 半導体パッケージ基板の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体パッケージ基
板の製造方法に関し、より詳しくは、ボンディングフィ
ンガーの部分が階段状の多段構造を有するものであっ
て、ＰＧＡ（Pin Grid Array）、ＢＧＡ（Ball Grid Ar
ray ）、ＰＬＣＣ（PlasticLeadless Chip Carrier)、
ＱＦＰ（Quad Flat Package ）などのような半導体パッ
ケージ基板の製造方法に関する。

【０００２】

【従来の技術】半導体パッケージ基板として、ＰＧＡ基
板を例にして、従来技術について以下に説明する。

【０００３】従来のＰＧＡとしては、以下のようにして
製造される樹脂製のものが、一般的によく使用されてい
る。すなわち、図21に示すように、ガラス基材エポキシ
樹脂積層板などの基材２に、あらかじめ内層回路パター
ン１とこの内層回路パターン１に連続するボンディング
フィンガー５とから成る回路パターンを形成して準備す
る。そして、この基材２を他の基材20と共に接着シート
21であるプリプレグを介してピンラミネート方式により
積層し、熱圧プレスによって成形一体化して、図22に示
すような基板を得ている。このとき、それぞれの基材
２、基材20および接着シート21には、下側の基材２に形
成されているボンディングフィンガー５の部分を露出さ
せるために、上側ほど大きい略方形の窓が設けられてい
るので、一体化されたＰＧＡ基板には、段部３が階段状
に形成され、この段部３の平面部にボンディングフィン
ガー５が露出した多段構造となっている。

【０００４】そして、この一体化された基板にスルーホ
ールめっき、ニッケルめっき、金メッキを施すととも
に、端子ピン24を圧入して立設し、図23に示すＰＧＡ基
板として完成させている。

【０００５】さらに、このＰＧＡ基板に半導体チップを
実装し、金線ワイヤーボンデンィングを行い、ボンディ
ングフィンガー５と半導体チップとを金線ワイヤー30に
よって接続して図24の（ａ）状態としたのち、樹脂封止
などを行って、半導体パッケージとしてのＰＧＡを完成
させている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
従来例にあっては、多層となる個々の基材２間で成形後
に、位置ズレが発生していることがある。これは、成形
時の材料の寸法変化（のび、ちぢみ、反り等）が大きい
場合や、ピンに各基材２を挿入した時の基準穴とピンと
のはめ合い公差が大きい場合に生じるものであって、上
下のボンディングフィンガー５の合い精度で通常±100
〜200 μｍ程度のばらつきが生じてしまうのである。

【０００７】このような多段構造のＰＧＡの場合、上述
のように上下のボンディングフィンガー５の合い精度が
悪いと、図24の（ｂ）にこのボンディングフィンガー５
の部分を拡大して示すように、所定の位置に上段のボン
ディングフィンガー５が存在しないため、金線ワイヤー
30がボンディングフィンガー５に接続されなくなるとい
う問題がある。

【０００８】以上のような問題点については、ボンディ
ングフィンガー５が階段状の多段構造を有するものにあ
っては避けることができないものであって、セラミック
ス製のＰＧＡであっても同様であり、さらに、ＢＧＡ、
ＰＬＣＣ、ＱＦＰ等の半導体パッケージにあっても、上
下のボンディングフィンガーの位置ズレのために、金線
ワイヤーがボンディングフィンガーに接続されなくなる
可能性がある。

【０００９】本発明は、以上のような問題点を解決する
ためになされたものであり、その目的は、ボンディング
フィンガーとなる回路パターンが精密で多段構造を有す
るＰＧＡ、ＢＧＡ、ＰＬＣＣまたはＱＦＰ等の半導体パ
ッケージ基板において、各段のボンディングフィンガー
の合い精度の良い半導体パッケージ基板の製造方法の提
供にある。

【００１０】

【課題を解決するための手段】

【００１１】請求項１記載の発明の半導体パッケージ基
板の製造方法は、下記（１）〜（３）の工程を順に行う
ことを特徴として構成している。 （１）中心部に半導体チップの台座部４を形成した基材
20と、この台座部４の周囲に配される内層回路パターン
１を形成した複数の基材２とをそれぞれ形成する工程。

【００１２】（２）上記それぞれの基材２、20を、台座
部４を形成した基材20を最下層として積層一体化させる
とともに、内層回路パターン１の内側の接続部を露出さ
せる段部３をそれぞれの基材２について形成して、中心
部が最も低くなるような階段状に形成する工程。

【００１３】（３）上記段部４の平面部に内層回路パタ
ーン１に接続するボンディングフィンガー５を形成する
ともに、スルーホールめっきを行う工程。

【００１４】このような半導体パッケージ基板の製造方
法によれば、ボンディングフィンガー５の部分の回路形
成が積層一体化後であるので、積層一体化による基材２
の位置ズレがあっても、この位置ズレを考慮して正確な
位置にボンディングフィンガー５を回路形成することが
できる。

【００１５】請求項２記載の発明は、請求項１記載の発
明において、位置ズレのある内層回路パターン１とボン
ディングフィンガー５とを、斜め回路パターン６を回路
形成して接続することを特徴として構成している。

【００１６】このような半導体パッケージ基板の製造方
法によれば、斜め回路パターン６によって正確な位置に
回路形成されたボンディングフィンガー５が位置ズレの
ある内層回路パターン１と接続されている。

【００１７】請求項３記載の発明は、請求項１記載の発
明において、位置ズレのある内層回路パターン１とボン
ディングフィンガー５とを、ボンディングフィンガー５
の線幅を内層回路パターン１と異ならせて回路形成して
接続することを特徴として構成している。

【００１８】このような半導体パッケージ基板の製造方
法によれば、正確な位置に回路形成されたボンディング
フィンガー５の線幅が広いかまたは狭いので、位置ズレ
のある内層回路パターン１と確実に接続されている。

【００１９】請求項４記載の発明は、請求項１ないし３
のいずれかに記載の発明において、同時に上下の基材２
のボンディングフィンガー５を回路形成することを特徴
として構成している。

【００２０】このような半導体パッケージ基板の製造方
法によれば、上下のそれぞれの基材２すべてに位置ズレ
補正を行って、正確な位置にボンディングフィンガー５
を形成することができる。

【００２１】請求項５記載の発明は、請求項１ないし３
のいずれかに記載の発明において、スルーホールめっき
とボンディングフィンガー５とをパターンメッキ工法に
よって同時に形成することを特徴として構成している。

【００２２】このような半導体パッケージ基板の製造方
法によれば、回路形成工程が短縮されている。

【００２３】

【発明の実施の形態】本発明の一つの実施の形態を以下
に説明する。

【００２４】この実施の形態の半導体パッケージ基板
は、多層成形などの積層一体化工程を経て形成され、ボ
ンディングフィンガー５のパターンが精密で多段構造と
なるような半導体パッケージ基板である。そして、この
ような半導体パッケージ基板において、積層一体化のあ
とに、ボンディングフィンガー５が回路形成されること
を特徴としているものである。

【００２５】以下にさらに詳しく述べると、まず、実装
される半導体チップが配設されるべき中心部を空けて、
この中心部の周囲に配される内層回路パターン１を基材
２に形成する。基材２としては、エポキシ樹脂もしくは
ポリイミド樹脂などによる積層板、樹脂フイルム、樹脂
シートまたはセラミックスシートなど、種々の絶縁材料
を用いることができる。また、最上段の基材20には、ス
ルーホール25のためのランドパターンを形成し、最下段
の基材20には、半導体チップの台座部４を形成してい
る。

【００２６】次に、以上の内層回路パターン１が形成さ
れた基材２とその他の基材20またはエポキシ樹脂、ポリ
イミド樹脂などのプリプレグに代表されるような接着シ
ート21等を組み合わせて積層し、熱圧成形などの手法に
よって積層一体化させる。そして、このようにして多層
化された基板に対して、内層回路パターン１の内側の接
続部1aを露出させる段部３をそれぞれの基材２について
形成して、半導体チップの台座部４となる中心部が最も
低くなるような階段状に形成する。この場合、あらかじ
め、それぞれの基材２、最上段に配される基材20または
接着シート21の中心部をくり抜いて窓を明け、この窓を
下段にいくほど小さく形成して、最下段となる部分が最
も小さくなるようにすることが好ましい。しかし、機械
的に加工するなどの手法によることも可能である。ま
た、基材２は少なくとも複数使用される。

【００２７】そして、上記段部３の平面部に内層回路パ
ターン１に接続するボンディングフィンガー５を回路形
成するともに、スルーホールめっき、ボンディング用金
めっきなどの工程を行って、半導体パッケージ基板を完
成することができる。ボンディングフィンガー５の回路
形成は、パターンめっき法、サブトラクティブ法などの
よく知られた方法によって行うことができる。

【００２８】

【実施例】本発明の具体的な実施例を以下に詳述する。
実施例１を図１ないし図６に基づいて以下に説明する。
図１はこの実施例の半導体パッケージ基板を構成する各
材料の組み合わせを示す斜視図である。この図に示すよ
うに、この半導体パッケージ基板は、回路形成された４
枚のガラス布基材エポキシ樹脂銅張積層板を基材２また
は基材20とし、これらの基材２、基材20の間に接着シー
ト21であるエポキシ樹脂含浸ガラスクロス（プリプレ
グ）を介して積層し、一体化させて形成されるものであ
る。

【００２９】略方形の基材２には、外側のスルーホール
用ランド1bから内側方向へ向かう配線が、外周部に内層
回路パターン１として回路形成されている。また、同形
状の基材20は配線を有せずに、スルーホール用ランド1b
または半導体チップの積載される台座部４ろなるベタの
回路パターン1cを中心部に有するものである。これらの
基材２、基材20および接着シート21には、四隅に基準孔
22が明けられ、最下層の基材20を除いて中央部に略方形
の窓が明けられている。これらの各材料の中心部に明け
られた略方形の窓は、内層回路パターン１の内側の接続
部1aを露出させて、この接続部1aの内側に接続されるボ
ンディングフィンガー５を回路形成するためのものであ
る。図に示すように、この窓は各材料を組み合わせて積
層一体化されたときに、半導体チップの台座部４となる
中心部が最も低い階段状となるように、最上段の窓が一
番大きく、順に小さくなるように形成されている。すな
わち、内層回路パターン１の内側の接続部1aを露出させ
る段部３をそれぞれの基材２について形成して、半導体
チップの台座部４となる中心部が最も低くなるような階
段状に形成しているのである。

【００３０】それぞれの基材２または基材20に形成され
る回路パターンの銅箔厚みは18μｍであり、これらの基
材２および基材20の厚みは１ｍｍである。基材２にはボ
ンディングフィンガー５の回路形成を行わず、この部分
をベタ回路1dとしている。そして、上の基材２または基
材20の窓から露出する部分には、内層回路パターン１の
内側の接続部1aとこのベタ回路1dとが露出するように形
成している。

【００３１】また、段部３の立ち面3a全面にはラップア
ラウンド回路部７を形成し、裏面との電気的接続を行っ
ている。

【００３２】図２に示す（Ａ）の図は、上記の各材料を
多層成形して、積層一体化した状態の基板を示す斜視図
である。上記の各材料がピンをそれそれの基準穴に挿入
して位置を合わせて順に積層され、多層成形されること
によって、この（Ａ）の状態の基板が得られている。こ
の場合、真空プレスにより170℃で１時間の熱圧成形を
行って接着させている。この図に示す（Ｂ）の図は、こ
のような多層成形による基材２の位置ズレＤを模式的に
示した平面図である。想像線で示したボンディングフィ
ンガー５が、位置ズレＤのない場合の正規の位置を示し
ている。この位置ズレＤの大きさは、ベタ回路のコーナ
ー部に形成されている位置合わせ用マーク23をＣＣＤカ
メラで読み取ることによって知ることができる。このよ
うにして検知したボンディングフィンガー５を形成すべ
き正規の位置と、内層回路パターン１の接続部1aとの位
置の相対的位置関係に基づいて、ボンディングフィンガ
ー５の位置ズレＤの補正を行うことができる。

【００３３】以上のようにして積層一体化された基板の
各基材２、20の電気的接続および端子ピン24を挿入する
ために、ドリル加工によりφ0.3 ｍｍのスルーホール用
孔明け加工を行い、デスミア処理後、このスルーホール
用の孔内壁に化学銅めっき、電気銅めっきにより銅の成
膜を行ってスルーホール25を完成させている。

【００３４】図３はボンディングフィンガー５を回路形
成するために、レジスト26を塗布した状態を示してい
る。この図に示すように、基材２の露出した銅の部分に
錫、錫−鉛合金等の金属レジストまたは有機物の電着レ
ジスト等をレジスト26として施すことができる。このよ
うなレジスト26によれば、立体形状にもレジスト形成が
容易である。錫または錫−鉛合金は無電解めっきまたは
電気めっきにて１〜２μｍ程度の厚みに形成するとよ
い。また、電着レジストは５μｍ程度の厚みに形成する
とよい。有機物の電着レジストが感光性レジストの場
合、全面を感光させている。

【００３５】図４は上記レジスト６を施した基板にレー
ザ照射を行っている状態を示している。Ｎｄ−ＹＡＧレ
ーザを用いて、不要な部分のレジスト６を除去している
のである。この場合のボンディングフィンガー５の部分
にレジスト６を残す作業は、前述したワイヤーボンディ
ング５を形成すべき正規の位置と内層回路パターン１の
接続部1aとの位置の相対的位置関係に基づいて行う。す
なわち、ボンディングフィンガー５と内層回路パターン
１とを、図５の（Ｂ）に示す斜め回路パターン６によっ
て、偏位した位置関係に接続するようにレーザの照射を
行っている。

【００３６】上記レーザ照射ののち、露出した部分の銅
を化学的エッチングにより除去している。この場合、金
属レジストではアルカリエッチング、有機物のレジスト
では、塩化第２銅もしくは塩化第２鉄のエッチングを行
っている。

【００３７】図５は上記エッチングののち、レジスト６
を剥離した状態を示し、（Ａ）は斜視図、（Ｂ）は段部
３の拡大斜視図、（Ｃ）は段部３の拡大平面図を示して
いる。この図の基板は、段部３の立ち面3aのラップアラ
ウンド回路部７とボンディングフィンガー５との距離が
一定になるように、平面部にもラップアラウンド回路部
７を延設して形成している。

【００３８】図６はこの実施例の半導体パッケージ基板
の完成状態を示している。この基板は上記図５の状態の
ものに、さらに銅回路部全面にニッケルめっき、金メッ
キを施し、端子ピン24をスルーホール25に圧入立設した
ＰＧＡ基板として完成させている。

【００３９】以上のように、この基板では、内層回路パ
ターン１とボンディングフィンガー５との位置ズレＤの
補正を行い、ボンディングフィンガー５を斜め回路パタ
ーン６によって接続して偏位させた位置に形成してい
る。したがって、ボンディングフィンガー５の位置精度
が非常に良く、上下のボンディングフィンガー５の合い
精度±１μｍを達成することができた。

【００４０】なお、上記の実施例はＰＧＡ基板一個を製
造する場合について示しているが、通常は生産効率の点
から、多数個取りできるように面付けした基板を作成
後、分割して生産性を向上させることもできる。

【００４１】実施例２を図７ないし図10に基づいて以下
に説明する。図７はこの実施例の半導体パッケージ基板
を構成する各材料の組み合わせを示す斜視図である。こ
の図に示すように、この半導体パッケージ基板は、実施
例１のものの基材２のうち下側の基材２のみが異なるも
のである。つまり、この下側の基材２には、積層一体化
の前にあらかじめ内層回路パターン１とボンディングフ
ィンガー５とを偏位させずに接続した回路パターンを形
成したものを用いている。

【００４２】図８に示す（Ａ）の図は、上記の各材料を
実施例１と同様にして多層成形し、積層一体化した状態
の基板を示す斜視図である。また、（Ｂ）の図は、下側
の基材２に対する上側の基材２の位置ズレＤを模式的に
示した平面図であり、想像線で示したボンディングフィ
ンガー５が位置ズレＤのない場合の正規の位置を示して
いる。

【００４３】この場合の位置ズレＤの補正は、下側の基
材２にあらかじめ形成されているボンディングフィンガ
ー５の位置をＣＣＤカメラにて読み取り、上側の基材２
の内層回路パターン１との相対的位置関係を調べること
によって行われる。

【００４４】なお、スルーホール25は実施例１と同様に
して形成している。図９はボンディングフィンガー５を
回路形成するために、レジスト26を塗布した状態を示し
ている。

【００４５】この場合のレジスト26は、上記図９の状態
の基板の露出した銅の部分に有機物のポジ型の感光性レ
ジストを電着、ディップコート、スプレーコート、静電
コートまたはカーテンコートなどの手段で施している。
レジスト26は５μｍ程度の厚みに形成している。

【００４６】図10は上記レジスト26を施した基板にレー
ザ照射を行っている状態を示している。この場合、アル
ゴンレーザをガルバノミラーを用いて走査し、回路パタ
ーンとなる部分以外の部分のレジスト26に照射し、露光
としている。また、この場合、ボンディングフィンガー
５の線幅は、実施例１における図５の（Ｃ）に対応する
図である図11に示すように、内層回路パターン１の内側
における接続部1aの線幅よりも大とすることで、これら
の接続を確実なものにしている。また、図８に示したよ
うな位置ズレＤの補正を行うことによって、この接続を
さらにより確実なものとしている。

【００４７】上記レーザ照射ののち、現像を行い、レー
ザを照射した部分（回路パターンとならない部分）のレ
ジスト26を除去し、露出した部分の銅を塩化第２銅また
は塩化第２鉄による化学的エッチングにより除去してい
る。

【００４８】こののち、実施例１と同様の作業を行い、
図５〜図６に示したようなＰＧＡ基板を完成させてい
る。

【００４９】以上のように、このＰＧＡ基板では、内層
回路パターン１よりボンディングフィンガー５の線幅を
広く形成するとともに、内層回路パターン１とボンディ
ングフィンガー５との位置ズレＤの補正を行っているの
で、ボンディングフィンガー５の位置精度が非常に良
く、上下のボンディングフィンガー５の合い精度±０．
５μｍを達成することができた。

【００５０】実施例３を図12ないし図20に基づいて以下
に説明する。図12はこの実施例の半導体パッケージ基板
を構成する各材料の組み合わせを示す斜視図であり、図
13ないし図20は各工程の基板の状態を示した図であっ
て、図13ないし図16または図20は斜視図であり、図17ま
たは図18の（Ａ）は斜視図、（Ｂ）は断面図であり、図
19の（Ａ）は斜視図、（Ｂ）は要部を拡大した斜視図、
（Ｃ）は同要部の平面図、（Ｄ）は（Ａ）におけるＡ−
Ｏ断面図である。

【００５１】図12に示すように、この半導体パッケージ
基板は、実施例１のものとは、上下の基材２が異なり、
ボンディングフィンガー５が形成される部分に銅箔を有
しない状態に回路形成されたものを用いている。

【００５２】図13は、上記の各材料を実施例１と同様に
して多層成形して、積層一体化した状態の基板を示す斜
視図である。この場合、位置合わせ用マーク23は段部３
水平面の外周コーナーに形成されており、同様にＣＣＤ
カメラで読み取られ位置ズレＤの補正が行われる。

【００５３】こののち、図14に示すように、この基板全
面に厚さ0.5 μｍの無電解銅めっき27を施している。

【００５４】さらに、図15に示すように、レジスト26と
してこの基板全面に有機物のネガ型の電着レジストを施
している。この電着レジストは１５μｍの厚みに形成し
ている。

【００５５】さらに、図16に示すように、アルゴンレー
ザをガルバノミラーを用いて走査して、回路パターンと
なる部分のレジスト26に照射し、露光としている。この
場合、実施例２と異なり、内層回路パターン１の線幅
を、ボンディングフィンガー５の線幅よりも小さくなる
ようにすること、および位置ズレＤの補正を行うことに
よって、このボンディングフィンガー５と内層回路パタ
ーン１との接続をより確実なものとしている。

【００５６】また、この実施例では、段部３の立ち面3a
に60度程度の勾配をつけることで、この立ち面3aの部分
のレーザ照射を行いやすくしている。

【００５７】さらに、図17に示すようにアルゴンレーザ
照射後、現像を行い、レーザを照射されていない部分の
レジスト26を除去している。そして、図18に示すよう
に、露出した部分の無電解銅めっき27に電気めっきを行
って、電解銅めっき28を厚く形成している。さらに、残
っているレジスト26を剥離後、過硫酸アンモニウムによ
りソフトエッチングを行い、図19に示す状態の基板を得
ている。

【００５８】この図19の基板は、（Ｂ）または（Ｃ）に
示すように、実施例１または実施例２で述べた段部３の
立ち面3aのラップアラウンド回路部７を形成せず、図に
示すような線状回路部８としている。このような線状回
路部８とすることで、ラップアラウンド回路部７と比べ
て、のちに施される金メッキの量を少なくすることがで
きるとともに、ボンディングフィンガー５との絶縁距離
を大きく取ることができている。また、（Ｄ）に示すよ
うにソフトエッチングによって、レジスト26が剥離され
た無電解銅めっき27のみの部分は、この無電解銅めっき
27が剥離されて基板表面が露出した状態になっている。

【００５９】このあと、実施例１と同様の作業を行い、
図20に示すようなＰＧＡ基板を完成させている。

【００６０】この基板では、ボンディングフィンガー５
より内層回路パターン１の線幅を広く形成するととも
に、内層回路パターン１とボンディングフィンガー５と
の位置ズレＤの補正を行っているので、ボンディングフ
ィンガー５の位置精度が非常に良く、上下のボンディン
グフィンガー５の合い精度±０．６μｍを達成すること
ができた。

【００６１】

【発明の効果】請求項１記載の発明では、積層一体化に
よる基材の位置ズレがあっても、この位置ズレを考慮し
て正確な位置にボンディングフィンガーを回路形成する
ことができ、上下の正確な位置に形成されたボンディン
グフィンガーにボンディングミスなくワイヤーボンディ
ングを行うことができる。

【００６２】請求項２記載の発明では、正確な位置に回
路形成されたボンディングフィンガーを斜め回路パター
ンによって位置ズレのある内層回路パターンに接続する
ことができる。

【００６３】請求項３記載の発明では、正確な位置に回
路形成されたボンディングフィンガーを、このボンディ
ングフィンガーの線幅を回路パターンに対して広くかま
たは狭く形成して、位置ズレのある内層回路パターンに
確実に接続させることができる。

【００６４】請求項４記載の発明では、上下のそれぞれ
の基材すべてに位置ズレ補正を行って、正確な位置にボ
ンディングフィンガーを形成することができる。

【００６５】請求項５記載の発明では、スルーホールめ
っきとボンディングフィンガーとが同時に形成され、回
路形成工程が短縮されている。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体パッケージ基板を構
成する各材料の組み合わせを示す斜視図である。

【図２】同上実施例における積層一体化後の基板を示
し、（Ａ）は全体の斜視図であり、（Ｂ）は、この基板
について基材の位置ズレを模式的に示した平面図であ
る。

【図３】同上の基板にレジストを塗布した状態を示す斜
視図である。

【図４】同上の基板にレーザ照射を行っている状態を示
す斜視図である。

【図５】同上の基板をエッチング後にレジストを剥離し
た状態を示し、（Ａ）は斜視図、（Ｂ）は段部の拡大斜
視図、（Ｃ）は段部の拡大平面図を示している。

【図６】同上基板の半導体パッケージ基板としての完成
状態を示す斜視図である。

【図７】本発明の実施例２の半導体パッケージ基板を構
成する各材料の組み合わせを示す斜視図である。

【図８】同上実施例における積層一体化後の基板を示
し、（Ａ）は全体の斜視図であり、（Ｂ）は、この基板
について基材の位置ズレを模式的に示した平面図であ
る。

【図９】同上の基板にレジストを塗布した状態を示す斜
視図である。

【図１０】同上の基板にレーザ照射を行っている状態を
示す斜視図である。

【図１１】同上の基板をエッチング後にレジストを剥離
した状態における段部の拡大平面図である。

【図１２】本発明の実施例３の半導体パッケージ基板を
構成する各材料の組み合わせを示す斜視図である。

【図１３】同上実施例における積層一体化後の基板を示
す斜視図である。

【図１４】同上の基板の無電解めっき後の状態を示す斜
視図である。

【図１５】同上の基板にレジストを塗布した状態を示す
斜視図である。

【図１６】同上の基板にレーザ照射を行っている状態を
示す斜視図である。

【図１７】同上の基板を現像した状態を示し、（Ａ）は
斜視図であり、（Ｂ）は（Ａ）におけるＡ−Ｏ断面図で
ある。

【図１８】同上の基板に電解めっきを行った状態を示
し、（Ａ）は斜視図であり、（Ｂ）は（Ａ）におけるＡ
−Ｏ断面図である。

【図１９】同上の基板にソフトエッチングを行った状態
を示し、（Ａ）は斜視図であり、（Ｂ）は段部の拡大斜
視図、（Ｃ）は段部の拡大平面図、（Ｄ）は（Ａ）にお
けるＡ−Ｏ断面図である。

【図２０】同上基板の半導体パッケージ基板としての完
成状態を示す斜視図である。

【図２１】従来例の半導体パッケージ基板を構成する各
材料の組み合わせを示す斜視図である。

【図２２】同上従来例における積層一体化後の基板を示
す斜視図である。

【図２３】同上従来例における完成状態のＰＧＡ基板を
示す斜視図である。

【図２４】同上従来例における半導体パッケージ基板に
ワイヤーボンディングを行った状態を示し、（ａ）は全
体を示す斜視図、（ｂ）はボンディングフィンガーの部
分の拡大斜視図である。

【符号の説明】

１ 内層回路パターン ２ 基材 ３ 段部 ４ 台座部 ５ ボンディングフィンガー ６ 斜め回路パターン ７ ラップアラウンド回路部 ８ 線状回路部 20 基材 21 接着シート 22 基準孔 23 位置合わせ用マーク 24 端子ピン 25 スルーホール 26 レジスト 27 無電解銅めっき 28 電解銅めっき 30 金線ワイヤー

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−39445（ＪＰ，Ａ) 特開 平６−302716（ＪＰ，Ａ) 特開 平４−97548（ＪＰ，Ａ) 特開 平４−56152（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 23/12

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】下記（１）〜（３）の工程を順に行うこと
   を特徴とする半導体パッケージ基板の製造方法。 （１）中心部に半導体チップの台座部を形成した基材
   と、この台座部の周囲に配される内層回路パターンを形
   成した複数の基材とをそれぞれ形成する工程。 （２）上記それぞれの基材を、台座部を形成した基材を
   最下層として積層一体化させるとともに、内層回路パタ
   ーンの内側の接続部を露出させる段部をそれぞれの基材
   について形成して、中心部が最も低くなるような階段状
   に形成する工程。 （３）上記段部の平面部に内層回路パターンに接続する
   ボンディングフィンガーを形成するともに、スルーホー
   ルめっきを行う工程。
2. 【請求項２】位置ズレのある内層回路パターンとボンデ
   ィングフィンガーとを、斜め回路パターンを回路形成し
   て接続することを特徴とする請求項１記載の半導体パッ
   ケージ基板の製造方法。
3. 【請求項３】位置ズレのある内層回路パターンとボンデ
   ィングフィンガーとを、ボンディングフィンガーの線幅
   を内層回路パターンと異ならせて回路形成して接続する
   ことを特徴とする請求項６記載の半導体パッケージ基板
   の製造方法。
4. 【請求項４】同時に上下の基材のボンディングフィンガ
   ーを回路形成することを特徴とする請求項１ないし３の
   いずれかに記載の半導体パッケージ基板の製造方法。
5. 【請求項５】スルーホールめっきとボンディングフィン
   ガーとをパターンメッキ工法によって同時に回路形成す
   ることを特徴とする請求項１ないし３のいずれかに記載
   の半導体パッケージ基板の製造方法。