JP3074752B2 - Minimum displacement modulation wave demodulation circuit - Google Patents

Minimum displacement modulation wave demodulation circuit

Info

Publication number
JP3074752B2
JP3074752B2 JP03044254A JP4425491A JP3074752B2 JP 3074752 B2 JP3074752 B2 JP 3074752B2 JP 03044254 A JP03044254 A JP 03044254A JP 4425491 A JP4425491 A JP 4425491A JP 3074752 B2 JP3074752 B2 JP 3074752B2
Authority
JP
Japan
Prior art keywords
circuit
phase
clock
signal
multiplier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP03044254A
Other languages
Japanese (ja)
Other versions
JPH04262649A (en
Inventor
真也 村岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP03044254A priority Critical patent/JP3074752B2/en
Publication of JPH04262649A publication Critical patent/JPH04262649A/en
Application granted granted Critical
Publication of JP3074752B2 publication Critical patent/JP3074752B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、ディジタル衛星通信シ
ステムのクロック再生手段に利用する。特に、最小偏位
変調波(以下、MSKという。)変復調方式におけるク
ロック再生手段に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used for clock recovery means of a digital satellite communication system. In particular, the present invention relates to a clock recovery means in a minimum displacement modulation wave (hereinafter, referred to as MSK) modulation / demodulation method.

【0002】[0002]

【従来の技術】従来のMSK変調波を復調するMSK復
調回路のクロック再生手段を図4に示す。ただし、MS
K復調回路に入力されるIF信号の中心周波数をF0と
し、伝送されるデータのビットレートはFSとする。入
力されたIF信号(MSK変調波)は乗算器20でVCO
回路23から出力される再生搬送波 (周波数をFとする)
で同期検波され、2系列のベースバンド信号を出力す
る。この2系列の信号をIおよびQとし(共にボーレー
トはFS/2)、この出力されたIおよびQは再生デー
タとして用いられる一方、位相検出回路22に入力され
る。入力IF信号はクロック再生回路21にも入力され、
クロック再生回路21はFS/2のクロックを再生し、こ
れを位相検出回路22に供給する。位相検出回路22はコス
タス方式によりF=F0になるようにVCO回路23のA
PC電圧を供給する。クロック再生回路21の一例を詳細
に示したのが図である。図に示すようにIF信号の
うちの一つは位相比較器33に供給され (これをIF1と
する)、他の一つは90°シフト回路31で位相が90°遅
れ、TS=1/FSとするとディレイ回路32でさらにT
S遅れて位相比較器33に供給される (これをIF2とす
る)。この位相比較器33に供給されるIF1とIF2と
の位相関係を示したのが図6のaである。ただし実
示してあるのがIF1で鎖線で示してあるのがIF2で
あり、MSK変調波の周波数はF0+FS/4およびF
0−FS/4であるので、これをそれぞれF1およびF
2とすれば、0からTSまではF1、TSから2TSま
ではF2、2TSから3TSまではF1としてある。位
相比較器33でのIF1とIF2との位相差をΦとする
と、位相比較器33は sinΦを出力して抽出回路34に供給
する。このときの出力を示したのが図6のbである。そ
して抽出回路34でFSの成分が抽出されて位相比較器35
に供給され、この出力は位相比較器33で中心周波数FS
の成分が抽出されて位相比較器35に供給され、この出力
は位相比較器33で中心周波数FSのVCO回路36の出力
と位相比較され、その結果は誤差電圧として出力に現
れ、低域通過フィルタ37を通過してVCO回路36にAP
C電圧として供給され、位相比較器37での周波数位相誤
差を打ち消すようにVCO回路36の出力を制御する閉ル
ープになる (以下、この位相比較器35、低域通過フィル
37およびVCO回路36で構成される回路をPLL(PH
ASE LOCKED LOOP)回路という)。VCO回路36の出力は
1/2分周回路38にも入力されてボーレートFS/2の
クロックが再生され、この再生されたクロックは図4中
の位相検出回路22に再生クロックとして供給される。一
般に1/2分周回路38では0°と 180°の位相曖昧度が
生じる。この場合に図7に示すように、本来a−1のベ
ースバンド信号とa−2のクロックとの位相関係が最も
望ましいのであるが、この曖昧度のためにb−1とb−
2とのような位相関係が生じてしまう。この問題を解決
するために、MSK復調方式におけるコスタス方式は、
2系列のベースバンド信号を掛け合わせ、さらにこれに
FS/2のクロックを乗じることにより、このクロック
の曖昧度に対し再生CARRの引き込み位相がa−1お
よびa−2に示されるような位相関係を保持するように
構成されている。
2. Description of the Related Art FIG. 4 shows a clock recovery means of a conventional MSK demodulation circuit for demodulating an MSK modulated wave. However, MS
The center frequency of the IF signal input to the K demodulation circuit is F0, and the bit rate of the transmitted data is FS. The input IF signal (MSK modulated wave) is VCO
Regenerated carrier wave output from circuit 23 (frequency is F)
, And outputs two series of baseband signals. These two series of signals are referred to as I and Q (both have a baud rate of FS / 2). The outputted I and Q are used as reproduction data and are input to the phase detection circuit 22. The input IF signal is also input to the clock recovery circuit 21,
The clock recovery circuit 21 recovers the FS / 2 clock and supplies it to the phase detection circuit 22. The phase detection circuit 22 uses the ACO of the VCO circuit 23 so that F = F0 by the Costas method.
Supply PC voltage. FIG. 5 shows an example of the clock recovery circuit 21 in detail. As shown in FIG. 5 , one of the IF signals is supplied to a phase comparator 33 (this is referred to as IF1), and the other is delayed by 90 ° in a 90 ° shift circuit 31, and TS = 1 / If FS, T
The signal is supplied to the phase comparator 33 with a delay of S (this is referred to as IF2). FIG. 6A shows the phase relationship between IF1 and IF2 supplied to the phase comparator 33. However a of the is shown in solid line is shown in dashed lines in IF1 is IF2, the frequency of the MSK modulated wave F0 + FS / 4 and F
Since 0-FS / 4, this is referred to as F1 and F1, respectively.
If it is 2, F1 is from 0 to TS, F2 is from TS to 2TS, and F1 is from 2TS to 3TS. Assuming that the phase difference between IF1 and IF2 in the phase comparator 33 is Φ, the phase comparator 33 outputs sinΦ and supplies it to the extraction circuit 34. FIG. 6B shows the output at this time. Then, the FS component is extracted by the extraction circuit 34, and the phase comparator 35
This output is supplied to the phase comparator 33 at the center frequency FS.
Is output to the phase comparator 35. The output of this component is compared with the output of the VCO circuit 36 having the center frequency FS by the phase comparator 33, and the result appears as an error voltage at the output. AP to VCO circuit 36 after passing through 37
A closed loop that is supplied as a C voltage and controls the output of the VCO circuit 36 so as to cancel out the frequency phase error in the phase comparator 37 (hereinafter, this phase comparator 35, the low-pass filter 37 and the VCO circuit 36 PLL (PH
ASE LOCKED LOOP) circuit. The output of the VCO circuit 36 is also input to a 1/2 frequency dividing circuit 38 to reproduce a clock having a baud rate FS / 2, and this reproduced clock is supplied to the phase detection circuit 22 in FIG. 4 as a reproduced clock. Generally, in the 1/2 frequency divider 38, phase ambiguities of 0 ° and 180 ° occur. In this case, as shown in FIG. 7, the phase relationship between the baseband signal of a-1 and the clock of a-2 is most desirable, but due to this ambiguity, b-1 and b-
A phase relationship like 2 occurs. To solve this problem, the Costas method in the MSK demodulation method is as follows.
By multiplying the two series of baseband signals and further multiplying this by the FS / 2 clock, the phase relationship as shown in a-1 and a-2 with respect to the ambiguity of the clock is as follows. Is configured to be held.

【0003】[0003]

【発明が解決しようとする課題】従来方法でクロックを
再生しようとした場合に、図4および図5からも分かる
ようにIF信号を用いて再生しようとしているので動作
は不安定になりやすく、また、回路規模も比較的大であ
る欠点がある。
When the clock is to be reproduced by the conventional method, the operation tends to be unstable because the reproduction is to be performed using the IF signal, as can be seen from FIGS. 4 and 5. There is a disadvantage that the circuit scale is relatively large.

【0004】本発明は、比較的小規模な回路でなおかつ
安定にクロック再生動作が行われる最小偏位変調波復調
回路を提供することを目的とする。
An object of the present invention is to provide a minimum displacement modulation wave demodulation circuit which can perform a clock recovery operation stably with a relatively small circuit.

【0005】[0005]

【課題を解決するための手段】本発明は、最小偏位変調
波を再生搬送波で同期検波して2系列のベースバンド信
号を生成する乗算器と、上記乗算器で生成された2系列
のベースバンド信号のボーレートと等しいボーレートの
クロックを再生するクロック再生回路と、上記乗算器で
生成される2系列のベースバンド信号を掛け合わせ、さ
らに上記クロック再生回路で再生されたクロックを掛け
て位相同期信号を生成する位相検出回路と、制御入力に
与えられた信号に応じた周波数の再生搬送波を上記乗算
器に与える電圧制御発振回路とを備えた最小偏位変調波
復調回路において、上記クロック再生回路は、上記乗算
器で生成された2系列のベースバンド信号のいずれか一
方のベースバンド信号に基づきこのベースバンド信号の
ボーレートに等しい周波数のクロックを再生する構成で
あり、上記位相検出回路で生成された位相同期信号が与
えられる低域通過フィルタと、上記位相検出回路で生成
された位相同期信号が与えられ、クロックの位相引き
込んでいるか否かを検出する同期検出回路と、この同期
検出回路でクロックの位相引き込んでいないことを検
出すると上記電圧制御発振回路の出力周波数を所定の方
向に変化させ、位相引き込んでいることを検出すると
上記電圧制御発振回路に自動周波数制御動作を指示する
制御信号を生成する制御回路と、上記低域通過フィルタ
を通過した信号と上記制御回路で生成された制御信号と
を加算して上記電圧制御発振回路の制御入力に与える加
算器とを備えたことを特徴とする。
According to the present invention, there is provided a multiplier for synchronously detecting a minimum displacement modulation wave with a reproduced carrier to generate a two-series baseband signal, and a two-series baseband signal generated by the multiplier. A clock recovery circuit for recovering a clock having a baud rate equal to the baud rate of the band signal, multiplied by two series of baseband signals generated by the multiplier, and further multiplied by a clock recovered by the clock recovery circuit to generate a phase synchronization signal And a voltage-controlled oscillation circuit that provides the multiplier with a reproduction carrier having a frequency corresponding to the signal supplied to the control input. Based on one of the two series of baseband signals generated by the multiplier, the baud rate of the baseband signal is equal to the baud rate of the baseband signal. A configuration for reproducing a clock frequency, pulling the low-pass filter phase-locked signals generated by the phase detection circuit is provided, the phase phase synchronization signal generated by the detection circuit is provided, the phase of the clock a synchronization detection circuit for detecting whether or not the clock is locked, and when the synchronization detection circuit detects that the clock phase is not pulled, the output frequency of the voltage-controlled oscillation circuit is changed in a predetermined direction, And a control circuit that generates a control signal that instructs the voltage-controlled oscillation circuit to perform an automatic frequency control operation when detecting that the control signal has been pulled, a signal that has passed through the low-pass filter, and a control signal that has been generated by the control circuit. And an adder for adding the sum to the control input of the voltage controlled oscillation circuit.

【0006】ここで、上記クロック再生回路は、上記乗
算器で生成された2系列のベースバンド信号のいずれか
一方のベースバンド信号を全波整流する整流回路と、こ
の整流回路で全波整流されたベースバンド信号からこの
ベースバンド信号のボーレートに等しい周波数のクロッ
クを抽出する抽出回路と、この抽出回路の出力に接続さ
れた位相同期ループ回路とを備えても良い。
The clock recovery circuit includes a rectifier circuit for performing full-wave rectification on one of the two series of baseband signals generated by the multiplier, and a rectification circuit for performing full-wave rectification using the rectifier circuit. An extraction circuit for extracting a clock having a frequency equal to the baud rate of the baseband signal from the baseband signal, and a phase locked loop circuit connected to the output of the extraction circuit may be provided.

【0007】[0007]

【作用】ベースバンド信号からクロック再生を行う。こ
こで、乗算器の出力のビート周波数が高いときに位相同
期回路はそのときの位相同期情報を同期検出回路に与
え、同期検出回路はスィープ・AFC 回路を制御して電圧
制御発振回路を所定の方向にスィープさせるとビート周
波数は次第に低くなり、クロックの引込みが行われ、こ
の後に自動周波数制御に移行して再生搬送波も同期す
る。
The clock is reproduced from the baseband signal. Here, when the beat frequency of the output of the multiplier is high, the phase synchronization circuit gives the phase synchronization information at that time to the synchronization detection circuit, and the synchronization detection circuit controls the sweep / AFC circuit to switch the voltage controlled oscillation circuit to a predetermined state. When sweeping in the direction, the beat frequency gradually lowers, a clock is pulled in, and thereafter, the operation shifts to automatic frequency control to synchronize the reproduced carrier.

【0008】[0008]

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図1および図2はこの実施例を示すブロ
ック図である。この実施例は、図1に示すように、最小
偏位変調波を再生搬送波で同期検波して2系列のベース
バンド信号を生成する乗算器1と、乗算器1で生成され
た2系列のベースバンド信号のボーレートと等しいボー
レートのクロックを再生するクロック再生回路3と、乗
算器1で生成される2系列のベースバンド信号を掛け合
わせ、さらに上記クロック再生回路3で再生されたクロ
ックを掛けて位相同期信号を生成する位相検出回路2
と、制御入力に与えられた信号に応じた周波数の再生搬
送波を乗算器1に与える電圧制御発振回路4とを備え、
さらに、本発明の特徴とする手段として、クロック再生
回路3は、乗算器1で生成された2系列のベースバンド
信号のいずれか一方のベースバンド信号に基づきこのベ
ースバンド信号のボーレートに等しい周波数のクロック
を再生する構成であり、位相検出回路2で生成された位
相同期信号が与えられる低域通過フィルタ6と、位相検
出回路2で生成された位相同期信号が与えられ、クロッ
クの位相引き込んでいるか否かを検出する同期検出回
路8と、この同期検出回路8でクロックの位相引き込
んでいないことを検出すると電圧制御発振回路4の出力
周波数を所定の方向に変化させ、位相引き込んでいる
ことを検出すると上記電圧制御発振回路4に自動周波数
制御動作を指示する制御信号を生成する制御回路である
スィープ・自動周波数制御回路7と、低域通過フィルタ
6を通過した信号と上記制御回路で生成された制御信号
とを加算して上記電圧制御発振回路4の制御入力に与え
る加算器5とを備える。ここで、クロック再生回路3
は、乗算器1で生成された2系列のベースバンド信号の
いずれか一方のベースバンド信号を全波整流する整流回
路10と、この整流回路10で全波整流されたベースバンド
信号からこのベースバンド信号のボーレートに等しい周
波数のクロックを抽出する抽出回路11と、この抽出回路
11の出力に接続された位相同期ループ回路である位相比
較回路12、低域通過フィルタ13および電圧制御発振回路
14とを備える。
An embodiment of the present invention will be described below with reference to the drawings. 1 and 2 are block diagrams showing this embodiment. In this embodiment, as shown in FIG. 1, a multiplier 1 for synchronously detecting a minimum displacement modulation wave with a reproduced carrier to generate a two-series baseband signal, and a two-series baseband signal generated by the multiplier 1 A clock recovery circuit 3 for recovering a clock having a baud rate equal to the baud rate of the band signal is multiplied by a two-series baseband signal generated by the multiplier 1, and further multiplied by the clock recovered by the clock recovery circuit 3 to obtain a phase. Phase detection circuit 2 for generating synchronization signal
And a voltage-controlled oscillating circuit 4 for providing the multiplier 1 with a reproduced carrier having a frequency corresponding to the signal given to the control input,
Further, as a characteristic feature of the present invention, the clock recovery circuit 3 is configured to output a signal having a frequency equal to the baud rate of the baseband signal based on one of the two series of baseband signals generated by the multiplier 1. This is a configuration for recovering a clock, in which a low-pass filter 6 to which a phase synchronization signal generated by the phase detection circuit 2 is provided and a phase synchronization signal generated by the phase detection circuit 2 are provided, and the phase of the clock is drawn. A synchronous detection circuit 8 for detecting whether or not the clock phase is not pulled in. When the synchronous detection circuit 8 detects that the clock phase is not pulled in, the output frequency of the voltage control oscillation circuit 4 is changed in a predetermined direction, sweep-self is a control circuit for generating a control signal for instructing the automatic frequency control operation in the voltage control oscillator circuit 4 detects that the draw phase It includes a frequency control circuit 7, and an adder 5 adds the control signal generated by the signal and the control circuit which has passed through the low-pass filter 6 gives to the control input of the voltage controlled oscillator 4. Here, the clock recovery circuit 3
Is a rectifier circuit 10 for full-wave rectification of one of the two series of baseband signals generated by the multiplier 1, and a baseband signal obtained by full-wave rectification by the rectifier circuit 10. An extraction circuit 11 for extracting a clock having a frequency equal to the baud rate of a signal;
A phase comparison circuit 12, a low-pass filter 13, and a voltage-controlled oscillation circuit, which are phase-locked loop circuits connected to the output of 11,
14 is provided.

【0009】ただし、IF信号(MSK変調波)の中心
周波数をF0、データのビットレートをFSとする。入
力されたIF信号は乗算器1で中心周波数F0のVCO
回路4からの再生搬送波で同期検波され、2系列のベー
スバンド信号(これをIおよびQとする)を出力する。
このベースバンド信号のボーレートはFS/2である。
この2系列のベースバンド信号およびクロック再生回路
3で再生された周波数FS/2のクロックは位相検出回
路2に供給される。位相検出回路2は2系列のベースバ
ンド信号と再生クロックによりコスタス方式を用いて位
相同期信号を低域通過フィルタ6と同期検出回路8とに
与える。さらに同期検出回路8は与えられた位相同期情
報に基づきクロックの位相引き込んでいるか否かを検
出し、その検出信号をスィープ・自動周波数制御回路7
に送り、スィープ・自動周波数制御回路7はクロックの
位相引き込んでいるという検出信号が与えられると、
VCO回路4の出力周波数を一定の方向に例えば高い周
波数から低い周波数へ一定の速度でステップ的に変化さ
せ(以下、これをスィープという)てクロックの位相が
引き込むと、そのときの検出信号を受けてVCO回路4
にAFC動作をさせるような制御信号を加算器5に与え
る。加算器5では、低域通過フィルタ6からの出力とス
ィープ・自動周波数制御回路7からの出力を加算し、そ
の出力によってVCO回路4を制御し、VCO回路4か
ら出力される再生搬送波は乗算器1に供給されて同期検
波に用いられる。図2は図1中のクロック再生回路3の
一例である。乗算器1で復調された2系列の信号のうち
の一方を整流回路10に供給し、その出力は全波整流され
た後に抽出回路11に入力される。従来と違い本発明では
ベースバンド信号よりクロックを再生するので、抽出回
路11ではFS/2の成分を抽出し、その出力を位相比較
器12、低域通過フィルタ13およびVCO回路14よりなる
PLL回路に入力してFS/2の再生クロックを得るこ
とができる。このように、本発明のクロック再生方式は
ベースバンド信号からクロック再生を行っているので、
乗算器1に供給される再生搬送波の周波数をFとする
と、入力IF周波数F0とFとの差が大きいと乗算器1
から出力されるビート信号の周波数が速く、その結果と
して、送信側の2系列のデータをそれぞれI0およびQ
0とすると、受信側の1チャネル中でI0とQ0とが混
在してしまい、一つのベースバンド信号がI0またはQ
0のうちのどちらか一つだけを保持している時間をTと
すると、ビート周波数が早い程Tは短く、遅い程Tは長
いことはよく知られている。MSK変復調方式の場合
に、図3に示すようにI0とQ0との間、IとQの間に
180°の位相差があるので、一つのベースバンド信号中
に2つの位相を持つ信号が図2のPLL回路に入力する
ことになり、したがって、クロックの位相が引き込むの
に必要な時間をT0とすると、T<T0の場合に整流回
路10の入力信号には2種類の位相が混在し、クロックの
位相はロックせず、また、前述の通りMSK変復調方式
におけるコスタス方式では再生クロックも掛け合わせる
ので、再生搬送波の位相も同期しない。それ故に、図1
ではスィープ・自動周波数制御回路6を設けてある。乗
算器1の出力のビート周波数が速い場合(T<T0の場
合)に、位相検出回路2はそのときの位相同期情報を同
期検出回路8に与え、同期検出回路8はスィープ・自動
周波数制御回路7に「H」の信号を与え、それによりス
ィープ・自動周波数制御回路7は一定の方向にVCO回
路4をスィープさせる。そして、この固定スィープの間
にビート周波数は段々と遅くなり、T>T0になるとク
ロックの位相は引き込み、そのときの同期情報を受けた
同期検出回路8は「L」を出力し、スィープ・自動周波
数制御回路7はAFC動作に移り、その後に再生搬送波
も同期する。
It is assumed that the center frequency of the IF signal (MSK modulated wave) is F0 and the data bit rate is FS. The input IF signal is output from a multiplier 1 to a VCO having a center frequency F0.
It is synchronously detected by the reproduced carrier from the circuit 4 and outputs two series of baseband signals (referred to as I and Q).
The baud rate of this baseband signal is FS / 2.
The two series of baseband signals and the clock of frequency FS / 2 reproduced by the clock reproduction circuit 3 are supplied to the phase detection circuit 2. The phase detection circuit 2 supplies a phase synchronization signal to the low-pass filter 6 and the synchronization detection circuit 8 using the Costas method based on the two series of baseband signals and the reproduced clock. Further, the synchronization detection circuit 8 detects whether or not the phase of the clock is pulled in based on the given phase synchronization information, and outputs the detection signal to the sweep / automatic frequency control circuit 7.
When the sweep / automatic frequency control circuit 7 receives a detection signal indicating that the phase of the clock is being pulled in,
When the output frequency of the VCO circuit 4 is stepwise changed in a certain direction, for example, from a high frequency to a low frequency at a certain speed (hereinafter referred to as a sweep), and the clock phase is pulled in, the detection signal at that time is received. VCO circuit 4
Is supplied to the adder 5 so as to cause the AFC operation. The adder 5 adds the output from the low-pass filter 6 and the output from the sweep / automatic frequency control circuit 7 and controls the VCO circuit 4 by the output. The reproduced carrier wave output from the VCO circuit 4 is multiplied by a multiplier. 1 and used for synchronous detection. FIG. 2 is an example of the clock recovery circuit 3 in FIG. One of the two series of signals demodulated by the multiplier 1 is supplied to a rectifier circuit 10, and the output thereof is input to an extraction circuit 11 after being subjected to full-wave rectification. Unlike the prior art, the present invention regenerates a clock from a baseband signal, so the extraction circuit 11 extracts the FS / 2 component and outputs the output to a PLL circuit comprising a phase comparator 12, a low-pass filter 13 and a VCO circuit 14. To obtain a reproduced clock of FS / 2. As described above, since the clock recovery method of the present invention performs clock recovery from the baseband signal,
Assuming that the frequency of the reproduced carrier supplied to the multiplier 1 is F, if the difference between the input IF frequencies F0 and F is large, the multiplier 1
The frequency of the beat signal output from the transmitter is fast, and as a result, two series of data on the transmitting side are respectively transmitted to I0 and Q
If 0, I0 and Q0 are mixed in one channel on the receiving side, and one baseband signal is I0 or Q0.
It is well known that, assuming that the time during which only one of 0 is held is T, the shorter the beat frequency, the shorter the T, and the slower the beat frequency, the longer the T. In the case of the MSK modulation / demodulation method, as shown in FIG. 3, between I0 and Q0 and between I and Q
Since there is a phase difference of 180 °, a signal having two phases in one baseband signal is input to the PLL circuit of FIG. 2, so that the time required for the clock phase to be pulled in is represented by T0. Then, when T <T0, two types of phases are mixed in the input signal of the rectifier circuit 10, the clock phase is not locked, and the reproduction clock is also multiplied by the Costas method in the MSK modulation / demodulation method as described above. Also, the phase of the recovered carrier is not synchronized. Therefore, FIG.
In the figure, a sweep / automatic frequency control circuit 6 is provided. When the beat frequency of the output of the multiplier 1 is fast (when T <T0), the phase detection circuit 2 supplies the phase synchronization information at that time to the synchronization detection circuit 8, and the synchronization detection circuit 8 performs a sweep / automatic frequency control circuit. 7 is given an "H" signal, whereby the sweep / automatic frequency control circuit 7 sweeps the VCO circuit 4 in a fixed direction. During this fixed sweep, the beat frequency gradually decreases, and when T> T0, the phase of the clock is pulled in. The synchronization detection circuit 8 receiving the synchronization information at that time outputs "L", and the sweep / auto The frequency control circuit 7 shifts to the AFC operation, after which the reproduced carrier is also synchronized.

【0010】[0010]

【発明の効果】本発明は、以上説明したように、復調信
号からクロックを再生するので比較的小規模でなおかつ
安定した動作が可能になるという効果がある。
As described above, according to the present invention, since the clock is reproduced from the demodulated signal, a relatively small-scale and stable operation can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明実施例の構成を示すブロック構成図。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図2】 図1中のクロック再生回路の構成を示すブロ
ック構成図。
FIG. 2 is a block diagram showing a configuration of a clock recovery circuit in FIG. 1;

【図3】 2系列のベースバンド信号の位相関係を示す
図。
FIG. 3 is a diagram showing a phase relationship between two series of baseband signals.

【図4】 従来例の構成を示すブロック構成図。FIG. 4 is a block diagram showing the configuration of a conventional example.

【図5】 図2中のクロック再生回路の構成を示すブロ
ック構成図。
FIG. 5 is a block diagram showing a configuration of a clock recovery circuit in FIG. 2;

【図6】 図5中の位相比較器の2つの入力の位相関係
を示す図。
FIG. 6 is a view showing a phase relationship between two inputs of the phase comparator in FIG. 5;

【図7】 図5中の1/2分周回路からのクロックとベ
ースバンド信号との位相関係を示す図。
FIG. 7 is a view showing a phase relationship between a clock from a 1/2 frequency divider circuit in FIG. 5 and a baseband signal;

【符号の説明】[Explanation of symbols]

1、20 乗算器 2、22 位相検出回路 3、21 クロック再生回路(CLK 再生
回路) 4、23、36、14 電圧制御発振回路(VCO 回
路) 5 加算器 6、37、13 低域通過フィルタ 7 スィープ・自動周波数制御回
路(スィープ・AFC回路) 8 同期検出回路 10 整流回路 11、34 抽出回路 12、33、35 位相比較器 31 90°シフト回路 32 ディレイ回路 38 1/2分周回路
1, 20 Multiplier 2, 22 Phase detection circuit 3, 21 Clock recovery circuit (CLK recovery circuit) 4, 23, 36, 14 Voltage control oscillation circuit (VCO circuit) 5 Adder 6, 37, 13 Low-pass filter 7 Sweep / automatic frequency control circuit (Sweep / AFC circuit) 8 Synchronization detection circuit 10 Rectification circuit 11, 34 Extraction circuit 12, 33, 35 Phase comparator 31 90 ° shift circuit 32 Delay circuit 38 1/2 frequency dividing circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−206349(JP,A) 特開 昭60−208146(JP,A) 特開 昭60−183858(JP,A) 特開 昭61−216555(JP,A) 特開 昭58−70664(JP,A) 特開 昭62−222744(JP,A) 特開 昭59−75743(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 27/00 - 27/38 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-60-206349 (JP, A) JP-A-60-208146 (JP, A) JP-A-60-183858 (JP, A) JP-A 61-208 216555 (JP, A) JP-A-58-70664 (JP, A) JP-A-62-222744 (JP, A) JP-A-59-75743 (JP, A) (58) Fields investigated (Int. 7 , DB name) H04L 27/00-27/38

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 最小偏位変調波を再生搬送波で同期検波
して2系列のベースバンド信号を生成する乗算器と、 上記乗算器で生成された2系列のベースバンド信号のボ
ーレートと等しいボーレートのクロックを再生するクロ
ック再生回路と、 上記乗算器で生成される2系列のベースバンド信号を掛
け合わせ、さらに上記クロック再生回路で再生されたク
ロックを掛けて位相同期信号を生成する位相検出回路
と、 制御入力に与えられた信号に応じた周波数の再生搬送波
を上記乗算器に与える電圧制御発振回路とを備えた最小
偏位変調波復調回路において、 上記クロック再生回路は、上記乗算器で生成された2系
列のベースバンド信号のいずれか一方のベースバンド信
号に基づきこのベースバンド信号のボーレートに等しい
周波数のクロックを再生する構成であり、 上記位相検出回路で生成された位相同期信号が与えられ
る低域通過フィルタと、 上記位相検出回路で生成された位相同期信号が与えら
れ、クロックの位相引き込んでいるか否かを検出する
同期検出回路と、 この同期検出回路でクロックの位相引き込んでいない
ことを検出すると上記電圧制御発振回路の出力周波数を
所定の方向に変化させ、位相引き込んでいることを検
出すると上記電圧制御発振回路に自動周波数制御動作を
指示する制御信号を生成する制御回路と、 上記低域通過フィルタを通過した信号と上記制御回路で
生成された制御信号とを加算して上記電圧制御発振回路
の制御入力に与える加算器とを備え 上記クロック再生回路は、上記乗算器で生成された2系
列のベースバンド信号のいずれか一方のベースバンド信
号を全波整流する整流回路と、この整流回路で全波整流
されたベースバンド信号からこのベースバンド信号のボ
ーレートに等しい周波数のクロックを抽出する抽出回路
と、この抽出回路の出力に接続された位 相同期ループ回
路とを備えた ことを特徴とする最小偏位変調波復調回
路。
1. Synchronous detection of a minimum deviation modulation wave with a reproduced carrier wave
A multiplier for generating two series of baseband signals, and a two-phase baseband signal generated by the multiplier.
Clock that reproduces a clock with a baud rate equal to the
And a two-phase baseband signal generated by the multiplier.
And the clock recovered by the clock recovery circuit.
Phase detection circuit that locks and generates a phase synchronization signal
And a reproduced carrier having a frequency corresponding to the signal supplied to the control input.
And a voltage-controlled oscillator for providing the multiplier with
In the displacement modulation wave demodulation circuit, the clock recovery circuit is a two-system clock generated by the multiplier.
One of the baseband signals in the row
Equal to the baud rate of this baseband signal based on the signal
It is a configuration that reproduces the clock of the frequency, and receives the phase synchronization signal generated by the phase detection circuit.
A low-pass filter, and a phase synchronization signal generated by the phase detection circuit.
The phase of the clockToDetecting whether or not the user is engaged
The synchronization detection circuit and the clock phaseToNot retracted
That the output frequency of the voltage controlled oscillator circuit is
Change in a predetermined direction, phaseToCheck that you are
The automatic frequency control operation to the voltage controlled oscillator circuit
A control circuit for generating a control signal for instructing, a signal passed through the low-pass filter and the control circuit
Adding the generated control signal to the voltage-controlled oscillation circuit
And an adder to be applied to the control input of, The clock recovery circuit includes a two-system clock generated by the multiplier.
One of the baseband signals in the row
Rectifier circuit that performs full-wave rectification on signals and full-wave rectification with this rectifier circuit
Of the baseband signal from the baseband signal
Circuit that extracts a clock with a frequency equal to the rate
And the position connected to the output of this extraction circuit Phase locked loop times
With the road A minimum displacement modulation wave demodulation circuit, characterized in that:
Road.
JP03044254A 1991-02-15 1991-02-15 Minimum displacement modulation wave demodulation circuit Expired - Lifetime JP3074752B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03044254A JP3074752B2 (en) 1991-02-15 1991-02-15 Minimum displacement modulation wave demodulation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03044254A JP3074752B2 (en) 1991-02-15 1991-02-15 Minimum displacement modulation wave demodulation circuit

Publications (2)

Publication Number Publication Date
JPH04262649A JPH04262649A (en) 1992-09-18
JP3074752B2 true JP3074752B2 (en) 2000-08-07

Family

ID=12686394

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03044254A Expired - Lifetime JP3074752B2 (en) 1991-02-15 1991-02-15 Minimum displacement modulation wave demodulation circuit

Country Status (1)

Country Link
JP (1) JP3074752B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101662176B1 (en) 2014-07-10 2016-10-05 삼성중공업 주식회사 Assistive devices for emergency escape of the ship

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101662176B1 (en) 2014-07-10 2016-10-05 삼성중공업 주식회사 Assistive devices for emergency escape of the ship

Also Published As

Publication number Publication date
JPH04262649A (en) 1992-09-18

Similar Documents

Publication Publication Date Title
US5490176A (en) Detecting false-locking and coherent digital demodulation using the same
JPS63234759A (en) Carrier recovery device
JP2932861B2 (en) Phase synchronization detection circuit
JP2000278341A (en) Quadrature phase demodulation circuit
JPS5835428B2 (en) Carrier wave regeneration circuit
JP3074752B2 (en) Minimum displacement modulation wave demodulation circuit
JPH08265384A (en) Demodulator
JP2583138B2 (en) Variable speed receiver
JPS6362931B2 (en)
JP2689579B2 (en) Pseudo-lock detection circuit for Costas loop demodulator
JPS644386B2 (en)
JPH07143199A (en) Digital signal demodulator
JP2650550B2 (en) Synchronous spread spectrum modulated wave demodulator
JPH06216769A (en) Pll circuit and digital demodulation circuit provided with the same
JP2650556B2 (en) Synchronous spread spectrum modulation demodulator
JPH07177194A (en) Demodulation circuit
JP3396047B2 (en) Receiver
JP3484750B2 (en) Clock recovery circuit
JP3382892B2 (en) Method and apparatus for detecting a frame synchronization pattern by digitally demodulating a phase modulated signal in hierarchical transmission
Shevyakov et al. Carrier recovery techniques analysis for PSK signals
JP2689806B2 (en) Synchronous spread spectrum modulated wave demodulator
JP2650572B2 (en) Demodulator in spread spectrum system
JPS61196618A (en) Phase locked loop circuit
JPH11177645A (en) Circuit and method for reproducing carrier wave
JP2582462B2 (en) Demodulator